JP3202737B2 - Ａｓｉｃのエミュレータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＳＩＣを含むシステ
ムのエミュレータに関する。

【０００２】

【従来の技術】従来、ＡＳＩＣを含むシステムを開発す
ると、ＡＳＩＣ単体が正常動作してもそのチップを組込
んだシステムが正しく動かないというトラブルに出くわ
すことが少くなくなかった。

【０００３】これはＡＳＩＣの論理設計が終わった時点
では、システム全体を検証する有効な手段がないためで
あった。

【０００４】そこで、ＡＳＩＣのエミュレ−ションが開
発され、サンプルチップを待つことなくシステム全体を
検証できるようになった。

【０００５】これは、例えば、１枚の基板にロジックセ
ルアレイのようなプログラム可能な論理ＩＣのみを多数
搭載するものである。

【０００６】そして、既存のＥＷＳシステム上で設計し
たＡＳＩＣのネットリストとセルライブラリを入力する
と、それらの情報を基にシステム内のソフトウェアがロ
ジックセルアレイ内のプログラミング情報を生成する。

【０００７】この情報に従って、ロジックセルアレイを
プログラミングし、所望のＡＳＩＣの論理回路と等価な
回路を実現できる。

【０００８】このようなＡＳＩＣのエミュレータについ
ては、ハイ・パフォーマンス・システムズ（1989年１０
月号）の２８頁〜３７頁（High Performance Systems O
ctober 1989 pp28-37）において論じられている。

【０００９】

【発明が解決しようとする課題】上記、従来技術は動的
に論理変更が可能なロジックセルアレイを複数組み合せ
ることでＡＳＩＣの論理を実現しようとするものであ
る。又、分割された論理を実現する各ロジックセルアレ
イ間の接続も動的に変更できるようにロジックセルアレ
イを用いている。

【００１０】しかし、これは、実現できる規模と動作ス
ピードにおいて、ロジックセルアレイ本来の能力を大幅
に下回っている。

【００１１】これは、第５図に示すようにロジックセル
アレイとロジックセルアレイ間の接続でＡＳＩＣの論理
を実現しようとしていることに起因している。

【００１２】すなわち、ロジックセルアレイは論理を実
現するには適しているが、接続実現には不適当であるた
め、ゲート使用率低下及び動作スピード遅延の原因にな
っている。

【００１３】以下、詳細に説明する。

【００１４】ロジックセルアレイはＡＳＩＣと同じよう
な構造をもっているが、１個のロジックセルアレイでは
ＡＳＩＣの論理を実現できない。そこでＡＳＩＣを複数
の小機能（ここでは、ブロックと略す）に分割し、各ブ
ロックの論理をロジックセルアレイにて実現することに
なる。

【００１５】一方、ブロック間の接続は、各ブロックが
実現されたロジックセルアレイ間の接続では表現できな
い。

【００１６】これは、ロジックセルアレイ間の接続は予
め固定されており、ＡＳＩＣ毎に変更できないためであ
る。

【００１７】そこで、各ブロックが実現されたロジック
セルアレイ間の接続を別のロジックセルアレイで実現す
ることになる。

【００１８】従来技術では小機能の論理を実現するロジ
ックセルアレイだけでなく、それらのロジックセルアレ
イ間を接続するロジックセルアレイも必要になる。

【００１９】しかし、ロジックセルアレイは論理の実現
には適しているが、接続の実現には適していない。

【００２０】そのため、ロジックセルアレイ間を接続す
るロジックセルアレイでのゲート使用率はゼロになり、
ＡＳＩＣエミュレータ全体で実現できる規模低下の大き
な要因になっている。

【００２１】又ロジックセルアレイにてピン間の接続を
行うため、ロジックセルアレイ内部の論理ブロックを使
って結線間の接続関係の変更を行なうことになる。

【００２２】このため、最低でも１段、場合によって
は、複数段のスイッチングが必要になり、動作スピード
が低下することになる。

【００２３】本発明は、ＡＳＩＣのエミュレータとして
のゲ−ト規模と動作スピードの向上を図ったエミュレ−
タを提供することである。

【００２４】

【課題を解決するための手段】本発明は、上記の課題を
解決するために、ＡＳＩＣのエミュレータにおいて、複
数の動的に論理変更可能な論理ＩＣと、これらのＩＣ間
の信号の流れを可変にするための動的に信号の流れが変
更可能な結線専用ＩＣとを有することとしたものであ
る。

【００２５】

【作用】動的に設定可能な論理ＩＣがＡＳＩＣの論理部
分を実行し、結線専用ＩＣが、論理ＩＣ間の信号の流れ
を動的に設定する。

【００２６】このために、不要な論理ブロックを経由す
ることがない。

【００２７】

【実施例】本発明の実施例を第２図〜第４図により説明
する。

【００２８】本実施例は、ＡＳＩＣの論理構造に着目し
ている。

【００２９】ＡＳＩＣの構成は、上位のブロック図で
は、機能ブロックと、その機能ブロック間の結線からな
る。

【００３０】更に、機能ブロック内はセルあるいはセル
の組合せからなるマクロ間の配線からなる。

【００３１】前述の上位ブロック図は、複数のロジック
セルアレイと、これらのロジックセルアレイのピン間を
接続するだけとなり、接続に関しては、ロジックセルア
レイの内部セルは使用する必要がない。

【００３２】一方、後述の機能ブロック内はロジックセ
ルアレイの内部構造に合致している。

【００３３】よって前述の上位ブロック図は、ロジック
セルアレイではなく結線をプログラミングするのに適し
た別の専用ＩＣを利用することにする。

【００３４】ここでは、それを結線専用ＩＣと呼ぶ。

【００３５】本ＩＣは、電源投入時、機能ブロック間の
結線情報を読み込み、電源断まで結線しておくことが可
能なＩＣである。一方、機能ブロックの内部論理はロジ
ックセルアレイで実現する。

【００３６】本発明による新しいＡＳＩＣエミュレータ
は、図２に示すようにロジックセルアレイと結線専用Ｉ
Ｃからなる。

【００３７】結線専用ＩＣはロジックセルアレイ間を接
続するスイッチとスイッチのオンオフを制御する回路か
らなる。

【００３８】次にこれらが、どのようにＡＳＩＣの等価
回路を実現するのかを説明する。

【００３９】ＡＳＩＣの上位ブロック図は、第３図に示
すように機能ブロックと、その機能ブロック間の接続線
とからなる。

【００４０】一方、機能ブロック図は第４図に示すよう
にセルあるいはマクロセル間の接続からなる。

【００４１】よって機能ブロック内はロジックセルアレ
イの内部構造に合致しており、機能ブロックをロジック
セルアレイで実現するのは容易である。

【００４２】次に、機能ブロック間の接続は、機能ブロ
ックの内部論理が実現されたロジックセルアレイ間の接
続を実現するに等価である。

【００４３】ロジックセルアレイ間の結線は、結線専用
ＩＣを用いることで実現する。

【００４４】上記方法によるとＡＳＩＣの論理構造に合
致したＡＳＩＣのエミュレータを実現できる。

【００４５】以下、本発明の詳細な実施例を第１図、第
６図、第７図により説明をする。

【００４６】第６図は、エミュレ−タの対象となるＡＳ
ＩＣのブロック図である。

【００４７】ここで、６０１はＡＳＩＣであり、機能ブ
ロック６０２，６０３と、機能ブロック６０２，６０３
間の接続線を有する。

【００４８】第１図は本発明によるエミュレ−タの実施
例を示すものである。

【００４９】５０１，５０４，５０５，５０６は、動的
に論理変更可能な論理ＩＣであるロジックセルアレイ５
０１，５０４，５０５，５０６を、５０２は結線専用Ｉ
Ｃを、５０３はロジックセルアレイ間およびロジックセ
ルアレイと結線専用ＩＣ５０２間の結線を、それぞれ表
している。

【００５０】結線専用ＩＣは、ＩＣピン間の接続を電源
投入時に動的に行なうことで外部から接続の変更ができ
るようになったＩＣである。

【００５１】隣同士のロジックセルアレイ間で信号のや
り取りをするときは、そのロジックセルアレイを直結す
る結線５０３を使う。

【００５２】その結線５０３を使って信号のやり取りを
したくないときは、信号を受ける側のロジックセルアレ
イが信号をリジェクトするように、ロジックセルアレイ
を設定する。

【００５３】隣同士でないロジックセルアレイ間で信号
をやり取りするときは、結線専用ＩＣ５０２を介して信
号をやり取りし、ロジックセルアレイ間の信号の接続関
係は、結線専用ＩＣ５０２により動的に設定できる。

【００５４】次に、第６図で示したＡＳＩＣ論理を例
に、第１図で示した本発明に係るＡＳＩＣのエミュレー
タの使用例を説明する。

【００５５】第１ステップ：機能ブロック６０２を第１
図のロジックセルアレイ５０１にて実現し、機能ブロッ
ク６０３をロジックセルアレイ５０６にて実現する。

【００５６】第２ステップ：ＡＳＩＣ６０１の機能ブロ
ック６０２，６０３間の接続は、５０３及び５０２で実
現する。

【００５７】以上述べたように、本実施例によれば、第
６図に示したＡＳＩＣの論理構造と等価なものを、第１
図に示したＡＳＩＣのエミュレータで実現できる。

【００５８】なお、第１図では、結線専用ＩＣは、隣同
士のロジックセルアレイ間に配置しなかったが、隣同士
のロジックセルアレイ間、即ちロジックセルアレイ５０
４とロジックセルアレイ５０５の間、ロジックセルアレ
イ５０４とロジックセルアレイ５０１の間というふうに
いれて、結線を動的に変更できるようにしても良い。

【００５９】結線専用ＩＣの実施例を第７図に示す。

【００６０】本ＩＣは、書き込み制御信号７０１と、信
号ピン７０２と、信号ピン７０２の結線コントロールピ
ン７０３と、信号ピン７０４と、信号ピン７０４の結線
コントロールピン７０５と、スイッチ回路７１０とを有
する。

【００６１】７１０で示したスイッチ回路を各ＩＣピン
のペアに対しそれぞれ設ける。

【００６２】スイッチ回路７１０は、ＡＮＤ回路７１１
と、ＭＯＳ７０６と、バッファ７０７と、バッファ７０
７の出力を入力にフィ−ドバックする配線７０９と、Ｍ
ＯＳ７０８とを有する。

【００６３】スイッチ回路７１０の動作を次に説明す
る。

【００６４】仮りに信号ピン７０２，信号ピン７０４の
ピンを結線したい場合は、書き込み制御信号７０１の信
号を論理値１にし、結線コントロールピン７０３と結線
コントロールピン７０５の論理値を１にする。

【００６５】この結果、ＡＮＤ回路７１１の出力は１に
なり、ＭＯＳ７０６のゲ−トが論理値１のため、ＭＯＳ
７０６の出力は論理値１になる。

【００６６】そして、バッファ７０７の出力も１にな
り、配線７０９により、この状態が保持される。

【００６７】また、ＭＯＳ７０８のゲ−トが論理値１の
ため信号ピン７０２，７０４は導通になる。

【００６８】こうすることで書き込み制御信号７０１の
論理値を０に戻した後でも信号ピン７０２と信号ピン７
０４は接続された状態になる。このように書き込み制御
信号７０１を用いて、各結線のペアを順次結線状態にし
ていく。

【００６９】このように本発明によれば、ＡＳＩＣの論
理構造に合致した構成をもったＡＳＩＣのエミュレータ
を実現できる。

【００７０】これにより、従来に比し大規模で高速なＡ
ＳＩＣのエミュレータを実現できる。

【００７１】４２個のロジックセルアレイを用いた場
合、従来技術に係るエミュレ−タの論理規模は25000ゲ
ートであるが、本発明によればロジックセルアレイとし
て1000ゲートを使用でき、全体として42000ゲートを実
現できる。

【００７２】又、従来のスピードは最高５〜１０MHzで
あるが、本発明によれば１６MHzまで高速にすることが
できる。

【００７３】又、本発明をファクシミリの開発に応用す
ることで、ＡＳＩＣのチップの製造が完了する前にソフ
トウェアとハードウェアの統合したデバッグが可能にな
る。

【００７４】これによりファクシミリの開発が早期に終
了させることが可能になる。

【００７５】

【発明の効果】本発明によれば、ＡＳＩＣのエミュレー
タとしてのゲ−ト規模と動作スピードの向上を図ったエ
ミュレ−タを提供できる。

【図面の簡単な説明】

【図１】 第１図は本発明によるＡＳＩＣのエミュレー
タを詳細に示すブロック図である。

【図２】 第２図は本発明によるＡＳＩＣのエミュレー
タを示す原理図である。

【図３】 第３図はＡＳＩＣのトップのブロック図であ
る。

【図４】 第４図は機能ブロック内の論理図である。

【図５】 第５図は従来のＡＳＩＣのエミュレータを示
す原理図である。

【図６】 第６図はＡＳＩＣの階層構造を示すブロック
図である。

【図７】 第７図は結線専用ＩＣの実施例の回路図であ
る。

【符号の説明】

２０１…ロジックセルアレイ、２０２…結線専用ＩＣ、
４０１…セル、４０２…マクロセル、５０１，５０４〜
５０６…ロジックセルアレイ、５０２…結線専用ＩＣ、
５０３…ロジックセルアレイ間の結線、６０１…ＡＳＩ
Ｃ、６０２〜６０３…機能ブロック、７０１…書き込み
制御信号、７０２…信号ピン、７０３…結線コントロー
ルピン、７０４…信号ピン、７０５…結線コントロール
ピン、７１０…スイッチ回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−91249（ＪＰ，Ａ) 特開 昭58−205870（ＪＰ，Ａ) 特開 平１−136415（ＪＰ，Ａ) 特開 昭64−67615（ＪＰ，Ａ) 実開 昭64−31444（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/22 - 11/277 G01R 31/28 - 31/30

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 複数の動的に論理変更可能な論理ＩＣ
   と、これらのＩＣ間の信号の流れを可変にするための動
   的に信号の流れが変更可能な結線専用ＩＣとを有し、 前記結線専用ＩＣは、 前記論理ＩＣ間の接続と未接続とを切り替えるＭＯＳか
   らなるスイッチ回路と、 前記ＭＯＳの導通及び非導通を制御するための信号が入
   力される信号ピンとを備える ことを特徴とするＡＳＩＣ
   のエミュレータ。