JPS59160778A - 試験回路 - Google Patents
試験回路Info
- Publication number
- JPS59160778A JPS59160778A JP58035339A JP3533983A JPS59160778A JP S59160778 A JPS59160778 A JP S59160778A JP 58035339 A JP58035339 A JP 58035339A JP 3533983 A JP3533983 A JP 3533983A JP S59160778 A JPS59160778 A JP S59160778A
- Authority
- JP
- Japan
- Prior art keywords
- test
- circuit
- terminal
- terminals
- testing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2733—Test interface between tester and unit under test
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路装置等の試験を行なうために設けられ
た試験回路に関する。
た試験回路に関する。
従来、集積回路装置（以下ＩＣという）の試験を行なう
ためにはＩＣに実用上は使用しない試験用の余分な外部
端子を数個設け、この外部端子からの毎号をＩＣ内で受
は取り様々な試験を行うのが普通である。
ためにはＩＣに実用上は使用しない試験用の余分な外部
端子を数個設け、この外部端子からの毎号をＩＣ内で受
は取り様々な試験を行うのが普通である。
第１図は従来の試験回路の一例の回路図である。
ＩＣＩの中に外部端子４から接続される本来の機能を有
する本回路２と試験用外部端子５（以下テスト端子とい
う）から接続されているデコーダ３が１）デコーダ３の
出力が本回路２に接続されている。
する本回路２と試験用外部端子５（以下テスト端子とい
う）から接続されているデコーダ３が１）デコーダ３の
出力が本回路２に接続されている。
本来の機能を行逐う場合は、テスト端子５をデコーダ３
の出力が試験のモード（以下テストモードという）にな
らないような値に保持しておく。
の出力が試験のモード（以下テストモードという）にな
らないような値に保持しておく。
これが通常のモードでおる。
一方、試験を行なう場合はテスト端子にデコーダ３の出
力が試験を行なおうとする状態となるような値を加え、
デコーダ３から本回路２にかかるテストモード用の信号
が送られテスト用の動作を行なう。しかし、このような
試験回路とした場合にはテスト端子が数個必ず必要であ
るという大きな欠点がある。例えば３つのテストモード
が必要ならば２個のテスト端子、７つのテストモードが
必要ならば３個のテスト端子というように数個のテスト
用端子が必要となる。
力が試験を行なおうとする状態となるような値を加え、
デコーダ３から本回路２にかかるテストモード用の信号
が送られテスト用の動作を行なう。しかし、このような
試験回路とした場合にはテスト端子が数個必ず必要であ
るという大きな欠点がある。例えば３つのテストモード
が必要ならば２個のテスト端子、７つのテストモードが
必要ならば３個のテスト端子というように数個のテスト
用端子が必要となる。
ところで、この端子の数というものはＩＣにとっては以
下のような点で大きな問題となってくる。
下のような点で大きな問題となってくる。
第１に端子数にょシ■ｃのパッケージが制限されたシ、
また端子数が増えたことにより実装に於ても製造コスト
が増えたりすることもある。また、ＩＣのチップに於て
も端子が増えるとかがる端子用の接続部（以後パッドと
よぶ。ンが必要となるがこのパッドの大きさはかなシ大
きく、かつ製造設備との関連で容易に小さくできない。
また端子数が増えたことにより実装に於ても製造コスト
が増えたりすることもある。また、ＩＣのチップに於て
も端子が増えるとかがる端子用の接続部（以後パッドと
よぶ。ンが必要となるがこのパッドの大きさはかなシ大
きく、かつ製造設備との関連で容易に小さくできない。
ＩＣパターンの微細化に伴ないこの端子を増やすよシは
、多少回路が増えても、このパッドを省くことにょシチ
ップ面積を小さくし得る。
、多少回路が増えても、このパッドを省くことにょシチ
ップ面積を小さくし得る。
このようなことから端子数が少ない方が良いという経済
的であるという通念に反する従来の試験回路は今後ます
首す問題になる。
的であるという通念に反する従来の試験回路は今後ます
首す問題になる。
本発明は保持回路とそのクロック用のテスト端子１つを
設けることによりテスト端子は１つしか必要とせず、上
記欠点を解消し、テスト端子の数を最小限にすることの
できる試験回路を提供するものである。この発明の試験
回路は、通常の動作を行なうために設けられた外部端子
を入力とし、テスト用に設けられた１つの外部端子をク
ロックとする保持回路と、かかる保持回路の出力を入力
としその内容をデコードしたデータを出力する論理回路
とを含んで構成される。前記試験回路は他の集積回路装
置と共に、同一半導体基板に集積形成することが望まし
い。この試験回路は試験を行なうためのテスト端子を数
個設けるかわシに、保持回路とそのクロック用に一つの
テスト端子を設は通常の動作をするために設けられた外
部端子を試験のときだけテスト端子となるように保持回
路の入力としそのデータを保持回路のクロック用に設け
られたテスト端子からのクロックにより、かかるデータ
を保持することによりテストのモードを変化させようと
するものである。
設けることによりテスト端子は１つしか必要とせず、上
記欠点を解消し、テスト端子の数を最小限にすることの
できる試験回路を提供するものである。この発明の試験
回路は、通常の動作を行なうために設けられた外部端子
を入力とし、テスト用に設けられた１つの外部端子をク
ロックとする保持回路と、かかる保持回路の出力を入力
としその内容をデコードしたデータを出力する論理回路
とを含んで構成される。前記試験回路は他の集積回路装
置と共に、同一半導体基板に集積形成することが望まし
い。この試験回路は試験を行なうためのテスト端子を数
個設けるかわシに、保持回路とそのクロック用に一つの
テスト端子を設は通常の動作をするために設けられた外
部端子を試験のときだけテスト端子となるように保持回
路の入力としそのデータを保持回路のクロック用に設け
られたテスト端子からのクロックにより、かかるデータ
を保持することによりテストのモードを変化させようと
するものである。
次に本発明の実施例について図面を用いて具体的に説明
する。
する。
第２図は本発明の第１の実施例の回路図である。
外部端子４と５′は通常の動作を行なうために本来の回
路２に接続されている。ところが外部端子５′はテスト
端子として保持回路６にも接続されておシテストを行°
なうときはかかる外部端子よりテストを行なおうとする
データを入力し、テスト用外部端子５からのクロックに
ょシこのデータをラッチする。この保持回路にラッチさ
れたデータは一度ラッチされるとテスト用外部端子５に
クロックを入れない限り変化しないので外部端子５′及
び４は自由に変化させることができる。
路２に接続されている。ところが外部端子５′はテスト
端子として保持回路６にも接続されておシテストを行°
なうときはかかる外部端子よりテストを行なおうとする
データを入力し、テスト用外部端子５からのクロックに
ょシこのデータをラッチする。この保持回路にラッチさ
れたデータは一度ラッチされるとテスト用外部端子５に
クロックを入れない限り変化しないので外部端子５′及
び４は自由に変化させることができる。
また、保持回路６にラッチされたデータをデコーダ３で
デコードすることにより様々なテストモードを行なうこ
とができると共に外部端子５′はテストを行なおうとす
る時だけテスト用として使用され、その他の時は自由に
データを変えられるので通常動作に於ては全く制限を受
けない。′ｆ、た、この保持回路は、Ｄタイプフリップ
フロックやラッチ回路など様々な小規模の回路構成で実
現でき、従来例のようにテスト端子用のパッドも必要と
しないこと力・らチップ面積も小さくすることも可能で
ある。
デコードすることにより様々なテストモードを行なうこ
とができると共に外部端子５′はテストを行なおうとす
る時だけテスト用として使用され、その他の時は自由に
データを変えられるので通常動作に於ては全く制限を受
けない。′ｆ、た、この保持回路は、Ｄタイプフリップ
フロックやラッチ回路など様々な小規模の回路構成で実
現でき、従来例のようにテスト端子用のパッドも必要と
しないこと力・らチップ面積も小さくすることも可能で
ある。
このように本発明によればテスト用端子の数が最ｌト限
の１つであり、かつチップ面積にも従来例と同等かそれ
以下とすることのできる試験回路が得らｎるので、その
効果は太きい。
の１つであり、かつチップ面積にも従来例と同等かそれ
以下とすることのできる試験回路が得らｎるので、その
効果は太きい。
第１図は従来の試験回路の一例の回路図。第２図は本発
明の実施例の回路図である。 １・・・・・・集積回路装置、２・・・・・・本回路、
３・・・・・・デコーダ、４・・・・・・外部端子、５
・・・・・・テスト用外部端子、６・・・・・・パワー
オンクリア回路、７・・・・・・保持回路、 ６ Ｚ ６ Ｆｙ７ 図 ６ Ｚ ｈ ？図
明の実施例の回路図である。 １・・・・・・集積回路装置、２・・・・・・本回路、
３・・・・・・デコーダ、４・・・・・・外部端子、５
・・・・・・テスト用外部端子、６・・・・・・パワー
オンクリア回路、７・・・・・・保持回路、 ６ Ｚ ６ Ｆｙ７ 図 ６ Ｚ ｈ ？図
Claims (1)
- 通常の動作を行なうために設けられた外部端子を入力と
しテスト用に設けられｆＣｌつの外部端子をりｂツク入
力とする保持回路と、かかる保持回路の出力を入力とし
、その内容をデコードしたデータを出力する論理回路と
を含むことを特徴とする試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035339A JPS59160778A (ja) | 1983-03-04 | 1983-03-04 | 試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035339A JPS59160778A (ja) | 1983-03-04 | 1983-03-04 | 試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59160778A true JPS59160778A (ja) | 1984-09-11 |
Family
ID=12439089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58035339A Pending JPS59160778A (ja) | 1983-03-04 | 1983-03-04 | 試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160778A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256268A (ja) * | 1985-05-09 | 1986-11-13 | Nec Corp | テスト装置 |
| EP0377455A2 (en) * | 1989-01-06 | 1990-07-11 | SHARP Corporation | Test mode switching system for LSI |
-
1983
- 1983-03-04 JP JP58035339A patent/JPS59160778A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256268A (ja) * | 1985-05-09 | 1986-11-13 | Nec Corp | テスト装置 |
| EP0377455A2 (en) * | 1989-01-06 | 1990-07-11 | SHARP Corporation | Test mode switching system for LSI |
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