JPH10241391A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 制御ロジック部と内蔵メモリとの間のデータ
線数が多数となっても、配線面積増加や充放電電流増加
を抑制できるとともに、パッド数が少ないチップにおい
てもテスト時のパッド数の不足を解消する。 【解決手段】 内蔵メモリ１７と、制御ロジック部１６
と、複数のデータ線と、パッド１３，１４と、Ｎ段シフ
トレジスタ１５と、テスト時にパッド１１，１２をシフ
トレジスタ１５，内蔵メモリ１７に接続する切換スイッ
チ１３，１４とを備え、さらに、制御ロジック部１６に
は、テストクロックをＮ逓倍してシフトレジスタ１５に
供給するＰＬＬ回路１８を内蔵している。Ｎ段シフトレ
ジスタ１５は、内蔵メモリ１７へデータを書き込む時に
は、パッド１１から入力されるシリアルデータをパラレ
ルデータに変換してＮ本のデータ線へ出力し、内蔵メモ
リ１７からデータを読み出す時には、Ｎ本のデータ線の
パラレルデータをシリアルデータに変換して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、制御ロジック部と
内蔵メモリとを備えた半導体集積回路に関するものであ
る。

【０００２】

【従来の技術】近年、半導体集積回路（以下、ＬＳＩと
記す）の機能及び性能は拡大強化されてきており、汎用
ＬＳＩだけでなく特定のシステムに必要とされる特定用
途に特化した専用ロジックＬＳＩ、いわゆるＡＳＩＣ
（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔ
ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が多数用いられ、個
々のシステムの性能向上や小型化に貢献している。特に
最近では、プロセス微細化の発展に伴い一層の機能・性
能向上を目指して、従来ＡＳＩＣの外部にあった大容量
メモリをＡＳＩＣ内部に取り込み、大規模ロジックと大
容量メモリをオンチップ化して高速化・高機能化を図っ
たＡＳＩＣも現れている。特にオンチップ・メモリの場
合には、ボトルネックと言われてきたロジックとメモリ
間のデータ転送速度を上げて内部処理速度を向上させる
ために、ロジック・メモリ間のデータ線数を多数（数十
〜数百本）とする傾向にある。

【０００３】上記ＡＳＩＣの内部構成は、一般的には特
定のシステム固有の制御ロジック部と、この制御ロジッ
ク部に必要とされる内蔵メモリとから成っており、この
ＡＳＩＣのテストを行なう場合には、制御ロジック部と
内蔵メモリとに分けて外部のテスト装置により各々単体
としてのテスト及び両者を総合した実使用状態でのテス
トを行う。

【０００４】以下に、外部のテスト装置により内蔵メモ
リを単体としてテストするときのテスト方法について、
図３を参照しながら説明する。図３は従来の半導体集積
回路であるＡＳＩＣの内蔵メモリを単体としてテストす
るときの構成図である。図３において、３１，３２，３
３はパッド、３４，３５，３６は通常動作時とテスト時
とで接続を切り換える切換スイッチ、３７は制御ロジッ
ク部、３８は内蔵メモリである。また、Ｓ１〜ＳＮ，Ｓ
Ｃは通常動作時に供給される信号を示し、Ｓ１〜ＳＮは
制御ロジック部３７に対する適切な入出力信号（データ
バス，シリアルポート等）であり、ＳＣはクロック等の
適切な入力信号である。また、テスト時には、ＭＣとし
て内蔵メモリ３８に対する制御入力信号（例えば、／Ｒ
ＳＡ入力信号）が入力される。また、制御ロジック部３
７と内蔵メモリ３８との間には入出力共用データ線（Ｄ
Ｑ１１〜１Ｎ…）がＮ本の整数倍だけあり、ＤＱ１１〜
１Ｎ以降の各々のデータ線についても切換スイッチ及び
パッド（図示せず）が各々あり、テスト時にはＤＱ１１
〜１Ｎのテストと同時かつ同様の方法でテストされるも
のとする。

【０００５】この従来の半導体集積回路は、通常動作時
とテスト時とで接続を切り換える切換スイッチ３４，３
５，３６を有し、この切換スイッチ３４，３５，３６
は、通常動作時には、パッド３１，３２，３３と制御ロ
ジック部３７とを接続する状態であり、外部のテスト装
置を用いて内蔵メモリ３８を単体とみなしてテストする
ときには、パッド３１，３２，３３と内蔵メモリ３８と
が接続された図３の状態に切り換えられる。したがっ
て、パッド３１，３２，３３は通常動作時とテスト時と
で共用されており、テスト時には、パッド３１，３２，
３３に印加された信号は、制御ロジック部３７とは切り
離され、切換スイッチ３４，３５，３６を通して直接内
蔵メモリ３８に入力される。また、内蔵メモリ３８から
の出力は、切換スイッチ３４，３５，３６を介して直接
パッド３１，３２，３３から出力され、外部のテスト装
置でテストされる。

【０００６】このように、内蔵メモリ３８のテスト時に
は、切換スイッチ３４，３５，３６を切り換えることに
より、パッド３１，３２，３３から直接内蔵メモリ３８
への書込み・読出しが行われるために、制御ロジック部
３７の存在を全く意識せずに、内蔵メモリ３８をメモリ
単体とみなしてテストすることができる。

【０００７】

【発明が解決しようとする課題】しかしながら上記の従
来構成では、制御ロジック部３７と内蔵メモリ３８との
間のデータ転送速度を上げるために内蔵メモリ３８のデ
ータ線数を多数にすれば、多数のデータ線と切換スイッ
チ３４，３５，３６との間の配線が増加するとともにテ
スト時に必要なパッド数も増加するために、データ線数
増加に伴う配線面積の増加や配線の充放電電流の増加が
あり、また、パッド数自身が少ないチップではテスト時
のパッド数が不足するという課題を有する。

【０００８】本発明は、上記従来の課題を解決するもの
で、制御ロジック部と内蔵メモリとの間のデータ線数が
多数となっても、配線面積増加や充放電電流増加を抑制
できるとともに、パッド数が少ないチップにおいてもテ
スト時のパッド数の不足を解消することができる半導体
集積回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】請求項１記載の半導体集
積回路は、内蔵メモリと、制御ロジック部と、内蔵メモ
リと制御ロジック部との間を接続する複数のデータ線
と、外部と信号の授受を行うパッドと、シリアルデータ
をパラレルデータに変換して複数のデータ線へ出力する
シリアル／パラレル変換器と、通常時にはパッドを制御
ロジック部に接続しテスト時にはパッドをシリアル／パ
ラレル変換器のシリアルデータ入力端に接続する切換ス
イッチとを備えている。

【００１０】この構成によれば、内蔵メモリへデータを
書き込むテスト時に、シリアルデータをパッドから入力
すると、切換スイッチを介してシリアル／パラレル変換
器に入力され、そこでパラレルデータに変換されて複数
のデータ線を介して内蔵メモリへ書き込まれる。このよ
うに切換スイッチとデータ線との間にシリアル／パラレ
ル変換器を設け、複数のデータ線に対応したデータをシ
リアルデータとして入力するため、制御ロジック部と内
蔵メモリとの間のデータ線数が多数となっても、データ
線と切換スイッチ間の配線面積増加や充放電電流増加を
抑制することができるとともに、テスト時に使用するパ
ッド数が少なくて済み、パッド数が少ないチップにおけ
るテスト時のパッド数の不足を解消することができる。

【００１１】請求項２記載の半導体集積回路は、請求項
１記載の半導体集積回路において、外部から入力される
クロックを周波数変換してシリアル／パラレル変換器へ
動作クロックとして供給するクロック逓倍器を設けたこ
とを特徴とする。このクロック逓倍器を設けたことによ
り、シリアル／パラレル変換器の動作を高速化し、テス
ト時のデータレートを落とさずに効率的テストおよび高
速タイミングでのテストを実施することができる。

【００１２】請求項３記載の半導体集積回路は、内蔵メ
モリと、制御ロジック部と、内蔵メモリと制御ロジック
部との間を接続する複数のデータ線と、外部と信号の授
受を行うパッドと、複数のデータ線からのパラレルデー
タをシリアルデータに変換して出力するパラレル／シリ
アル変換器と、通常時にはパッドを制御ロジック部に接
続しテスト時にはパッドをパラレル／シリアル変換器の
シリアルデータ出力端に接続する切換スイッチとを備え
ている。

【００１３】この構成によれば、内蔵メモリからデータ
を読み出すテスト時に、内蔵メモリから読み出した複数
のデータ線上のパラレルデータをパラレル／シリアル変
換器でシリアルデータに変換し、切換スイッチを介して
パッドから出力される。このように切換スイッチとデー
タ線との間にパラレル／シリアル変換器を設け、複数の
データ線のデータをシリアルデータに変換して出力する
ため、制御ロジック部と内蔵メモリとの間のデータ線数
が多数となっても、データ線と切換スイッチ間の配線面
積増加や充放電電流増加を抑制することができるととも
に、テスト時に使用するパッド数が少なくて済み、パッ
ド数が少ないチップにおけるテスト時のパッド数の不足
を解消することができる。

【００１４】請求項４記載の半導体集積回路は、請求項
３記載の半導体集積回路において、外部から入力される
クロックを周波数変換してパラレル／シリアル変換器へ
動作クロックとして供給するクロック逓倍器を設けたこ
とを特徴とする。このクロック逓倍器を設けたことによ
り、パラレル／シリアル変換器の動作を高速化し、テス
ト時のデータレートを落とさずに効率的テストおよび高
速タイミングでのテストを実施することができる。

【００１５】請求項５記載の半導体集積回路は、内蔵メ
モリと、制御ロジック部と、内蔵メモリと制御ロジック
部との間を接続する複数のデータ線と、外部と信号の授
受を行うパッドと、シリアルデータをパラレルデータに
変換して複数のデータ線へ出力するとともに複数のデー
タ線からのパラレルデータをシリアルデータに変換して
出力する変換器と、通常時にはパッドを制御ロジック部
に接続しテスト時にはパッドを変換器のシリアルデータ
入力端と変換器のシリアルデータ出力端とに切換接続す
る切換スイッチとを備えている。

【００１６】この構成によれば、内蔵メモリへデータを
書き込むテスト時に、シリアルデータをパッドから入力
すると、切換スイッチを介して変換器に入力され、そこ
でパラレルデータに変換されて複数のデータ線を介して
内蔵メモリへ書き込まれる。また、内蔵メモリからデー
タを読み出すテスト時に、内蔵メモリから読み出した複
数のデータ線上のパラレルデータを変換器でシリアルデ
ータに変換し、切換スイッチを介してパッドから出力さ
れる。このように切換スイッチとデータ線との間にシリ
アル／パラレル変換およびパラレル変換を行う変換器を
設け、複数のデータ線に対応したデータをシリアルデー
タとしてパッドから入力して内蔵メモリへ書き込み、ま
た、複数のデータ線のデータをシリアルデータに変換し
て読み出すため、制御ロジック部と内蔵メモリとの間の
データ線数が多数となっても、データ線と切換スイッチ
間の配線面積増加や充放電電流増加を抑制することがで
きるとともに、テスト時に使用するパッド数が少なくて
済み、パッド数が少ないチップにおけるテスト時のパッ
ド数の不足を解消することができる。

【００１７】請求項６記載の半導体集積回路は、請求項
５記載の半導体集積回路において、外部から入力される
クロックを周波数変換して変換器へ動作クロックとして
供給するクロック逓倍器を設けたことを特徴とする。こ
のクロック逓倍器を設けたことにより、シリアル／パラ
レル変換およびパラレル／シリアル変換を行う変換器の
動作を高速化し、テスト時のデータレートを落とさずに
効率的テストおよび高速タイミングでのテストを実施す
ることができる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図１は本発明の実施の
形態の半導体集積回路の構成図である。図１において、
１１，１２はパッド、１３，１４は通常動作時とテスト
時とで接続を切り換える切換スイッチ、１５はＮ段シフ
トレジスタ、１６はＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ
Ｌｏｏｐ）回路１８を内蔵した制御ロジック部、１７
は内蔵メモリであり、Ｓ１，ＳＣは通常動作時に供給さ
れる信号を示す。なお、内蔵メモリ１７としては汎用Ｄ
ＲＡＭ、制御ロジック部１６としてはクロック同期式の
論理回路を想定する。また、制御ロジック部１６と内蔵
メモリ１７との間には入出力共用データ線（ＤＱ１１〜
１Ｎ…）がＮ本の整数倍だけあり、ＤＱ１１〜１Ｎ以降
のデータ線についてもデータ線Ｎ本単位で１組のＮ段シ
フトレジスタ及び切換スイッチを設けてパッドに接続し
てあり（図示せず）、テスト時にはＤＱ１１〜１Ｎのテ
ストと同時かつ同様の方法でテストされるものとする。

【００１９】この実施の形態の半導体集積回路は、内蔵
メモリ１７と、制御ロジック部１６と、内蔵メモリ１７
と制御ロジック部１６との間を接続する複数のデータ線
（ＤＱ１１〜１Ｎ…）と、外部と信号の授受を行うパッ
ド１１，１２と、Ｎ段シフトレジスタ１５と、通常時に
はパッド１１を制御ロジック部１６に接続しテスト時に
はパッド１１をシフトレジスタ１５に接続する切換スイ
ッチ１３と、通常時にはパッド１２を制御ロジック部１
６に接続しテスト時にはパッド１２を内蔵メモリ１７に
接続する切換スイッチ１４とを備えている。さらに、制
御ロジック部１６には、外部のテスト装置から入力され
るテストクロックをＮ逓倍し、Ｎ逓倍テストクロックを
出力するＰＬＬ回路（クロック逓倍器）１８を内蔵して
いる。これは、Ｎ段シフトレジスタ１５を従来のテスト
時のデータレートのＮ倍速で動作させるためである。Ｎ
段シフトレジスタ１５は、内蔵メモリ１７へデータを書
き込むテスト時には、シリアル／パラレル変換器として
働き、シリアルデータをパラレルデータに変換してＮ本
のデータ線へ出力し、内蔵メモリ１７からデータを読み
出すテスト時には、パラレル／シリアル変換器として働
き、Ｎ本のデータ線からのパラレルデータをシリアルデ
ータに変換して出力する。

【００２０】図２は図１のＮ段シフトレジスタ１５の構
成図である。図２において、２８，２９，３０はＤ型フ
リップフロップ、２０は書込み時に書込み制御入力Ｗ₁
によりオンして１段目のＤ型フリップフロップ２８のＤ
入力を図１の切換スイッチ１３へ接続するトランスファ
ゲート、２１は読出し時に読出し制御入力Ｒ₁ によりオ
ンしてＮ段目のＤ型フリップフロップ３０のＱ出力を図
１の切換スイッチ１３へ接続するトランスファゲート、
２２，２４，２６は読出し（パラレル／シリアル変換）
時に読出し制御入力Ｒ₂ によりオンしてデータ線（ＤＱ
１１〜１Ｎ）をＤ型フリップフロップ２８，２９，３０
のプリセット（ＰＲ）入力へ接続するためのトランスフ
ァゲート、２３，２５，２７は書込み（シリアル／パラ
レル変換）時に書込み制御入力Ｗ₂ によりオンしてＤ型
フリップフロップ２８，２９，３０のＱ出力をデータ線
（ＤＱ１１〜１Ｎ）へ接続するためのトランスファゲー
トである。Ｄ型フリップフロップ２８，２９，３０のク
ロック入力には、制御ロジック部１６に内蔵されている
ＰＬＬ回路１８で発生したＮ逓倍テストクロックが供給
される。

【００２１】この実施の形態の半導体集積回路におい
て、以下、外部のテスト装置を用いた内蔵メモリ１７の
テスト時の動作を主に説明する。まず、通常動作時に
は、切換スイッチ１３，１４は、パッド１１，１２と制
御ロジック部１６とを接続する状態であり、内蔵メモリ
１７をテストするときには、図１に示す接続状態に切り
換えられる。そして、テスト時には、外部のテスト装置
からのテストクロックを、制御ロジック部１６にあるＰ
ＬＬ回路１８によりＮ逓倍発振させて、Ｎ段シフトレジ
スタ１５にＮ逓倍テストクロックを供給する。なお、テ
スト時に、切換スイッチ１４により内蔵メモリ１７に直
接接続されるパッド１２へは、外部のテスト装置から内
蔵メモリ１７に対する制御入力信号（例えば、／ＲＡＳ
入力信号）ＭＣが供給される。

【００２２】内蔵メモリ１７への書込み時には、外部の
テスト装置で予め従来のテスト時のデータレートのＮ倍
速としたＮ組のシリアルデータを、パッド１１から切換
スイッチ１３を介してＮ段シフトレジスタ１５へＮ倍速
でシリアル入力する。Ｎ段シフトレジスタ１５では、書
込み制御入力Ｗ₁ によりトランスファゲート２０をオン
させてＮ段のＤ型フリップフロップ２８〜３０のＤ入力
へシリアル入力し、書込み制御入力Ｗ₂ によりトランス
ファゲート２３，２５，２７をオンさせてＮ本のデータ
線ＤＱ１１〜１Ｎへパラレル転送する。シリアル／パラ
レル変換後にはデータレートが従来のテスト時のデータ
レートとなるため、データ線（ＤＱ１１〜１Ｎ）Ｎ本上
のＮ個のパラレルデータとして内蔵メモリ１７に書き込
む。

【００２３】内蔵メモリ１７からの読出し時には、内蔵
メモリ１７からデータ線ＤＱ１１〜１Ｎに出力されたＮ
個のパラレルデータをＮ段シフトレジスタ１５までパラ
レル転送する。Ｎ段シフトレジスタ１５では、パラレル
転送されるＮ個のデータを、読出し制御入力Ｒ₂ により
トランスファゲート２２，２４，２６をオンさせてＤ型
フリップフロップ２８〜３０のプリセット入力へ入力
し、読出し制御入力Ｒ₁によりトランスファゲート２１
をオンさせて切換スイッチ１３を介してパッド１１へＮ
組のシリアルデータとして出力される。このように、内
蔵メモリ１７からパラレル転送されたＮ個のデータは、
従来のテスト時のデータレートのＮ倍速のＮ組のシリア
ルデータとしてパラレル／シリアル変換され、パッド１
１に読み出され、外部のテスト装置で評価される。これ
は、例えば、外部のテスト装置から適切なテストパター
ン（チェッカボード，ダイアゴナル等）を書き込んだ後
に、読出しを行って、予め外部のテスト装置（テストプ
ログラム）にある期待値と比較することによって評価
（良否の判定）される。

【００２４】以上のようにこの実施の形態によれば、切
換スイッチ１３とデータ線との間にＮ段シフトレジスタ
１５を設け、内蔵メモリへデータを書き込むテスト時に
は、Ｎ本のデータ線に対応したデータを１つのパッド１
１からシリアルデータとして入力し、Ｎ段シフトレジス
タ１５でパラレルデータに変換して内蔵メモリ１７へ書
き込み、また、内蔵メモリ１７からデータを読み出すテ
スト時には、Ｎ本のデータ線のデータをＮ段シフトレジ
スタ１５でシリアルデータに変換して読み出すため、テ
スト時、使用するパッド１１およびそれに接続された切
換スイッチ１３の数を従来の１／Ｎまで削減できるた
め、制御ロジック部１６と内蔵メモリ１７との間のデー
タ線数が多数となっても、従来の構成のような多数のデ
ータ線と切換スイッチ間の配線面積増加や充放電電流増
加を抑制することができるとともに、テスト時に使用す
るパッド数が少なくて済み、パッド数自身が少ないチッ
プにおけるテスト時のパッド数の不足も解消できる。

【００２５】また、この実施の形態によれば、Ｎ段シフ
トレジスタ１５において、従来のテスト時のデータレー
トのままのシリアル／パラレル変換またはパラレル／シ
リアル変換を行えば、テスト時のデータレートが１／Ｎ
に落ち、テスト時間が増加するため、外部のテスト装置
から入力されたテストクロックをＰＬＬ回路１８を用い
てＮ逓倍し、Ｎ段シフトレジスタ１５をＮ倍速書込み及
び読出しさせることで、テスト時のデータレートを落と
さずに効率的テスト及び高速タイミングでのテストを実
施することができる。

【００２６】なお、上記実施の形態では、シリアル／パ
ラレル変換器とパラレル／シリアル変換器とを兼用する
変換器としてＮ段シフトレジスタ１５を用いており、シ
リアル／パラレル変換器とパラレル／シリアル変換器と
を別々に構成してもよいが、その場合よりも面積増加を
回避できる。

【００２７】

【発明の効果】請求項１記載の半導体集積回路は、内蔵
メモリと、制御ロジック部と、内蔵メモリと制御ロジッ
ク部との間を接続する複数のデータ線と、外部と信号の
授受を行うパッドと、シリアルデータをパラレルデータ
に変換して複数のデータ線へ出力するシリアル／パラレ
ル変換器と、通常時にはパッドを制御ロジック部に接続
しテスト時にはパッドをシリアル／パラレル変換器のシ
リアルデータ入力端に接続する切換スイッチとを備えて
いる。このように切換スイッチとデータ線との間にシリ
アル／パラレル変換器を設け、内蔵メモリへデータを書
き込むテスト時に、複数のデータ線に対応したデータを
シリアルデータとして入力するため、制御ロジック部と
内蔵メモリとの間のデータ線数が多数となっても、デー
タ線と切換スイッチ間の配線面積増加や充放電電流増加
を抑制することができるとともに、テスト時に使用する
パッド数が少なくて済み、パッド数が少ないチップにお
けるテスト時のパッド数の不足を解消することができ
る。

【００２８】請求項２記載の半導体集積回路は、請求項
１記載の半導体集積回路において、外部から入力される
クロックを周波数変換してシリアル／パラレル変換器へ
動作クロックとして供給するクロック逓倍器を設けたこ
とにより、シリアル／パラレル変換器の動作を高速化
し、テスト時のデータレートを落とさずに効率的テスト
および高速タイミングでのテストを実施することができ
る。

【００２９】請求項３記載の半導体集積回路は、内蔵メ
モリと、制御ロジック部と、内蔵メモリと制御ロジック
部との間を接続する複数のデータ線と、外部と信号の授
受を行うパッドと、複数のデータ線からのパラレルデー
タをシリアルデータに変換して出力するパラレル／シリ
アル変換器と、通常時にはパッドを制御ロジック部に接
続しテスト時にはパッドをパラレル／シリアル変換器の
シリアルデータ出力端に接続する切換スイッチとを備え
ている。このように切換スイッチとデータ線との間にパ
ラレル／シリアル変換器を設け、内蔵メモリからデータ
を読み出すテスト時に、複数のデータ線のデータをシリ
アルデータに変換して出力するため、制御ロジック部と
内蔵メモリとの間のデータ線数が多数となっても、デー
タ線と切換スイッチ間の配線面積増加や充放電電流増加
を抑制することができるとともに、テスト時に使用する
パッド数が少なくて済み、パッド数が少ないチップにお
けるテスト時のパッド数の不足を解消することができ
る。

【００３０】請求項４記載の半導体集積回路は、請求項
３記載の半導体集積回路において、外部から入力される
クロックを周波数変換してパラレル／シリアル変換器へ
動作クロックとして供給するクロック逓倍器を設けたこ
とにより、パラレル／シリアル変換器の動作を高速化
し、テスト時のデータレートを落とさずに効率的テスト
および高速タイミングでのテストを実施することができ
る。

【００３１】請求項５記載の半導体集積回路は、内蔵メ
モリと、制御ロジック部と、内蔵メモリと制御ロジック
部との間を接続する複数のデータ線と、外部と信号の授
受を行うパッドと、シリアルデータをパラレルデータに
変換して複数のデータ線へ出力するとともに複数のデー
タ線からのパラレルデータをシリアルデータに変換して
出力する変換器と、通常時にはパッドを制御ロジック部
に接続しテスト時にはパッドを変換器のシリアルデータ
入力端と変換器のシリアルデータ出力端とに切換接続す
る切換スイッチとを備えている。このように切換スイッ
チとデータ線との間にシリアル／パラレル変換およびパ
ラレル／シリアル変換を行う変換器を設け、内蔵メモリ
へデータを書き込むテスト時に、複数のデータ線に対応
したデータをシリアルデータとしてパッドから入力して
内蔵メモリへ書き込み、また、内蔵メモリからデータを
読み出すテスト時に、複数のデータ線のデータをシリア
ルデータに変換して読み出すため、制御ロジック部と内
蔵メモリとの間のデータ線数が多数となっても、データ
線と切換スイッチ間の配線面積増加や充放電電流増加を
抑制することができるとともに、テスト時に使用するパ
ッド数が少なくて済み、パッド数が少ないチップにおけ
るテスト時のパッド数の不足を解消することができる。

【００３２】請求項６記載の半導体集積回路は、請求項
５記載の半導体集積回路において、外部から入力される
クロックを周波数変換して変換器へ動作クロックとして
供給するクロック逓倍器を設けたことにより、シリアル
／パラレル変換およびパラレル／シリアル変換を行う変
換器の動作を高速化し、テスト時のデータレートを落と
さずに効率的テストおよび高速タイミングでのテストを
実施することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態の半導体集積回路の構成図
である。

【図２】図１のＮ段シフトレジスタ１５の構成図であ
る。

【図３】従来の半導体集積回路の構成図である。

【符号の説明】

１１ パッド １２ パッド １３ 切換スイッチ １４ 切換スイッチ １５ Ｎ段シフトレジスタ １６ 制御ロジック部 １７ 内蔵メモリ １８ ＰＬＬ回路 ２０〜２７ トランスファゲート ２８〜３０ Ｄ型フリップフロップ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 内蔵メモリと、制御ロジック部と、前記
   内蔵メモリと前記制御ロジック部との間を接続する複数
   のデータ線と、外部と信号の授受を行うパッドと、シリ
   アルデータをパラレルデータに変換して前記複数のデー
   タ線へ出力するシリアル／パラレル変換器と、通常時に
   は前記パッドを前記制御ロジック部に接続しテスト時に
   は前記パッドを前記シリアル／パラレル変換器のシリア
   ルデータ入力端に接続する切換スイッチとを備えた半導
   体集積回路。
2. 【請求項２】 外部から入力されるクロックを周波数変
   換してシリアル／パラレル変換器へ動作クロックとして
   供給するクロック逓倍器を設けたことを特徴とする請求
   項１記載の半導体集積回路。
3. 【請求項３】 内蔵メモリと、制御ロジック部と、前記
   内蔵メモリと前記制御ロジック部との間を接続する複数
   のデータ線と、外部と信号の授受を行うパッドと、前記
   複数のデータ線からのパラレルデータをシリアルデータ
   に変換して出力するパラレル／シリアル変換器と、通常
   時には前記パッドを前記制御ロジック部に接続しテスト
   時には前記パッドを前記パラレル／シリアル変換器のシ
   リアルデータ出力端に接続する切換スイッチとを備えた
   半導体集積回路。
4. 【請求項４】 外部から入力されるクロックを周波数変
   換してパラレル／シリアル変換器へ動作クロックとして
   供給するクロック逓倍器を設けたことを特徴とする請求
   項３記載の半導体集積回路。
5. 【請求項５】 内蔵メモリと、制御ロジック部と、前記
   内蔵メモリと前記制御ロジック部との間を接続する複数
   のデータ線と、外部と信号の授受を行うパッドと、シリ
   アルデータをパラレルデータに変換して前記複数のデー
   タ線へ出力するとともに前記複数のデータ線からのパラ
   レルデータをシリアルデータに変換して出力する変換器
   と、通常時には前記パッドを前記制御ロジック部に接続
   しテスト時には前記パッドを前記変換器のシリアルデー
   タ入力端と前記変換器のシリアルデータ出力端とに切換
   接続する切換スイッチとを備えた半導体集積回路。
6. 【請求項６】 外部から入力されるクロックを周波数変
   換して変換器へ動作クロックとして供給するクロック逓
   倍器を設けたことを特徴とする請求項５記載の半導体集
   積回路。