KR100483423B1 - 버스테스트장치 - Google Patents

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Abstract

1. 청구범위에 기재된 고안이 속한 기술분야
버스 테스트 장치
2. 발명이 해결하고자 하는 기술적 과제
버스가 매크로 모듈로부터 입력된 내부 데이터들을 정상적으로 전달하는지를 용이하게 테스트함.
3. 발명의 해결방법의 요지
버스 동작 검증을 위한 전용 하드웨어를 부가하여 버스의 동작 오류가 발생할 경우에, 그 오류 원인 및 동작을 정확히 알 수 있도록 함.
4. 발명의 중요한 용도
칩내의 매크로 모듈들로부터 입력된 데이터들이 내부 버스를 이용하여 데이터를 상호 교환할 때 발생되는 오류를 용이하게 검증할 수 있는 버스 테스트 장치를 제공함.

Description

버스 테스트 장치{A BUS TEST APPARATUS}
본 발명은 버스 테스트 장치에 관한 것으로서, 보다 구체적으로 칩내의 매크로 모듈들로부터 입력된 데이터들이 내부 버스를 이용하여 데이터를 상호 교환할 때 발생되는 오류를 용이하게 검증할 수 있는 버스 테스트 장치에 관한 것이다.
최근에는, 반도체의 시스템 기술이 복잡 다양화되어 한 회사가 모든 기술을 보유 및 유지하기 어렵기 때문에, 각자 특화된 기술을 채용하여 일종의 모듈 개념으로 반도체 소자내에 조합하여 설계하는 방식이 사용되고 있다. 이러한 경우 각 모듈들은 내부 메모리 소자와 같은 독립된 블록으로 처리되고, 그 블록들이 CPU와 연결된 내부 버스에 접속되어 데이터를 주고 받는 형식을 취하게 된다.
그러나, 상기와 같은 종래의 방식은 사전에 이미 기능이 검증된 모듈을 사용하고, 여러 가지 모듈을 조합하였을 때, 각 모듈들과 내부 CPU간의 인터페이스 부분이 칩 레벨에서 잘 검증될 수 있어야 한다는 전제가 따른다. 반면에 대부분의 경우 모듈 자체적으로는 동작 설명 및 테스트 벡터가 잘 구성되어 있으나, 이를 인터페이스할 경우에 대비한 검증수단이 적절치 못해, 연결된 내부 버스 동작에 오류가 발생할 경우 모듈 자체 오류인지 버스 기능상의 오류인지 판단키 어려워 설계검증시 많은 시행착오를 초래하는 문제점이 존재하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 동일한 내부 버스에 연결된 매크로 모듈들간의 데이터 상호 교환만을 일정한 방식으로 별도로 검증하므로써, 모듈 자체의 오류를 용이하게 검증할 수 있으며, 또한 사용자가 임의의 데이터 조합을 통해 간단히 버스 동작만을 확인할 수 있는 버스 테스트 장치를 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 제 1 테스트 모드 선택신호에 의해 버스가 정상적으로 동작하는지를 테스트하기 위하여 외부에서 임의로 입력시킨 테스트용 데이터를 선택하여 전달하기 위한 제 1 선택수단; 상기 제 1 선택수단을 통해 전달된 상기 테스트용 데이터를 상기 버스로 전달하기 위한 버퍼; 제 2 테스트 모드 선택신호에 의해 상기 버스로부터 궤환된 상기 테스트용 데이터를 선택하여 전달하기 위한 제 2 선택수단; 클럭신호에 따라 상기 제 2 선택수단을 통해 전달된 테스트용 데이터를 래치시켜 출력하기 위한 래치수단; 및 인에이블신호 및 상기 제 1 테스트 모드 선택신호를 논리조합하여 상기 버퍼를 구동시키기 위한 논리조합신호를 출력하는 논리수단을 구비하는 버스 테스트 장치가 제공된다.
본 발명의 버스 테스트 장치에서, 버스가 내부 데이터를 정상적으로 전달하는지를 테스트하기 위하여, 외부로부터 임의로 테스트용 데이터들을 입력시키면, 이 테스트용 데이터들은 제 1 선택수단과 버퍼를 통해 버스에 실리게 되며, 이어 버스에 실린 테스트용 데이터들은 제 2 선택수단으로 궤환된다. 이때, 하이상태의 제 2 테스트 모드 선택신호가 입력되면, 제 2 선택수단은 일입력단자에 입력된 내부 데이터들과 타입력단자로 궤환된 테스트용 데이터들 중에 테스트용 데이터들을 선택하여 출력하고, 이어 래치수단은 클럭신호에 따라 제 2 선택수단을 통해 전달된 테스트용 데이터들을 출력단자를 통해 출력하게 된다. 이렇게, 출력단자를 통해 출력된 테스트용 데이터들이 제 1 선택수단에 입력된 테스트용 데이터들과 일치되면, 버스가 정상적으로 동작하는 것으로 판단할 수 있고, 만일 일치되지 않으면, 버스에 고장이 발생된 것으로 판단할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1을 참조하면, 본 발명의 버스 테스트 장치는 제 1 테스트 모드 선택신호(TMOS1)에 의해 버스가 정상적으로 동작하는지를 테스트하기 위하여 외부에서 임의로 입력시킨 테스트용 데이터(TDATA)를 선택하여 전달하기 위한 제 1 선택수단(10)과, 제 2 테스트 모드 선택신호(TMOS2)에 의해 제 1 선택수단(10)과 버퍼(20)를 순차적으로 통해 버스(30)로 전달된 다음 궤환된 테스트용 데이터(TDATA)를 선택하여 전달하기 위한 제 2 선택수단(40)와, 클럭신호(CLK)에 따라 제 2 선택수단(40)을 통해 전달된 테스트용 데이터(TDATA)를 래치시켜 출력단자(OUT)를 통해 출력하기 위한 래치수단(50)을 구비한다.
또한, 본 발명의 버스 테스트 장치는 일입력단자로 입력된 인에이블신호(EN)에 의해 인에이블되어 타입력단자로 입력된 제 1 테스트 모드 선택신호(TMOS2)를 논리조합한 다음 버퍼(20)를 구동시키기 위한 논리조합신호를 출력하는 논리수단(60)을 더 구비한다.
제 1 선택수단(10)은 제 1 테스트 모드 선택신호(TMOS1)가 선택신호 입력단자에 인가되며, 일입력단자가 래치수단(50)의 출력단에 연결되고, 타입력단자에 테스트용 데이터(TDATA)가 인가되고, 출력단이 버퍼(20)의 입력단에 접속된 제 1 멀티플렉서로 구성된다.
버퍼(20)는 제 1 테스트 모드 선택신호(TMOS1)에 의해 일반적인 동작 모드 및 테스트 모드로 쉽게 전환될 수 있는 3상 버퍼를 이용한다.
제 2 선택수단(40)은 제 2 테스트 모드 선택신호(TMOS2)가 선택신호 입력단자에 인가되며, 일입력단자가 버스(30)에 연결되고, 타입력단자에 일반적인 동작에 이용되는 내부 데이터(DATA)가 인가되며, 출력단이 래치수단(50)의 입력단에 접속된 제 2 멀티플렉서로 이루어진다.
래치수단(50)은 클럭단자에 클럭신호(CLK)가 인가되고, 입력단자가 제 2 선택수단(40)의 출력단에 연결되고, 출력단자가 제 1 선택수단(10)의 하나의 입력단에 연결된 플립플롭으로 구성된다.
논리수단(60)은 일입력단에 인에이블신호가 인가되고 타입력단에 제 1 테스트 모드 선택신호(TMOS1)가 인가되며, 출력단이 버퍼(20)에 연결된 오아게이트(61)를 구비한다.
상기와 같은 구성을 갖는 본 발명의 버스 테스트 장치의 동작을 설명하면 다음과 같다.
본 발명의 버스 테스트 장치는 일반적인 동작 모드와 버스 테스트 모드를 갖는다.
우선, 일반적인 동작 모드를 설명한다.
일반적인 동작을 실시하도록 하는 제 2 테스트 모드 선택신호(TMOS2)에 따라 제 2 선택수단(40)은 버스(30)로부터 궤환된 신호를 선택하지 않고 매크로 모듈(도시되지 않았음)로부터 입력된 내부 데이터(DATA)를 선택하여 래치수단(50)을 전달하며, 래치수단(50)은 클럭신호(CLK)의 주기에 따라 전달된 내부 데이터(DATA)를 래치시켜 출력한다. 이어, 일반적인 동작을 실시하도록 하는 제 1 테스트 모드 선택신호(TMOS1)에 따라 제 1 선택수단(10)이 래치수단(50)을 통해 래치되어 출력된 내부 데이터(DATA)를 선택하여 버퍼(20)를 통하여 버스(30)로 전달한다. 여기서, 래치수단(50)으로부터 출력된 내부 데이터(DATA)는 제 1 선택수단(10)을 통해 선택되어 전달되므로써, 출력단자(OUT)를 통해서 출력되지 않는다.
다음, 버스 테스트 모드를 설명한다.
버스(30)가 정상적으로 내부 데이터(DATA)를 전달하는지 테스트하기 위하여, 테스트용 데이터(TDATA)를 입력시키면, 테스트 모드를 실시하도록 하는 제 1 테스트 모드 선택신호(TMOS1)에 따라 제 1 선택수단(10)은 래치수단(50)으로부터 출력되는 신호를 선택하지 않고 외부로부터 입력된 테스트용 데이터(TDATA)를 선택하여 버퍼(20)를 통해 버스(30)로 전달한다. 이어, 버스(30)로 전달된 테스트용 데이터(TDATA)는 제 2 선택수단(40)으로 궤환되고, 이때 테스트 모드를 실시하도록 하는 제 2 테스트 모드 선택신호(TMOS2)에 따라 제 2 선택수단(40)은 매크로부터 입력된 내부 데이터(DATA)를 선택하지 않고 버스(30)로부터 궤환된 테스트용 데이터(TDATA)를 선택하여 래치수단(50)으로 출력하고, 래치수단(50)은 클럭신호(CLK)의 주기에 따라 전달된 테스트용 데이터(TDATA)를 래치시켜 출력한다. 여기서, 래치수단(50)을 통해 출력된 테스트용 데이터(TDATA)는 제 1 선택수단(10)에 의해 선택되지 못하고, 곧바로 출력단자(OUT)를 통해 출력된다.
따라서, 본 발명의 버스 테스트 장치는 테스트 모드에서, 출력단자(OUT)를 통해 출력된 테스트용 데이터(TDATA)가 제 1 선택수단(10)에 입력시킨 테스트용 데이터(TDATA)와 동일한지를 비교하며, 비교결과 동일하다면 버스(30)가 정상적으로 작동되는 것이고, 비교 결과 동일하지 않다면, 버스(30)가 내부 데이터(DATA)를 정상적으로 전달하지 못하고 있음을 판단할 수 있다.
그리고, 본 발명의 버스 테스트 장치는 매크로 수에 관계없이 사용될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명의 버스 테스트 장치는, 버스 동작 검증을 위한 전용 하드웨어를 부가하며 설계 초기 단계에서부터 벡터의 양을 줄일 수 있고, 버스 상의 동작 오류가 발생할 경우, 그 오류 원인 및 동작 모두를 정확히 알 수 있으며, 또한 매크로의 기능 및 동작에 무관하게 접속시킬 수 있는 테스트 장치이기 때문에, 매크로 모듈 주 기능을 유지할 수 있고, 하드웨어의 양이 적어 쉽게 구현할 수 있는 효과를 제공한다.
도 1은 본 발명의 실시예에 따른 버스 테스트 장치의 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 제 1 선택수단 20: 버퍼
30: 버스 40: 제 2 선택수단
50: 래치수단 60: 논리수단

Claims (2)

  1. 제 1 테스트 모드 선택신호에 의해 버스가 정상적으로 동작하는지를 테스트하기 위하여 외부에서 임의로 입력시킨 테스트용 데이터를 선택하여 전달하기 위한 제 1 선택수단;
    상기 제 1 선택수단을 통해 전달된 상기 테스트용 데이터를 상기 버스로 전달하기 위한 버퍼;
    제 2 테스트 모드 선택신호에 의해 상기 버스로부터 궤환된 상기 테스트용 데이터를 선택하여 전달하기 위한 제 2 선택수단;
    클럭신호에 따라 상기 제 2 선택수단을 통해 전달된 테스트용 데이터를 래치시켜 출력하기 위한 래치수단; 및
    인에이블신호 및 상기 제 1 테스트 모드 선택신호를 논리조합하여 상기 버퍼를 구동시키기 위한 논리조합신호를 출력하는 논리수단
    을 구비하는 버스 테스트 장치.
  2. 제 1 항에 있어서,
    상기 논리수단은,
    일입력단에 상기 인에이블신호가 인가되고 타입력단에 상기 제 1 테스트 모드 선택신호가 인가되며, 출력단이 상기 버퍼에 연결된 오아게이트를 구비하는 버스 테스트 장치.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62159258A (ja) * 1986-01-08 1987-07-15 Hitachi Ltd Ｂｕｓ診断方式
JPH0498440A (ja) * 1990-08-10 1992-03-31 Fujitsu Ltd バス診断装置
JPH04170657A (ja) * 1990-11-05 1992-06-18 Shikoku Nippon Denki Software Kk 伝送路制御装置
JPH0588998A (ja) * 1991-09-30 1993-04-09 Toshiba Corp バス診断方式
KR960036856A (ko) * 1995-03-16 1996-10-28 김광호 디지탈신호처리기 보오드의 버스고장 점검회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62159258A (ja) * 1986-01-08 1987-07-15 Hitachi Ltd Ｂｕｓ診断方式
JPH0498440A (ja) * 1990-08-10 1992-03-31 Fujitsu Ltd バス診断装置
JPH04170657A (ja) * 1990-11-05 1992-06-18 Shikoku Nippon Denki Software Kk 伝送路制御装置
JPH0588998A (ja) * 1991-09-30 1993-04-09 Toshiba Corp バス診断方式
KR960036856A (ko) * 1995-03-16 1996-10-28 김광호 디지탈신호처리기 보오드의 버스고장 점검회로

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