JPH04296941A

JPH04296941A - 集積された電子チップの試験装置

Info

Publication number: JPH04296941A
Application number: JP3145006A
Authority: JP
Inventors: Eric Huyskens; エリック・ヒュイスケンス; Peter Paul Frans Reusens; ペテル・パウル・フランス・レウセンス; Urbain Swerts; ウルバイン・スウェルツ
Original assignee: Alcatel NV
Current assignee: Alcatel Lucent NV
Priority date: 1990-06-18
Filing date: 1991-06-17
Publication date: 1992-10-21
Also published as: US5233612A; EP0462328A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野及び従来技術】この発明は、第１プ
ロセッサ手段を含む集積された電子チップを試験するた
めの試験装置に関し、この試験装置は、他の回路を第１
プロセッサ手段にインターフェイスするためのインター
フェース手段と、第１プロセッサ手段に連結された第２
プロセッサ手段とを含んでいる。

【０００２】このような試験装置はエミュレータとして
この分野では一般に知られている。当分野において、第
１プロセッサ手段は、例えば第１プロセッサ手段より性
能が良く、又は異なったソフトウェアプログラムを含む
第２プロセッサ手段に取換えられる。この試験装置の目
的は、これら第２のプロセッサ手段に加えて他の回路の
動作をチェックすることである。

【０００３】例えば、集積された電子チップが第１プロ
セッサ手段によってのみ構成される場合、このチップが
差し込まれるソケットはインターフェイス手段とみなさ
れ、第１プロセッサ手段を第２プロセッサ手段と取換え
るために、このチップはソケットから取外され、第２プ
ロセッサ手段に連結されたコネクタによって取換えられ
る。

【０００４】このようにして、試験は通常の処理スピー
ドで動作する第２プロセッサ手段で実行される。このこ
とによって、前記処理スピードにおいてのみ現われるエ
ラーを検出することが可能である。その上、その試験は
、第１プロセッサ手段が動作している場合のように、同
じ環境、すなわち、他の回路を使用することにより実行
される。こうして、この試験では、特別な試験環境で行
われる場合、例えば動作する第２プロセッサ手段を使用
する代わりに、特殊な試験ベクトルがインターフェイス
手段に適用される場合に現れないエラーを検出すること
ができる。実際、試験ベクトルを使用する場合、現実の
環境においてプロセッサ手段が動作する時に起こるすべ
ての状況を与えるのはほとんど不可能である。

【０００５】

【発明が解決しょうとする課題】技術の発達により、プ
ロセッサ手段が現在では大変小さいので、１つもしくは
複数の前記した他の回路もまた同じチップに集積可能で
ある。その結果として、インターフェイス手段にアクセ
スすることは困難になっている。現在インターフェイス
手段は第１のプロセッサ手段の“ピン”により構成され
るが、これは前記ピンがチップの外側ではアクセスでき
ないためである。

【０００６】このアクセス問題の解決法は、これら全て
のピンを、容易にアクセス可能なチップの外部端子に接
続することであろう。しかし、この解決法は、数多くの
外部端子及び第１のプロセッサ手段とこれら外部端子と
の結線が必要なため適切でない。

【０００７】この発明の目的は、第２プロセッサ手段が
通常のプロセススピードで動作可能であり、かつ前記チ
ップが第１プロセッサ手段に加えて、少なくとも前記他
の回路の内の一つを含む場合に、前記チップの外部端子
を極端に増加させることなく、この電子チップを試験す
る前記した型の試験装置を提供することである。

【０００８】この発明にれよば前記目的は以下の事実に
基づき達成される、即ち、前記その他の回路の少なくと
も一つは前記チップ上に構築され、前記インターフェイ
ス手段は、第１スキャンパスを含み、前記第１スキャン
パスは前記チップ上に構築された第１セル列いより構成
され、各第１セルごとに一つずつ設けられ、通常前記一
の回路と前記第１プロセッサ手段との間で転送されるデ
ータをラッチ可能な、直列に接続された第１リードバッ
ファ手段を含み、前記試験装置はさらに、第２スキャン
パスを含み、前記第２スキャンパスは第２セル列により
構成され、各第２セルごとに一つずつ設けられ、前記第
２プロセッサ手段と前記第２スキャンパスとの間で転送
されるデータをラッチ可能な、直列に接続された第２リ
ードバッファ手段を含み、前記第１プロセッサ手段は、
前記第１及び第２リードバッファ手段の直列相互接続を
経由して前記第２プロセッサ手段に接続され、前記試験
装置は、前記第２のプロセッサ手段の各プロセッサステ
ップで一つのデータ転送が実行されるような予め定めら
れた転送レートで、前記第１リードバッファ手段から前
記第２リードバッファ手段へ、そしてその逆方向へもラ
ッチされたデータを連続的に転送することが可能なデー
タ転送手段をも含むことを特徴とする集積された電子チ
ップの試験装置。

【０００９】このようにして、通常１つの回路から第１
のプロセッサ手段へ第１セル列（この転送のためトラン
スペレントな装置として操作される）を経由して送られ
るデータはまた、これらセルの第１バッファ手段でラッ
チされ、さらに対応する第２のバッファ手段に転送され
る。そのデータは前記第２のバッファ手段から第２のプ
ロセッサ手段へ伝送されるか、またはその逆の方向で伝
送される。第１及び第２のスキャンパスは直列に接続さ
れているため、バッファ手段の数にかかわらず、データ
転送のために、チップ上に２つの外部端子しか必要とし
ない。その上、第１のスキャンパスから第２のスキャン
パスへ、あるいはその逆の方向へデータを転送する転送
レートは、第２のプロセッサ手段がそれらの通常プロセ
ススピードで動作されるように選択される。

【００１０】尚、チップ上にスキャンパスを含んでいる
試験装置は、例えば欧州特許出願番号ＥＰ０．３１３．
２３０−Ａ２の先行技術においてすでに知られている。このスキャンパスは、外部端子からチップ内の主ロジッ
ク回路を絶縁するためのバッファを含んだ、複数の入出
力セル列もしくはラッチセル列により構成されるリング
形状を有する。この知られた試験装置において、入力デ
ータは初めにセル内にロードされ、次に電子論理ゲート
により構成された主ロジック回路へ伝送される。そして
論理ゲートにより入力データを取り扱った結果として生
じる出力データはセルに返送され、チップの外部端子に
転送される。しかし、この電子チップには、同一チップ
もしくは他のチップ上に設けられた他回路と関係したプ
ロセッサ手段は備わっていない。従って、この試験装置
においては、通常プロセススピードで作動するプロセッ
サ手段の試験、つまり機能試験の実施に関する問題は存
在しない。

【００１１】この発明はまた、プロセッサ手段を携える
集積された電子チップを試験するための試験装置にも関
する。

【００１２】この発明のもう１つの目的は、プロセッサ
手段を実際の環境で動作させ、プロセッサ手段が通常の
プロセサスピードで動作させながら、チップのプロセッ
サ手段の動作を測定する試験装置を提供することである
。

【００１３】この発明によれば、このもう一方の目的は
、以下の事実を試験装置が含むことによって達成される
、即ち、前記チップ上に構築されたインターフェイス手
段は、前記プロセッサ手段を他方の回路とインターフェ
イスし、第１スキャンパスを有し、前記第１スキャンパ
スは第１セル列により構成され、第１セル列のおのおの
に設けられ通常前記プロセッサ手段と前記回路との間で
転送されるデータをラッチ可能な、直列に接続された第
１リードバッファ手段を有する第１スキャンパスを有し
たインターフェイス手段と、前記した第１プロセッサ手
段を本質的には等しく、同じプロセッシングスピードで
動作する第２プロセッサ手段と、第２セル列により構成
され、直列に接続された、第２リードバッファ手段を有
した第２スキャンパスであり、前記第２リードバッファ
手段は、各第２セルごとに一つずつ設けられ、データを
ラッチ可能であると共に、前記第１リードバッファ手段
と直列に相互接続されている、第２スキャンパスと、前
記第１プロセッサ手段の各プロセッサステップにて一つ
のデータ転送が前記第１及び第２リードバッファ手段の
間で行なわれるような予め定められた転送レートにおい
て、前記第１リードバッファ手段にラッチされたデータ
を前記第２リードバッファ手段へ、またその逆方向へも
連続的に転送が可能なデータ転送手段と、第３セル列に
より構成され、直列に接続された第３リードバッファ手
段を有する第３スキャンパスであり、前記第３リードバ
ッファ手段は各第３セルに一つずつ設けられ、前記第２
プロセッサ手段と前記第３スキャンパスとの間で転送さ
れるデータをラッチすることが可能な第３スキャンパス
と、各プロセッサステップにおいて、前記第２プロセッ
サ手段から送られ、前記第３スキャンパス内で受け取っ
たデータを、前記第１プロセッサ手段から送られ、前記
第２スキャンパス内で受け取ったデータと比較すること
が可能なコンパレータ手段とを含むことを特徴とする集
積された電子チップの試験装置。

【００１４】このようにして、両第１及び第２プロセッ
サ手段は、通常プロセススピードで、かつ第１プロセッ
サ手段つまり他方の回路の実際の環境であるところの共
通の環境で動作可能である。言い換えると、試験装置は
、第１プロセッサ手段の実行結果と第２プロセッサ手段
の実行結果とが異なった場合、アラームを与えることが
可能ないわゆる“ウオッチドック”として動く。

【００１５】尚、他方の回路は第１及び第２プロセッサ
手段によって共通に使用され、そして後者だけが第１及
び第２スキャンパスの間のデータ転送の手段により、他
方の回路に通信することが可能であるので、このような
転送は、プロセッサ手段の各プロセッサステップにおい
て、例えばそれらのソフトウェアプログラムの予め定義
されたブレイクポイントに到達してはじめて実行されな
ければならないということである。実際のところ、先の
ケースにおいて第２プロセッサ手段は先のブレイクポイ
ント前に他方の回路と通信することができない。

【００１６】この試験装置のもう一つの特徴は、前記回
路の少なくとも一つがチップの上に設けられているとい
うことである。

【００１７】添付図面と共に以下に記述された実施例を
参照することにより、この発明の前記及び他の目的と特
徴は明らかになり、この発明が十分理解される。

【００１８】

【実施例】図１は、試験装置が試験回路ＴＤ１とスキャ
ンパスＳＣ１からなる。スキャンパスＳＣ１は、集積さ
れた電子チップＥＣ上に構築される。チップＥＣはさら
にプロセッサＤＳＰ１といわゆる“グルー”ロジック、
すなわちインターフェイスやメモリ等のような他の回路
とを含む。試験回路ＴＤ１は、さらにプロセッサＤＳＰ
２と、コントロールロジックＣＬＧ（ここでは詳記せず
）と、プロセッサＤＳＰ２を実際の環境、即ち後で明ら
かになるが、プロセッサＤＳＰ１と同じグルーロジック
でプロセッサＤＳＰ２を動作するように、スキャンパス
ＳＣ１と直列に接続された他方のスキャンパスＳＣ２と
及びデータ転送回路をさらに含む。

【００１９】スキャンパスＳＣ１は、プロセッサＤＳＰ
１とグルーロジックＧＬとの間のインターフェイスであ
り、ＣＣ１のような直列に接続されたセル列によって構
成され、プロセッサＤＳＰ１を取り囲んでいる。各セル
ＣＣ１は、単方向型か双方向型のどちらか一方であり、
即ちセルＣＣ１は、データビットをＧＬからＤＳＰ１へ
、又はＤＳＰ１からＧＬへ単方向に、ＧＬとＤＳＰ１の
間を双方向に転送することが可能である。単方向セルＵ
Ｃは図２に示され、双方向セルＢＣは図３に表されてい
る。ＵＣ及びＢＣの働きは後により詳しく説明する。

【００２０】試験回路ＴＤ１に含まれたスキャンパスＳ
Ｃ２は、チップＥＣ上に構築されたスキャンパスＳＣ１
と類似している、すなわち、スキャンパスＳＣ２はＣＣ
２のような直列に接続されたセルを同数含み、プロセッ
サＤＳＰ２を囲んでいる。

【００２１】ＣＣ１又はＣＣ２の各セルは、リードバッ
ファＲＢとライトバッファＷＢを含んでいる（図２及び
図３に示す）。リードバッファＲＢは対応したセルを介
して転送されたデータビットをラッチすることが可能で
ある。例えば、そのようなデータビットが、スキャンパ
スＳＣ１を介してグルーロジックＧＬとプロセッサＤＳ
Ｐ１の間に転送された時、このデータビットはリードバ
ッファＲＢ中にもラッチ可能である。ライトバッファＷ
Ｂは例えばグルーロジックＧＬそして／又はプロセッサ
ＤＳＰ１又はＤＳＰ２へ伝送されるべきデータビットを
ラッチすることが可能である。これによって、ライトバ
ッファＷＢにラッチされたデータビットは、関連するリ
ードバッファＲＢを常に最初に通過する。

【００２２】このようにして同じスキャンパスＳＣ１も
しくはＳＣ２の全てのリードバッファＲＢは、直列に接
続され、スキャンパスの各端部、即ちセル列ＣＣ１もし
くはＣＣ２の端部は、チップＥＣのＩ又はＯの各外部端
子を経由して他方のスキャンパスの対応する端部に接続
される。このようにして２つのスキャンパスＳＣ１とＳ
Ｃ２のリードバッファＲＢは、リングを形成するように
、相互に接続される。ＴＤ１の前記データ転送回路ＤＴ
Ｃは、一連の外部端子を経由して、スキャンパスＳＣ２
の全てのセルＣＣ２へ直接に接続され、一般には図１の
Ｔによって示されるように、スキャンパスＳＣ１の全て
のセルＣＣ１へ直接に接続される。データ転送回路ＤＴ
Ｃは、スキャンパスＳＣ１のリードバッファＲＢにラッ
チされたデータビットをスキャンパスＳＣ２のリードバ
ッファへ移動させ、又はその逆をも行なう制御信号を発
生する。

【００２３】データ転送回路ＤＴＣは、さらにまたデー
タビットの転送を下記のように制御する、即ち、グルー
ロジックＧＬからスキャンパスＳＣ１のセルＣＣ１のリ
ードバッファＲＢへ、スキャンパスＳＣ１のセルＣＣ１
のライトバッファＷＢからグルーロジックＧＬへ、プロ
セッサＤＳＰ２からスキャンパスＳＣ２のセルＣＣ２の
リードバッファＲＢへ、スキャンパスＳＣ２のセルＣＣ
２のライトバッファＷＢからプロセッサＤＳＰ２へ、そ
して、試験回路ＴＤ１の変形ＴＤ２（後に述べる）が使
用される場合、プロセッサＤＳＰ１からスキャンパスＳ
Ｃ１のセルＣＣ１のリードバッファＲＢへ、スキャンパ
スＳＣ１のセルＣＣ１のライトバッファＷＢからプロセ
ッサＤＳＰ１へ。

【００２４】セルを介したデータビットの、これら全て
の移動及び転送は、ＤＴＣにより生じた制御信号手段Ｔ
ＳＴ、ＢＯＳ、ＣＬＫ、ＥＯＳ、そしてＡＢにより起こ
り、図２及び図３に関して後に述べる。

【００２５】この試験装置の目的は、プロセッサＤＳＰ
１の働きをエミュレートすることである。この試験の間
、チップＥＣのプロセッサＤＳＰ１は、プロセッサＤＳ
Ｐ１の環境を構成する他方の回路から、即ちグルーロジ
ックＧＬから絶縁されるか切離され、そして要求された
エミュレーションを実行するために、ＴＤ１のプロセッ
サＤＳＰ２によって機能的に置き換えられる。プロセッ
サＤＳＰ２は例えばＤＳＰ１よりも高い性能を有するこ
とができ、及び／又は異なるソフトウェアプログラムを
有することができるので、このプロセッサＤＳＰ２と共
に他方の回路の動作がチェック可能である。

【００２６】この試験装置は下記のように動作する。

【００２７】プロセッサＤＳＰ２の各プロセッシングス
テップが実行されている間、スキャンパスＳＣ１のリー
ドバッファＲＢとスキャンパスＳＣ２のリードバッファ
ＲＢとの間でデータが全て交換される。

【００２８】例えば、ＤＳＰ２のプロセッシングステッ
プが実行される間に、データビットがグルーロジックＧ
Ｌから、現在切り離されているいプロセッサＤＳＰ１に
送られるデータビットがセルＣＣ１を通過する時、この
データビットはこのセルＣＣ１のリードバッファＲＢ内
にラッチされる。ＤＳＰ２の次のプロセッシングステッ
プの発生前に、このデータビットは、スキャンパスＳＣ
２の対応セルＣＣ２のリードバッファＲＢへ転送される
。この転送は前記のデータ転送回路ＤＴＣの制御のもと
に行なわれる。セルＣＣ２内で、データビットはリード
バッファＲＢからライトバッファＷＢへ転送され、そこ
からデータビットを取り扱うことが可能なプロセッサＤ
ＳＰ２に伝送される。

【００２９】もし同時にプロセッサＤＳＰ２がデータビ
ットをグルーロジックＧＬへ転送する場合には、このデ
ータビットはセルＣＣ２のリードバッファＲＢ内に最初
にラッチされ、次にスキャンパスＳＣ１内の対応セルＣ
Ｃ１のリードバッファＲＢへ転送される。データビット
は、このリードバッファＲＢから、セルＣＣ１のライト
バッファＷＢへ、さらにグルーロジックＧＬへ伝送され
る。

【００３０】すでに述べた通り、単方向セルＵＣは詳細
に図２に示される。例えば、このセルＵＣはスキャンパ
スＳＣ１内において、データビットをグルーロジックＧ
ＬからプロセッサＤＳＰ１へ転送するために使用される
。それゆえに、セルＵＣはデータビットをＧＬから受け
取る第１インプットＧＯと、ＤＳＰ１に転送されるデー
タビットが出力される第１アウトプットＰＩを備えてい
る。セルＵＣはさらに第２インプットＣＩを、スキャン
パスＳＣ１の前段のセルのリードバッファＲＢからデー
タビットを受け取るために有し、第２アウトプットＣＯ
を、このスキャンパスＳＣ１の次段のセルのリードバッ
ファＲＢへデータビットを伝送するために有する。

【００３１】Ｄ−フリップ・フロップにより構成されて
いるリードバッファＲＢ及びライトバッファＷＢに加え
、セルＵＣは２つのマルチプレクサーＭＸ１、ＭＸ２を
含んでいる。インプットＧＯは、マルチプレクサーＭＸ
２の第１インプット０と同じくマルチプレクサーＭＸ１
の第１インプット０に接続され、ＭＸ１のアウトプット
は第１アウトプットＰＩに接続される。第２インプット
ＣＩはマルチプレクサーＭＸ２、特に第２インプット１
を経由してリードバッファのＲＢのＤ−インプットに接
続される。ＲＢのＱ−アウトプットは第２アウトプット
ＣＯに接続され、同じくライトバッファＷＢのＤ−イン
プットに接続されおり、後にライトバッファＷＢのＱ−
アウトプットはマルチプレクサーＭＸ１の第２インプッ
ト１に接続されている。

【００３２】前記制御信号ＴＳＴ、ＢＯＳ、ＣＬＫ、そ
してＥＯＳはデータ転送回路ＤＴＣ（図１）により発生
され、チップＥＣの前記外部端子群Ｔを経由して、セル
ＵＣに印加される。

【００３３】即ち、制御信号ＴＳＴは、第１インプット
０か第２インプット１の内いずれかを選択するために、
第１マルチプレクサーＭＸ１に印加される。制御信号Ｔ
ＳＴがＭＸ１の第１インプット０を選択した場合、イン
プットＧＯにグルーロジックＧＬに印加されたデータビ
ットがマルチプレクサーＭＸ１及びアウトプットＰＩを
経由してプロセッサＤＳＰ１に伝送される。従ってセル
ＵＣはこのデータビットに対してトランスペアレントな
装置として動作する。注意すべき点は、同じデータビッ
トはまたマルチプレクサーＭＸ２のインプット０にも印
加されることである。もう一方で、制御信号ＴＳＴがＭ
Ｘ１のインプット１を選択したとき、ライトバッファＷ
Ｂにラッチされたデータビットは、グルーロジックＧＬ
からインプットＧＯを経由してくるデータビットの代わ
りにプロセッサＤＳＰ１に転送される。例えば、データ
ビットがセルＣＣ２からプロセッサＤＳＰ２へ転送され
るとき、スキャンパスＳＣ２で、上述したプロセッサＤ
ＳＰ１への転送が行なわれる。

【００３４】制御信号ＢＯＳは、データビットをリード
バッファＲＢへ転送することを制御するためにマルチプ
レクサーＭＸ２に印加され、そしてマルチプレクサーＭ
Ｘ２のインプット０もしくは１のどちらかを選択する。制御信号ＢＯＳがＭＸ２のインプット０を選択したとき
、ＧＬからインプットＧＯを経由してきた前記データビ
ットはＲＢに伝送され、一方前記制御信号ＢＯＳがＭＸ
２のインプット１を選択したとき、セルＵＣのインプッ
トＣＩに印加されたデータビットがＲＢに伝送される。尚、スキャンパスの全てのセルが直列に接続されている
ため、これらセルの内の一つのインプットＣＩに印加さ
れるデータビットはスキャンパスの前段のセルから送ら
れる。

【００３５】制御信号ＣＬＫはクロック信号であり、リ
ードバッファＲＢのクロックインプットＣＬに印加され
る。ＣＬＫはスキャンパス内のデータビットのシフト転
送レート、即ちデータビットがセルのリードバッファＲ
Ｂからこのスキャンパス内の次のセルのリードバッファ
へ伝送されるレートを制御する。このようにして、この
クロック信号ＣＬＫは、スキャンパスＳＣ１からスキャ
ンパスＳＣ２へ又はその逆への前記データビットの転送
を制御する。

【００３６】最後に、制御信号ＥＯＳはライトバッファ
ＷＢのクロックインプットＣＬに印加され、そこにデー
タビットをラッチすることを制御する。言い換えれば、
制御信号ＥＯＳは、リードバッファＲＢからアウトプッ
トＣＯへ伝送されたデータビットをライトバッファＷＢ
にラッチさせ、もしくはこのラッチを抑制する。

【００３７】双方向セルＢＣは詳細を図３に示している
。これは前記セルＵＣに類似している。しかし、マルチ
プレクサーＭＸ２はマルチプレクサーＭＸ３に置き換え
られ、加えてマルチプレクサーＭＸ４が使用されている
。セルＢＣはまた、第３のインプットＰＯを有し、この
インプットＰＯにはプロセッサＤＳＰ１（前記例）から
送られるデータビットが印加される。そしてセルＢＣは
さらに第３アウトプットＧＩを有し、この第３アウトプ
ットＧＩからグルーロジックＧＬに供給するデータビッ
トが得られる。

【００３８】マルチプレクサーＭＸ３はマルチプレクサ
ーＭＸ２と同様に接続されたインプット０及び１と、イ
ンプットＰＯが接続された第３のインプット２とを有し
ている。このインプットＰＯはさらに、アウトプットが
アウトプットＧＩに接続されたマルチプレクサーＭＸ４
のインプット０に接続される。ライトバッファＷＢのア
ウトプットはマルチプレクサーＭＸ１のインプット１に
接続され、さらにマルチプレクサーＭＸ４のインプット
１にも接続されている。

【００３９】マルチプレクサーＭＸ３にも印加される制
御信号ＢＯＳがリードバッファＲＢに、インプットＧＯ
もしくはＰＯのいずれかから送られたデータビットを選
択したとき、データ転送回路ＤＴＣはマルチプレクサー
ＭＸ３へインプット０または２の内のいずれかを選択す
るため、補助の制御信号ＡＢを印加することができる。

【００４０】前記の制御信号ＴＳＴはインプット０もし
くは１のうちいずれかを選択するため、マルチプレクサ
ーＭＸ４にも印加される。この制御信号がＭＸ４のイン
プット０を選択したとき、セルＢＣは、インプットＰＯ
及びアウトプットＧＩをそれぞれ経由して、プロセッサ
ＤＳＰからグルーロジックＧＬへ、転送されたデータビ
ットをトランスペレントな装置として動作する。一方、
制御信号ＴＳＴがＭＸ４のインプット１を選択したとき
、ライトバッファＷＢにラッチされたデータビットがイ
ンプットＰＯに印加されたデータビットの代わりに、グ
ルーロジックＧＬへ伝送される。

【００４１】図４は図１の試験回路ＴＤ１の変形例ＴＤ
２を示す。試験回路ＴＤ２はＴＤ１と互換性があり、“
エミュレーティング”プロセッサＤＳＰ２が“監視”プ
ロセッサＤＳＰ３に置換されている。このように、ＴＤ
１のプロセッサＤＳＰ２の代わりにプロセッサＤＳＰ３
をＴＤ２は含み、加えてＴＤ２は、スキャンパスＳＣ３
を有する。スキャンパスＳＣ３もＣＣ３のようなセル列
で構成され、ＳＣ１及びＳＣ２と同数のセルを有し、プ
ロセッサＤＳＰ３を囲んでいる。さらに、スキャンパス
ＳＣ２とＳＣ３と接続され、対応するセル列ＣＣ２／Ｃ
Ｃ３のリードバッファにラッチされたデータビットを比
較するコンパレータＣＭＰを、ＴＤ２が有している。

【００４２】この試験回路ＴＤ２は監視モードにてプロ
セッサＤＳＰ１を試験するために使用される。このモー
ドにおいて、チップＥＣ上のプロセッサＤＳＰ１と、試
験回路ＴＤ２の一部を形成するプロセッサＤＳＰ３は、
同じデータを等しい通常プロセススピードで同時に実行
する、そしてこの実行結果はＣＭＰにて比較され続ける
。この試験装置はこのようにして、ＤＳＰ１とＤＳＰ３
の結果が一致しない場合、警報を与えることができる“
ウオッチ・ドック”として見ることができる。この試験
装置において、グルーロジックＧＬにより生成され、プ
ロセッサＤＳＰ１に送られるデータビットは、スキャン
パスＳＣ１を経由してプロセッサＤＳＰ１のみならずス
キャンパスＳＣ２を経由して、プロセッサＤＳＰ３にも
送られる。この手段、プロセッサＤＳＰ１及びＤＳＰ３
はグルーロジックＧＬから同じデータビットを受け取る
。この両方のプロセッサは、このデータビット、または
セルＣＣ１の全ての内容が全てのセルＣＣ２へ伝送され
ているデータビット群を取扱い、そして結果データビッ
トを生ずる。プロセッサＤＳＰ１の結果データビットが
スキャンパスＳＣ１のセルＣＣ１のリードバッファＲＢ
に印加されてラッチされる。一方、プロセッサＤＳＰ３
の結果データビットが、スキャンパスＳＣ３の対応する
セルＣＣ３のリードバッファＲＢに印加されてラッチさ
れる。

【００４３】スキャンパスＳＣ１及びＳＣ２の間のデー
タビットの転送により、ＣＣ１のリードバッファＲＢに
ラッチされたデータビットはまた、対応するセルＣＣ２
のリードバッファＲＢにラッチされる。そしてコンパレ
ータＣＭＰは、ＣＣ２のこのリードバッファＲＢにラッ
チされたデータビットと、対応したセルＣＣ３のリード
バッファＲＢにラッチされたデータビットとを読取り、
そしてそれらを比較する。これら２つのデータビットが
異なった場合、警報信号が試験回路ＴＤ２により生ずる
。

【００４４】尚、スキャンパスＳＣ１とＳＣ２との間で
のデータビットの転送が、後者の高い実行レートのため
にプロセッサの一プロセッシングステップ内で完了でき
ない場合、このプロセッサの通常プロセッシングスピー
ドを減速しても要求される試験を実行することが可能で
ある。

【００４５】以上この発明の原理について、特定の装置
に関連して述べたが、この記述は例示にすぎずこの発明
の範囲を限定するものではないことは明らかである。

【図面の簡単な説明】

【図１】この発明の一実施例に係る、エミュレーション
モードにおいて、プロセッサＤＳＰ１を試験するために
使用される、試験回路ＴＤ１とスキャンパスＳＣ１とＳ
Ｃ２とを含む、集積された電子チップの試験装置のブロ
ック図。

【図２】同図１のスキャンパスＳＣ１のセルＣＣ１とし
て使用される単方向セルＵＣのブロック図。

【図３】同図１のスキャンパスＳＣ１のセルＣＣ１とし
て使用される双方向セルＢＣのブロック図。

【図４】オブザベーションモードでプロセッサＤＳＰ１
を試験するための、図１の試験回路ＴＤ１の異種ＴＤ２
を含む集積された電子チップの試験装置のブロック図。

【符号の説明】

ＴＤ１…試験回路、ＳＣ１，ＳＣ２，ＳＣ３…スキャン
パス、ＣＣ１，ＣＣ２，ＣＣ３…セル、ＥＣ…集積され
た電子チップ、ＧＬ…グルーロジック、ＤＴＣ…データ
転送回路、ＣＭＰ…コンパレータ、ＤＳＰ１，ＤＳＰ２
，ＤＳＰ３…プロセッサ。

Claims

【特許請求の範囲】

【請求項１】　　第１プロセッサ手段（ＤＳＰ１）を含
む集積された電子チップ（ＥＣ）の試験を行なう試験装
置（ＴＤ１、ＳＣ１）であって、前記第１プロセッサ手
段を他方の回路（ＧＬ）とインターフェイスするインタ
ーフェイス手段（ＳＣ１）と、前記第１プロセッサ手段
に接続された第２プロセッサ手段（ＤＳＰ２）とを含む
試験装置において、前記他方の回路の少なくとも一つ（
ＧＬ）は前記チップ（ＥＣ）上に構築され、前記インタ
ーフェイス手段は、第１スキャンパス（ＳＣ１）を含み
、前記第１スキャンパスは前記チップ上に構築された第
１セル（ＣＣ１）列により構成され、各第１セルごとに
一つずつ設けられ、通常前記一の回路と前記第１プロセ
ッサ手段との間で転送されるデータをラッチ可能な、直
列に接続された第１リードバッファ手段（ＲＢ）を含み
、前記試験装置はさらに、第２スキャンパス（ＳＣ２）
を含み、前記第２スキャンパスは第２セル（ＣＣ２）列
により構成され、各第２セルごとに一つずつ設けられ、
前記第２プロセッサ手段（ＤＳＰ２）と前記第２スキャ
ンパスとの間で転送されるデータをラッチ可能な、直列
に接続された第２リードバッファ手段（ＲＢ）を含み、
前記第１プロセッサ手段は、前記第１及び第２リードバ
ッファ手段の直列相互接続（Ｏ；Ｉ）を経由して前記第
２プロセッサ手段に接続され、前記試験装置は、前記第
２プロセッサ手段の各プロセッサステップで一つのデー
タ転送が実行されるような予め定められた転送レートで
、前記第１リードバッファ手段から前記第２リードバッ
ファ手段へ、そしてその逆方向へもラッチされたデータ
を連続的に転送することが可能なデータ転送手段（ＤＴ
Ｃ）をも含むことを特徴とする集積された電子チップの
試験装置（ＴＤ１、ＳＣ１）。
【請求項２】　　各前記第１セル（ＣＣ１）は、データ
を前記一の回路（ＧＬ）へ転送する前に、前記第１リー
ドバッファ手段（ＲＢ）から受け取ったデータをラッチ
することが可能な第１ライトバッファ手段（ＷＢ）を含
むことを特徴とする請求項１に記載の集積された電子チ
ップの試験装置（ＴＤ１、ＳＣ１）。
【請求項３】　　プロセッサ手段（ＤＳＰ１）を有する
集積された電子チップ（ＥＣ）を試験するための試験装
置（ＴＤ２、ＳＣ１）は、前記チップ上に構築されたイ
ンターフェイス手段（ＳＣ１）は、前記プロセッサ手段
（ＤＳＰ１）を他方回路（ＧＬ）とインターフェイスし
、第１スキャンパス（ＳＣ１）を有し、前記第１スキャ
ンパスは第１セル（ＣＣ１）列により構成され、第１セ
ル列のおのおのに設けられ通常前記プロセッサ手段と前
記回路（ＧＬ）との間で転送されるデータをラッチ可能
な、直列に接続された第１リードバッファ手段（ＲＢ）
を有する第１スキャンパスを有したインターフェイス手
段（ＳＣ１）と、前記した第１プロセッサ手段と本質的
には等しく、同じプロセッシングスピードで動作する第
２プロセッサ手段と、第２セル（ＣＣ２）列により構成
され、直列に接続された、第２リードバッファ手段（Ｒ
Ｂ）を有した第２スキャンパス（ＳＣ２）であり、前記
第２リードバッファ手段（ＲＢ）は、各第２セルごとに
一つずつ設けられ、データをラッチ可能であると共に、
前記第１リードバッファ手段と直列に相互接続されてい
る、第２スキャンパスと、前記第１プロセッサ手段の各
プロセッサステップにて一つのデータ転送が前記第１及
び第２リードバッファ手段の間で行われるような予め定
められた転送レートにおいて、前記第１リードバッファ
手段にラッチされたデータを前記第２リードバッファ手
段へ、またその逆方向へも連続的に転送が可能なデータ
転送手段（ＤＴＣ）と、第３セル（ＣＣ３）列により構
成され、直列に接続された第３リードバッファ手段（Ｒ
Ｂ）を有する第３スキャンパスであり、前記第３リード
バッファ手段は各第３セルに一つずつ設けられ、前記第
２プロセッサ手段と前記第３スキャンパスとの間で転送
されるデータをラッチすることが可能な第３スキャンパ
ス（ＳＣ３）と、各プロセッサステップにおいて、前記
第２プロセッサ手段から送られ、前記第３スキャンパス
内で受け取ったデータと、前記第１プロセッサ手段から
送られ、前記第２スキャンパス内で受け取ったデータと
を比較することが可能なコンパレータ手段（ＣＭＰ）と
を含むことを特徴とする集積された電子チップの試験装
置（ＴＤ２、ＳＣ１）。
【請求項４】　　前記回路の少なくとも一つが前記チッ
プ（ＥＣ）上に構築されることを特徴とする請求項３記
載の集積された電子チップの試験装置（ＴＤ２、ＳＣ１
）。
【請求項５】　　前記第１セル（ＣＣ１）の前記第１リ
ードバッファ（ＲＢ）手段でラッチされた前記データが
、前記第１プロセッサ手段（ＤＳＰ１）と前記回路（Ｇ
Ｌ）との間にも通常転送されることを特徴とする請求項
３記載の集積された電子チップの試験装置（ＴＤ２、Ｓ
Ｃ１）。
【請求項６】　　前記第３スキャンパス（ＳＣ３）が前
記第１スキャンパスと同数のセル（ＣＣ３）を含むこと
を特徴とする請求項３記載の集積された電子チップの試
験装置（ＴＤ２、ＳＣ１）。
【請求項７】　　各前記第２セル（ＣＣ２）がさらに、
前記第２リードバッファ手段（ＲＢ）から受け取ったデ
ータを前記第２プロセッサ手段（ＤＳＰ２；ＤＳＰ３）
へ転送する前に、ラッチすることが可能な第２ライトバ
ッファ手段（ＷＢ）を含むことを特徴とする請求項１又
は３に記載の集積された電子チップの試験装置（ＴＤ１
、ＴＤ２；ＳＣ１）。
【請求項８】　　前記第２スキャンパス（ＳＣ２）が前
記第１スキャンパス（ＳＣ２）と同数のセル（ＣＣ２）
を含むことを特徴とする請求項１又は３記載の集積され
た電子チップの試験装置（ＴＤ１、ＴＤ２；ＳＣ１）。
【請求項９】　　前記第１及び第２リードバッファ手段
（ＲＢ）間の直列相互接続（Ｏ；Ｉ）が、前記チップ（
ＥＣ）の２つの端子（Ｏ；Ｉ）を経由して実現され、前
記端子のそれぞれが、前記第１セル（ＣＣ１）列の終端
と前記第２セル（ＣＣ２）列の対応する終端とをリンク
することを特徴とする請求項１又は３記載の集積された
電子チップの試験装置（ＴＤ１、ＴＤ２；ＳＣ１）。
【請求項１０】　　前記インターフェイス手段（ＳＣ１
）は、前記チップ（ＥＣ）上の前記第１プロセッサ手段
（ＤＳＰ１）と前記回路（ＧＬ）との間にあり、前記第
１プロセッサ手段を取り囲んでいることを特徴とする請
求項１又は４記載の集積された電子チップの試験装置（
ＴＤ１、ＴＤ２；ＳＣ１）。
【請求項１１】　　前記第２スキャンパス（ＳＣ２）が
前記第２プロセッサ手段（ＤＳＰ２；ＤＳＰ３）を取り
囲んでいることを特徴とする請求項１０記載の試験装置
（ＴＤ１、ＴＤ２；ＳＣ１）。
【請求項１２】　　ラッチされた各データが１ビットに
よって構成されていることを特徴とする請求項１乃至１
１に記載の集積された電子チップの試験装置（ＴＤ１、
ＴＤ２；ＳＣ１）。
【請求項１３】　　前記バッファ手段（ＲＢ、ＷＢ）の
それぞれがＤ−フリップ・フロップによって構成されて
いることを特徴としている請求項１乃至１２に記載の集
積された電子チップの試験装置（ＴＤ１、ＴＤ２；ＳＣ
１）。