JPH07245000A - メモリテスト回路 - Google Patents

Abstract

(57)【要約】 【目的】 集積回路に内蔵されたメモリを単体としてテ
ストするためのテスト用の信号線数を減少する。 【構成】 入力端子１０７［１：Ｎ］、１０８［１：
Ｍ］から入力されるパラレルデータをシリアルデータに
変換してシリアルデータパス１１８に出力すると同時
に、シリアルデータパス１１７から入力されるシリアル
データをパラレルデータに変換して出力端子１０９
［１：Ｍ］に出力する変換手段１１６と、メモリから入
力されるパラレルデータをシリアルデータに変換してシ
リアルデータパス１１７に出力すると同時に、シリアル
データパス１１８から入力されるシリアルデータをパラ
レルデータに変換して制御信号２により選択された信号
をメモリに入力する選択手段１３３に出力する変換手段
１２６から構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路において内蔵さ
れたメモリをテストするためのテスト回路に関する。

【０００２】

【従来の技術】近年ＬＳＩの高集積化にともないその内
部に多くのメモリを内蔵することが多くなっている。こ
れらのメモリはＬＳＩの機能評価だけではその不良検出
能力が十分ではないためＬＳＩの外部から内部メモリを
単体のメモリデバイスとして評価する必要がある。以下
ＬＳＩ内部のメモリを単体としてテストする従来技術に
ついて図７を用いて説明する。

【０００３】図７において５００はテスト対象であるＮ
ビットのアドレス入力５０１［ｉ］（ｉ＝１〜Ｎ）と、
Ｍビットのデータ入力信号５０２［ｊ］（ｊ＝１〜Ｍ）
と、Ｍビットのデータ出力信号５０３［ｊ］（ｊ＝１〜
Ｍ）と、書き込み許可入力信号５０４を持つメモリ５０
５を内蔵する集積回路である。テストアドレス入力端子
５０６［ｉ］（ｉ＝１〜Ｎ）からの信号と通常動作時の
アドレス信号を入力とする選択手段５０７［ｉ］（ｉ＝
１〜Ｎ）は制御信号１が論理値１の時テストアドレス入
力端子５０６［ｉ］からの信号をメモリのアドレス入力
５０１［ｉ］に入力する。テストデータ入力端子５０８
［ｊ］（ｊ＝１〜Ｍ）からの信号と通常動作時のデータ
入力信号を入力とする選択手段５０９［ｊ］（ｊ＝１〜
Ｍ）は制御信号１が論理値１の時テストデータ入力端子
５０８［ｊ］からの信号をメモリのデータ入力５０２
［ｊ］入力する。テスト書き込み許可入力端子５１０か
らの信号と通常動作時の書き込み許可入力信号を入力と
する選択手段５１１は制御信号１が論理値１の時テスト
書き込み許可入力端子５１０からの信号をメモリの書き
込み許可入力信号５０４に入力する。テストデータ出力
端子５１２［ｊ］（ｊ＝１〜Ｍ）にはメモリのデータ出
力信号５０３［ｊ］が接続される。

【０００４】以上の動作を用いたメモリテスト回路の動
作について説明する。制御信号１を論理値１にすること
によりテスト入力端子５０６、５０８、５１０からの入
力信号は直接メモリに入力され、外部端子から集積回路
５００に内蔵されたメモリに直接アクセスすることが可
能になる。このため一般的なメモリデバイスのテストと
同様にテストを行なうことができる。

【０００５】

【発明が解決しようとする課題】ところで、以上の構成
ではメモリへの入力信号やメモリからの出力信号をすべ
て外部端子まで配線する必要が生じる。このためＬＳＩ
内部のメモリ数が増加した場合、テスト用の信号線が飛
躍的に増加し、配線面積のオーバーヘッドが大きくな
る。結果としてＬＳＩの面積増を招きコスト増となると
いう問題がある。

【０００６】本発明は上記問題に鑑みなされたものでテ
スト用の信号線を減少することでテスト回路のレイアウ
ト面積を減少させることが可能なメモリテスト回路を提
供することを目的とする。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は外部端子とメモリの入出力端子を
シリアルデータパスで結合するものである。具体的に請
求項１の発明が講じた解決手段は、複数の入力端子Ｉ
［１］、Ｉ［２］、、、Ｉ［ｋ］（ｋ≧Ｎ＋Ｍ＋１）
と、複数の出力端子Ｏ［１］、Ｏ［２］、、Ｏ［ｊ］
（ｊ≧Ｍ）と、前記入力端子Ｉ［１］、Ｉ［２］、、、
Ｉ［ｋ］から入力されるパラレル信号を複数の制御信号
１によりシリアル信号に変換して複数のシリアルデータ
パス１に順次出力すると同時に複数のシリアルデータパ
ス２から順次入力されるシリアル信号をパラレル信号に
変換して前記出力端子Ｏ［１］、Ｏ［２］、、Ｏ［ｊ］
に出力する変換手段１と、複数のテスト入力信号１と複
数の入力信号２を入力とし制御信号２によりいずれか一
方を前記メモリに入力する選択手段１と、前記複数のシ
リアルデータパス１から入力される複数のシリアル信号
をパラレル信号に変換して前記選択手段１のテスト入力
信号１に入力すると同時に前記メモリの出力信号をシリ
アル信号に変換して前記複数のシリアルデータパス２に
出力する変換手段２を備えている構成とするものであ
る。

【０００８】さらに、請求項２の発明は請求項１の発明
において変換手段１をパラレル入力とパラレル出力を持
つスキャンレジスタにすることによりスキャンチェーン
の長さを短縮してテストパターン長を減少させるもので
ある。具体的に請求項２の発明が講じた解決手段は請求
項１の発明が講じた解決手段で変換手段１が、（Ｎ＋
Ｍ）個のフリップフロップＡ［１］、Ａ［２］、、Ａ
［ａ］（ａ＝Ｎ＋Ｍ）と、前記シリアルデータパス２か
らの信号と前記入力端子Ｉ［１］からの入力信号を入力
とし制御信号１によりいずれか一方を前記フリップフロ
ップＡ［１］に入力する選択手段Ｓ［１］と、前記フリ
ップフロップＡ［ｉ−１］（ｉ＝２、、、Ｎ＋Ｍ）の出
力と前記入力端子Ｉ［ｉ］からの入力信号を入力とし制
御信号１によりいずれか一方を前記フリップフロップＡ
［ｉ］に入力する選択手段Ｓ［ｉ］を備え、前記出力端
子Ｏ［１］、Ｏ［２］、、Ｏ［ｊ］が任意の連続するＭ
個の前記フリップフロップの出力信号を入力とし、前記
フリップフロップＡ［ａ］が前記シリアルデータパス１
に出力する構成とするものである。

【０００９】さらに、請求項３の発明は請求項１の発明
において変換手段２をパラレル入力とパラレル出力を持
つスキャンレジスタとし、さらにパラレル出力を記憶す
る手段を持つことでスキャンチェーンの長さを短縮して
テストパターンを減少させると共に、読み出したアドレ
スに新しいデータの書き込むのに要するサイクル数を減
少させるものである。

【００１０】具体的に請求項３の発明が講じた解決手段
は請求項１の発明において変換手段２が、（Ｎ＋Ｍ）個
のフリップフロップＢ［１］、Ｂ［２］、、Ｂ［ｂ］
（ｂ＝Ｎ＋Ｍ）と、前記シリアルデータパス１からの信
号と入力信号Ｌ［１］を入力とし制御信号１によりいず
れか一方を前記フリップフロップＢ［１］に入力する選
択手段Ｐ［１］と、前記フリップフロップＢ［ｉ−１］
（ｉ＝２、、、Ｎ＋Ｍ）の出力と入力信号Ｌ［ｉ］を入
力とし制御信号１によりいずれか一方を前記フリップフ
ロップＢ［ｉ］に入力する選択手段Ｐ［ｉ］と、任意の
連続するＭ個の前記フリップフロップＢ［ｊ］（ｊ＝
ｍ、ｍ＋１、ｍ＋２、、ｍ＋Ｍ−１：１≦ｍ≦Ｎ＋１）
の出力を入力とし制御信号３により記憶動作を行なう記
憶手段Ｒ［ｊ］を備え、前記選択手段１のテスト入力信
号１に前記記憶手段Ｒ［ｊ］の出力と前記連続したフリ
ップフロップＢ［ｊ］以外のフリップフロップＢ［ｋ］
（ｋ≠ｊ）の出力を入力し、メモリからの出力を前記連
続したフリップフロップＢ［ｊ］の入力に接続された前
記選択手段Ｐ［ｊ］の入力信号Ｌ［ｊ］に入力し、前記
フリップフロップＢ［ｋ］の出力を前記フリップフロッ
プＢ［ｋ］の入力に接続された前記選択手段Ｐ［ｋ］の
入力信号Ｌ［ｋ］に入力し、前記フリップフロップＢ
［ｂ］が前記シリアルデータパス２に出力する構成とす
るものである。

【００１１】さらに、請求項４の発明は請求項１の発明
において変換手段１と２がＩＥＥＥ１１４９．１で規定
されたバウンダリースキャンテスト回路に完全準拠する
ことで、内部メモリへのアクセスを標準化するとともに
ボードテスト時にも内部メモリのテストを可能にするも
のである。

【００１２】具体的に請求項４の発明が講じた解決手段
は請求項１の発明が講じた解決手段で変換手段１が、Ｎ
＋Ｍ＋１個のフリップフロップＣ［１］、Ｃ［２］、、
Ｃ［ｃ］（ｃ＝Ｎ＋Ｍ＋１）と、スキャン入力１と前記
入力端子Ｉ［１］からの入力信号を入力とし制御信号１
によりいずれか一方を前記フリップフロップＣ［１］に
入力する選択手段Ｔ［１］と、前記フリップフロップＣ
［ｉ−１］（ｉ＝２、３、、Ｎ＋Ｍ＋１）の出力と前記
入力端子Ｉ［ｉ］からの入力信号を入力とし制御信号１
によりいずれか一方を前記フリップフロップＣ［ｉ］に
入力する選択手段Ｔ［ｉ］と、Ｍ個のフリップフロップ
Ｄ［１］、Ｄ［２］、、Ｄ［ｄ］（ｄ＝Ｍ）と、前記シ
リアルデータパス２からの信号と入力信号Ｕ［１］を入
力とし制御信号１によりいずれか一方を前記フリップフ
ロップＤ［１］に入力する選択手段Ｅ［１］と、前記フ
リップフロップＤ［ｉ−１］（ｉ＝２、３、、Ｍ）の出
力と入力信号Ｕ［ｉ］を入力とし制御信号１によりいず
れか一方を前記フリップフロップＤ［ｉ］に入力する選
択手段Ｅ［ｉ］と、前記フリップフロップＤ［ｉ］（ｉ
＝１、２、、、Ｍ）の出力を入力として制御信号３によ
り記憶動作行なう記憶手段Ｆ［ｉ］と、前記記憶手段Ｆ
［ｉ］（ｉ＝１、２、、Ｍ）の出力と前記入力信号Ｕ
［ｉ］を入力とし制御信号２によりいずれか一方を前記
出力端子Ｏ［ｉ］に出力する選択手段Ｑ［ｉ］を備え、
前記フリップフロップＣ［ｃ］が前記シリアルデータパ
ス１に出力する構成とし、変換手段２が（Ｎ＋Ｍ＋１）
個のフリップフロップＧ［１］、Ｇ［２］、、Ｇ［ｇ］
（ｇ＝Ｎ＋Ｍ＋１）と、前記シリアルデータパス１と前
記メモリのデータ出力信号Ｖ［１］を入力とし制御信号
１によりいずれか一方を前記フリップフロップＧ［１］
に入力する選択手段Ｈ［１］と、前記フリップフロップ
Ｇ［ｉ−１］（ｉ＝２、３、、Ｍ）の出力と前記メモリ
のデータ出力信号Ｖ［ｉ］を入力として制御信号１によ
りいずれか一方を前記フリップフロップＧ［ｉ］に入力
する選択手段Ｈ［ｉ］と、前記フリップフロップＧ
［ｉ］ｉ（ｉ＝１、２、、ｇ）の出力を入力として制御
信号３により記憶動作を行ない記憶内容を前記テスト入
力信号１に出力する記憶手段Ｐ［ｉ］を備え、前記フリ
ップフロップＧ［ｊ−１］（ｊ＝Ｍ＋１、Ｍ＋２、、
ｇ）の出力を前記フリップフロップＧ［ｊ］に入力し、
前記フリップフロップＧ［ｇ］の出力をシリアルデータ
パス２に出力する構成とするものである。

【００１３】さらに、請求項５の発明は請求項４の発明
において変換手段２のある１ビットの記憶手段の出力と
制御信号１によってメモリの書き込みタイミングを制御
することであるアドレスに対するデータの読みだしと書
き込みに掛かる時間を短縮することで、テストパターン
長の削減と、テスト時間の削減を可能にするものであ
る。具体的に請求項４の発明が講じた解決手段は請求項
１の発明が講じた解決手段で変換手段２が、（Ｎ＋Ｍ＋
１）個のフリップフロップＧ［１］、Ｇ［２］、、Ｇ
［ｇ］（ｇ＝Ｎ＋Ｍ＋１）と、前記シリアルデータパス
１と前記メモリのデータ出力信号Ｖ［１］を入力とし制
御信号１によりいずれか一方を前記フリップフロップＧ
［１］に入力する選択手段Ｈ［１］と、前記フリップフ
ロップＧ［ｉ−１］（ｉ＝２、３、、Ｍ）の出力と前記
メモリのデータ出力信号Ｖ［ｉ］を入力として制御信号
１によりいずれか一方を前記フリップフロップＧ［ｉ］
に入力する選択手段Ｈ［ｉ］と、前記フリップフロップ
Ｇ［ｉ］ｉ（ｉ＝１、２、、ｇ）の出力を入力として制
御信号３により記憶動作を行なう記憶手段Ｐ［ｉ］と、
前記記憶手段Ｐ［ｋ］（ｋ＞Ｍ）の出力と制御信号１を
入力として前記選択手段１のテスト入力信号１に出力す
る制御手段１を備え、前記記憶手段Ｐ［ｍ］（ｍ＝１、
２、、Ｎ＋Ｍ＋１：ｍ≠ｋ）の出力を前記選択手段１の
テスト入力信号１に入力し、前記フリップフロップＧ
［ｊ−１］（ｊ＝Ｍ＋１、Ｍ＋２、、ｇ）の出力を前記
フリップフロップＧ［ｊ］に入力し、前記フリップフロ
ップＧ［ｇ］の出力をシリアルデータパス２に出力する
構成とするものである。

【００１４】

【作用】上記請求項１の発明の構成により入力端子Ｉ
［ｉ］（ｉ＝１〜ｋ）から入力されたテストデータは変
換手段１によりシリアルデータに変換され、シリアルデ
ータパス１によって変換手段２に伝送される。変換手段
２によりパラレル変換されたテストデータは、メモリテ
スト時に制御信号２によりテストデータが選択される選
択手段１を介してメモリに入力される。この入力データ
に対応するメモリのテスト結果は変換手段２によりシリ
アルデータに変換され、シリアルデータパス２によって
変換手段１に伝送される。変換手段１によりパラレル変
換されたデータは出力端子Ｏ［ｊ］に出力され期待値と
比較される。これにより入出力信号数の多いメモリを外
部端子から直接単体としてテストする場合に入力データ
とテスト結果を伝送する信号線数を飛躍的に減少させる
ことが可能である。

【００１５】さらに、請求項２の発明の構成によりメモ
リへ入力するアドレスデータＮビットとテストデータＭ
ビットを制御信号１がある論理値のとき入力端子Ｉから
フリップフロップＡ［ｉ］（ｉ＝１〜Ｍ＋Ｎ）に記憶す
る。制御信号１を反転させることによりすべてのフリッ
プフロップがシリアルに接続されることで、記憶された
データは順次シリアルデータパス１に出力される。同時
にシリアルデータパス２からメモリのテスト結果がシリ
アルにフリップフロップＡに入力され、ある時間にテス
ト結果が連続するＭ個のフリップフロップＡに格納さ
れ、出力端子Ｏに出力され期待値と比較される。これに
より、入力データを記憶するフリップフロップと出力デ
ータを記憶するフリップフロップを共有化することが可
能になり、シリアルデータパス上のフリップフロップ数
を減少させることでテスト回路のオーバーヘッドを減少
させることが可能である。

【００１６】さらに、請求項３の発明の構成により制御
信号１をある論理値に設定してフリップフロップＢ
［ｉ］（ｉ＝１〜Ｍ＋Ｎ）をすべてシリアルに接続した
後、メモリへ入力するアドレスデータＮビットとテスト
データＭビットをシリアルデータパス１を介してシフト
入力する。ある時間にすべての入力データがフリップフ
ロップＢに格納されテストデータは制御信号３により記
憶手段Ｒに記憶される。制御信号１を反転させることに
よりそのテストアドレスデータに対するメモリの内容が
連続するＭ個のフリップフロップＢに格納され、その後
書き込み許可信号を入力することで読み出したアドレス
に記憶手段の内容を記憶させる。次に制御信号が反転さ
れてシフト動作が始まると同時にシリアルデータパス２
にテスト結果がシリアルに伝送される。これにより、入
力データを記憶するフリップフロップと出力データを記
憶するフリップフロップを共有化することが可能にな
り、シリアルデータパス上のフリップフロップ数を減少
させることでテスト回路のオーバーヘッドを減少させる
ことが可能である。さらに記憶手段Ｒを備えることによ
りあるアドレスの内容を読み出すと共に新しいデータを
書き込むことが可能であるため新しい書き込みデータを
入力しておくシフトレジスタが不要となりテスト回路の
オーバーヘッドをさらに減少させることが可能である。

【００１７】さらに、請求項４の発明の構成によりメモ
リへ入力するアドレスデータＮビットとテストデータＭ
ビットとテスト用メモリ書き込み許可信号を制御信号１
がある論理値のとき入力端子ＩからフリップフロップＣ
［ｉ］（ｉ＝１〜Ｍ＋Ｎ＋１）に記憶する。制御信号１
を反転させることによりすべてのフリップフロップがシ
リアルに接続されることで、記憶されたデータは順次シ
リアルデータパス１に出力される。シリアルデータパス
１を介して伝送されたＮ＋Ｍ＋１ビットの入力データは
ある時刻にフリップフロップＧ［ｉ］（ｉ＝１〜Ｎ＋Ｍ
＋１）に完全にシフト入力される。制御信号２によりフ
リップフロップＧ［ｉ］の内容は記憶手段Ｐ［ｉ］に記
憶されると同時に選択手段１を介してメモリに入力され
る。次に制御信号１を反転することで入力されたデータ
に対するテスト結果がフリップフロップＧ［ｊ］（ｊ＝
１〜Ｍ）に格納される。次に制御信号１が反転されてシ
フト動作が始まると同時にシリアルデータパス２を介し
てフリップフロップＤ［ｊ］にシフト入力される。次の
制御信号２により記憶手段Ｆ［ｊ］にその内容が記憶さ
れると同時に選択手段Ｐ［ｊ］を介して出力端子Ｏから
出力するされる。これによりＩＥＥＥ１１４９．１で規
定されたテストシーケンスで、内部メモリに直接アクセ
スすることが可能となり、メモリテストシーケンスを標
準化することが可能である。

【００１８】さらに、請求項５の発明の構成により、制
御信号１によりすべてのフリップフロップがシリアルに
接続されてシフト動作を行なっている時、記憶手段Ｐ
［ｋ］の内容によってメモリの書き込み許可信号を生成
することが可能になり、選択手段１を介してメモリに書
き込み許可信号を与えることが可能になる。これによ
り、あるアドレスＡを変換手段２に伝送する際、同時に
次に書き込むデータＤも伝送しておいて、アドレスＡの
内容を変換手段２から変換手段１へ伝送している間にア
ドレスＡにデータＤを書き込むことが可能になる。

【００１９】

【実施例】

（実施例１）以下、本発明の一実施例のメモリテスト回
路を図面に基づいて説明する。

【００２０】図１において１００は本発明のメモリテス
ト回路を内蔵する集積回路である。１０１はテスト対象
となるＮビットのアドレス入力１０５［１：Ｎ］と、Ｍ
ビットのデータ入力１０３［１：Ｍ］と、Ｍビットのデ
ータ出力１０４［１：Ｍ］と、書き込み許可入力１０２
をもつメモリである。１０６はテスト用のメモリ書き込
み許可信号を入力するテスト書き込み許可入力端子、１
０７［１：Ｎ］はテストアドレスデータを入力するテス
トアドレス入力端子、１０８［１：Ｍ］はテストデータ
を入力するテストデータ入力端子、１０９［１：Ｍ］は
テスト結果を出力するテストデータ出力端子である。

【００２１】１１０［１：Ｎ］、１１１［１：Ｍ］はク
ロック信号１の立上り時にデータをラッチするフリップ
フロップである。１１２［１］はシリアルデータパス１
１７と入力端子１０７［１］からの信号を入力し、制御
信号１が論理値０の時、入力端子１０７［１］からの信
号をフリップフロップ１１０［１］に入力する選択手段
である。１１２［ｉ］（ｉ＝２〜Ｎ）はフリップフロッ
プ１１０［ｉ−１］の出力と入力端子１０７［ｉ］から
の入力信号を入力とし制御信号１が論理値０の時、入力
端子１０７［ｉ］からの入力信号をフリップフロップ１
１０［ｉ］に入力する選択手段である。

【００２２】１１３［１］はフリップフロップ１１０
［Ｎ］の出力と入力端子１０８［１］からの信号を入力
し、制御信号１が論理値０の時、入力端子１０８［１］
からの信号をフリップフロップ１１１［１］に入力する
選択手段である。１１３［ｉ］（ｉ＝２〜Ｍ）はフリッ
プフロップ１１１［ｉ−１］（ｉ＝２〜Ｍ）の出力と入
力端子１０８［ｉ］からの入力信号を入力とし制御信号
１が論理値０の時、入力端子１０８［ｉ］からの入力信
号をフリップフロップ１１１［ｉ］に入力する選択手段
である。また、フリップフロップ１１１［ｊ］（ｊ＝１
〜Ｍ）の出力信号は出力端子１０９［ｊ］にも出力さ
れ、フリップフロップ１１１［Ｍ］の出力信号はシリア
ルデータパス１１８に出力される。

【００２３】以上のフリップフロップ１１０［１：Ｎ］
と、選択手段１１２［１：Ｎ］によりスキャンレジスタ
１１４を構成する。フリップフロップ１１１［１：Ｍ］
と、選択手段１１３［１：Ｍ］によりスキャンレジスタ
１１５を構成する。このスキャンレジスタ１１４とスキ
ャンレジスタ１１５で変換手段１１６を構成する。

【００２４】１１９［１：Ｎ］、１２０［１：Ｍ］はク
ロック信号１の立上り時にデータをラッチするフリップ
フロップである。１２１［１］はシリアルデータパス１
１８とフリップフロップ１１９［１］の出力信号を入力
し、制御信号１が論理値０の時、フリップフロップ１１
９の出力をフリップフロップ１１９に入力する選択手段
である。１２１［ｉ］（ｉ＝２〜Ｎ）はフリップフロッ
プ１１９［ｉ−１］の出力とフリップフロップ１１９
［ｉ］の出力信号を入力とし制御信号１が論理値０の
時、フリップフロップ１１９［ｉ］からの入力信号をフ
リップフロップ１１９［ｉ］に入力する選択手段であ
る。

【００２５】１２２［１］はフリップフロップ１１９
［Ｎ］の出力とメモリのデータ出力信号１０４［１］を
入力し、制御信号１が論理値０の時、データ出力信号１
０９［１］をフリップフロップ１２０［１］に入力する
選択手段である。１２２［ｉ］（ｉ＝２〜Ｍ）はフリッ
プフロップ１２０［ｉ−１］（ｉ＝２〜Ｍ）の出力とメ
モリのデータ出力信号１０４［ｉ］からの入力信号を入
力とし、制御信号１が論理値０の時、データ出力信号１
０４［ｉ］をフリップフロップ１２０［ｉ］に入力する
選択手段である。フリップフロップ１２０［Ｍ］の出力
信号はシリアルデータパス１１７に出力される。

【００２６】制御信号３の立ち上がりにより記憶動作を
行なう記憶手段１２３［ｊ］（ｊ＝１〜Ｍ）にはフリッ
プフロップ１２０［ｊ］の出力が入力される。

【００２７】以上のフリップフロップ１１９［１：Ｎ］
と、選択手段１２１［１：Ｎ］によりスキャンレジスタ
１２４を構成する。フリップフロップ１２０［１：Ｍ］
と、選択手段１２２［１：Ｍ］と記憶手段１２３［１：
Ｍ］によりスキャンレジスタ１２５を構成する。このス
キャンレジスタ１２４とスキャンレジスタ１２５で変換
手段１２６を構成する。

【００２８】選択手段１２７はフリップフロップ１１９
［ｉ］（ｉ＝１〜Ｎ）の出力と通常動作時のアドレス信
号１３０［ｉ］を入力し、制御信号２が論理値１の時、
フリップフロップ１１９［ｉ］からの入力信号をメモリ
のアドレス入力１０５［ｉ］に入力する。選択手段１２
８は記憶手段１２３［ｉ］（ｉ＝１〜Ｍ）の出力と通常
動作時の入力データ信号１３１［ｉ］を入力し、制御信
号２が論理値１の時、記憶手段１２３［ｉ］からの入力
信号をメモリのデータ入力１０３［ｉ］に入力する。選
択手段１２９は入力端子１０６からの入力信号と通常動
作時のメモリ書き込み許可入力信号１３２を入力し、制
御信号２が論理値１の時、入力端子１０６からの入力信
号をメモリの書き込み許可入力１０２に入力する。

【００２９】選択手段１２７、１２８、１２９からテス
ト入力信号と通常動作時の入力信号を選択する選択手段
１３３を構成する。

【００３０】以上のように構成されたメモリテスト回路
を用いたテストにおける動作を図２を用いて説明する。

【００３１】（ステップ１）時刻Ｔ０において制御信号
１は論理値０、制御信号２は論理値１であって、入力端
子１０７［１：Ｎ］には書き込みアドレスＷ１が入力さ
れ、入力端子１０８［１：Ｍ］には書き込みデータＤＩ
１が入力されている。

【００３２】（ステップ２）時刻Ｔ１にクロック１が立
ち上がることによりフリップフロップ１１０［１：Ｎ］
には書き込みアドレスＷ１が、フリップフロップ１１１
［１：Ｍ］には書き込みデータＤＩ１がそれぞれラッチ
される。

【００３３】（ステップ３）時刻Ｔ２に制御信号１が論
理値１になることによりすべてのフリップフロップ１１
０［１：Ｎ］、１１１［１：Ｍ］、１１９［１：Ｎ］、
１２０［１：Ｍ］はシリアルに接続される。

【００３４】（ステップ４）Ｍ＋Ｎ周期分クロック１を
入力する。これによりクロック１が立ち上がる毎に各フ
リップフロップの内容を次段のフリップフロップにシフ
トしていく。この結果時刻Ｔ３ではフリップフロップ１
１９［１：Ｎ］には書き込みアドレスＷ１が、フリップ
フロップ１２０［１：Ｍ］には書き込みデータＤＩ１が
各々入力される。

【００３５】（ステップ５）時刻Ｔ４に制御信号３によ
り記憶手段１２３［１：Ｍ］にフリップフロップ１２０
［１：Ｍ］の内容が記憶されると同時に選択手段１２８
を介してメモリに入力される。

【００３６】（ステップ６）時刻Ｔ５に入力端子１０６
に書き込み許可信号を入力することによりアドレスＷ１
にデータＤＩ１が書き込まれる。

【００３７】（ステップ７）時刻Ｔ６に制御信号１を論
理値０にして、入力端子１０７［１：Ｎ］、１０８
［１：Ｍ］には次の書き込みアドレスＷ２と書き込みデ
ータＤＩ２を入力する。

【００３８】以下ステップ２からステップ７の手順を繰
り返すことによりすべてのアドレスにデータを書き込
む。

【００３９】（ステップ８）時刻Ｔ７に制御信号１を論
理値０にして入力端子１０７［１：Ｎ］には読み出すア
ドレスＲ１を入力し、入力端子１０８［１：Ｍ］にはア
ドレスＲ１に書き込む次のデータＤＩ３を入力する。

【００４０】（ステップ９）時刻Ｔ８にクロック１が立
ち上がることによりフリップフロップ１１０［１：
Ｎ］、１１１［１：Ｍ］にこの入力データをラッチす
る。

【００４１】（ステップ１０）時刻Ｔ９に制御信号１を
論理値１にする。

【００４２】（ステップ１１）Ｎ＋Ｍ周期分クロック１
を入力する。この結果時刻Ｔ１０にフリップフロップ１
１９［１：Ｎ］にはアドレスＲ１が、フリップフロップ
１２０［１：Ｍ］にはデータＤＩ３が入力される。アド
レスＲ１は選択手段１２７を介してメモリに入力される
ためメモリからはアドレスＲ１に記憶してあるデータＤ
Ｏ１が出力される。

【００４３】（ステップ１２）時刻Ｔ１１に制御信号３
により記憶手段１２３［１：Ｍ］にフリップフロップ１
２０［１：Ｍ］の内容が記憶されると同時に選択手段１
２８を介してメモリに入力される。この時入力端子１０
７［１：Ｎ］には次の読み出すアドレスＲ２を入力し、
入力端子１０８［１：Ｍ］にはアドレスＲ２に書き込む
次のデータＤＩ４を入力する。

【００４４】（ステップ１３）時刻Ｔ１２に制御信号１
を論理値０にしてクロック１を立ち上げることによりフ
リップフロップ１１０［１：Ｎ］にはアドレスＲ２が、
フリップフロップ１０８［１：Ｍ］にはデータＤＩ４
が、フリップフロップ１１９［１：Ｎ］にはアドレスＲ
１が、フリップフロップ１２０［１：Ｍ］にはアドレス
Ｒ１に記憶されていたデータＤＯ１が各々ラッチされ
る。

【００４５】（ステップ１４）時刻Ｔ１３に入力端子１
０６に書き込み許可信号を入力することによりアドレス
Ｒ１にデータＤＩ３が書き込まれる。

【００４６】（ステップ１５）時刻Ｔ１４に制御信号１
を論理値１にする。

【００４７】（ステップ１６）Ｎ＋Ｍ周期分クロック１
を入力する。この結果時刻Ｔ１５にはフリップフロップ
１１９［１：Ｎ］にはアドレスＲ２が、フリップフロッ
プ１２０［１：Ｍ］にはデータＤＩ４が、フリップフロ
ップ１１１［１：Ｍ］には出力データＤＯ１が入力され
る。この時出力端子１０９［１：Ｍ］から出力データＤ
Ｏ１が出力されるため期待値と比較する。

【００４８】以下ステップ８からステップ１６を繰り返
すことによりすべてのアドレスに書き込まれていたデー
タを期待値と比較すると同時にメモリ内に新しいテスト
データを書き込むことが可能である。

【００４９】このメモリテスト回路を用いることにより
テスト入出力端子から入力あるいは出力されるアドレス
入力信号やテストデータ入力信号やテスト結果出力信号
を集積回路内に内蔵されたメモリとの間で伝送するのに
高々２本の信号線で伝送することが可能である。従っ
て、メモリの入出力信号が増大したり、内蔵メモリ数が
増加した場合であっても伝送線数を飛躍的に減少させる
ことが可能であることからテスト回路によるレイアウト
面積のオーバーヘッドを削減することが可能である。

【００５０】また変換手段１（１１６）の構成により入
力データ信号をラッチするフリップフロップと、メモリ
から伝送されてきたテスト結果の出力信号をラッチする
フリップフロップを共有化することでフリップフロップ
数を削減することが可能である。さらに変換手段２（１
２６）の構成によりあるアドレスに対して読み出すデー
タをシリアル変換するフリップフロップと、同じアドレ
スに書き込む次のデータをパラレル変換するフリップフ
ロップを共有化することが可能なため、テスト回路のオ
ーバーヘッドを削減することが可能である。

【００５１】（実施例２）以下、本発明の一実施例のメ
モリテスト回路を図面に基づいて説明する。

【００５２】図３において１００は本発明のメモリテス
ト回路を内蔵する集積回路である。１０１はテスト対象
となるＮビットのアドレス入力１０５［１：Ｎ］と、Ｍ
ビットのデータ入力１０３［１：Ｍ］と、Ｍビットのデ
ータ出力１０４［１：Ｍ］と、書き込み許可入力１０２
をもつメモリである。１０７［１：Ｎ］はテストアドレ
スデータを入力するテストアドレス入力端子、１０６は
テスト用のメモリ書き込み許可信号を入力するテスト書
き込み許可入力端子、１０８［１：Ｍ］はテストデータ
を入力するテストデータ入力端子、１０９［１：Ｍ］は
テスト結果を出力するテストデータ出力端子である。

【００５３】１１０［１：Ｎ］、１１１［１：Ｍ］、２
００はクロック信号１の立上り時にデータをラッチする
フリップフロップである。１１２［１］はフリップフロ
ップ２００の出力と入力端子１０７［１］からの信号を
入力し、制御信号１が論理値０の時、入力端子１０７
［１］からの入力信号をフリップフロップ１１０［１］
に入力する選択手段である。１１２［ｉ］（ｉ＝２〜
Ｎ）はフリップフロップ１１０［ｉ−１］の出力と入力
端子１０７［ｉ］からの入力信号を入力とし、制御信号
１が論理値０の時、入力端子１０７［ｉ］からの入力信
号をフリップフロップ１１０［ｉ］に入力する選択手段
である。２０１はフリップフロップ１１１［Ｍ］の出力
と入力端子１０６からの信号を入力し、制御信号１が論
理値０の時、入力端子１０６からの入力信号をフリップ
フロップ２００に入力する選択手段である。１１３
［１］はスキャン入力と入力端子１０８［１］からの信
号を入力し、制御信号１が論理値０の時、入力端子１０
８［１］からの入力信号をフリップフロップ１１１
［１］に入力する選択手段である。１１３［ｉ］（ｉ＝
２〜Ｍ）はフリップフロップ１１１［ｉ−１］（ｉ＝２
〜Ｍ）の出力と入力端子１０８［ｉ］からの入力信号を
入力とし、制御信号１が論理値０の時、入力端子１０８
［ｉ］からの入力信号をフリップフロップ１１１［ｉ］
に入力する選択手段である。フリップフロップ１１０
［Ｎ］の出力信号はシリアルデータパス１１８に出力さ
れる。

【００５４】以上のフリップフロップ１１０［１：Ｎ］
と、選択手段１１２［１：Ｎ］によりスキャンレジスタ
１１４を構成する。フリップフロップ２００と選択手段
２０１でスキャンレジスタ２０２を構成する。フリップ
フロップ１１１［１：Ｍ］と、選択手段１１３［１：
Ｍ］によりスキャンレジスタ１１５を構成する。

【００５５】２０３［１：Ｍ］はクロック信号１の立上
り時にデータをラッチするフリップフロップである。２
０４［１］はシリアルデータパス１１７からの信号と入
力信号２０７［１］を入力し、制御信号１が論理値０の
時、入力信号２０７［１］を選択してフリップフロップ
２０３［１］に入力する選択手段である。２０７［ｉ］
（ｉ＝２〜Ｍ）はフリップフロップ２０３［ｉ−１］の
出力信号と入力信号２０７［ｉ］を入力し、制御信号１
が論理値０の時、入力信号２０７［ｉ］を選択してフリ
ップフロップ２０３［ｉ］に入力する選択手段である。
２０５［ｊ］（ｊ＝１〜Ｍ）はフリップフロップ２０３
［ｊ］の出力を入力とし、制御信号３の立上り時に記憶
動作を行なう記憶手段である。２０６［ｊ］（ｊ＝１〜
Ｍ）は入力信号２０７［ｊ］と記憶手段２０５［ｊ］の
出力を入力とし、制御信号２が論理値１の時、記憶手段
２０５［ｊ］の出力を出力端子１０９［ｊ］に出力する
選択手段である。またフリップフロップ２０３［Ｍ］の
出力はスキャン出力に出力される。

【００５６】以上のフリップフロップ２０３［１：Ｍ］
と、記憶手段２０５［１：Ｍ］と、選択手段２０４
［１：Ｍ］によりスキャンレジスタ２０８を構成する。
スキャンレジスタ１１４、１１５、２０２、２０８とで
変換手段１１６を構成する。

【００５７】１１９［１：Ｎ］、１２０［１：Ｍ］、２
０９はクロック信号１の立上り時にデータをラッチする
フリップフロップである。１２２［１］はシリアルデー
タパス１１８とメモリからのデータ出力１０４［１］を
入力し、制御信号１が論理値１の時、シリアルデータパ
ス１１８からの入力信号をフリップフロップ１２０
［１］に入力する選択手段である。１２２［ｉ］（ｉ＝
２〜Ｍ）はフリップフロップ１２０［ｉ−１］の出力と
メモリからのデータ出力１０４［ｉ］を入力とし、制御
信号１が論理値１の時、フリップフロップ１２０［ｉ−
１］からの入力信号をフリップフロップ１２０［ｉ］に
入力する選択手段である。制御信号３の立上り時に記憶
動作を行なう記憶手段１２３［ｊ］（ｊ＝１〜Ｍ）には
フリップフロップ１２０［ｊ］の出力が入力される。制
御信号３の立上り時に記憶動作を行なう記憶手段２１０
にはフリップフロップ２０９の出力が入力される。制御
信号３の立上り時に記憶動作を行なう記憶手段２１１
［ｋ］（ｋ＝１〜Ｎ）にはフリップフロップ１１９
［ｋ］の出力が入力される。フリップフロップ１２０
［Ｍ］の出力はフリップフロップ２０９に入力され、フ
リップフロップ２０９の出力はフリップフロップ１１９
［１］に入力される。フリップフロップ１１９［ｉ］
（ｉ＝１〜Ｎ−１）の出力はフリップフロップ１１９
［ｉ＋１］に入力され、フリップフロップ１１９［Ｎ］
の出力はシリアルデータパス１１７に出力される。

【００５８】以上のフリップフロップ１１９［１：Ｎ］
と、記憶手段２１１［１：Ｎ］とでスキャンレジスタ１
２４を構成する。フリップフロップ２０９と記憶手段２
１０とでスキャンレジスタ２１２を構成する。フリップ
フロップ１２０［１：Ｍ］と、選択手段１２２［１：
Ｍ］と、記憶手段１２３［１：Ｍ］によりスキャンレジ
スタ１２５を構成する。スキャンレジスタ１２４、１２
５、２１２とで変換手段１２６を構成する。

【００５９】選択手段１２７は記憶手段２１１［ｉ］
（ｉ＝１〜Ｎ）の出力と通常動作時のアドレス信号１３
０［ｉ］を入力し、制御信号２が論理値０の時、記憶手
段２１１［ｉ］からの入力信号をメモリのアドレス入力
１０５［ｉ］に入力する。選択手段１２８は記憶手段１
２３［ｊ］（ｊ＝１〜Ｍ）の出力と通常動作時の入力デ
ータ信号１３１［ｉ］を入力し、制御信号２が論理値０
の時、記憶手段１２３［ｉ］からの入力信号をメモリの
データ入力１０３［ｉ］に入力する。選択手段１２９は
記憶手段２１０からの入力信号と通常動作時のメモリ書
き込み許可入力信号１３２を入力し、制御信号２が論理
値０の時、記憶手段２１０からの入力信号をメモリの書
き込み許可入力１０２に入力する。選択手段１２７、１
２８、１２９からテスト入力信号と通常動作時の入力信
号を選択する選択手段１３３を構成する。

【００６０】以上のように構成されたメモリテスト回路
を用いたテストにおける動作を図４を用いて説明する。
ここではＩＥＥＥ１１４９．１の制御シーケンス（以下
これをバウンダリースキャンテスト：ＢＳＴと書く）に
対応させて説明する。

【００６１】（ステップ１）時刻Ｔ０において制御信号
１は論理値０、制御信号２は論理値０に設定する。これ
はＢＳＴではある命令を実行状態にするＵｐｄａｔｅ−
ＩＲ状態の時に設定する。同時に入力端子１０７［１：
Ｎ］には書き込みアドレスＷ１が入力され、入力端子１
０８［１：Ｍ］には書き込みデータＤＩ１が入力され、
入力端子１０６は書き込み動作を意味する論理値１を入
力する。

【００６２】（ステップ２）時刻Ｔ１にクロック１が立
ち上がることによりフリップフロップ１１０［１：Ｎ］
には書き込みアドレスＷ１が、フリップフロップ１１１
［１：Ｍ］には書き込みデータＤＩ１が、フリップフロ
ップ２００には論理値１がそれぞれラッチされる。これ
はＢＳＴではデータレジスタにパラレルデータをラッチ
するＣａｐｔｕｒｅ−ＤＲ状態時に行なう。

【００６３】（ステップ３）時刻Ｔ２に制御信号１が論
理値１になることによりすべてのフリップフロップ１１
０［１：Ｎ］、２００、１１１［１：Ｍ］、１１９
［１：Ｎ］、２０９、１２０［１：Ｍ］、２０３［１：
Ｍ］はシリアルに接続される。

【００６４】（ステップ４）Ｍ＋Ｎ＋１周期分クロック
１を入力する。これによりクロック１が立ち上がる毎に
各フリップフロップの内容を次段のフリップフロップに
シフトしていく。この結果時刻Ｔ３ではフリップフロッ
プ１１９［１：Ｎ］には書き込みアドレスＷ１が、フリ
ップフロップ１２０［１：Ｍ］には書き込みデータＤＩ
１が、フリップフロップ２０９には論理値１が各々入力
される。その後制御信号１は論理値０にする。 以上ス
テップ３、４はＢＳＴではデータレジスタのシフトを行
なうＳｈｉｆｔ−ＤＲ状態時に行なう。

【００６５】（ステップ５）時刻Ｔ４に制御信号３によ
り記憶手段１２３［１：Ｍ］にフリップフロップ１２０
［１：Ｍ］の内容が記憶され、記憶手段２１０にフリッ
プフロップ２０９の内容が記憶され、記憶手段２１１
［１：Ｎ］にフリップフロップ１１９［１：Ｎ］の内容
が記憶される。同時に選択手段１３３を介してメモリに
入力される。この時アドレスＷ１にデータＤＩ１が書き
込まれる。これはＢＳＴではデータレジスタのパラレル
出力を更新して出力するＵｐｄａｔｅ−ＤＲ状態時に行
なう。

【００６６】（ステップ６）時刻Ｔ５に入力端子１０７
［１：Ｎ］、１０８［１：Ｍ］には次の書き込みアドレ
スＷ２と書き込みデータＤＩ２を入力する。 以下ステ
ップ２からステップ６の手順を繰り返すことによりすべ
てのアドレスにデータを書き込む。

【００６７】（ステップ７）時刻Ｔ６に制御信号１を論
理値０にして入力端子１０７［１：Ｎ］には読み出すア
ドレスＲ１を入力し、入力端子１０６には読みだし動作
を意味する論理値０を入力する。 以下ステップ２、
３、４、５を行ないメモリにアドレスＲ１を入力する。
ただし今回は読み出しであるためアドレスＲ１の内容は
以前書き込んだものであり、メモリのデータ出力１０４
［１：Ｍ］からＤＯ１が出力される。

【００６８】（ステップ８）時刻Ｔ７に入力端子１０７
［１：Ｎ］には次の読みだしアドレスＲ２を入力する。

【００６９】（ステップ９）ステップ２と同様にするこ
とでフリップフロップ１１０［１：Ｎ］にはアドレスＲ
２がラッチされるが、同時にフリップフロップ１２０
［１：Ｍ］には以前の読みだしアドレスＲ１の結果であ
るＤＯ１がラッチされる。

【００７０】（ステップ１０）ステップ３、４によりア
ドレスＲ２はフリップフロップ１１９［１：Ｎ］入力さ
れ、出力データＤＯ１はフリップフロップ２０３［１：
Ｍ］に入力される。

【００７１】（ステップ１１）ステップ５によりアドレ
スＲ２がメモリに入力されると同時に出力データＤＯ１
は記憶手段２０５［１：Ｍ］に記憶され、選択手段２０
６［１：Ｍ］を介して出力端子１０９［１：Ｍ］に出力
され、期待値と比較する。

【００７２】以下ステップ７からステップ１１を繰り返
すことによりすべてのアドレスに書き込まれていたデー
タを期待値と比較する。

【００７３】このメモリテスト回路を用いることによ
り、ＩＥＥＥ１１４９．１で規定されたバウンダリース
キャンテスト回路の制御シーケンスに完全に則したテス
トシーケンスで、集積回路内のメモリを外部から単体メ
モリとしてテストすることが可能である。このことは、
ボードに実装された状態での集積回路の評価解析容易性
を飛躍的に向上することが可能である。また本実施例の
構成からテストデータの入力端子や、テスト結果の出力
端子を専用端子にする必要がなく、既存のバウンダリー
スキャンセルをもつ入出力端子と兼用することが可能で
あるためテスト専用端子の減少を可能とする。

【００７４】さらにスキャンレジスタ２１２を図５に示
すように記憶手段２１０の出力と制御信号１を入力とす
る論理積回路からなる制御手段３００を付加する。制御
手段３００の出力を選択手段１２９に入力する。

【００７５】以上のように構成されたメモリテスト回路
の動作を図６を用いて説明する。 （ステップ１）時刻Ｔ０において制御信号１は論理値
０、制御信号２は論理値０に設定する。これはＢＳＴで
はある命令を実行状態にするＵｐｄａｔｅ−ＩＲ状態の
時に設定する。同時に入力端子１０７［１：Ｎ］にはア
ドレスＲＷ１が入力され、入力端子１０８［１：Ｍ］に
は書き込みデータＤＩ１が入力され、入力端子１０６は
書き込み動作を意味する論理値１を入力する。

【００７６】（ステップ２）時刻Ｔ１にクロック１が立
ち上がることによりフリップフロップ１１０［１：Ｎ］
にはアドレスＲＷ１が、フリップフロップ１１１［１：
Ｍ］には書き込みデータＤＩ１が、フリップフロップ２
００には論理値１がそれぞれラッチされる。これはＢＳ
ＴではデータレジスタにパラレルデータをラッチするＣ
ａｐｔｕｒｅ−ＤＲ状態時に行なう。

【００７７】（ステップ３）時刻Ｔ２に制御信号１が論
理値１になることによりすべてのフリップフロップ１１
０［１：Ｎ］、２００、１１１［１：Ｍ］、１１９
［１：Ｎ］、２０９、１２０［１：Ｍ］、２０３［１：
Ｍ］はシリアルに接続される。

【００７８】（ステップ４）Ｍ＋Ｎ＋１周期分クロック
１を入力する。これによりクロック１が立ち上がる毎に
各フリップフロップの内容を次段のフリップフロップに
シフトしていく。この結果時刻Ｔ３ではフリップフロッ
プ１１９［１：Ｎ］にはアドレスＲＷ１が、フリップフ
ロップ１２０［１：Ｍ］には書き込みデータＤＩ１が、
フリップフロップ２０９には論理値１が各々入力され
る。その後制御信号１は論理値０にする。 以上ステッ
プ３、４はＢＳＴではデータレジスタのシフトを行なう
Ｓｈｉｆｔ−ＤＲ状態時に行なう。

【００７９】（ステップ５）時刻Ｔ４に制御信号３によ
り記憶手段１２３［１：Ｍ］にフリップフロップ１２０
［１：Ｍ］の内容が記憶され、記憶手段２１０にフリッ
プフロップ２０９の内容が記憶され、記憶手段２１１
［１：Ｎ］にフリップフロップ１１９［１：Ｎ］の内容
が記憶される。同時に選択手段１３３を介してメモリに
入力される。この結果メモリの出力信号１０４［１；
Ｍ］にはアドレスＲＷ１に記憶しておいたデータＤＯ１
が出力されている。これはＢＳＴではデータレジスタの
パラレル出力を更新して出力するＵｐｄａｔｅ−ＤＲ状
態時に行なう。

【００８０】（ステップ６）時刻Ｔ５に入力端子１０７
［１：Ｎ］、１０８［１：Ｍ］には次のアドレスＲＷ２
と書き込みデータＤＩ２を入力する。

【００８１】（ステップ７）時刻Ｔ６にクロック１が立
ち上がることでフリップフロップ１１０［１：Ｎ］には
アドレスＲＷ１が、フリップフロップ１１１［１：Ｍ］
には書き込みデータＤＩ２が、フリップフロップ２００
には論理値１が、フリップフロップ１２０［１：Ｍ］に
はメモリの出力結果ＤＯ１が各々ラッチされる。

【００８２】（ステップ８）ステップ３、４と同様にシ
フト動作を行なう。この時制御信号１と記憶手段２１０
が共に論理値１であるためメモリの書き込み許可入力に
は書き込みを許可する論理値１が入力されアドレスＲＷ
１にデータＤＩ１が書き込まれる。シフト動作の完了す
る時刻において各フリップフロップの内容は図に示す通
りである。

【００８３】（ステップ９）時刻Ｔ７に制御信号３によ
り各記憶手段の内容が更新されるが、記憶手段２０５に
はアドレスＲＷ１に対する読みだし結果ＤＯ１が記憶さ
れると同時に出力端子１０９から出力され、期待値と比
較される。以下ステップ６からステップ９の手順を繰り
返すことによりすべてのアドレスに書き込まれていたデ
ータを読み出すと共に、新しいデータを書き込む。

【００８４】このメモリテスト回路を用いることにより
わずかな回路付加で、同一アドレスに対して一回のシフ
ト動作で読み出しデータのシフト出力と、新しいデータ
のシフト入力が可能になり、テストパターン長を飛躍的
に短縮すると同時に、テスト時間も短縮することが可能
である。

【００８５】

【発明の効果】請求項１の発明に係るメモリテスト回路
よるとテスト入出力端子から入力あるいは出力されるア
ドレス入力信号やテストデータ入力信号やテスト結果出
力信号を集積回路内に内蔵されたメモリとの間で伝送す
るのに高々２本の信号線で伝送することが可能である。
従って、メモリの入出力信号が増大したり、内蔵メモリ
数が増加した場合であっても伝送線数を飛躍的に減少さ
せることが可能であることからテスト回路によるレイア
ウト面積のオーバーヘッドを削減することが可能であ
る。

【００８６】さらにメモリとの信号の受渡しにはクロッ
ク入力を入力するだけで良いためテストパターンは単純
な繰り返しだけで良いためパターン長を飛躍的に短くす
ることが可能であり、テストパターンを記憶する記憶装
置の資源を有効に使用することが可能である。

【００８７】また請求項２または３の発明に係るメモリ
テスト回路によるとテスト入力端子からパラレルに入力
される信号をシリアル信号に変換するフリップフロップ
と、メモリからシリアルに伝送されてきたテスト結果出
力をパラレル信号に変換して出力端子に出力するフリッ
プフロップを共有化することでフリップフロップ数を大
幅に削減することが可能である。

【００８８】さらにあるアドレスに対して読み出すデー
タをシリアル変換するフリップフロップと、同じアドレ
スに書き込む次のデータをパラレル変換するフリップフ
ロップを共有化することが可能なため、テスト回路のオ
ーバーヘッドを削減することが可能である。

【００８９】また請求項４の発明に係るメモリテスト回
路によるとＩＥＥＥ１１４９．１で規定されたバウンダ
リースキャンテスト回路の制御シーケンスに完全に則し
たテストシーケンスで、集積回路内のメモリを外部から
単体メモリとしてテストすることが可能である。このこ
とによりボードに実装された状態での集積回路の評価解
析容易性を飛躍的に向上することが可能である。

【００９０】さらにテストデータの入力端子や、テスト
結果の出力端子を専用端子にする必要がなく、既存のバ
ウンダリースキャンセルをもつ入出力端子と兼用するこ
とが可能であるためテスト専用端子の減少を可能とす
る。

【００９１】また請求項５の発明に係るメモリテスト回
路によるとシフト動作期間中に記憶手段に記憶されてい
るアドレスに対して新しいデータを書き込むことで、あ
るアドレスに対して一回のシフト動作で読み出しデータ
のシフト出力と、新しいデータのシフト入力が可能にな
り、テストパターン長を飛躍的に短縮すると同時に、テ
スト時間の短縮が可能になる。

【図面の簡単な説明】

【図１】本発明の実施例のメモリテスト回路を示す構成
図

【図２】本発明の実施例のメモリテスト回路の動作を説
明するタイミング図

【図３】請求項４に係る本発明の一実施例のメモリテス
ト回路を示す構成図

【図４】図３のメモリテスト回路の動作を説明するタイ
ミング図

【図５】請求項５に係る本発明の一実施例のメモリテス
ト回路を示す構成図

【図６】図５のメモリテスト回路の動作を説明するタイ
ミング図

【図７】従来のメモリテスト回路の構成図

【符号の説明】

１０６ １ビット入力端子 １０７ Ｎビット入力端子 １０８ Ｍビット入力端子 １０９ Ｍビット出力端子 １１６ 変換手段１ １２６ 変換手段２ １１７ シリアルデータパス２ １１８ シリアルデータパス１ １１０、１１１、１１９、１２０ フリップフロップ １１２、１２３、１２１、１２２ 選択手段 １２３ 記憶手段 ３００ 制御手段

Claims (5)

【特許請求の範囲】
1. 【請求項１】ＮビットのアドレスピンとＭビットのデー
   タ入力ピンとＭビットのデータ出力ピンと書き込み許可
   入力を持つメモリを内蔵する集積回路において、 複数の入力端子Ｉ［１］、Ｉ［２］、、、Ｉ［ｋ］（ｋ
   ≧Ｎ＋Ｍ＋１）と、 複数の出力端子Ｏ［１］、Ｏ［２］、、Ｏ［ｊ］（ｊ≧
   Ｍ）と、 前記入力端子Ｉ［１］、Ｉ［２］、、、Ｉ［ｋ］から入
   力されるパラレル信号を複数の制御信号１によりシリア
   ル信号に変換して複数のシリアルデータパス１に順次出
   力すると同時に複数のシリアルデータパス２から順次入
   力されるシリアル信号をパラレル信号に変換して前記出
   力端子Ｏ［１］、Ｏ［２］、、Ｏ［ｊ］に出力する変換
   手段１と、 複数のテスト入力信号１と複数の入力信号２を入力とし
   制御信号２によりいずれか一方を前記メモリに入力する
   選択手段１と、 前記複数のシリアルデータパス１から入力される複数の
   シリアル信号をパラレル信号に変換して前記選択手段１
   のテスト入力信号１に入力すると同時に前記メモリの出
   力信号をシリアル信号に変換して前記複数のシリアルデ
   ータパス２に出力する変換手段２とを備えたメモリテス
   ト回路。
2. 【請求項２】前記変換手段１が、 （Ｎ＋Ｍ）個のフリップフロップＡ［１］、Ａ
   ［２］、、Ａ［ａ］（ａ＝Ｎ＋Ｍ）と、 前記シリアルデータパス２からの信号と前記入力端子Ｉ
   ［１］からの入力信号を入力とし制御信号１によりいず
   れか一方を前記フリップフロップＡ［１］に入力する選
   択手段Ｓ［１］と、 前記フリップフロップＡ［ｉ−１］（ｉ＝２、、、Ｎ＋
   Ｍ）の出力と前記入力端子Ｉ［ｉ］からの入力信号を入
   力とし制御信号１によりいずれか一方を前記フリップフ
   ロップＡ［ｉ］に入力する選択手段Ｓ［ｉ］とを有し、 前記出力端子Ｏ［１］、Ｏ［２］、、Ｏ［ｊ］が任意の
   連続するＭ個の前記フリップフロップの出力信号を入力
   とし、前記フリップフロップＡ［ａ］が前記シリアルデ
   ータパス１に出力することを特徴とした請求項１記載の
   メモリテスト回路。
3. 【請求項３】前記変換手段２が、 （Ｎ＋Ｍ）個のフリップフロップＢ［１］、Ｂ
   ［２］、、Ｂ［ｂ］（ｂ＝Ｎ＋Ｍ）と、 前記シリアルデータパス１からの信号と入力信号Ｌ
   ［１］を入力とし制御信号１によりいずれか一方を前記
   フリップフロップＢ［１］に入力する選択手段Ｐ［１］
   と、 前記フリップフロップＢ［ｉ−１］（ｉ＝２、、、Ｎ＋
   Ｍ）の出力と入力信号Ｌ［ｉ］を入力とし制御信号１に
   よりいずれか一方を前記フリップフロップＢ［ｉ］に入
   力する選択手段Ｐ［ｉ］と、 任意の連続するＭ個の前記フリップフロップＢ［ｊ］
   （ｊ＝ｍ、ｍ＋１、ｍ＋２、、ｍ＋Ｍ−１：１≦ｍ≦Ｎ
   ＋１）の出力を入力とし制御信号３により記憶動作を行
   なう記憶手段Ｒ［ｊ］とを有し、 前記選択手段１のテスト入力信号１に前記記憶手段Ｒ
   ［ｊ］の出力と前記連続したフリップフロップＢ［ｊ］
   以外のフリップフロップＢ［ｋ］（ｋ≠ｊ）の出力を入
   力し、メモリからの出力を前記連続したフリップフロッ
   プＢ［ｊ］の入力に接続された前記選択手段Ｐ［ｊ］の
   入力信号Ｌ［ｊ］に入力し、前記フリップフロップＢ
   ［ｋ］の出力を前記フリップフロップＢ［ｋ］の入力に
   接続された前記選択手段Ｐ［ｋ］の入力信号Ｌ［ｋ］に
   入力し、前記フリップフロップＢ［ｂ］が前記シリアル
   データパス２に出力することを特徴とした請求項１記載
   のメモリテスト回路。
4. 【請求項４】前記変換手段１が、 Ｎ＋Ｍ＋１個のフリップフロップＣ［１］、Ｃ
   ［２］、、Ｃ［ｃ］（ｃ＝Ｎ＋Ｍ＋１）と、 スキャン入力１と前記入力端子Ｉ［１］からの入力信号
   を入力とし制御信号１によりいずれか一方を前記フリッ
   プフロップＣ［１］に入力する選択手段Ｔ［１］と、 前記フリップフロップＣ［ｉ−１］（ｉ＝２、３、、Ｎ
   ＋Ｍ＋１）の出力と前記入力端子Ｉ［ｉ］からの入力信
   号を入力とし制御信号１によりいずれか一方を前記フリ
   ップフロップＣ［ｉ］に入力する選択手段Ｔ［ｉ］と、 Ｍ個のフリップフロップＤ［１］、Ｄ［２］、、Ｄ
   ［ｄ］（ｄ＝Ｍ）と、 前記シリアルデータパス２からの信号と入力信号Ｕ
   ［１］を入力とし制御信号１によりいずれか一方を前記
   フリップフロップＤ［１］に入力する選択手段Ｅ［１］
   と、前記フリップフロップＤ［ｉ−１］（ｉ＝２、
   ３、、Ｍ）の出力と入力信号Ｕ［ｉ］を入力とし制御信
   号１によりいずれか一方を前記フリップフロップＤ
   ［ｉ］に入力する選択手段Ｅ［ｉ］と、 前記フリップフロップＤ［ｉ］（ｉ＝１、２、、、Ｍ）
   の出力を入力として制御信号３により記憶動作行なう記
   憶手段Ｆ［ｉ］と、 前記記憶手段Ｆ［ｉ］（ｉ＝１、２、、Ｍ）の出力と前
   記入力信号Ｕ［ｉ］を入力とし制御信号２によりいずれ
   か一方を前記出力端子Ｏ［ｉ］に出力する選択手段Ｑ
   ［ｉ］とを有し、 前記フリップフロップＣ［ｃ］が前記シリアルデータパ
   ス１に出力する構成とし、 変換手段２が（Ｎ＋Ｍ＋１）個のフリップフロップＧ
   ［１］、Ｇ［２］、、Ｇ［ｇ］（ｇ＝Ｎ＋Ｍ＋１）と、 前記シリアルデータパス１と前記メモリのデータ出力信
   号Ｖ［１］を入力とし制御信号１によりいずれか一方を
   前記フリップフロップＧ［１］に入力する選択手段Ｈ
   ［１］と、 前記フリップフロップＧ［ｉ−１］（ｉ＝２、３、、
   Ｍ）の出力と前記メモリのデータ出力信号Ｖ［ｉ］を入
   力として制御信号１によりいずれか一方を前記フリップ
   フロップＧ［ｉ］に入力する選択手段Ｈ［ｉ］と、 前記フリップフロップＧ［ｉ］ｉ（ｉ＝１、２、、ｇ）
   の出力を入力として制御信号３により記憶動作を行ない
   記憶内容を前記テスト入力信号１に出力する記憶手段Ｐ
   ［ｉ］とを有し、 前記フリップフロップＧ［ｊ−１］（ｊ＝Ｍ＋１、Ｍ＋
   ２、、ｇ）の出力を前記フリップフロップＧ［ｊ］に入
   力し、前記フリップフロップＧ［ｇ］の出力をシリアル
   データパス２に出力する構成とすることを特徴とした請
   求項１記載のメモリテスト回路。
5. 【請求項５】前記変換手段２が、 （Ｎ＋Ｍ＋１）個のフリップフロップＧ［１］、Ｇ
   ［２］、、Ｇ［ｇ］（ｇ＝Ｎ＋Ｍ＋１）と、 前記シリアルデータパス１と前記メモリのデータ出力信
   号Ｖ［１］を入力とし制御信号１によりいずれか一方を
   前記フリップフロップＧ［１］に入力する選択手段Ｈ
   ［１］と、 前記フリップフロップＧ［ｉ−１］（ｉ＝２、３、、
   Ｍ）の出力と前記メモリのデータ出力信号Ｖ［ｉ］を入
   力として制御信号１によりいずれか一方を前記フリップ
   フロップＧ［ｉ］に入力する選択手段Ｈ［ｉ］と、 前記フリップフロップＧ［ｉ］ｉ（ｉ＝１、２、、ｇ）
   の出力を入力として制御信号３により記憶動作を行なう
   記憶手段Ｐ［ｉ］と、 前記記憶手段Ｐ［ｋ］（ｋ＞Ｍ）の出力と制御信号１を
   入力として前記選択手段１のテスト入力信号１に出力す
   る制御手段１とを有し、 前記記憶手段Ｐ［ｍ］（ｍ＝１、２、、Ｎ＋Ｍ＋１：ｍ
   ≠ｋ）の出力を前記選択手段１のテスト入力信号１に入
   力し、前記フリップフロップＧ［ｊ−１］（ｊ＝Ｍ＋
   １、Ｍ＋２、、ｇ）の出力を前記フリップフロップＧ
   ［ｊ］に入力し、前記フリップフロップＧ［ｇ］の出力
   をシリアルデータパス２に出力する構成とすることを特
   徴とした請求項４記載のメモリテスト回路。