CN116930730B - 一种灵活配置片内扫描链的互连测试结构 - Google Patents

Abstract

本发明涉及超大规模数字集成电路测试领域，具体涉及一种灵活配置片内扫描链的互连测试结构。包括：分段边界扫描链模块，将片内所有的扫描链按照互连对象进行划分；TAP控制器模块，用于根据JTAG输入信号，控制内部测试电路的动作；同时接入扫描链重定向控制模块，以生成扫描链重定向需要的控制使能信号；扫描链重定向控制模块，用于实现扫描链的灵活配置和旁路多余的扫描链；包括：配置寄存器链、双向互连测试控制模块和测试输出TDO控制逻辑。本发明解决互连测试扫描链含有无效段、无法同时进行双向互连测试以及多芯粒场景只能多次配置两两测试的问题。

Description

一种灵活配置片内扫描链的互连测试结构

技术领域

本发明涉及超大规模数字集成电路测试领域，具体涉及一种灵活配置片内扫描链的互连测试结构。

背景技术

伴随着算力需求的激增以及摩尔定律面临困境，芯粒技术被提出，并在工业界已被一定程度地应用，关于芯粒技术的讨论也愈发火热。芯粒技术将芯片模块化、小型化，同时通过堆叠小芯粒生产芯片，最终达到提升良率、提高算力、降低成本、缩短生产周期的效果。芯粒技术的一大特点即为内部复杂的互连关系，这给测试提出了巨大的挑战。

目前面向芯粒问题的测试解决方案，大多基于IEEE的3个标准进行边界扫描测试，即IEEE 1149、IEEE 1687以及IEEE 1838。IEEE 1149给出了芯片板级测试的标准方案，使用统一的标准JTAG（Joint Test Action Group，联合测试工作组）接口以及TAP（Test AccessPort，测试访问端口）控制器，通过将测试数据移入边界扫描链，依靠不同的指令，分步骤完成旁路测试、预装载测试、输入测试以及输出测试等。IEEE 1687在IEEE 1149的基础上，面向嵌入式中多设备的应用场景，提出使用SIB（Segment Insert Bit，段插入位）构建多层访问网络，以对某个或某些设备直接访问，提高测试效率。IEEE 1838则面向3D堆叠芯粒的场景，提出PTAP（Primary TAP）、STAP（Secondary TAP）、FPP（Flexible Parallel Port，灵活并行端口）模块和DWR（Die Wrapper Register，裸芯封装寄存器）模块，实现对不同方向芯粒的灵活测试访问。IEEE 1149以及IEEE 1687聚焦于以单芯片/芯粒为单位的测试及访问，在互连测试下会访问不必要的路径；IEEE 1838针对3D堆叠的情况提出了测试标准，仍以芯粒为单位选择是否访问，提供了一种一对多的芯粒测试解决方案，但测试结构、配置过程复杂。

IEEE 1149.1提出的标准边界扫描测试结构如图1所示，其扫描链固定不可变，芯粒只有接入和旁路两种状态。如图2所示是一种普通的互连情况图，图中chiplet_i与chiplet₀的互连（相对于chiplet₀）输入引脚数为a_i，互连（相对于chiplet₀）输出引脚数为b_i，chiplet₀采用这种标准测试结构接入芯片整体测试结构中时，其实际接入扫描链长度只能为0或；在进行互连测试时，由于TDI/TDO链单向且唯一，顶层接口固定，图2中若进行chiplet₀与chiplet₂之间的互连测试，即便使用BYPASS旁路指令旁路掉无待测互连关系的芯粒，即chiplet₁，扫描链仍会经过chiplet₀与chiplet₂的所有边界扫描单元，而其中仅有/>个边界扫描单元是实际需要观测的。

在这种测试场景中，在进行chiplet₀的a₂个输入引脚的互连测试时，chiplet₀需处于指令EXTEST模式，chiplet₂需处于SAMPLE/PRELOAD指令模式，此时chiplet₂中与chiplet₀的b₂个引脚互连引脚的边界扫描单元在该指令下无法在互连线上向外传输数据；在IEEE1149.1标准测试结构中，若要进行chiplet₀的b₂个输出引脚的互连，需要在a₂个输入引脚测试完成后，重新配置chiplet₀为SAMPLE/PRELOAD指令模式，chiplet₂为EXTEST指令模式，重新进行测试。同样在chiplet₀处于指令EXTEST模式，chiplet₂处于SAMPLE/PRELOAD指令模式下，无论chiplet₁处于何种指令，chiplet₀无法接收来自的chiplet₁互连线测试数据；若要进行测试，则需先进行chiplet₁与chiplet₀的测试，再重新配置各芯粒所处指令状态，进行chiplet₀与chiplet₂的测试。即无法仅用一次配置进行多芯粒的测试，必须多次配置、两两测试。

发明内容

本发明的目的在于提供一种灵活配置片内扫描链的互连测试结构，本发明解决互连测试扫描链含有无效段、无法同时进行双向互连测试以及多芯粒场景只能多次配置两两测试的问题。

为解决上述技术问题，本发明提供了一种灵活配置片内扫描链的互连测试结构，包括：

分段边界扫描链模块BSC_group_i，用于将芯粒片内所有的扫描链按照互连对象进行划分；

TAP控制器模块，用于根据JTAG输入信号，控制内部测试电路的动作；同时接入扫描链重定向控制模块，以生成扫描链重定向需要的控制使能信号；

扫描链重定向控制模块，用于实现扫描链的灵活配置和旁路多余的扫描链；同时接入分段边界扫描链模块BSC_group_i，分段边界扫描链模块BSC_group_i与芯粒内核接入；包括：配置寄存器链、双向互连测试控制模块和测试输出TDO控制逻辑；配置寄存器链分别与双向互连测试控制模块和测试输出TDO控制逻辑相接入。

优选的，将片内所有的扫描链按照互连对象进行划分，具体包括：

假设芯粒内有个引脚，其中/>为该芯粒与chiplet_i的互连的输入引脚，/>为该芯粒与chiplet_i的互连的输出引脚，/>；n为该芯粒的互连对象数，当引脚无片内互连对象，即其为顶层端口，也视其有一互连对象，即顶层为其互连对象；

将上述引脚的边界扫描单元按照互连对象划分为BSC_group_i，规定各BSC_group_i扫描链输入为to_groupi_scan_in，输出为from_groupi_scan_out；

对相邻的BSC_group_i控制其连接，每个BSC_group_i（i≠1）的输入均为BSC_group_（i-1）的输入或输出两种情况；

即to_groupi_scan_in=group（i-1）_sel？to_group（i-1）_scan_in：from_group（i-1）_scan_out；

同理，最终的测试输出来源于BSC_group_n的输入或输出两种情况；

即Scan_out = scan_out_sel ? to_groupn_scan_in : from_groupn_scan_out。

优选的，各个BSC_group_i内部的不同方向引脚的顺序取决于互连的两个芯粒在扫描链上的顺序；

即：chiplet₀的TDO输出连接到chiplet₁的TDI，即在扫描链上chiplet₀在chiplet₁之前，此时chiplet₁与chiplet₀互连的输出引脚靠近TDI，互连输入引脚远离TDI；对应的chiplet₀与chiplet₁互连的输入引脚靠近TDO，互连的输出引脚远离TDO。

优选的，所述TAP控制器模块的逻辑与标准电路逻辑相同，但不包括标准电路逻辑中的TDO的输出控制逻辑，同时所述TAP控制器模块还包括增加的STATE[3:0]端口、sample_preload端口、select_jtag_output端口、tdr_mux端口和BYPASS_decoded端口。

优选的，所述扫描链重定向控制模块共需要n个配置寄存器config_sel_i，以生成控制信号Config_sel_i，i ={1,2,...,n}，以实现片内扫描链的重新配置；其中Config_sel_i对应groupi_sel，i= {1,2,...,n-1}，Config_sel_n对应 scan_out_sel；为区分标准测试下的扫描链全接入和互连测试下的扫描链全接入，特别规定当config_sel_i全为1时，内部所有BSC_group_i均被接入扫描链，即Config_sel_i全为0；其余config_sel_i赋值条件下Config_sel_i=config_sel_i；即增加逻辑，使用通过TDI配置的config_sel_i信号生成实际配置片内扫描链的Config_sel_i信号。

优选的，所述配置寄存器链包括如下：

在配置寄存器链头添加一位“头部锁”寄存器，总链长为n+1，仅在该配置寄存器存储值为1时，“头部锁”被打开，配置寄存器链能够进行移位赋值；可配置周期结束，该配置寄存器值被自动置0，配置寄存器链被锁住；在该“头部锁”寄存器的输入端加入或门，以保证该“头部锁”一旦被开启，即赋1，在可配置周期不因无关数据即期望外的0输入而关闭；此外在BYPASS指令模式下，配置寄存器链输入输出短路，表现为一条互连线。

优选的，所述双向互连测试控制模块包括如下：

所述双向互连测试控制模块接收来自TAP控制器模块的select_jtag_output信号，并根据n个配置寄存器值判断并生成各个BSC_group_i模块的select_jtag_output信号；当Config_sel_i为0时，表明BSC_group_i被接入扫描链；当该BSC_group_i被接入扫描链，且所在芯粒处于SAMPLE/PRELOAD指令模式下，同时处于互连测试，即非标准规定测试，配置寄存器config_sel_i非全0时，该BSC_group_i的select_jtag_output为1；配置寄存器config_sel_i全1时，芯粒工作在互连测试模式下，且所有BSC_group_i均被接入，此时各BSC_group_i的select_jtag_output信号应全部置1；

在进行多芯粒同时测试时，保证扫描链头部芯粒工作在EXTEST指令模式，其余后续芯粒均工作在SMAPLE/PRELOAD指令模式，以便对select_jtag_output进行控制赋值。

优选的，所述测试输出TDO控制逻辑包括如下：

由scan_out_sel信号控制TDO输出逻辑，即生成Scan_out信号进入TDO控制逻辑；当该芯粒工作在BYPASS指令下时，在配置过程中，TDO输出逻辑与配置寄存器链的输入即TDI直接相连；同时仅config_lock为1时，配置信号能够被传输。

本发明与现有技术相比，具有如下有益效果：

本发明提出了一种基于灵活配置片内扫描链方法的面向互连的优化测试结构。该结构面向多芯粒互连测试场景，依据片内引脚的互连对象对片内扫描链进行分段，设计扫描链重定向控制模块，通过配置寄存器链内的寄存器，可以使多芯粒在进行互连测试时，只将互连部分的边界扫描单元接入扫描链，同时使其在互连测试时，控制处于SAMPLE/PRELOAD指令模式下的芯粒可以向外传输边界扫描单元存储的测试数据，以同时进行双向传输的测试。此外，该结构使用一种含有“头部锁”的配置寄存器链，以免于重复配置；同时对配置寄存器的冗余态赋予新功能，使多芯粒（N≥3）情况下可以用单次配置测试多个芯粒。

该方法可以灵活配置扫描链，不仅通过缩短测试时实际扫描链的长度，来缩短测试向量长度；也通过在寄存器特定配置情况下，使能引脚的测试数据进行相对于TDI/TDO链的反向传输，以同时进行双向传输的测试，进而提升测试效率，至少可以缩短互连测试的总向量长度至少75%。同时，该结构采用带有“头部锁”的配置寄存器链，在使用快速寄存器配置方法的基础上避免重复配置，进一步缩短配置时间。

附图说明

图1为IEEE 1149.1标准测试结构。

图2为芯粒普通互连情况示意图。

图3为本发明提出的灵活配置片内扫描链的互连测试结构图。

图4为芯粒互连单芯粒示意图。

图5（a）为本发明提出的分段边界扫描链模块BSC_group_i连接逻辑示意图。

图5（b）为本发明提出的适用多芯粒测试场景的分段边界扫描链模块原理图。

图6为本发明提出的BSC_group_i模块内部顺序示意图。

图7为本发明提出的扫描链重定向控制模块结构示意图。

图8为本发明提出的配置寄存器链原理图。

图9为本发明提出的双向互连测试模块原理图。

图10为本发明提出的测试输出TDO控制逻辑原理图。

图11为本发明应用的三芯粒互连测试结构图。

图12（a）为应用本发明的芯粒内扫描链分组示意图。

图12（b）为应用本发明的有序的芯粒内扫描链分组示意图。

图12（c）为应用本发明的三芯粒互连测试结构示意图。

图13为应用本发明提出的互连测试结构的三芯粒互连测试仿真波形图。

具体实施方式

以下结合附图和具体实施例对本发明作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明提出的一种灵活配置片内扫描链的互连测试结构的基本原理如下：本发明提出的灵活配置片内扫描链的互连测试结构的基本结构如图3所示，主要分为三个部分：分段边界扫描链模块、TAP控制器模块和扫描链重定向控制模块。

①分段边界扫描链模块，将片内所有的扫描链按照互连对象进行划分，如图4所示，芯粒内有个引脚，其中/>为该芯粒与chiplet_i的互连的输入引脚，/>为该芯粒与chiplet_i的互连的输出引脚，/>；n为该芯粒的互连对象数，当引脚无片内互连对象，即其为顶层端口，也视其有一互连对象，即顶层为其互连对象。

将上述引脚的边界扫描单元按照互连对象划分为BSC_group_i，规定各模块扫描链输入为to_groupi_scan_in，输出为from_groupi_scan_out。如图5（a）所示，对相邻的BSC_group_i控制其连接，每个BSC_group_i（i≠1）的输入都有两种情况，分别是BSC_group_（i-1）的输入或输出，即to_groupi_scan_in = group（i-1）_sel ？to_group（i-1）_scan_in ：from_group（i-1）_scan_out；除此之外，TDO可视作第n+1个group的输入，其来源于BSC_group_n的输入或输出，即Scan_out = scan_out_sel ? to_groupn_scan_in :from_groupn_scan_out。故扫描链重定向控制模块共需要n个配置寄存器config_sel_i，以生成Config_sel_i，i = {1,2,...,n}，以实现片内扫描链的重新配置。其中Config_sel_i= groupi_sel，i = {1,2,...,n-1}，Config_sel_n = scan_out_sel。在2.5D应用场景中，n通常为2；而在3D应用场景中，n可以为任意值。

若使config_sel_i直接等于Config_sel_i，则当config_sel_i全为1时，芯粒扫描链表现出旁路功能，此功能与标准中规定的BYPASS指令功能重复，同时相较于标准其性能提升有限。为了提升图2所示的多芯粒互连场景测试效率，在扫描链上接入多个互连芯粒，不增加额外的逻辑，同时不与标准测试产生冲突，特别规定当config_sel_i全为1时，内部所有BSC_group_i均被接入扫描链，即新增逻辑将实际控制选择的Config_sel_i信号配置为全0，其与标准测试的区别在于这种全0配置使能所有select_jtag_output信号，这一逻辑将在扫描链重定向模块中的双向互连测试模块进行介绍。新增上述逻辑的分段边界扫描链原理图如图5（b）所示，即config_sel_i非全1时，Config_sel_i=config_sel_i；而config_sel_i全1时，Config_sel_i并非使芯粒工作在旁路模式下的全1，而为使工作在互连测试下的芯粒内所有的BSC_group_i均被接入的全0，目的在于与标准测试进行区分。

值得一提的是，互连的两个芯粒的在扫描链上的顺序，也决定了各个BSC_group_i内部的不同方向引脚的顺序。如图6所示，chiplet₀的TDO输出连接到chiplet₁的TDI，即在扫描链上chiplet₀在chiplet₁之前，此时，chiplet₁与chiplet₀互连的输出引脚需靠近TDI，互连输入端口远离TDI，目的在于使互连测试在最初赋值时，chiplet₀的互连输出引脚边界扫描单元必须被赋值，以检测其向chiplet₁的对应引脚的传输；chiplet₁的互连输出引脚靠近TDI，初次赋值即可避免向chiplet₁的互连输入引脚的边界扫描单元赋值，进而缩短测试向量。对应的，chiplet₀与chiplet₁互连的输入引脚需靠近TDO，互连输出引脚远离TDO，由于输入引脚作为移出数据时的观测对象，这样排序可在移出观测时缩短测试向量。

②TAP控制器模块，该模块根据JTAG输入信号，控制内部测试电路的动作；本发明提出的灵活配置片内扫描链的互连测试结构中，TAP控制器模块与标准电路逻辑几乎相同，但移除了TDO的输出控制逻辑，相关功能由扫描连重定向控制模块实现，并增加了如表1所示的端口，接入扫描链重定向控制模块，以生成重定向扫描链需要的控制使能信号等。

表1 ：

③扫描链重定向控制模块，目的在于实现扫描链的灵活配置，旁路多余的扫描链，扫描链重定向控制模块的基本结构如图7所示，主要分为配置寄存器链，双向互连测试控制模块以及测试输出TDO控制逻辑。

由分段边界扫描链模块分析可知，该芯粒有n个互连对象时，其配置寄存器链长为n。配置寄存器链与边界扫描链相似，在测试时钟下降沿采样移位，其具体原理图如图8所示，配置寄存器仅在状态机处于特定状态时可以移位。为了避免重复赋值，在配置寄存器链头添加一位“头部锁”寄存器，总链长为n+1，仅在该寄存器存储值为1时，锁被打开，配置寄存器链可进行移位赋值；可配置周期结束，该寄存器值被自动置0，配置寄存器链被锁住。在该“锁”寄存器的输入端加入或门，以保证该“锁”一旦被开启，即赋1，在可配置周期不因无关数据，即期望外的0输入而关闭。此外，为保证本发明的优化结构对标准结构的兼容性，在BYPASS指令模式下，配置寄存器链输入输出短路，表现为一条互连线。

值得一提的是，在进行配置时，需先将需要配置的寄存器链全部打开，先输入“锁”的开启信号，即“1”，再进行配置数据的移入赋值。

扫描链重定向控制模块内含有除去“头部锁”外链长为n的配置寄存器链，分别存储配置信号config_sel_i，i = {1,2,...,n}，其可生成n位配置信号Config_sel_i，i ={1,2,...,n}，以实现片内扫描链的重新配置。其中Config_sel_i = groupi_sel，i = {1,2,...,n-1}，Config_sel_n = scan_out_sel；分别配置各BSC_group_i的输入信号和Scan_out；

具体逻辑为to_groupi_scan_in = group（i-1）_sel？to_group（i-1）_scan_in：from_group（i-1）_scan_out以及Scan_out = scan_out_sel ? to_groupn_scan_in:from_groupn_scan_out；其结构与逻辑如图5（a）所示。

为了提升多芯粒场景的测试效率，规定config_sel_i全1时，各BSC_group_i全部接入，其区别于config_sel_i全0的全接入，后者为标准规定的测试，具体区别不属于本权利要求的范围。为实现上述功能，设计逻辑使config_sel_i全1时，Config_sel_i全0，其余情况Config_sel_i与config_sel_i相同。加入该逻辑的分段边界扫描链模块原理图如图5（b）所示。

双向互连测试模块的具体结构如图9所示，该模块接收来自TAP控制器的select_jtag_output信号，并根据n个配置寄存器值判断并生成各个BSC_group_i的select_jtag_output信号。当Config_sel_i为0时，表明BSC_group_i被接入扫描链。当该BSC_group_i被接入扫描链，且所在芯粒处于SAMPLE/PRELOAD指令模式下，同时处于互连测试（即非标准规定测试，配置寄存器config_sel_i非全0）时，该BSC_group_i的select_jtag_output为1。由于配置寄存器全1时的特别规定，此时各BSC_group_i未被旁路，而处于非标准测试的全接入状态，此时各BSC_group_i的select_jtag_output信号应全部置1。需要注意，由于EXTEST模式select_jtag_output为1，SAMPLE/PRELOAD模式select_jtag_output为0，在进行多芯粒同时测试时，需保证扫描链头部芯粒工作在EXTEST指令模式，其余后续芯粒均工作在SMAPLE/PRELOAD指令模式，以便对select_jtag_output进行控制赋值。

测试输出TDO控制逻辑，具体原理图如图10所示；由分段边界扫描链模块分析可知，Config_sel_n，即scan_out_sel信号控制TDO输出逻辑，即生成Scan_out信号进入TDO控制逻辑；当该芯粒工作在BYPASS指令下时，在配置过程中，输出与配置寄存器链的输入TDI直接相连；同时，配置寄存器采用的基于标准状态机功能扩展的快速配置寄存器方法，也对配置状态的TDO输出逻辑作出更改，该方法的详细内容超出本发明的范畴。值得注意的是，由于本结构的配置寄存器链带有一个“头部锁”，在寄存器链被锁住时，不同芯粒的配置寄存链不需要传输配置数据，即仅config_lock为1时，配置信号可以被传输。

本发明提出的灵活配置片内扫描链的互连测试结构可有效缩短测试向量，并提高测试效率。标准测试结构中，由于不能同时进行双向传输的测试，同时只能以两个互连芯粒为一组进行测试，测试图2所示的芯片互连共需要2*2*2*个测试向量，而优化后的结构仅需2*/>个测试向量，向量减少75%；在单个芯粒与N个芯粒互连时，标准测试结构测试互连需要2*2*N*/>个测试向量，优化后的结构仅需2*/>个测试向量，向量缩短为原来的/>。

如图11所示，在三个相同的768引脚芯粒上应用该改进的互连测试结构，其中384个引脚为输入引脚，384个引脚为输出引脚，使能信号低有效。在TDI/TDO链上，前后顺序依次为chiplet₀、chiplet₁、chiplet₂。芯粒间依靠384条互连线进行通信，每个芯粒各依靠192个输入引脚和192个输出引脚，与另一芯粒进行通信。

本实施例将根据上述所介绍的基本原理和结合原理图，详细介绍n=2、N=3时，即三芯粒互连场景下应用该结构的方法，并详细介绍测试流程。

应用方法如下：

（1）由发明内容可知，n=2时，将芯粒内扫描链依据其互连对象分为2段，如图12（a）所示；

（2）依据发明内容中分段边界扫描链模块的具体分析，需将chiplet₁的BSC_group_0中的输出引脚所在边界扫描单元靠近TDI，chiplet₁的BSC_group_1中的输入引脚所在边界扫描单元靠近TDO，chiplet₀与chiplet₂同理；最终各芯粒的BSC_group_i及其内部顺序如图12（b）所示；

（3）n=2时，扫描链重定向模块中除“头部锁”外包含2位配置寄存器链，分别控制内部BSC_group_1的输入选择和TDO的前端信号。扫描链重定向模块与TAP控制器间的数据传输如表1所示，其余内部逻辑如发明内容中扫描链重定向模块所述；

（4）TAP控制器逻辑与标准TAP控制器相同，移除输出控制逻辑，新增表1所规定的端口；

（5）最终三芯粒互连场景下，互连测试结构如图12（c）所示；

由上述内容可知，n=2时，单芯粒内配置寄存器链长为3。

三芯粒互连的详细测试流程包括如下步骤：

（1）在互连测试下，首先需在配置指令寄存器，此时配置寄存器应全为0。由于chiplet₀在TDI/TDO链上位于chiplet₁以及chiplet₂之前，故需配置chiplet₀为EXTEST指令模式，chiplet₁以及chiplet₂为SAMPLE/PRELOAD指令模式；即在shift-ir状态下从TDI输入12’b101010101000；

（2）配置完三芯粒的测试工作模式后，需进行扫描链的配置；依据发明内容中分段边界扫描链的分析及图5（b），可知chiplet₀的配置寄存器链应为2’b01，chiplet₁的配置寄存器链应为2’b11，chiplet₂的配置寄存器链应为2’b10；即应在配置状态从TDI输入9’b111101101；

（3）首次移入测试数据，此时经过步骤（2）的配置，chiplet₀的BSC_group_1、chiplet₁、chiplet₂的BSC_group_0被接入扫描链；该步骤需将所有扫描链上的边界扫描单元赋值为0。由于本发明提出的优化互连测试结构，处于互连测试下的芯粒处于EXTEST指令及SAMPLE/PRELOAD指令时，输出引脚边界扫描单元均可向外传输数据，输出引脚会在update-dr状态向输入引脚赋值，仅需对扫描链上的输出引脚边界扫描单元进行赋值。在本场景中，对chiplet₀的BSC_group_1、chiplet₁、chiplet₂的BSC_group_0中的输出引脚边界扫描单元赋0；

（4）在update-dr状态时，chiplet₀中BSC_group_1的select_jtag_ouput和chiplet₂中BSC_group_0的select_jtag_ouput以及chiplet₁的所有select_jtag_ouput均有效，扫描链上的输出引脚的边界扫描单元通过互连线，向对应的输入引脚的边界扫描单元赋值；由图12（b）可知，此时扫描链上的1584个边界扫描单元（包含48个使能）存储的值均为0；

（5）由于本结构中的配置寄存器链含有一位“头部锁”，故针对同一种配置条件，在不同的移位操作之间无需重复进行步骤（2）的配置，在本步骤正常进行状态转移即可，即TDI恒输入0；

（6）移入测试数据，以将步骤（3）、（4）存储的0数据移出并观测。为了保证故障被检验出，对两侧芯粒赋不同的向量，使update-dr后边界扫描单元存储的值与移入的值不同，以便观测。在本例中，对chiplet₀以及chiplet₁的BSC_group_1赋ODD向量（使能信号赋有效值1’b0），chiplet₁以及chiplet₂的BSC_group_0赋EVEN向量（使能信号赋有效值1’b0）；此时，观测移出的792位数据是否全0；

（7）同步骤（4），数据在update-dr状态进行更新，边界扫描单元进行双向的赋值，由图12（b）可知，chiplet₁以及chiplet₂的BSC_group_0中的输入引脚边界扫描单元中存储的EVEN向量，被来自chiplet₀以及chiplet₁的BSC_group_1中的输出引脚边界扫描单元中存储的ODD向量覆盖；同理，chiplet₀以及chiplet₁的BSC_group_1中的输入引脚边界扫描单元中存储的ODD向量，被来自chiplet₁以及chiplet₂的BSC_group_0中的输出引脚边界扫描单元中存储的EVEN向量覆盖；

（8）同步骤（5），进行常规的状态转移，即TDI恒为0；

（9）同步骤（6），从TDI移入792位测试数据；不同的是，本步骤输入与步骤（7）奇偶相反的向量，以检测不同的故障；

（10）根据步骤（7）的分析，检测测试数据输出TDO为{ODD，EVEN，EVEN，ODD，ODD，EVEN，EVEN，ODD}；

（11）同步骤（7），数据在update-dr状态进行更新，边界扫描单元进行双向的赋值，由图12（b）可知，chiplet₁以及chiplet₂的BSC_group_0中的输入引脚边界扫描单元中存储的ODD向量，被来自chiplet₀以及chiplet₁的BSC_group_1中的输出引脚边界扫描单元中存储的EVEN向量覆盖；同理，chiplet₀以及chiplet₁的BSC_group_1中的输入引脚边界扫描单元中存储的EVEN向量，被来自chiplet₁以及chiplet₂的BSC_group_0中的输出引脚边界扫描单元中存储的ODD向量覆盖；

（12）同步骤（5），进行常规的状态转移，即TDI恒为0；

（13）最后，从TDI输入0测试向量将向量移出以观测；由于互连测试时，只关注互连线是否有故障，即输出端的值是否传输到输入端，本步骤仅需观测边界扫描链中的输入边界扫描单元，即仅观测chiplet₀的BSC_group_1中的输入引脚边界扫描单元、chiplet₁和chiplet₂的BSC_group_0；本步骤移入1380位0向量，将边界扫描链存储的值移出；

（14）根据步骤（11）（13）的分析，检测测试数据输出TDO为{EVEN，ODD，ODD，EVEN，EVEN，ODD，ODD}；

（15）编写比较逻辑，以直观展示测试结果。compare为一个TCK周期内的比较结果，compare为1为匹配失败，为0则表示匹配成功；32位信号compare_count记录compare为1的周期数，即所有比较失败的次数；

按上述步骤编写tb文件进行仿真验证，其中关键信号波形图如图13所示；其中三个sample_preload信号指示当前芯粒是否处于SAMPLE/PRELOAD指令下，三对to_group0_bscan_select_jtag_output、to_group1_bscan_select_jtag_output（图中为to_group0/1_SJO）为三芯粒各BSC_group的select_jtag_output信号。

从图13中可以观测到TDI输入12’b101010101000进行指令配置后，chiplet₁以及chiplet₂处于SAMPLE/PRELOAD指令下；TDI在可配置周期输入9’b111101101后，处于EXTEST指令下的chiplet₀各group的select_jtag_output信号恒为1，chiplet₁的BSC_group_0和BSC_group_1以及chiplet

₂的BSC_group_0的select_jtag_ouput由0变为1，其输出引脚可向外传输数据；而没有被接入扫描链的chiplet₂的BSC_group_1的select_jtag_output仍为0；测试电路可以在单次配置下完成三芯粒的双向互连测试。本发明提出的结构使用带有“头部锁”的配置寄存器链，避免重复配置，缩短配置时间。同时扫描链长度由标准结构的3168降低为最长1584，降幅达50%；标准结构中，双向传输的测试需分开进行，而本优化结构可以同时进行，测试次数降低，测试效率提高1倍；多芯粒场景下需两两进行测试，本测试结构可以多芯粒为一组进行测试，减少多余的配置步骤，进一步提升测试效率。总测试向量长度由25360降低为5940，降幅达76.58%。

本发明提出的灵活配置片内扫描链的互连测试结构，在IEEE 1149标准测试结构的基础上，对扫描链进行分段，并设计扫描链重定向控制模块对各段进行控制，并在扫描链重定向模块中的配置寄存器链的头部，加入一位“锁”寄存器，在锁打开时方可进行配置，以避免重复配置；同时，扫描链重定向模块对各group的select_jtag_output重新赋值，使该结构可以同时进行双向传输的测试；为了提高多芯粒场景的测试效率，规定配置寄存器的冗余态，即原全1的旁路模式，为全接入状态，且区别于标准测试，该状态下所有select_jtag_output均为1，以单次进行N≥3的测试。

本发明实施例在多芯粒场景下详细介绍并分析了该方案的原理和可行性，并在实施方案中在三芯粒互连场景下进行验证，该结构可兼容单芯粒测试。本发明优势在于测试互连时可以提升测试效率，缩短测试向量。在测试互连时，以单个芯粒的单个互连为对象，假设其有N个互连芯粒，优化后测试向量可缩短为原来的；在三芯粒互连场景验证中，以整个芯片为对象，优化后测试向量缩短为原来的/>，同时进行双向传输的测试，使测试次数变少，测试效率提高1倍。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (5)

1.一种灵活配置片内扫描链的互连测试结构，其特征在于，包括：

分段边界扫描链模块BSC_group_i，用于将芯粒片内所有的扫描链按照互连对象进行划分；

TAP控制器模块，用于根据JTAG输入信号，控制内部测试电路的动作；同时接入扫描链重定向控制模块，以生成扫描链重定向需要的控制使能信号；

扫描链重定向控制模块，用于实现扫描链的灵活配置和旁路多余的扫描链；同时接入分段边界扫描链模块BSC_group_i，分段边界扫描链模块BSC_group_i与芯粒内核接入；包括：配置寄存器链、双向互连测试控制模块和测试输出TDO控制逻辑；配置寄存器链分别与双向互连测试控制模块和测试输出TDO控制逻辑相接入；

所述TAP控制器模块的逻辑与标准电路逻辑相同，但不包括标准电路逻辑中的TDO的输出控制逻辑，同时所述TAP控制器模块还包括增加的STATE[3:0]端口、sample_preload端口、select_jtag_output端口、tdr_mux端口和BYPASS_decoded端口；

将片内所有的扫描链按照互连对象进行划分，具体包括：

假设芯粒内有个引脚，其中/>为该芯粒与chiplet_i的互连的输入引脚，/>为该芯粒与chiplet_i的互连的输出引脚，/>；n为该芯粒的互连对象数，当引脚无片内互连对象，即其为顶层端口，也视其有一互连对象，即顶层为其互连对象；

将上述引脚的边界扫描单元按照互连对象划分为BSC_group_i，规定各BSC_group_i扫描链输入为to_groupi_scan_in，输出为from_groupi_scan_out；

对相邻的BSC_group_i控制其连接，每个BSC_group_i（i≠1）的输入均为BSC_group_（i-1）的输入或输出两种情况；

即to_groupi_scan_in=group（i-1）_sel？to_group（i-1）_scan_in：from_group（i-1）_scan_out；

同理，最终的测试输出来源于BSC_group_n的输入或输出两种情况；

即Scan_out = scan_out_sel ? to_groupn_scan_in : from_groupn_scan_out；

所述扫描链重定向控制模块共需要n个配置寄存器config_sel_i，以生成控制信号Config_sel_i，i ={1,2,...,n}，以实现片内扫描链的重新配置；其中Config_sel_i对应groupi_sel，i= {1,2,...,n-1}，Config_sel_n对应 scan_out_sel；为区分标准测试下的扫描链全接入和互连测试下的扫描链全接入，特别规定当config_sel_i全为1时，内部所有BSC_group_i均被接入扫描链，即Config_sel_i全为0；其余config_sel_i赋值条件下Config_sel_i=config_sel_i；即增加逻辑，使用通过TDI配置的config_sel_i信号生成实际配置片内扫描链的Config_sel_i信号。

2.如权利要求1所述的一种灵活配置片内扫描链的互连测试结构，其特征在于，各个BSC_group_i内部的不同方向引脚的顺序取决于互连的两个芯粒在扫描链上的顺序；

即：chiplet₀的TDO输出连接到chiplet₁的TDI，即在扫描链上chiplet₀在chiplet₁之前，此时chiplet₁与chiplet₀互连的输出引脚靠近TDI，互连输入引脚远离TDI；对应的chiplet₀与chiplet₁互连的输入引脚靠近TDO，互连的输出引脚远离TDO。

3.如权利要求1所述的一种灵活配置片内扫描链的互连测试结构，其特征在于，所述配置寄存器链包括如下：

在配置寄存器链头添加一位“头部锁”寄存器，总链长为n+1，仅在该配置寄存器存储值为1时，“头部锁”被打开，配置寄存器链能够进行移位赋值；可配置周期结束，该配置寄存器值被自动置0，配置寄存器链被锁住；在该“头部锁”寄存器的输入端加入或门，以保证该“头部锁”一旦被开启，即赋1，在可配置周期不因无关数据即期望外的0输入而关闭；此外在BYPASS指令模式下，配置寄存器链输入输出短路，表现为一条互连线。

4.如权利要求1所述的一种灵活配置片内扫描链的互连测试结构，其特征在于，所述双向互连测试控制模块包括如下：

所述双向互连测试控制模块接收来自TAP控制器模块的select_jtag_output信号，并根据n个配置寄存器值判断并生成各个BSC_group_i模块的select_jtag_output信号；当Config_sel_i为0时，表明BSC_group_i被接入扫描链；当该BSC_group_i被接入扫描链，且所在芯粒处于SAMPLE/PRELOAD指令模式下，同时处于互连测试，即非标准规定测试，配置寄存器config_sel_i非全0时，该BSC_group_i的select_jtag_output为1；配置寄存器config_sel_i全1时，芯粒工作在互连测试模式下，且所有BSC_group_i均被接入，此时各BSC_group_i的select_jtag_output信号应全部置1；

在进行多芯粒同时测试时，保证扫描链头部芯粒工作在EXTEST指令模式，其余后续芯粒均工作在SMAPLE/PRELOAD指令模式，以便对select_jtag_output进行控制赋值。

5.如权利要求1所述的一种灵活配置片内扫描链的互连测试结构，其特征在于，所述测试输出TDO控制逻辑包括如下：

由scan_out_sel信号控制TDO输出逻辑，即生成Scan_out信号进入TDO控制逻辑；当该芯粒工作在BYPASS指令下时，在配置过程中，TDO输出逻辑与配置寄存器链的输入即TDI直接相连；同时仅config_lock为1时，配置信号能够被传输。