CN116859226B - 一种面向2.5d双芯粒互连封装系统的测试电路 - Google Patents

一种面向2.5d双芯粒互连封装系统的测试电路 Download PDF

Info

Publication number
CN116859226B
CN116859226B CN202311126155.5A CN202311126155A CN116859226B CN 116859226 B CN116859226 B CN 116859226B CN 202311126155 A CN202311126155 A CN 202311126155A CN 116859226 B CN116859226 B CN 116859226B
Authority
CN
China
Prior art keywords
test
mode
group
configuration
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202311126155.5A
Other languages
English (en)
Other versions
CN116859226A (zh
Inventor
殷誉嘉
魏敬和
章震
何健
高营
田兴成
田青
王明杰
刘国柱
兰立奇
张正
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 58 Research Institute
Original Assignee
CETC 58 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 58 Research Institute filed Critical CETC 58 Research Institute
Priority to CN202311126155.5A priority Critical patent/CN116859226B/zh
Publication of CN116859226A publication Critical patent/CN116859226A/zh
Application granted granted Critical
Publication of CN116859226B publication Critical patent/CN116859226B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns
    • G01R31/31855—Interconnection testing, e.g. crosstalk, shortcircuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318583—Design for test

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

本发明公开一种面向2.5D双芯粒互连封装系统的测试电路，属于超大规模数字集成电路测试领域。本发明包括片间互连测试配置结构与面向片间互联的测试向量重定向结构，实现基于互连封装的芯粒系统中单个芯粒功能端口与中介层中未引出的互连端口的测试，实现了兼容原有单芯粒封装情况、及双芯粒互联封装后（a+b+c+d）个功能IO端口、及2n对片间互连传输端口的测试，通过增加8bit配置向量实现对双芯粒系统的快速配置。重定向后仅需10n个数据移位周期即可完成2n对互联端口的测试，即对互联端口进行测试时，将所输入的奇、偶向量重定向到互连数据传输的RX/TX端口组，不再经过系统的功能IO端口组。

Description

一种面向2.5D双芯粒互连封装系统的测试电路
技术领域
本发明涉及超大规模数字集成电路测试技术领域，特别涉及一种面向2.5D双芯粒互连封装系统的测试电路。
背景技术
随着集成电路晶体管密度的提升，工艺技术发展的成本呈指数级增长，SoC性能提高面临挑战，摩尔定律接近极限。基于芯粒技术的三维高密度异构集成是拓展摩尔定律的新一代技术载体。2.5D封装将多个芯粒（Chiplet）封装在一个硅中介层（Si-Interposer）上，利用硅中介层上的微细线路实现芯片之间的高速、高密度、低延迟的互连。
互连测试是芯粒系统测试过程中的一个重要环节，其目的是验证芯粒各个功能模块之间的通信是否正常。IEEE 1149系列标准中对芯片边界扫描测试技术给出相关规范，采用TAP（Test Access Port，测试访问端口）控制器对边界扫描电路进行配置和数据移位，可应用于测试多芯粒模块中的互连，但测试周期长；IEEE 1838对3D封装的芯片测试给出相关规范，采用多层TAP及灵活并行端口等方式对多个芯粒进行独立测试，但对绑定后芯粒系统中位于中介层的互连引脚依然存在测试调度差、测试配置复杂、测试向量冗长的问题。因此，提出一种易于调度的测试结构并缩短测试向量长度对2.5D双芯粒互连封装系统的测试具有重要意义。
发明内容
本发明的目的在于提供一种面向2.5D双芯粒互连封装系统的测试电路，以解决背景技术中的问题。
为解决上述技术问题，本发明提供了一种面向2.5D双芯粒互连封装系统的测试电路，该测试电路包括片间互连测试配置结构与面向片间互联的测试向量重定向结构，实现基于互连封装的芯粒系统中单个芯粒功能端口与中介层中未引出的互连端口的测试；其中，
通过JTAG接口向测试电路输入定义的配置向量及数据向量，配置向量向扫描测试单元组输入配置扫描链重定向的控制信号，从而完成测试配置信号与测试数据的移位和输出。
在一种实施方式中，所述片间互连测试配置结构包括由TAP控制器连接的边界扫描测试模式寄存器、测试模式配置解码器、由测试模式解码信号控制的测试配置输出选择器以及由测试模式配置选择信号控制的测试系统输出选择器。
在一种实施方式中，定义测试模式配置解码器的解码方式为：
（1）在扫描模式0下，Test_mode[3:0]信号解码为test_mode_en=1’b1，当前芯粒的测试模式有效；
（2）在扫描模式1下，若测试序列为芯粒功能端口测试序列，则传输方向与芯粒序号一致时，Test_mode[3:0]信号解码为test_mode_en=1’b1，当前芯粒的测试模式有效；其他情况下Test_mode[3:0]信号解码为test_mode_en=1’b0，当前芯粒测试模式无效；
（3）在扫描模式1下，若测试序列为双芯粒系统互连端口测试序列，Test_mode[3:0]信号始终解码为test_mode_en=1’b1，即当前芯粒测试模式始终有效。
在一种实施方式中，定义测试模式解码信号控制的测试配置输出选择器为：输入端0接入TDI，输入端1接入测试数据寄存器输出，选择信号为测试模式解码test_mode_en；测试模式解码为test_mode_en=1’b0时，配置选择器输出TDI，即TDI不经过测试电路直接输出，实现单芯粒功能端口的测试、旁路；测试模式解码为test_mode_en=1’b1时，配置选择器输出测试数据寄存器的值，完成接入端口的测试。
在一种实施方式中，定义由测试模式配置选择信号控制的测试系统输出选择器为：输入端0为测试配置选择器输出，输入端1为配置扫描测试模式寄存器的MSB，选择信号为配置扫描测试模式寄存器使能crSel；当配置扫描测试模式寄存器使能crSel=1’b0时，测试系统输出选择器输出测试配置选择器的输出信号；配置扫描测试模式寄存器使能crSel=1’b0时，测试系统输出选择器由LSB至MSB串行输出扫描测试模式配置信号Test_mode[3:0]的值，当Test_mode[3:0]默认值为4’b0011时，观测TDO串行输出1’b1，1’b1，1’b0，1’b0即完成配置。
在一种实施方式中，所述面向片间互联的测试向量重定向结构包括：
（1）由TAP控制器生成的选择信号Bs_mode、Bs_regroup、Bs_direction及N_chiplet；
（2）重定向的边界测试扫描单元组，包括单芯粒独立的功能端口组Group_Func_IO及片间互连端口组Group_W_RX、Group_W_TX、Group_E_RX和Group_E_TX；
（3）由选择信号Bs_mode控制的选择器边界扫描链输入选择器组，其中，每一个边界扫描单元组输入选择器的输入端0接入上一扫描单元组的扫描输出，输入端1接入测试系统扫描输入；当边界扫描模式配置信号Bs_mode为1’b0时，配置边界扫描单元保留裸芯中所有端口接入边界扫描链的方式，即按照：
Group_Func_IOàGroup_W_RXàGroup_W_TXàGroup_E_RXàGroup_E_TX的顺序，每一组的扫描输入SI为前一组的扫描输出SO，对chiplet_0共有（a+b+4n）个端口、对chiplet_1共有（c+d+4n）个端口接入扫描链；Bs_mode为1’b1时，配置边界扫描单元组的输入为测试系统扫描输入，所有扫描单元组的输入都为TDI，对chiplet_0共有（a+b）个或n个端口接入扫描链，对chiplet_1共有（c+d）个或n个端口接入扫描链；
（4）由选择信号Bs_mode、Bs_regroup、Bs_direction及N_chiplet控制的选择器边界扫描链输出选择器组，其中，由Bs_mode控制的边界扫描单元组输出选择器Mux0，其输入端0为单元组E_TX输出，输入端1接入片间互连重定向结构的SO输出；由Bs_regroup控制的边界扫描单元组输出选择器Mux1，其输入端0接入功能IO组的扫描输出，输入端1接入片间互连组的扫描输出；由Bs_direction控制的边界扫描单元组输出选择器Mux2，其输入端0接入Group_E_TX或Group_W_RX的边界扫描输出，输入端1接入Group_E_RX或Group_W_TX的边界扫描输出；由N_chiplet控制的边界扫描单元组输出选择器Mux3及Mux4，Mux3的输入端0接入Group_E_TX的扫描输出，输入端1接入Group_W_RX的扫描输出，Mux4的输入端0接入Group_E_RX的扫描输出，输入端1接入Group_W_TX的扫描输出。
在一种实施方式中，面向片间互联的测试向量重定向结构可配置的重定向方式包括：
（1）Test_mode[3:0]=4’b0xxx，测试数据流为：TDI à Group_Func_IO à Group_W_RX à Group_W_TX à Group_E_RX à Group_E_TX à TDO；
（2）Test_mode[3:0]=4’b1000/4’b1011，测试数据流为：TDI à Group_Func_IO àTDO；
（3）Test_mode[3:0]=4’b1001/4’b1010，测试数据流为：TDI à TDO，与IEEE1149.1规定的旁路方式不同的是，该配置下不需要再对指令寄存器进行配置，电路数据流无需通过旁路寄存器；
（4）Test_mode[3:0]=4’b1100，测试数据流为：TDI à Group_E_TX à TDO；
（5）Test_mode[3:0]=4’b1101，测试数据流为：TDI à Group_W_RX à TDO；
（6）Test_mode[3:0]=4’b1110，测试数据流为：TDI à Group_E_RX à TDO；
（7）Test_mode[3:0]=4’b1111测试数据流为：TDI à Group_W_TX à TDO。
在一种实施方式中，在进行功能端口测试时，将待测芯粒中Test_mode[3:0]配置为4’b1000或4’b1011，向指令寄存器输入相应指令，完成相应IO的测试；互连端口测试时，根据需求进行如下配置：
片间互联测试的数据路径按照传输方向分为Direction_0与Direction_1，步骤如下：
S1：Direction_0方向测试模式配置寄存器配置，即向测试电路中串行输入1’b1，1’b0，1’b1，1’b1，1’b0，1’b0，1’b1，1’b1，此时chiplet_0中Test_mode[3:0]=4’b1100，chiplet_1中Test_mode[3:0]=4’b1101，Direction_0接入测试电路，TDO串行输出1’b1，1’b1，1’b0，1’b0，1’b1，1’b1，1’b0，1’b0；
S2：Direction_0方向指令寄存器配置，即向测试电路中串行输入1’b1，1’b0，1’b1，1’b0，1’b1，1’b0，1’b0，1’b0，此时chiplet_0中Instruction[3:0]=4’0001，chiplet_1中Instruction[3:0]=4’0101，TDO串行输出1’b1，1’b0，1’b0，1’b0，1’b1，1’b0，1’b0，1’b0；
S3：Direction_0方向数据移位，即向测试电路Chiplet_0中Group_E_TX、Chiplet_1中Group_W_RX串行输入奇/偶向量，比较TDO与预期的结果是否一致；
S4：Direction_1方向测试模式配置寄存器配置，即向测试电路中串行输入1’b1，1’b1，1’b1，1’b1，1’b0，1’b1，1’b1，1’b1，此时chiplet_0中Test_mode[3:0]=4’b1110，chiplet_1中Test_mode[3:0]=4’b1111，Direction_1接入测试电路，TDO串行输出1’b1，1’b1，1’b0，1’b0，1’b1，1’b1，1’b0，1’b0；
S5：Direction_1方向指令寄存器配置，即向测试电路中串行输入1’b1，1’b0，1’b0，1’b0，1’b1，1’b0，1’b1，1’b0，此时chiplet_0中Instruction[3:0]=4’0101，chiplet_1中Instruction[3:0]=4’0001，TDO串行输出1’b1，1’b0，1’b0，1’b0，1’b1，1’b0，1’b0，1’b0；
S6：Direction_1方向数据移位，即向测试电路Chiplet_0中Group_E_RX、Chiplet_1中Group_W_EX串行输入奇/偶向量，由于观测组为Group_E_RX，在最后一次移位前配置Chiplet_1中Test_mode[3:0]=4’1010，即共需数据移位周期Cycle=2n+2n+n=5n，比较TDO与预期的结果是否一致。
本发明提供的一种面向2.5D双芯粒互连封装系统的测试电路，在不增加测试端口和测试向量冗余的前提下实现了兼容原有单芯粒封装情况、及双芯粒互联封装后（a+b+c+d）个功能IO端口、及2n对片间互连传输端口的测试，通过增加8bit配置向量实现对双芯粒系统的快速配置。重定向后仅需10n个数据移位周期即可完成2n对互联端口的测试，相比原有测试向量长度2[a+b+2(c+d)+8n]bit，节省测试向量长度为2[a+b+2(c+d)+3n]bit，即对互联端口进行测试时，将所输入的奇、偶向量重定向到互连数据传输的RX/TX端口组，不再经过系统的功能IO端口组。
附图说明
图1是本发明提供的双芯粒互连封装系统的结构示意图。
图2是本发明的边界扫描测试系统结构图。
图3是本发明的互连测试配置结构图。
图4是本发明的测试重定向结构图。
图5是本发明的互连测试数据路径图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种面向2.5D双芯粒互连封装系统的测试电路作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
假设双芯粒系统为x方向互连封装，裸芯Die_0中有a个功能输入端口及b个功能输出端口，沿x正、负（即E/W）方向各预留n对RX、n对TX互连传输端口，共（a+b+4n）个待测端口；裸芯Die_1中有c个功能输入端口及d个功能输出端口，沿x正负（即E/W）方向各预留n对RX、n对TX互连传输端口，共（c+d+4n）个待测端口。
如图1所示，在芯粒互连封装系统中，Chiplet_0有a个功能输入端口及b个功能输出端口引出，Chiplet_1有c个功能输入端口及d个功能输出端口引出，Chiplet_0与Chiplet_1互连接口发送端与接收端各有n个传输引脚，共2n对位于中介层的互连传输接口，2n对不引出的预留互连传输接口；此外，定义沿x方向正向传输为Direction_0，沿x方向负向传输为Direction_1。
本发明提供的一种面向2.5D双芯粒互连封装系统的测试电路，如图2所示，包括兼容片内IO的片间互连测试配置结构与面向片间互联的测试向量重定向结构。其中，通过JTAG接口向测试电路输入定义的配置向量及数据向量，配置向量通过控制电路后向扫描测试单元组输入配置扫描链重定向的控制信号，从而完成测试配置信号与测试数据的移位和输出。
如图3所示，该片间互连测试配置结构包括：由TAP控制器连接的边界扫描测试模式寄存器、测试模式配置解码器、由测试模式解码信号控制的测试配置输出选择器以及由测试模式配置选择信号控制的测试系统输出选择器。
其中，定义通过边界扫描测试模式寄存器配置面向片间互连功能的4bit控制信号为Test_mode[3:0]，默认值为3’b0011；定义MSB（最高有效位）到LSB（最低有效位）为1’b0时分别表示边界扫描模式0（即兼容原有单芯粒封装的边界扫描方式）、扫描端口序列0（即双芯粒互联封装后测试单芯粒功能端口序列）、传输方向0、芯粒序号0；为1’b1时分别表示边界扫描模式1（即双芯粒互连封装的边界扫描方式）、扫描端口序列1（即边界扫描测试双芯粒互连端口序列）、传输方向1、芯粒序号1。
其中，定义测试模式配置解码器的解码方式为：
（1）在扫描模式0下，Test_mode[3:0]信号解码为test_mode_en=1’b1，当前芯粒的测试模式有效；
（2）在扫描模式1下，若测试序列为芯粒功能端口测试序列，则传输方向与芯粒序号一致时，Test_mode[3:0]信号解码为test_mode_en=1’b1，当前芯粒的测试模式有效；其他情况下Test_mode[3:0]信号解码为test_mode_en=1’b0，当前芯粒测试模式无效（即旁路当前芯粒测试结构）；
（3）在扫描模式1下，若测试序列为双芯粒系统互连端口测试序列，Test_mode[3:0]信号始终解码为test_mode_en=1’b1，即当前芯粒测试模式始终有效。
其中，定义测试模式解码信号控制的测试配置输出选择器为：输入端0接入TDI，输入端1接入测试数据寄存器输出，选择信号为测试模式解码test_mode_en。测试模式解码为test_mode_en=1’b0时，配置选择器输出TDI，即TDI不经过测试电路直接输出，实现单芯粒功能端口的测试、旁路；测试模式解码为test_mode_en=1’b1时，配置选择器输出测试数据寄存器的值，完成接入端口的测试。
其中，定义测试模式配置选择信号控制的测试系统输出选择器为：输入端0为测试配置选择器输出，输入端1为配置扫描测试模式寄存器的MSB，选择信号为配置扫描测试模式寄存器使能crSel。当配置扫描测试模式寄存器使能crSel=1’b0时，测试系统输出选择器输出测试配置选择器的输出信号；配置扫描测试模式寄存器使能crSel=1’b0时，测试系统输出选择器由LSB至MSB串行输出扫描测试模式配置信号Test_mode[3:0]的值，当Test_mode[3:0]默认值为4’b0011时，观测TDO串行输出1’b1，1’b1，1’b0，1’b0即完成配置。
如图4所示，该面向片间互联的测试向量重定向结构包括：
（1）由TAP控制器生成的选择信号Bs_mode、Bs_regroup、Bs_direction及N_chiplet；TAP控制器也可以替换成面向双芯粒系统设计的专用的测试控制器；
（2）重定向的边界测试扫描单元组，包括单芯粒独立的功能端口组Group_Func_IO及片间互连端口组Group_W_RX、Group_W_TX、Group_E_RX和Group_E_TX；
（3）由选择信号Bs_mode控制的选择器边界扫描链输入选择器组，其中，每一个边界扫描单元组输入选择器的输入端0接入上一扫描单元组的扫描输出，输入端1接入测试系统扫描输入。当边界扫描模式配置信号Bs_mode为1’b0时，配置边界扫描单元保留裸芯中所有端口接入边界扫描链的方式，即按照：
Group_Func_IOàGroup_W_RXàGroup_W_TXàGroup_E_RXàGroup_E_TX的顺序，每一组的扫描输入SI为前一组的扫描输出SO，对chiplet_0共有（a+b+4n）个端口、对chiplet_1共有（c+d+4n）个端口接入扫描链；Bs_mode为1’b1时，配置边界扫描单元组的输入为测试系统扫描输入，即所有扫描单元组的输入都为TDI，对chiplet_0共有（a+b）个或n个端口接入扫描链，对chiplet_1共有（c+d）个或n个端口接入扫描链。
（4）由选择信号Bs_mode、Bs_regroup、Bs_direction及N_chiplet控制的选择器边界扫描链输出选择器组，其中，由Bs_mode控制的边界扫描单元组输出选择器Mux0，其输入端0为单元组E_TX输出，输入端1接入片间互连重定向结构的SO输出；由Bs_regroup控制的边界扫描单元组输出选择器Mux1，其输入端0接入功能IO组的扫描输出，输入端1接入片间互连组的扫描输出；由Bs_direction控制的边界扫描单元组输出选择器Mux2，其输入端0接入Group_E_TX或Group_W_RX的边界扫描输出，输入端1接入Group_E_RX或Group_W_TX的边界扫描输出；由N_chiplet控制的边界扫描单元组输出选择器Mux3及Mux4，Mux3的输入端0接入Group_E_TX的扫描输出，输入端1接入Group_W_RX的扫描输出，Mux4的输入端0接入Group_E_RX的扫描输出，输入端1接入Group_W_TX的扫描输出。
上述如图4所示面向片间互联的测试向量重定向结构可配置的重定向方式包括：
（1）Test_mode[3:0]=4’b0xxx，测试数据流为：TDI à Group_Func_IO à Group_W_RX à Group_W_TX à Group_E_RX à Group_E_TX à TDO；
（2）Test_mode[3:0]=4’b1000/4’b1011，测试数据流为：TDI à Group_Func_IO àTDO；
（3）Test_mode[3:0]=4’b1001/4’b1010，测试数据流为：TDI à TDO，与IEEE1149.1规定的旁路方式不同的是，该配置下不需要再对指令寄存器进行配置，电路数据流无需通过旁路寄存器；
（4）Test_mode[3:0]=4’b1100，测试数据流为：TDI à Group_E_TX à TDO；
（5）Test_mode[3:0]=4’b1101，测试数据流为：TDI à Group_W_RX à TDO；
（6）Test_mode[3:0]=4’b1110，测试数据流为：TDI à Group_E_RX à TDO；
（7）Test_mode[3:0]=4’b1111测试数据流为：TDI à Group_W_TX à TDO。
在进行功能端口测试时，将待测芯粒中Test_mode[3:0]配置为4’b1000或4’b1011，向指令寄存器输入相应指令，即可完成相应IO的测试；互连端口测试时，则根据需求进行如下配置：
如图5所示，片间互联测试的数据路径按照传输方向分为Direction_0（即数据路径①所示）与Direction_1（即数据路径②所示），步骤如下：
S1：Direction_0方向测试模式配置寄存器配置，即向测试电路中串行输入1’b1，1’b0，1’b1，1’b1，1’b0，1’b0，1’b1，1’b1，此时chiplet_0中Test_mode[3:0]=4’b1100，chiplet_1中Test_mode[3:0]=4’b1101，数据路径①接入测试电路，TDO串行输出1’b1，1’b1，1’b0，1’b0，1’b1，1’b1，1’b0，1’b0；
S2：Direction_0方向指令寄存器配置，即向测试电路中串行输入1’b1，1’b0，1’b1，1’b0，1’b1，1’b0，1’b0，1’b0，此时chiplet_0中Instruction[3:0]=4’0001，chiplet_1中Instruction[3:0]=4’0101，TDO串行输出1’b1，1’b0，1’b0，1’b0，1’b1，1’b0，1’b0，1’b0；
S3：Direction_0方向数据移位，即向测试电路Chiplet_0中Group_E_TX、Chiplet_1中Group_W_RX串行输入奇/偶向量，比较TDO与预期的结果是否一致；
S4：Direction_1方向测试模式配置寄存器配置，即向测试电路中串行输入1’b1，1’b1，1’b1，1’b1，1’b0，1’b1，1’b1，1’b1，此时chiplet_0中Test_mode[3:0]=4’b1110，chiplet_1中Test_mode[3:0]=4’b1111，数据路径②接入测试电路，TDO串行输出1’b1，1’b1，1’b0，1’b0，1’b1，1’b1，1’b0，1’b0；
S5：Direction_1方向指令寄存器配置，即向测试电路中串行输入1’b1，1’b0，1’b0，1’b0，1’b1，1’b0，1’b1，1’b0，此时chiplet_0中Instruction[3:0]=4’0101，chiplet_1中Instruction[3:0]=4’0001，TDO串行输出1’b1，1’b0，1’b0，1’b0，1’b1，1’b0，1’b0，1’b0；
S6：Direction_1方向数据移位，即向测试电路Chiplet_0中Group_E_RX、Chiplet_1中Group_W_EX串行输入奇/偶向量，由于观测组为Group_E_RX，在最后一次移位前配置Chiplet_1中Test_mode[3:0]=4’1010，如路径③所示，即共需数据移位周期Cycle=2n+2n+n=5n，比较TDO与预期的结果是否一致。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (6)

1.一种面向2.5D双芯粒互连封装系统的测试电路，其特征在于，该测试电路包括片间互连测试配置结构与面向片间互联的测试向量重定向结构，实现基于互连封装的芯粒系统中单个芯粒功能端口与中介层中未引出的互连端口的测试；其中，
通过JTAG接口向测试电路输入定义的配置向量及数据向量，配置向量向扫描测试单元组输入配置扫描链重定向的控制信号，从而完成测试配置信号与测试数据的移位和输出；
所述片间互连测试配置结构包括由TAP控制器连接的边界扫描测试模式寄存器、测试模式配置解码器、由测试模式解码信号控制的测试配置输出选择器以及由测试模式配置选择信号控制的测试系统输出选择器；
所述面向片间互联的测试向量重定向结构包括：
（1）由TAP控制器生成的选择信号Bs_mode、Bs_regroup、Bs_direction及N_chiplet；
（2）重定向的边界测试扫描单元组，包括单芯粒独立的功能端口组Group_Func_IO及片间互连端口组Group_W_RX、Group_W_TX、Group_E_RX和Group_E_TX；
（3）由选择信号Bs_mode控制的选择器边界扫描链输入选择器组，其中，每一个边界扫描单元组输入选择器的输入端0接入上一扫描单元组的扫描输出，输入端1接入测试系统扫描输入；当边界扫描模式配置信号Bs_mode为1’b0时，配置边界扫描单元保留裸芯中所有端口接入边界扫描链的方式，即按照：
Group_Func_IOàGroup_W_RXàGroup_W_TXàGroup_E_RXàGroup_E_TX的顺序，每一组的扫描输入SI为前一组的扫描输出SO，对chiplet_0共有（a+b+4n）个端口、对chiplet_1共有（c+d+4n）个端口接入扫描链；Bs_mode为1’b1时，配置边界扫描单元组的输入为测试系统扫描输入，所有扫描单元组的输入都为TDI，对chiplet_0共有（a+b）个或n个端口接入扫描链，对chiplet_1共有（c+d）个或n个端口接入扫描链；
（4）由选择信号Bs_mode、Bs_regroup、Bs_direction及N_chiplet控制的选择器边界扫描链输出选择器组，其中，由Bs_mode控制的边界扫描单元组输出选择器Mux0，其输入端0为单元组E_TX输出，输入端1接入片间互连重定向结构的SO输出；由Bs_regroup控制的边界扫描单元组输出选择器Mux1，其输入端0接入功能IO组的扫描输出，输入端1接入片间互连组的扫描输出；由Bs_direction控制的边界扫描单元组输出选择器Mux2，其输入端0接入Group_E_TX或Group_W_RX的边界扫描输出，输入端1接入Group_E_RX或Group_W_TX的边界扫描输出；由N_chiplet控制的边界扫描单元组输出选择器Mux3及Mux4，Mux3的输入端0接入Group_E_TX的扫描输出，输入端1接入Group_W_RX的扫描输出，Mux4的输入端0接入Group_E_RX的扫描输出，输入端1接入Group_W_TX的扫描输出。
2.如权利要求1所述的面向2.5D双芯粒互连封装系统的测试电路，其特征在于，定义测试模式配置解码器的解码方式为：
（1）在扫描模式0下，扫描测试模式配置信号Test_mode[3:0]信号解码为test_mode_en=1’b1，当前芯粒的测试模式有效；
（2）在扫描模式1下，若测试序列为芯粒功能端口测试序列，则传输方向与芯粒序号一致时，Test_mode[3:0]信号解码为test_mode_en=1’b1，当前芯粒的测试模式有效；其他情况下Test_mode[3:0]信号解码为test_mode_en=1’b0，当前芯粒测试模式无效；
（3）在扫描模式1下，若测试序列为双芯粒系统互连端口测试序列，Test_mode[3:0]信号始终解码为test_mode_en=1’b1，即当前芯粒测试模式始终有效。
3.如权利要求2所述的面向2.5D双芯粒互连封装系统的测试电路，其特征在于，定义测试模式解码信号控制的测试配置输出选择器为：输入端0接入TDI，输入端1接入测试数据寄存器输出，选择信号为测试模式解码test_mode_en；测试模式解码为test_mode_en=1’b0时，配置选择器输出TDI，即TDI不经过测试电路直接输出，实现单芯粒功能端口的测试、旁路；测试模式解码为test_mode_en=1’b1时，配置选择器输出测试数据寄存器的值，完成接入端口的测试。
4.如权利要求3所述的面向2.5D双芯粒互连封装系统的测试电路，其特征在于，定义由测试模式配置选择信号控制的测试系统输出选择器为：输入端0为测试配置选择器输出，输入端1为配置扫描测试模式寄存器的MSB，选择信号为配置扫描测试模式寄存器使能crSel；当配置扫描测试模式寄存器使能crSel=1’b0时，测试系统输出选择器输出测试配置选择器的输出信号；配置扫描测试模式寄存器使能crSel=1’b0时，测试系统输出选择器由LSB至MSB串行输出扫描测试模式配置信号Test_mode[3:0]的值，当Test_mode[3:0]默认值为4’b0011时，观测TDO串行输出1’b1，1’b1，1’b0，1’b0即完成配置。
5.如权利要求4所述的面向2.5D双芯粒互连封装系统的测试电路，其特征在于，面向片间互联的测试向量重定向结构可配置的重定向方式包括：
（1）Test_mode[3:0]=4’b0xxx，测试数据流为：TDI à Group_Func_IO à Group_W_RX àGroup_W_TX à Group_E_RX à Group_E_TX à TDO；
（2）Test_mode[3:0]=4’b1000/4’b1011，测试数据流为：TDI à Group_Func_IO à TDO；
（3）Test_mode[3:0]=4’b1001/4’b1010，测试数据流为：TDI à TDO，与IEEE 1149.1规定的旁路方式不同的是，该配置下不需要再对指令寄存器进行配置，电路数据流无需通过旁路寄存器；
（4）Test_mode[3:0]=4’b1100，测试数据流为：TDI à Group_E_TX à TDO；
（5）Test_mode[3:0]=4’b1101，测试数据流为：TDI à Group_W_RX à TDO；
（6）Test_mode[3:0]=4’b1110，测试数据流为：TDI à Group_E_RX à TDO；
（7）Test_mode[3:0]=4’b1111测试数据流为：TDI à Group_W_TX à TDO。
6.如权利要求5所述的面向2.5D双芯粒互连封装系统的测试电路，其特征在于，在进行功能端口测试时，将待测芯粒中Test_mode[3:0]配置为4’b1000或4’b1011，向指令寄存器输入相应指令，完成相应IO的测试；互连端口测试时，根据需求进行如下配置：
片间互联测试的数据路径按照传输方向分为Direction_0与Direction_1，步骤如下：
S1：Direction_0方向测试模式配置寄存器配置，即向测试电路中串行输入1’b1，1’b0，1’b1，1’b1，1’b0，1’b0，1’b1，1’b1，此时chiplet_0中Test_mode[3:0]=4’b1100，chiplet_1中Test_mode[3:0]=4’b1101，Direction_0接入测试电路，TDO串行输出1’b1，1’b1，1’b0，1’b0，1’b1，1’b1，1’b0，1’b0；
S2：Direction_0方向指令寄存器配置，即向测试电路中串行输入1’b1，1’b0，1’b1，1’b0，1’b1，1’b0，1’b0，1’b0，此时chiplet_0中Instruction[3:0]=4’0001，chiplet_1中Instruction[3:0]=4’0101，TDO串行输出1’b1，1’b0，1’b0，1’b0，1’b1，1’b0，1’b0，1’b0；
S3：Direction_0方向数据移位，即向测试电路Chiplet_0中Group_E_TX、Chiplet_1中Group_W_RX串行输入奇/偶向量，比较TDO与预期的结果是否一致；
S4：Direction_1方向测试模式配置寄存器配置，即向测试电路中串行输入1’b1，1’b1，1’b1，1’b1，1’b0，1’b1，1’b1，1’b1，此时chiplet_0中Test_mode[3:0]=4’b1110，chiplet_1中Test_mode[3:0]=4’b1111，Direction_1接入测试电路，TDO串行输出1’b1，1’b1，1’b0，1’b0，1’b1，1’b1，1’b0，1’b0；
S5：Direction_1方向指令寄存器配置，即向测试电路中串行输入1’b1，1’b0，1’b0，1’b0，1’b1，1’b0，1’b1，1’b0，此时chiplet_0中Instruction[3:0]=4’0101，chiplet_1中Instruction[3:0]=4’0001，TDO串行输出1’b1，1’b0，1’b0，1’b0，1’b1，1’b0，1’b0，1’b0；
S6：Direction_1方向数据移位，即向测试电路Chiplet_0中Group_E_RX、Chiplet_1中Group_W_EX串行输入奇/偶向量，由于观测组为Group_E_RX，在最后一次移位前配置Chiplet_1中Test_mode[3:0]=4’1010，即共需数据移位周期Cycle=2n+2n+n=5n，比较TDO与预期的结果是否一致。
CN202311126155.5A 2023-09-04 2023-09-04 一种面向2.5d双芯粒互连封装系统的测试电路 Active CN116859226B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311126155.5A CN116859226B (zh) 2023-09-04 2023-09-04 一种面向2.5d双芯粒互连封装系统的测试电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311126155.5A CN116859226B (zh) 2023-09-04 2023-09-04 一种面向2.5d双芯粒互连封装系统的测试电路

Publications (2)

Publication Number Publication Date
CN116859226A CN116859226A (zh) 2023-10-10
CN116859226B true CN116859226B (zh) 2023-11-17

Family

ID=88225338

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311126155.5A Active CN116859226B (zh) 2023-09-04 2023-09-04 一种面向2.5d双芯粒互连封装系统的测试电路

Country Status (1)

Country Link
CN (1) CN116859226B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117056279B (zh) * 2023-10-12 2024-01-26 之江实验室 可重构电路、可重构芯粒间互联的装置及其方法
CN117872103B (zh) * 2024-03-11 2024-05-10 南京邮电大学 一种通用测试芯粒

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060055595A (ko) * 2004-11-18 2006-05-24 엘지전자 주식회사 칩 테스트를 위한 테스트 억세스 포트의 간소화 장치
CN105579979A (zh) * 2013-07-25 2016-05-11 格罗方德半导体公司 具有可依据多于一组的规则和/或配置分割、联合并管理的多个缓存的三维处理系统
CN112595966A (zh) * 2021-03-03 2021-04-02 南京邮电大学 一种基于IEEE标准Chiplet电路测试方法
CN213069090U (zh) * 2020-08-11 2021-04-27 湖南进芯电子科技有限公司 芯片扫描链测试模式切换电路
CN114113893A (zh) * 2021-11-24 2022-03-01 中国电子科技集团公司第五十八研究所 一种微系统芯片内部互联线故障快速测试方法
CN115020266A (zh) * 2022-08-04 2022-09-06 南京邮电大学 一种2．5D Chiplet绑定后测试电路
CN115453324A (zh) * 2022-09-22 2022-12-09 电子科技大学(深圳)高等研究院 一种基于ate的sip芯片内部互连测试方法
CN116559637A (zh) * 2023-03-30 2023-08-08 安庆师范大学 一种三维堆叠封装芯片的可配置并行测试电路及方法
CN116594692A (zh) * 2023-07-19 2023-08-15 中国电子科技集团公司第五十八研究所 一种基于标准状态机功能扩展的快速配置寄存器方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8756467B2 (en) * 2011-11-30 2014-06-17 Freescale Semiconductor, Inc. Methods and apparatus for testing multiple-IC devices
US9575120B2 (en) * 2013-03-29 2017-02-21 International Business Machines Corporation Scan chain processing in a partially functional chip

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060055595A (ko) * 2004-11-18 2006-05-24 엘지전자 주식회사 칩 테스트를 위한 테스트 억세스 포트의 간소화 장치
CN105579979A (zh) * 2013-07-25 2016-05-11 格罗方德半导体公司 具有可依据多于一组的规则和/或配置分割、联合并管理的多个缓存的三维处理系统
CN213069090U (zh) * 2020-08-11 2021-04-27 湖南进芯电子科技有限公司 芯片扫描链测试模式切换电路
CN112595966A (zh) * 2021-03-03 2021-04-02 南京邮电大学 一种基于IEEE标准Chiplet电路测试方法
CN114113893A (zh) * 2021-11-24 2022-03-01 中国电子科技集团公司第五十八研究所 一种微系统芯片内部互联线故障快速测试方法
CN115020266A (zh) * 2022-08-04 2022-09-06 南京邮电大学 一种2．5D Chiplet绑定后测试电路
CN115453324A (zh) * 2022-09-22 2022-12-09 电子科技大学(深圳)高等研究院 一种基于ate的sip芯片内部互连测试方法
CN116559637A (zh) * 2023-03-30 2023-08-08 安庆师范大学 一种三维堆叠封装芯片的可配置并行测试电路及方法
CN116594692A (zh) * 2023-07-19 2023-08-15 中国电子科技集团公司第五十八研究所 一种基于标准状态机功能扩展的快速配置寄存器方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
基于JTAG的板级互连测试技术的研究;薛鹏 等;天津理工大学学报;第23卷(第2期);第28-31页 *
边界扫描测试技术的原理及其应用;赵红军 等;现代电子技术(第11期);第20-24页 *
集成电路边界扫描测试系统中测试方式选择模块的电路设计;陈翎 等;装备制造技术(第07期);第23-27页 *

Also Published As

Publication number Publication date
CN116859226A (zh) 2023-10-10

Similar Documents

Publication Publication Date Title
CN116859226B (zh) 一种面向2.5d双芯粒互连封装系统的测试电路
US8149906B2 (en) Data transfer between chips in a multi-chip semiconductor device with an increased data transfer speed
CN115020266B (zh) 一种2．5D Chiplet绑定后测试电路
US10591544B2 (en) Programmable integrated circuits with in-operation reconfiguration capability
US4931722A (en) Flexible imbedded test system for VLSI circuits
US20170115338A1 (en) Test partition external input/output interface control
US6665828B1 (en) Globally distributed scan blocks
JPS5984539A (ja) テスト機能を有する集積回路チツプ
KR20090088927A (ko) 직렬 및 병렬 모드를 갖는 메모리 시스템 및 방법
CN115295065B (zh) 一种基于灵活可配置模块的芯粒测试电路
JP2007524088A (ja) 検査アーキテクチャ及び方法
US7036060B2 (en) Semiconductor integrated circuit and its analyzing method
CN116930730B (zh) 一种灵活配置片内扫描链的互连测试结构
CN116594692B (zh) 一种基于标准状态机功能扩展的快速配置寄存器方法
CN116559637A (zh) 一种三维堆叠封装芯片的可配置并行测试电路及方法
KR100343635B1 (ko) 시스템온칩
CN117517932B (zh) 一种芯粒间tsv测试电路及测试方法
US5233612A (en) Test device for an electronic chip
US6961884B1 (en) JTAG mirroring circuitry and methods
US6834368B2 (en) Semiconductor integrated circuit including a test facilitation circuit for functional blocks intellectual properties and automatic insertion method of the same test facilitation circuit
EP1351066A1 (en) Configurable scan path structure
US10288682B2 (en) Integrated electronic device having a test architecture, and test method thereof
US7657804B2 (en) Plesiochronous transmit pin with synchronous mode for testing on ATE
JPS6123243A (ja) 論理集積回路
CN115443415A (zh) 芯片测试电路及电路测试方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant