KR100343635B1

KR100343635B1 - 시스템온칩

Info

Publication number: KR100343635B1
Application number: KR1019990035983A
Authority: KR
Inventors: 스파데르나디터더블유.; 로버츠마이클; 사바라에드
Original assignee: 마찌다 가쯔히꼬; 샤프 가부시키가이샤
Priority date: 1998-08-28
Filing date: 1999-08-27
Publication date: 2002-07-11
Also published as: DE69939762D1; EP0982666A2; TW455773B; EP0982666B1; KR20000017602A; US6331977B1; EP0982666A3; JP2000200258A

Abstract

칩내부의 64개의 펑션 I/O와 40개의 외부 접속핀 사이에 크로스바 스위치를 포함하는 시스템온칩(SOC)이 제공된다. 크로스바 스위치는 64개의 펑션 I/O중 어느 하나의 신호가 커넥터핀들중 하나에 나타나도록 한다. 크로스바 스위치는 40개의 핀들에서의 신호들이 64개의 특정의 펑션 I/O중 하나에 나타나게 한다. 4방 스위치에 의해 스위칭이 실행되므로, 스위치 레이어의 합계 수는 4로 감소된다. 평행하게 반대로 배향되는 스위치의 네트워크는 스위칭될 물리적 I/O로 배출된 입력신호가 64개의 펑션 I/O중 하나에 스위치되게 한다. 스위치 레이어의 수가 적게 되므로 스위치의 지연을 최소화하는 접속을 가능하게 한다. 상기한 크로스바 스위치 시스템에 대응하는 방법도 제공된다.

Description

시스템온칩{SYSTEM ON CHIP}

본 발명은 집적회로(IC) 인터페이스의 설계에 관한 것으로, 더 구체적으로는, 보다 수가 적은 복수의 외부 인터페이스핀으로부터 복수의 선택가능한 내부 IC 노드로의 액세스를 제공하는 크로스바 스위칭 네트워크를 사용하는 시스템 및 방법에 관한 것이다.

시스템온칩(SOC) 설계는 모순된 요구에 직면한다. 한편으로는, 융통성을 최대한으로 끌어 내기 위해서, 온칩의 주변기기(SRAM, Cache, 직렬 및 병렬 I/O, DMA 등)의 수가 증가하고 있다. 다른 한편으로는, 외부 I/O의 수를 제한하여, 패키지 사이즈를 축소함으로써 비용을 절감하고 있다. 실리콘 디버깅(debugging)을 위해 일부의 내부신호를 가시적으로 하는 것도 바람직하다.

본 명세서에서 사용하는 SOC라는 용어는, 프로세서, 내장메모리, 복수의 주변기기, 및 외부 버스 인터페이스를 포함하는 IC를 가리킨다. 도 1은 ARM7Thumb^TM코어(종래 기술)에 근거하는 샤프사 제조의 시스템온칩이 있는 실시예를 나타낸다.

SOC의 프로세서는 x86 또는 68k 등의 CISC(복합 명령 세트 컴퓨팅) CPU, 또는 ARM^TM등의 RISC(축소 명령 세트 컴퓨팅) CPU이다. 프로세서는 또한 TI DSP(Digital Signal Processor)등의 일반목적 DSP, 샤프의 버터플라이 DSP^TM등의 전용 DSP, 또는 CPU 및 DSP의 조합으로 될 수 있다.

내장 메모리는 휘발성(SRAM, DRAM) 또는 비휘발성(ROM, Flash)으로 될 수 있다. 주변기기는 일반목적(카운터/타이머, UART, 병렬 I/O, 인터럽트 콘트롤러, 등)으로부터 전용(LCD 콘트롤러, 그래픽스 콘트롤러, 네트워크 콘트롤러, 등)에 이르기까지 광범위하게 걸쳐 있다. 외부 버스 인터페이스에 의해 SOC가 외부 메모리 디바이스 및 글루(glue)논리를 거의 또는 전혀 갖지 않는 주변기기와 인터페이스할 수 있다. 인터페이스는 단순한 SRAM 인터페이스로부터 완전히 프로그램가능한 범용 인터페이스까지 광범위하게 망라된다.

종래의 설계에 있어서, 전자시스템은 마이크로프로세서 또는 마이크로콘트롤러, 메모리, 이산적(離散的)(discrete)주변기기, 및 버스 콘트롤러에 근거하고 있다. 오늘날, 이러한 시스템은 1개의 칩상에 적재할 수 있기 때문에, 시스템온칩이라는 용어가 쓰인다. 대개의 모든 반도체회사가 프로세서를 갖거나, 또는 프로세서에 액세스하는, 시스템온칩 제품을 개발하고 있다. 기술의 진전에 의해, 시스템 설계자는 시스템 테스팅을 감소하고, 시스템 사이즈를 축소하고, 신뢰성을 향상시키며, 또한 상품을 시장에 보내는 시간을 단축할 수 있다.

현대적인 시스템 설계는 SOC 판매자로부터 단기간에 시장에 내놓을 수 있음과 동시에 저비용으로 고속화 및 고집적화를 요구한다. 이들의 요구는 원래 모순되는 것이다. 보다 빠른 CPU는 보다 작은 프로세스 기술(0.35μ 또는 0.25μ)을 요구하는데, 상기 보다 작은 프로세스 기술은 이미 확립된 오래된 프로세스보다 비용이 더 소요된다. 보다 고도의 집적은 보다 넓은 다이 영역을 형성하여, I/0 핀을 증가시키고, 보다 큰 패키지 사이즈를 요구한다. 이로써, 다이의 비용이 보다 비싸지게 되고, 핀 테스트 비용이 더 비싸게 되어, 패키지가 더욱 비싸지게 된다. 이에 따른 과제는 비용을 절감하면서 고집적을 달성하여, 시장에서의 경쟁력을 높이는 것이다.

시스템 설계자는 오래된 프로세스 사용, 덜비싼 패키징 기술의 사용, I/O 핀의 수를 감소시키거나 또는 I/O 패드를 재배치(reposition)하는 등의 여러가지 방식으로 SOC의 비용을 절감할 수 있다.

0.65μ 등의 오래된 기술을 사용하여 SOC를 제조함에 의해, 그 비용이 감소된다. 보다 오래된 기술은 발전되고 있고 그 웨이퍼 비용은 0.35μ 등의 보다 새로운 기술보다도 꽤 낮다. 그러나, 오래된 기술로 제조되는 SOC는 다이 사이즈가 커지고, 또한 웨이퍼 당 다이 카운트가 낮다. 이에 더하여, 응용시에 프로세서 속도가 늦고, SOC는 경쟁력을 가질 수 없다. 시장에서의 경쟁은 항상 최신 기술의 사용을 시도하는 것이다.

TQFP(Thin Quad Flat Package) 또는 QFP(Quad Flat Package)등의 발전된 패키지 기술을 선택함에 의해 패키지의 비용이 최소화된다. CSP(Chip Scale Packaging) 등의 보다 진보한 패키징 기술은 비용이 상승하는 경향이 있다. 그러나, CSP는 이러한 요건을 요구하는 응용에 대해 소형화, 경량화, 고속화를 제공한다. 예컨대, 면적 및 중량이 제한된 휴대전화 또는 PDA(Personal Digita1 Assistant)등의 핸드헬드(handheld) 장치는 이러한 진보된 패키징 기술로부터 이룩될 수 있는 것이다.

SOC상의 I/0핀의 수를 감소함에 의해, 패키지 비용 및 다이 사이즈가 축소된다. 발전된 패키지(예컨대, QFP/TQFP)는 각 I/O 핀과 관련하여 0.01$∼0.015$의 비용이 드는 경향이 있다. 보다 새로운 패키지(예컨대, CSP)는 각 I/0 핀과 관련하여 약간 더 높은 비용이 드는 경향이 있다. 다이 사이즈에 있어서, 새로운 I/0 핀 각각은 새로운 본드 패드를 요구한다. 도 2는 다이의 측면을 따라 배치되어, 축소된 다이 영역(종래 기술)을 형성하는 본드 패드를 나타낸다. 이 최소 다이 영역이 최소 다이 비용을 결정한다. 실제의 다이 사이즈가 I/0패드에 의해서 규정된 최소 다이 영역보다도 작은 경우에, IC를 '패드 한계' (Pad Limited)라 한다. 이 경우에, 다이 사이즈를 축소하더라도 비용은 감소되지 않는다. 그러나, I/0핀의 수를 감소시키는 것, 또는 그들의 패드를 스태거형태로 함에 의해 다이 면적 및 다이 비용을 감소시킬 수 있다. 프로세스 기술이 더욱 진보함에 따라(0.35μ+0.25μ+0.18μ···), SOC 장치는 고도로 집적되어 '패드 한계' 상태가 된다. 이는 SOC 상의 I/0 핀의 수가 다이 사이즈 및 SOC 비용을 결정할 때 중요한 요인인 것을 의미한다.

'다이 한계'(Die Limited) IC는 다이의 사이즈가 최소 다이 영역보다 큰 IC이고, I/0 패드는 다이를 위한 장소를 비우기 위해서 분할하여 떼어 놓지 않으면 안된다. 이 경우, 다이의 사이즈를 축소함에 의해 비용이 절감되지만, 고도의 집적이 희생된다.

통상, 본드 패드는 도 2에 나타낸 바와 같이, 패키지의 측면을 따라 배열된다. 도 3은 다이 영역을 축소하기 위한 스태거형 패드 레이아웃을 나타낸다 (종래 기술). 패드를 스태거형으로 함에 따라, SOC에 의해 필요하게 되는 모든 I/0를 유지하면서, 다이 영역이 감소된다. 그러나, 패드를 스태거형으로 하면, 설계 및 조립상의 문제가 발생된다. 설계에 있어서는, 보다 많은 I/0가 노이즈를 유도하기 때문에, 더 많은 파워 핀을 추가할 필요가 생긴다. 패드를 스태거형으로 제공함에 의해, 다이 영역은 대폭 감소하기 때문에, SOC상에 집적할 수 있는 펑션의 수가 제한된다. 스태거형의 패드는 통상 매우 작은 다이 설계에 이용된다. 조립에 있어서는, 스태거형으로 제공된 패드는 특별한 리드프레임 및 미소 피치의 본딩기기를 요구하게 되어, 조립 비용 및 조립 시간을 증가시킨다.

다이의 사이즈 및 비용을 절감하기 위해 SOC상의 I/0 핀을 감소시키려면 다중화가 요구된다. 예컨대, SOC가 180개의 펑션 I/O를 요구하지만, 패키지가 140개의 물리적 I/O(파워 핀 제외)만을 제공하는 경우, 나머지 40(180-140)개의 펑션 I/O를 다중화해야 한다. 이용가능한 140개의 I/O중 120개가 제공되어, 펑션 및 타이밍의 이유(예컨대, 어드레스 버스, 데이터 버스등)로 I/O를 다중화할 수 없는 경우, 60(180-l20)개의 펑션 I/O 및 20(140-120)개의 물리적 l/O가 남는다. 결국, 남은 물리적 I/O 핀 각각이 그것과 연관하여 3(60÷20)개의 펑션 I/O를 갖는다. 표 1은 이 예를 요약한 것이다.

요구되는 펑션 I/O	180
이용가능한 물리적 I/O	140
제공된 물리적 I/O	120
다중화된 물리적 I/O	20
다중화된 핀당의 펑션 I/O	3

I/O 다중화의 예

통상적으로, I/0의 다중화는 각 물리적 핀을 고정된 개수의 펑션 I/0에 할당하는 형태를 취한다. 상기 예에 있어서, 제공되어 있지 않은 I/0 핀중 1개가 3개의 펑션 I/O(F1,F2,F3)를 다중화한다. 제공되지 않은 다른 I/0 핀상에서 이들 펑션이 되풀이되지 않는 한, 시스템 설계자는 펑션(F1,F2,F3)중에서 선택하지 않을 수 없다.

보다 유연한 해결방법은 각 펑션 I/0가 모든 물리적 I/0핀을 매핑(mapping)할 수 있도록 하는 것이다. 제공된 예에 있어서, 20개의 물리적 I/O 핀 각각을 전부 60개의 펑션 핀에 매핑시킨다. 이로써 원하는 응용에 대응해서 시스템의 I/0를공통화하기 위한 전체적인 융통성을 시스템 설계자에게 제공한다. 또한, SOC 설계자는 디버깅 목적을 위해 내부신호의 가시성을 제공한다. 종래에는, 이 융통성을 얻기 위해서 비용이 부담되었다. 매핑 논리는 게이트 집중형이고, 따라서 지연 및 부하를 가하는 결과가 된다. 매핑 논리는 또한 엑스트라 테스트를 요구한다.

SOC 장치에 있어서, IC 장치로부터의 물리적 I/0 핀을 보다 많은 수의 펑션 I/0에 할당할 수 있으면 유리하다. 또한, 많은 물리적 I/0 핀 각각이 보다 많은 수의 펑션 I/0에 할당되는 능력을 가지면 유리하다.

크로스바 스위치가 최소 수의 게이트 및 스위칭 단계를 갖는 IC내의 펑션 I/0와 물리적 I/0 사이에서 인터페이스하도록 발전되어 스위치에 걸리는 시간 지연을 최소화할 수 있으면 유리하다.

IC 크로스바 스위치가 설계 매핑을 간략화하여 추가되는 지연 및 부하를 최소화하고, 내부신호의 가시성을 실현하면서 디지탈 시스템 설계자에게 큰 융통성을 제공할 수 있으면 유리하다.

이에 따라, 시간 지연이 작은 시스템온칩(SOC) 크로스바 스위칭 네트워크가 제공된다. 크로스바 스위칭 네트워크는 N개의 입력노드 또는 펑션 I/O와 N개의 출력노드 또는 물리적 I/O를 포함한다. 본 발명의 일 양태에서, N=64이다. N개의 스위치로 이루어지는 (n)개의 레이어가 입력노드와 출력노드 사이에서 신호를 다중화한다. 본 발명의 일 양태에서, n=3이다. 각 스위치는 입력노드로 동작가능하게 접속된 2i개의 신호입력을 갖는다. 각 스위치가 입력신호를 다중화하여 신호출력에서의 출력신호를 제공한다. 또한, 각 스위치는 그 스위치에 의해 출력되는 입력신호를 선택하는 i개의 제어입력을 갖는다. 본 발명의 일 양태에서, i= 2이다. 본 발명의 최소 단계 개념에서, N=2^(n+i+l)이다.

입력노드로부터 출력노드로, 또는 출력노드로부터 입력노드로의 쌍방향 신호의 흐름을 가능하게 하기 위해서, 스위치 네트워크가 추가될 수 있다. 이 방식으로, 출력노드에서의 신호를 임의의 입력노드로 동작가능하게 접속할 수 있다.

본 발명의 일부 양태에 있어서, 40개의 물리적 I/O핀만이 64개의 펑션 I/0와 인터페이스한다. 다음에, 스위칭은 약간 간략화된다. 64개의 스위치로 이루어지는 2개의 레이어 및 40개의 스위치로 이루어지는 1개의 레이어는 물리적 I/0와 펑션 I/0 사이에서 신호를 다중화할 필요가 있다.

N개의 입력노드로부터 N개의 출력노드로 n단계의 의사 결정 단계에서 입력신호를 크로스바 네트워크하기 위한 방법,(단 N=2^(n+i+l)이다)이 제공된다. 예컨대, N=64, n=3, i= 2인 경우, 상기 방법은 이하의 공정을 포함한다 :

a) 64개의 입력신호를 결합하여 4비트의 벡터를 16개 형성하는 공정;

b) 공정 a)의 벡터를 합계 4회 복제하여, 합계 64개의 벡터를 형성하는 공정;

c) 각 벡터로부터 1개의 신호를 선택하여, 다음 단계에 입력신호를 제공하는 공정; 및

d) 공정 a)부터 공정 c)까지를 합계 3회 되풀이하여, 각 출력노드가 3단계의 의사 결정 단계를 사이에 두고 64개의 입력노드 각각에 선택적으로 접속가능하게하는 공정을 포함한다. 최종 사이클의 말단에서, 64개 벡터의 각각은 64개의 입력신호중 어느 1개를 제공하도록 프로그램 가능하다.

본 발명의 방법에서는 입력신호를 출력 커넥터핀으로부터 내부 펑션 I/0노드에 인터페이스할 수 있다. 본 발명의 방법은 통상 상기 공정에 따른다. 또한, 본 발명의 방법은 N개의 입력과 M개의 출력(NM) 사이에 크로스바 스위칭을 제공한다. 또한, 상술한 개념은 동일하지 않은 개수의 입력 및 출력 노드 사이에서의 쌍방향 네트워킹 및 스위칭 방법에 적용가능하다.

도 1은 ARM7ThUmb^TM코어에 근거한 샤프사 제조의 시스템온칩이 있는 실시예를 나타낸 도면(종래 기술),

도 2는 다이의 측면들을 따라 배치되어, 다이 영역을 축소하여 형성된 본드 패드를 나타낸 도면(종래 기술),

도 3은 다이 영역을 감소시키는 스태거(staggered)형 패드 레이아웃을 나타낸 도면(종래 기술),

도 4는 본 발명의 간략화된 계층적 스위칭 구성을 나타낸 도면,

도 5는 본 발명에 따른, 제 1 스위치 레이어에서의 16개의 노드로부터 16개의 스위치로의 접속을 나타낸 도면,

도 6은 제 1 레이어의 스위치와 제 2 레이어의 스위치 사이에 형성된 접속을 나타낸 도면,

도 7은 시간 지연이 작은, 완전한 시스템온칩(SOC) 크로스바 스위칭 네트워크를 나타낸 도면,

도 8은 본 발명의 특정 응용예로서, N개의 펑션(funtion) I/O를 M개의 물리적 I/O에 접속하는 크로스바 접속 네트워크(M<N)를 구비한 SOC를 나타낸 도면,

도 9는 도 8의 네트워크에 대하여 역방향으로 배향된 제 2 스위칭 네트워크가 추가된 상태를 나타낸 도면,

도 10은 SOC에서, n단계의 의사 결정 단계에서, N개의 입력노드로부터의 입력신호를 N개의 출력노드로 크로스바 네트워크하는 방법을 나타낸 플로우 챠트,

도 11은 SOC에서, 출력노드에서의 신호가 입력노드에 제공되는 방법을 나타낸 플로우 챠트,

도 12는 SOC에서, n단계의 의사 결정 단계에서, IC내의 N개의 펑션 I/0로부터 M개의 외부 커넥터핀으로 크로스바 네트워크하는 방법을 나타낸 플로우 챠트,

도 13은 SOC에서, M개의 커넥터핀으로부터의 신호를 N개의 펑션 I/O에 제공하는 방법을 나타낸 플로우 챠트, 및

도 14는 임피던스 스위치를 이용하여 n단계의 의사 결정 단계에서, SOC내의 N개의 펑션 I/O에서의 신호를 N개의 외부 커넥터핀으로 크로스바 네트워크하는 방법의 다른 실시예를 나타낸 도면이다.

샤프 마이크로일렉트로닉스 테크놀러지사는 LH79402에 사용되는 크로스바 스위치를 개발하였다. LH79402는 40개의 부동(浮動)물리적 I/0핀을 갖지만, (도 1의 '주변 I/0' 블록에서와 같이), 모든 내부 주변 I/O 신호를 송출하기 위해서는 적어도 64개의 핀이 필요하다. 이들 주변 신호 전부가 동시에 이용가능해지도록 요구하는 시스템이 존재하지 않는 다는 것을 설계 팀이 알아내었다.

한편, 다른 시스템에서는 이들 신호의 다른 서브세트는 모든 것을 예측할 수 없는 조합으로 되도록 요구한다. 크로스바 스위치는 각 시스템 설계자가 그들의 요구를 가장 잘 만족시키는 핀아웃(pinout)을 선택할 수 있도록 함에 의해, 이 문제를 해결한다. 각 핀의 기능도 또한 시스템 임무의 변화에 대응해서 다이나믹하게 변경되어 얻어질 수 있다.

이 문제에 대한 강력한 해소책은 모든 전위 입력을 모든 전위 출력에 접속하는 게이트를 제공하는 것이다. 이 예에 있어서, 64개의 입력과 40개의 출력을 갖는경우, 게이트의 수는 단방향 크로스바 스위치에 대해 64×40=2560으로 되거나, 또는 입력신호 및 출력신호의 양쪽을 지지하는 보다 일반적인 쌍방향 스위치의 경우보다 2배 이상 많게 된다. 또한, 요구되는 대규모 상호접속은 동기적인 실행을 위한 로우 게이트 영역의 이용을 의미한다.

도 4는 본 발명의 개략적인 계층적 스위칭 구성을 나타낸다. 이러한 본 발명에 따른 계층적 스위칭 구성은 게이트의 트리(tree) 구조로 스위칭된다. 샤프의 설계에서, 4방향 스위치의 모듈러 어레이(10)는 3층의 계층적 레이어로 구성된다. 제 1 레이어(12)에는 입력핀(14)이 4개의 핀으로 이루어지는 그룹으로 배열되어 있다. 스위치 Uo(16)는 핀(P₃∼Po)을 임의로 배열할 수 있다. 스위치 U₁(18)는 핀(P₇∼P₄₎에 대하여 같은 처리를 하며, 또한 스위치 U₂(2O)도 핀(P₁₁∼P₈)에 대하여 같은 처리를 한다.

제 2 레이어(22)는 U 스위치(16,18,20)의 출력을 4개의 스팬에 걸쳐 재배열한다. 스위치 Vo(24)는 스위치(Uo,U1,U2)(16,18,20) 및 U₃(도시 안됨)의 제 1 출력을 재배열한다. 스위치 V₁(26)는 스위치(Uo,U1,U2)(16,18,20) 및 U₃의 제 2 출력을 재배열한다. 스위치 V₂(28)는 마찬가지로 제 3의 출력을 재배열한다.

제 3 레이어(30)는 V 스위치(24,26,28)의 출력을 16개의 스팬(span)에 걸쳐 재배열한다. 스위치 Wo(32)는 스위치 Vo(24), V₄, V₈, 및 V₁₂(도시 안됨)의 제 1 출력을 재배열한다. 유사하게, 스위치 W₁(34)는 상기 스위치들의 제 2 출력을 재배열하며, 모든 출력이 재배열될때까지 이 방식으로 계속된다.

1개의 스위치출력이 10개의 게이트만의 사용을 요구하는 최종의 레이어까지 각 모듈러 스위치는 스위치 레이어마다 16개의 게이트를 필요로 한다. 크로스바 스위치 전체를 실행하는데 필요한 게이트의 합계 수는, 단방향의 경우에 672이고, 쌍방향의 경우는 약 2배이다. 이는 종래의 방식에 비해 게이트 카운트가 대폭 감소되어 탑재되는 게이트가 감소되며, 또한 배선이 보다 단순하게 되는 것을 의미한다.

본 발명의 크로스바 시스템을 명확하게 나타내도록, 크로스바 네트워크에서의 노드와 스위치 사이의 신호접속을 몇개의 부분을 간략화하여 나타낸다. 도 5는 본 발명에 의한 제 1 스위치 레이어(48)에 있어서의 16개의 노드로부터 16개의 스위치로의 접속을 나타낸다. 스위치(48) 및 노드(49)는 4개의 섹션, 즉 스위치군 1(50), 스위치군 2(52), 스위치군 3(54) 및 스위치군 4(56)로 그룹화된다. 이하에 설명하는 바와 같이, 예컨대 i= 2인 경우, 각 노드는 4개의 다른 스위치에 접속되지 않으면 안된다. 간략화하기 위해서, 접속을 벡터로 그룹화하였다.

노드(0∼3)는 스위치(1∼4)로 이루어지는 스위치군 1(50)에 접속된다. 스위치(1)는 노드(0∼3)로부터 입력 신호를 받아들이기 위한 4개의 입력을 갖는다. 유사하게, 스위치(2), 스위치(3) 및 스위치(4) 모두가 노드(0∼3)로부터 입력 신호를 받아들인다. 노드(0∼3)로부터의 4개의 신호로 이루어지는 각 세트를 벡터로서 규정한다. 각 벡터내에 4개의 신호가 존재하기 때문에, 1개의 벡터는 4비트이다.

도 6은 스위치의 제 1 레이어(48)와 제 2 레이어(70) 사이에 형성된 접속을 나타낸다. 제 1 레이어(48)의 16개의 스위치 출력 각각이 제 2 레이어(70)내의 스위치 입력으로의 4개의 접속을 형성한다. 4(2i)개의 스위치로 이루어지는 각 스위치군이 1개의 입력 신호를 출력으로 배향시키는 8(4i)개의 신호에 의해 제어된다. 간략화를 위해, 제어신호(79)가 스위치군(78)에 접속되어 있는 양태만을 도시한다.

도 7은 시간 지연이 작은 시스템온칩(SOC) 크로스바 스위칭 네트워크(100)의 전체를 나타낸다. 네트워크(100)는 N개의 입력 노드(102) 및 N개의 출력 노드 또는 핀(104)을 포함한다. 도 10에서는 N의 값을 N=64로서 본 발명을 나타내지만, 본 발명의 원리는 다른 값에도 적용된다. N개의 스위치로 이루어지는 (n)개의 레이어가 입력(102)과 출력 노드(104) 사이에서 신호를 다중화한다. 도 10은 n=3로서, 제 1 스위치레이어(106), 제 2 스위치 레이어(108), 및 제 3 스위치 레이어(110)를 나타낸다.

각 스위치는 입력 노드(102)에 동작가능하게 접속된 2i개의 신호입력을 갖는다. 각 스위치는 입력신호를 다중화하여, 신호출력에 출력신호를 제공한다. 스위치 각각은, 스위치에 의해 출력되는 입력신호를 선택하는 i개의 제어입력 (도시 안됨, 도 6 참조)을 갖는다. 도 10의 크로스바 스위치(100)에 있어서, i는 2와 같게 되도록 선택되기 때문에, 각 스위치는 4개의 입력신호를 갖고, 각 스위치군은 4개의 입력 벡터를 갖는다. 변수 N, n 및 i의 사이에는 N=2^(n+i+l)로 되는 관계가 존재하여, 크로스바 스위치(100)에 의해 입력 노드(104)는 임의의 입력 노드(102)에 접속가능하게 된다.

각 스위치 레이어 사이, 즉 제 1 레이어(106)와 제 2 레이어(108) 사이, 및제 2 레이어(108)와 제 3 레이어(110) 사이에 (N×2i)개의 동작 접속이 존재한다. 또한, 입력 노드(102)와 제 1 스위치 레이어(106) 사이에도 (N×2i)개의 동작 접속이 존재한다.

제 1 스위치 레이어(106)의 스위치는 4개의 군으로 편성된다. 4개의 스위치로 이루어지는 각 세트를 스위치군 또는 모듈러 스위치라 하고, 스위치군(112)등의 블럭에 의해 도시한다. 입력 노드(102)는 4개의 군으로 편성되어, 도 6, 도 7 및 도 9에 나타낸 바와 같이, 그리고 상기한 바와 같이 4개의 신호로 이루어지는 벡터를 해당하는 스위치군에 제공한다. 구체적으로, 제 1 레이어 스위치(106)는 이하에 설명하는 바와 같이 동작가능하게 접속된다.

도 7에 나타낸 바와 같이, 노드(0∼3)는 4개의 입력 벡터를 받아들이도록 제 1 스위치군(112)의 4개의 입력에 동작가능하게 접속되어, 제 1 스위치군(112)의 각 스위치가 1개의 입력 벡터를 받아들인다. 제 1 스위치군(112)은 4개의 출력을 갖고, 각 스위치에 대한 1개의 출력이 노드(0∼3)로부터 선택가능한 신호를 제공한다. 즉, 각 스위치에 관련된 제어 라인을 이용하여, 노드(0), 노드(1), 노드(2) 또는 노드(4)중 어느 것으로부터의 1개의 입력신호를 제공하도록 각 스위치의 출력이 선택된다. 모두 도시하면, 4개의 벡터를 나타내는 것으로 되지만, 간략화를 위해, 4개의 노드로 이루어지는 각 노드군을 각 스위치군에 접속하는 1개의 벡터만을 도시한다.

노드(4∼7)는 4개의 입력 벡터를 받아들이는 제 2 스위치군(114)의 4개의 입력에 동작가능하게 접속되고, 제 2 스위치군(114)의 4개의 출력이 노드(4∼7)로부터의 선택가능한 신호를 제공한다.

노드(8∼11)는 4개의 입력 벡터를 받아들이는 제 3 스위치군(116)의 4개의 입력에 동작가능하게 접속되고, 제 3 스위치군(116)의 4개의 출력이 노드(8∼11)로부터의 선택가능한 신호를 제공한다.

노드(12∼15)는 4개의 입력 벡터를 받아들이는 제 4 스위치군(118)의 4개의 입력에 동작가능하게 접속되고, 제 4 스위치군(118)의 4개의 출력이 노드(12∼15)로부터의 선택가능한 신호를 제공한다.

입력 노드와 제 1 레이어 스위치군과의 접속은 임의적임을 유의해야 한다. 도 5 및 도 7은 4개의 벡터 모두가 노드(0∼3)로부터 제 1 스위치군(112)에 접속되는 양태를 나타낸다. 이와다르게, 4개의 벡터는 4개의 다른 스위치군으로 배향된다. 그러나, 벡터를 상기한 바와 같이 접속하여 도면을 간략화한다.

제 1 내지 제 4까지의 스위치군(112,114,116,118)의 출력이 결합되어, 제 2 레이어 입력 벡터를 형성한다. 이 양태로, 노드(0∼15)로부터의 선택가능한 신호가 제공된다.

상기한 바와 같이, 노드(16∼63)는 각각 4개의 노드로 이루어지는 군의 형태로, 제 5 내지 제 16까지의 스위치군에 동작가능하게 접속된다. 노드(16∼19)는 제 5 스위치군(120)에 동작가능하게 접속되고, 노드(20∼23)는 제 6 스위치군(122)에 동작가능하게 접속되고, 노드(24∼27)는 제 7 스위치군(124)에 동작가능하게 접속되고, 노드(28∼31)는 제 8 스위치군(126)에 동작가능하게 접속되며, 제 5 내지 제 8까지의 스위치군의 출력이 결합되어 노드(16∼31)로부터의 선택가능한 신호로 이루어지는 제 2 레이어의 입력벡터를 형성한다.

노드(32∼35)는 제 9 스위치군(128)에 동작가능하게 접속되고, 노드(36∼39)는 제 10 스위치군(130)에 동작가능하게 접속되고, 노드(40∼43)는 제 11 스위치군(132)에 동작가능하게 접속되고, 노드(44∼47)는 제 12 스위치군(134)에 동작가능하게 접속되고, 제 9 내지 제 12 까지의 스위치군의 출력이 결합되어 노드(32∼47)로부터의 선택가능한 신호로 이루어지는 제 2 레이어 입력벡터를 형성한다.

노드(48∼51)는 제 13 스위치군(136)에 동작가능하게 접속되고, 노드(52∼55)는 제 14 스위치군(138)에 동작가능하게 접속되고, 노드(56∼59)는 제 15 스위치군(140)에 동작가능하게 접속되고, 노드(60∼63)는 제 16 스위치군(142)에 동작가능하게 접속되고, 제 13 내지 제 16까지의 스위치군의 출력이 결합되어 노드(48∼63)로부터의 선택가능한 신호로 이루어지는 제 2 레이어 입력벡터를 형성한다. 제 1 스위치 레이어(106)는 신호들로 이루어지는 64개의 벡터를 수신하여, 다중화된 신호로 이루어지는 64개의 벡터를 출력한다.

제 2 스위치 레이어(108)의 편성은 제 1 레이어(106)의 편성과 같은 논리로 진행되며, 다중화된 출력신호의 스팬은 4의 인수(因數)마다 증가한다. 벡터를 생성하는 신호의 조합 및 스위치의 순서는 임의적이다. 상기한 바와 같이, 제 2 스위치 레이어(108)는 4개의 군으로 편성되고, 각 스위치는 제 1 스위치 레이어(106)로부터 제 2 레이어 입력벡터를 받아들이는 4개의 입력을 갖는다. 각 스위치군은 제 3 레이어 입력벡터를 제공하는 4개의 출력을 갖는다. 제 2 레이어 스위치군(108)은이하에 설명하는 바와 같이 동작가능하게 접속된다.

제 2 레이어 제 1 스위치군(144)은 제 1 레이어의 제 1 내지 제 4까지의 스위치군(112,114,116,118)으로부터 4개의 제 2 레이어 입력벡터를 받아들인다. 제 2 레이어 제 1 스위치군(144)이 4개의 출력을 갖고, 그것에 의해 각 출력신호는 노드(0∼15)로부터의 선택가능한 비트를 포함한다. 간략화를 위해, 도 7은 이들 벡터중의 1개의 접속만을 나타낸다. 노드(102)와 제 1 스위치 레이어(106) 사이의 접속에 있어서, 각각 제 2 레이어 스위치군에 대하여 실제로 4개의 벡터가 존재한다. 여기서도 간략화를 위해, 4개의 벡터로 이루어지는 각 세트가, 같은 그룹의 전위 입력 노드를 포함한다. 즉, 제 1 레이어(106)에 있어서의 스위칭을 위해, 이들 각 벡터내의 실제로 선택된 신호는 전위가 다르지만, 스위치군(144)에 입력된 4개의 벡터 각각이 입력 노드(0∼15)로부터의 신호를 포함한다.

제 2 레이어 제 2 스위치군(146)은 4개의 제 2 레이어 입력벡터를 제 1 레이어의 제 5 내지 제 8까지의 스위치군(120,122,124,126)으로부터 받고, 제 2 레이어 제 2 스위치군(146)이 4개의 출력을 갖게 되어, 각 출력신호는 노드(16∼31)로부터의 선택가능한 비트를 포함한다. 스위치의 순서는 임의적이고, 각 벡터에서 다중화가능한 신호의 스팬은 각 스위치 레이어의 뒤에 4의 인수마다 확장하면 된다. 상기한 바와 같이, 스위치는 도 7과 같이 편성하여, 1개의 벡터만을 도시하였지만, 실제로는 4개의 벡터가 존재한다.

제 2 레이어 제 3 스위치군(148)은 4개의 제 2 레이어 입력벡터를 제 1 레이어의 제 9 내지 제 12까지의 스위치군(128,130,132,134)으로부터 받고, 제 2 레이어 제 3 스위치군(148)이 4개의 출력을 갖게 되어, 각 출력신호는 노드(32∼47)로부터의 선택가능한 비트를 포함한다.

제 2 레이어 제 4 스위치군(150)은 4개의 제 2 레이어 입력을 제 1 레이어의 제 13 내지 제 16까지의 스위치군(136,138,140,142)으로부터 받고, 제 2 레이어 제 4 스위치군(150)이 4개의 출력을 갖게 되어, 각 출력신호는 노드(48∼63)로부터의 선택가능한 비트를 포함한다.

제 2 레이어의 제 1 내지 제 4 스위치군(144,146,148,150) 각각으로부터의 1개의 출력신호가 제 3 레이어 입력벡터를 형성하도록 결합되어, 노드(0∼63)로부터의 선택가능한 신호가 제공된다.

제 2 레이어의 제 5 내지 제 16까지의 스위치군(152,154,156,158,160,162,164,166,168,170,172,174)은 각각 상기와 같이, 4개의 군에서, 제 1 레이어의 제 1 내지 제 16까지의 스위치군(112∼142)에 동작가능하게 접속된다. 명확하게 도시하기 위해서, 이하에 설명하는 벡터의 대부분은 도 10에 나타내지 않는다. 제 2 레이어 제 5 스위치군(152)은 제 1 레이어의 제 1 내지 제 4 까지의 스위치군(112,114,116,118)으로부터 4개의 벡터를 받아서(스위치군(112)에서의 벡터의 1개의 요소를 파선으로 나타낸다), 4개의 출력을 제공한다. 제 2 레이어 제 6 스위치군(154)은 제 1 레이어의 제 5 내지 제 8까지의 스위치군(120,122,124,126)으로부터 4개의 벡터를 받아서, 4개의 출력을 제공한다. 제 2 레이어 제 7 스위치군(156)은 제 1 레이어의 제 9 내지 제 12까지의 스위치군(128,130,132,134)으로부터 4개의 벡터를 받아서, 4개의 출력을 제공한다.제 2 레이어 제 8 스위치군(158)은 제 1 레이어의 제 13 내지 제 16까지의 스위치군(136,138,140,142)으로부터 4개의 벡터를 받아서, 4개의 출력을 제공한다.

제 2 레이어의 제 5 내지 제 8 까지의 스위치군(152,154,156,158) 각각으로부터의 1개의 출력신호가 제 3 레이어 입력벡터를 형성하도록 결합되어, 노드(0∼63)로부터의 선택가능한 신호가 제공된다.

제 2 레이어 제 9 스위치군(160)은 제 1 레이어의 제 1 내지 제 4까지의 스위치군(112,114,116,118)으로부터 4개의 벡터를 받아서(스위치군(112)에서의 벡터의 1개의 요소를 파선으로 나타낸다) 4개의 출력을 제공하며, 제 2 레이어 제 10 스위치군(162)은 제 1 레이어의 제 5 내지 제 8까지의 스위치군(120,122,124,126)으로부터 4개의 벡터를 받아서, 4개의 출력을 제공하며, 제 2 레이어 제 11 스위치군(164)은 제 1 레이어의 제 9 내지 제 12까지의 스위치군(128,130,132,134)으로부터 4개의 벡터를 받아서, 4개의 출력을 제공하며, 제 2 레이어 제 12 스위치군(166)은 제 1 레이어의 제 13 내지 제 16까지의 스위치군(136,138,140,142)으로부터 4개의 벡터를 받아서, 4개의 출력을 제공한다.

제 2 레이어의 제 9 내지 제 12까지의 스위치군(160,162,164,166)의 각각으로부터 1개의 출력신호가 제 3 레이어 입력벡터를 형성하도록 결합되어, 노드(0∼63)로부터의 선택가능한 신호가 제공된다.

제 2 레이어 제 13 스위치군(168)은 제 1 레이어의 제 1 내지 제 4까지의 스위치군(112,114,116,118)으로부터 4개의 벡터를 받아서(스위치군(112)에서의 벡터의 1개의 요소를 파선으로 나타낸다) 4개의 출력을 제공하며, 제 2 레이어 제 14스위치군(170)은 제 1 레이어의 제 5 내지 제 8까지의 스위치군(120,122, 124,126)으로부터 4개의 벡터를 받아서, 4개의 출력을 제공하며, 제 2 레이어 제 15 스위치군(172)은 제 1 레이어의 제 9 내지 제 12까지의 스위치군(128,130, 132,134)으로부터 4개의 벡터를 받아서 4개의 출력을 제공하며, 제 2 레이어 제 16 스위치군(174)은 제 1 레이어의 제 13 내지 제 16까지의 스위치군(136,138, 140,142)으로부터 4개의 벡터를 받아서 4개의 출력을 제공한다.

제 2 레이어의 제 13 내지 제 16까지의 스위치군(168,170,172,174)에서의 1개의 출력신호가 제 3 레이어 입력벡터를 형성하도록 결합되어, 노드(0∼63)로부터의 선택가능한 신호가 제공된다. 제 2 스위치 레이어(108)가 신호들로 이루어지는 64개의 벡터를 받아서 다중화된 신호로 이루어지는 64개의 벡터를 출력한다.

제 3 레이어 스위치(110)는 4개의 군으로 편성되고, 각 스위치는 제 2 스위치 레이어(108)로부터 제 3 레이어 입력벡터를 받아들이기 위한 4개의 입력을 갖는다. 각 스위치군은 출력 노드 벡터를 제공하는 4개의 출력을 갖는다. 제 3 레이어의 스위치군(110)은 이하에 설명하는 바와 같이 동작가능하게 접속된다.

제 3 레이어 제 1 스위치군(176)은 제 2 레이어의 제 1 내지 제 4까지의 스위치군(144,146,148,150)으로부터 4개의 제 3 레이어 입력벡터를 받아들인다. 제 3 레이어 제 1 스위치군(176)은 해당하는 핀에 동작가능하게 접속된 4개의 출력 또는 출력 노드 벡터를 제공하는 출력 노드(O∼3)(104)를 갖고, 그것에 의해, 각 출력 노드 벡터는 노드(0∼63)로부터의 선택가능한 비트를 포함한다. 전술한 바와 같이, 벡터의 조합(또는 스위치의 순서)은 임의적이다. 스위치 레이어 1(106) 및 스위치레이어 2(108)가 개별적으로 접속되는 경우, 벡터는 반드시 본 명세서에서 설명한 대로 제 3 스위치 레이어(110)에 접속되지는 않는다. 4의 인수에 의해 신호의 다중화 가능한 스팬을 증대하도록 벡터를 접속할 필요가 있을 뿐이다. 유사하게, 스위치 레이어 3(110)의 출력은 임의의 노드(1O4)에 접속가능하다.

제 3 레이어 제 2 스위치군(178)은 제 2 레이어의 제 1 내지 제 4까지의 스위치군(144,146,148,150)으로부터 4개의 제 3 레이어 입력벡터를 받고, 제 3 레이어 제 2 스위치군(178)은 출력 노드 벡터를 제공하는 대응하는 출력노드(4∼7)에 동작가능하게 접속된 4개의 출력을 가지며, 그것에 의해, 각 출력 노드 벡터는 노드(0∼63)로부터의 선택가능한 비트를 포함한다.

간략화를 위해, 도 7은 스위치군(176)의 입력에 접속된 1개의 벡터를 나타낸다. 이 벡터는, 예컨대, 도 6에 나타낸 것과 같고, 4개의 연속하는 스위치군의 제 1(탑) 스위치의 출력등으로 된, 4개의 스위치의 출력으로 이루어진다. 벡터는 '동일'하므로, 4개의 벡터를 결합하여 나타낸다. 상기와 같이, 4개의 벡터는 엄밀하게는 동일하지 않지만, 각각 노드(102)로부터의 전위 입력 신호를 포함하기 때문에, 전위적으로는 같다. 4개의 벡터의 실체를 문자적으로 다르게 하기 위해 통상 스위치 레이어(106,108)와 다른 스위치가 사용된다.

제 3 레이어 제 3 스위치군(180)은 제 2 레이어의 제 1 내지 제 4까지의 스위치군(144,146,148,150)으로부터 4개의 제 3 레이어 입력벡터를 받고, 제 3 레이어 제 3 스위치군(180)은 출력 노드 벡터를 제공하는 대응하는 출력노드(8∼11)에 동작가능하게 접속된 4개의 출력을 갖게 되어, 각 출력 노드 벡터는 노드(0∼63)로부터의 선택가능한 비트를 포함한다.

제 3 레이어 제 4 스위치군(182)은 제 2 레이어의 제 1 내지 제 4까지의 스위치군(144,146,148,150)으로부터 4개의 제 3 레이어 입력 벡터를 받고, 제 3 레이어 제 4 스위치군(182)은 출력 노드 벡터를 제공하는 대응하는 출력노드(12∼15)에 동작가능하게 접속된 4개의 출력을 가지며, 그것에 의해, 각 출력 노드벡터는 노드(0∼63)로부터의 선택가능한 비트를 포함한다.

제 3 레이어 제 5 스위치군(184)은 제 2 레이어의 제 5 내지 제 8까지의 스위치군(152,154,156,158)으로부터 4개의 제 3 레이어 입력 벡터를 받고, 제 3 레이어 제 5 스위치군(184)은 출력 노드벡터를 제공하는 대응하는 출력노드(16∼19)에 동작가능하게 접속된 4개의 출력을 가지며, 그것에 의해, 각 출력 노드 벡터는 노드(0∼63)로부터의 선택가능한 비트를 포함한다.

제 3 레이어 제 6 스위치군(186)은 제 2 레이어의 제 5 내지 제 8까지의 스위치군(152,154,156,158)으로부터 4개의 제 3 레이어 입력벡터를 받고, 제 3 레이어 제 6 스위치군(186)은 출력 노드 벡터를 제공하는 대응하는 출력노드(20∼23)에 동작가능하게 접속된 4개의 출력을 가지며, 그것에 의해, 각 출력 노드벡터는 노드(0∼63)로부터의 선택가능한 비트를 포함한다.

제 3 레이어 제 7 스위치군(188)은 제 2 레이어의 제 5 내지 제 8까지의 스위치군(152,154,156,158)으로부터 4개의 제 3 레이어 입력 벡터를 받고, 제 3 레이어 제 7 스위치군(188)은 출력 노드 벡터를 제공하는 대응하는 출력노드(24∼27)에 동작가능하게 접속된 4개의 출력을 가지며, 그것에 의해, 각 출력 노드벡터는노드(0∼63)로부터의 선택가능한 비트를 포함한다.

제 3 레이어 제 8 스위치군(190)은 제 2 레이어의 제 5 내지 제 8까지의 스위치군(152,154,156,158)으로부터 4개의 제 3 레이어 입력벡터를 받고, 제 3 레이어 제 8 스위치군(190)은 출력 노드 벡터를 제공하는 대응하는 출력노드(28∼31)에 동작가능하게 접속된 4개의 출력을 가지며, 그것에 의해, 각 출력 노드벡터는 노드(0∼63)로부터의 선택가능한 비트를 포함한다.

제 3 레이어 제 9 스위치군(192)은 제 2 레이어의 제 9 내지 제 12까지의 스위치군(160,162,164,166)으로부터 4개의 제 3 레이어 입력벡터를 받고, 제 3 레이어 제 9 스위치군(192)은 출력 노드벡터를 제공하는 대응하는 출력노드(32∼35)에 동작가능하게 접속된 4개의 출력을 가지며, 그것에 의해, 각 출력 노드 벡터는 노드(0∼63)로부터의 선택가능한 비트를 포함한다.

제 3 레이어 제 10 스위치군(194)은 제 2 레이어의 제 9 네지 제 12까지의 스위치군(160,162,164,166)으로부터 4개의 제 3 레이어 입력벡터를 받고, 제 3 레이어 제 10 스위치군(194)은 출력 노드벡터를 제공하는 대응하는 출력노드(36∼39)에 동작가능하게 접속된 4개의 출력을 가지며, 그것에 의해, 각 출력노드벡터는 노드(0∼63)로부터의 선택가능한 비트를 포함한다.

제 3 레이어 제 11 스위치군(196)은 제 2 레이어의 제 9 내지 제 12까지의 스위치군(160,162,164,166)으로부터 4개의 제 3 레이어 입력벡터를 받고, 제 3 레이어 제 11 스위치군(196)은 출력 노드벡터를 제공하는 대응하는 출력노드(40∼43)에 동작가능하게 접속된 4개의 출력을 가지며, 그것에 의해, 각 출력노드벡터는 노드(0∼63)로부터의 선택가능한 비트를 포함한다.

제 3 레이어 제 12 스위치군(198)은 제 2 레이어의 제 9 내지 제 12까지의 스위치군(160,162,164,166)으로부터 4개의 제 3 레이어 입력벡터를 받고, 제 3 레이어 제 12 스위치군(198)은 출력 노드벡터를 제공하는 대응하는 출력노드(44∼47)에 동작가능하게 접속된 4개의 출력을 가지며, 그것에 의해, 각 출력 노드벡터는 노드(0∼63)로부터의 선택가능한 비트를 포함한다.

제 3 레이어 제 13 스위치군(200)은 제 2 레이어의 제 13 내지 제 16까지의 스위치군(168,170,172,174)으로부터 4개의 제 3 레이어 입력벡터를 받고, 제 3 레이어 제 13 스위치군(200)은 출력 노드벡터를 제공하는 대응하는 출력노드(48∼51)에 동작가능하게 접속된 4개의 출력을 가지며, 그것에 의해, 각 출력 노드벡터는 노드(0∼63)로부터의 선택가능한 비트를 포함한다.

제 3 레이어 제 14 스위치군(202)은 제 2 레이어의 제 13 내지 제 16까지의 스위치군(168,170,172,174)으로부터 4개의 제 3 레이어 입력벡터를 받고, 제 3 레이어 제 14 스위치군(202)은 출력 노드벡터를 제공하는 대응하는 출력노드(52∼55)에 동작가능하게 접속된 4개의 출력을 가지며, 그것에 의해, 각 출력 노드벡터는 노드(0∼63)로부터의 선택가능한 비트를 포함한다.

제 3 레이어 제 15 스위치군(204)은 제 2 레이어의 제 13 내지 제 16까지의 스위치군(168,170,172,174)으로부터 4개의 제 3 레이어 입력벡터를 받고, 제 3 레이어 제 15 스위치군(204)은 출력 노드벡터를 제공하는 대응하는 출력노드(56∼59)에 동작가능하게 접속된 4개의 출력을 가지며, 그것에 의해, 각 출력노드벡터는 노드(0∼63)로부터의 선택가능한 비트를 포함한다.

제 3 레이어 제 16 스위치군(206)은 제 2 레이어의 제 13 내지 제 16까지의 스위치군(168,170,172,174)으로부터 4개의 제 3 레이어 입력벡터를 받고, 제 3 레이어 제 16 스위치군(206)은 출력 노드벡터를 제공하는 대응하는 출력노드(60∼63)에 동작가능하게 접속된 4개의 출력을 가지며, 그것에 의해, 각 출력 노드벡터는 노드(0∼63)로부터의 선택가능한 비트를 포함한다.

통상, 크로스바 스위치(100)는 적어도 N개의 외부에서 액세스가능한 입출력(I/O)핀, 및 집적회로(IC)(도시 안됨)의 내부에 있는 N개의 펑션(function) I/0노드를 갖는 IC의 일부분을 포함한다. 크로스바 스위치 내부 노드는 펑션 I/O 노드와 동작가능하게 접속되어 상기 N개의 I/0핀에 복수의 가능한 신호를 제공한다.

SOC에 추가되는 스위칭 네트워크가 입력노드(102)로부터 출력노드(104)로, 그리고 출력노드(104)로부터 입력노드(102)로 쌍방향의 신호의 흐름을 가능하게 하여, 모든 출력노드(1O4)의 신호가 임의의 입력노드(102)에 동작가능하게 접속될 수 있다. 즉, 크로스바 스위치(100)와 동일의 크로스바 스위치(도시 안됨)는, 역방향이기는 하지만, 출력노드(104)에서의 입력신호를 IC내의 펑션 I/O(102)에 배향시키도록 출력노드(104)와 입력노드(102) 사이에 구성된다. 이와다르게, 입력신호를 물리적 I/O(104)로부터 펑션 I/O(102)로 송신하는 제 2 크로스바 스위치가 도 7의 좌측에서, 단지 물리적 I/O를 펑션 I/O로 교환함으로써 표시된다. 유사하게, 도 7의 우측에서, 펑션 I/O는 물리적 I/O로 대체된다. 2개의 크로스바 스위치는 IC 내부에서 외부로의 직접신호 및 외부에서 IC 내부로의 직접신호에 대하여 평행하게 존재한다. 제 2 크로스바 스위치의 엘레멘트는 상기한 네트워크(100)의 설명에서 명확히 설명하였다. 이하에 설명하는 도 9는 64개의 내부노드(102)와 인터페이스하는 40개의 물리적 핀(104)만을 구비한 네트워크를 나타낸다.

본 발명의 다른 양태에 있어서, 펑션 I/0는 물리적 I/0에 접속되고, 물리적 I/0가 펑션 I/0에 접속되는, 별도의 스위치 구성이 존재한다. 해당 분야에 알려져 있는 바와 같이, 고임피던스 스위치의 사용에 의해, 상기한 스위치의 기능 및 신호의 흐름이 반전된다. 즉, 스위치는 그 스위치에 들어 가는 신호입력을 가지며, 스위치에서 배출되는 가능한 4개의 출력을 갖는 상태를 교대로 나타낸다. 상기 스위치는 4개의 출력중 1개만을 선택하여 입력신호를 받아들이는 것에 의해 동작한다.

도 7에 있어서, 크로스바 스위치(100)는, 단지 노드(102,104) 및 스위치 레이어(106,110)의 라벨을 교환하는 것에 의한 상기한 교대의 스위치 동작에 의해서 나타내진다. 즉, 노드(104)는 입력이고, 노드(102)는 출력이며, (110)은 스위치의 제 1 레이어이고, (106)은 스위치의 제 3 레이어이다. 제 1 레이어(110)의 각 스위치는 1개에 해당하는 입력노드(1O4)에 동작가능하게 접속된 1개의 신호입력을 갖는다. 각 스위치는 2i개의 신호 출력을 갖고, 각 스위치는 1개의 출력에 대해 입력신호를 선택적으로 제공한다. 상기 각 스위치는 어떤 출력을 선택하는 가를 선택하는 i개의 제어 입력을 갖는다(도 7에는 도시 안됨, 도 6 참조). 도 8은 SOC가 N개의 펑션 I/O를 M개의 물리적 I/O에 접속하는 크로스바 접속 네트워크를 포함하는 본발명의 특정 응용예를 나타낸다. 이때, M<N이고, 상기한 바와 같이, N=2^(n+i+l)이다. 구체적으로, 이 실시예에서는, N=64, M=40, n=3, 및 i= 2로 한다. 스위치(220)는 도 10의 크로스바 스위치(100)로서 거의 정확하게 기능하기 때문에, 스위치(220)의 설명은 되풀이하지 않는다. 스위치(100)와 스위치(220)의 차이는, 스위치(220)가 갖는 I/O 핀이 펑션 I/O의 수보다도 적다는 점에 있다. IC의 내부에 64개의 펑션 입출력(I/O)노드, 및 IC에 물리적으로 액세스하는 4O개의 I/O 핀이 존재한다. 다음에, 입력노드(102)에서 (n-1)개의 스위치 레이어(106,108)로 신호를 다중화하는 64개(N개)의 스위치로 이루어지는 2 레이어(또는 (n-1)레이어) 및 최종스위치군(110)과 물리적 I/O(1O4) 사이에서 신호를 다중화하는 40개(M개)의 스위치로 이루어지는 1개의 최종 레이어(110)가 존재한다. 모든 2 (또는(n-1)번째) 스위치 레이어의 스위치군에 4개의 벡터가 공급될 필요는 없다. 도 11에는 제 3 스위치군의 입력에 4개의 벡터를 공급하는 스위치군(202,204,206,208)만을 나타낸다. 또는, 다른 제 2 레벨 스위치군이 4개의 벡터를 공급한다. 별도의 대체예로서는, 제 8 스위치군 각각이 3개의 벡터를 공급하거나, 제 8 스위치군이 각각 2개의 벡터를 공급하기도 한다. 합계 40개의 벡터를 생성하는 몇개의 구성이 가능하다.

상기한 바와 같이, 각 스위치가 입력 노드에 동작가능하게 접속된 4개의 신호입력을 갖는다. 각 스위치는 입력신호를 다중화하여, 신호출력의 출력신호를 제공한다. 각 스위치는 그 스위치에 의해 출력되는 입력신호를 선택하는 2개의 제어입력을 가지며, 그것에 의해, 상기 각 출력노드는 임의의 입력노드에 접속가능하게된다.

도 7과 같이, 256(N×2i)개의 동작 접속이 존재하며, 그 동작접속은 4(2i)개의 조로 그룹화되어 스위치의 제 1 레이어(106)와 제 2 레이어(108) 사이, 및 펑션 I/O(102)와 스위치의 제 1 레이어(106) 사이에 64(N)개의 벡터를 형성한다.

도 9는 도 8의 네트워크(220)에 대하여 반대방향으로 배향된 제 2 스위칭 네트워크(250)를 추가하고 있다. 본 발명의 몇개의 양태에 있어서, 제 2 네트워크(250)는 물리적 핀(104)으로부터 펑션 I/O(102)로의 쌍방향 신호의 흐름이 가능하게 되어, 각 핀(104)에서의 신호는 임의의 펑션 I/O(102)에 동작가능하게 접속될 수 있다. 도 9에 있어서, N=64, M=40, n=3, 및 i=2이다. 핀(104)은 M개의 물리적 핀(104)으로부터 (n-1)개의 스위치 레이어(254,256)로 신호를 다중화하는 M개의 스위치로 이루어지는 1개의 스위치 레이어(제 1 스위치군 252)에 접속된다. 즉, n=2 및 n=3의 경우의 스위치 레이어이다. 제 1 레이어(252)와 제 2 레이어(254) 사이의 접속은 어느 정도 임의적이다. 제 2 레이어(254)의 모든 스위치군이 4개의 벡터를 받아들일 필요는 없다. 도 9에서, 제 2 레이어의 스위치군(260,262)이 제 1 레이어(252)로부터 출력된 4개의 벡터를 받아들인다. 제 2 레이어의 스위치군(264,266)은 각각 1개의 벡터만을 받아들인다. 각각 4개, 4개, 1개, 1개로 이루어지는 군인 4개의 스위치군에 의해, 합계 1O 개의 벡터가 받아들여진다. 이와 다르게, 벡터의 할당은, 3개, 3개, 3개, 1개로 되거나, 또는 합계 10개가 되는 다른 조합으로 된다.

N개의 스위치로 이루어지는 다른 (n-1)개의 레이어, 이 실시예에서는 스위치레이어(254,256)가, 스위치 레이어(252,254,256)와 입력노드(102) 사이에서 신호를 다중화한다. 상기한 바와 같이, N=2^(n+i+l)이다. 스위치군의 동작 및 벡터 편성은, 위에서 설명한 도 7과 같고, 여기서는 설명을 되풀이하지 않는다.

도 10은 SOC에서의 n단계의 의사 결정 단계에서 N개의 입력노드로부터 N개의 출력노드로 크로스바 네트워킹하는 방법을 나타내는 플로우 챠트이다. 공정(300)은 입력노드에서 N개의 입력신호를 제공한다. 여기서 N=2^(n+i+l)이다. 또한, 카운터 a는 1로 설정된다. 공정(302)은 N개의 입력신호를 2i 비트의 벡터와 결합하여, N/2i개의 벡터를 형성한다. 즉, 벡터는 4개의 다른 입력으로부터의 신호로 형성된다. 공정(304)은 공정(302)에서 얻어진 각 벡터를 합계 2i회 처리 또는 복제하여, 합계 N개의 벡터를 형성한다. 공정(306)은 각 벡터로부터 1개의 신호를 선택하여, 입력신호를 다음 단계에 제공한다. 공정(308)은 본 발명의 방법을 공정(302)으로부터 공정(306)까지 합계 n회 사이클링시키는 결정 블럭이다. 카운터 a가 n과 같지 않은 경우, 공정(310)에서 카운터에 1이 추가되고 상기 방법은 공정(302)으로 진행한다. 카운터 a가 n과 같은 경우, 상기 방법은 공정(312)으로 진행하여, 각 출력노드는 n단계의 의사 결정 단계를 사이에 두고 N개의 입력노드의 각각에 선택적으로 접속가능해진다. 도 7에 나타낸 바와 같이, 또한 위에서 설명된 바와 같이, 본 발명의 일부 양태에 있어서, N=64, i=2, 및 n=3이다.

도 10에 나타낸 방법은 스위치로서 동작한다. 신호는 4개(2i개)의 입력노드로부터 스위치에 입력된다. 각 노드는 4개(2i개)의 다른 스위치에 접속된다. 각 스위치는 4개의 입력중 1개를 출력으로서 선택한다. 따라서, 각 스위치는 4의 인수 멀티플렉서(factor-of-four multiplexer)로서 작용한다. 3 레이어의 스위치를 거친 후, 64개(N개)의 다중화된 프로그램가능한 출력신호가 존재하여, 입력노드(0∼63)로부터의 신호중 1개를 제공한다(도 7 참조).

도 11은 출력노드의 신호가 입력노드에 제공되는 SOC에서의 방법을 나타낸 플로우 챠트이다. 공정(400)은 출력노드에서의 입력신호를 제공하여, 카운터를 b=1로 설정한다. 공정(402)은 N개의 입력신호를 2i 비트의 벡터와 결합하여, N/2i개의 벡터를 형성한다. 공정(404)은 N개의 입력신호를 2i의 인수로 복제하여, N개의 벡터를 형성한다. 공정(406)은 각 벡터로부터 1개의 신호를 선택하여, 다음 단계에 입력신호를 제공한다. 공정(408)은, 본 발명의 방법을 공정(402)으로부터 공정(406)까지 합계 n회 사이클링시키는 결정 블럭이다. 카운터 b가 n과 같지 않은 경우, 공정(410)에서 카운터에 1이 추가되고, 상기 방법은 공정(402)으로 진행한다. 카운터 b가 n과 같은 경우, 상기 방법은 공정(412)으로 진행하여, N개의 출력노드의 각각이 n단계의 의사 결정 단계를 사이에 두고 N개의 입력노드 각각에 선택적으로 접속가능해진다.

본 발명의 일부 양태에 있어서, 공정(302∼310)은 공정(402∼41O)과 동시에 행하여진다. 그것에 의하여, 본 발명의 방법은 입력노드로부터 출력노드, 및 출력노드로부터 입력노드로의 쌍방향 신호의 흐름을 가능하게 한다.

도 12는 SOC에서의 n단계의 의사 결정 단계에 걸친 IC내의 N개의 펑션 I/0로부터 M개의 외부 커넥터핀으로의 크로스바 네트워킹을 위한 방법을 나타내는 플로우 챠트이다. 공정(500)은 펑션 I/O 에서 N개의 입력신호를 제공하여, 카운터를 c=1로 설정한다. 이 때, N은 N=2^(n+i+l)이다. 본 발명의 일 양태에서, N=64, M=40, n=3, 및 i=2이다. 공정(502)은 N개의 입력신호를 2i 비트의 벡터와 결합하여, N/2i개의 벡터를 형성한다. 공정(504)은 공정(502)에서 얻어진 각 벡터를 합계 2i회 처리 또는 복제하여, 합계 N개의 벡터를 형성한다. 공정(506)은 각 벡터로부터 1개의 신호를 선택하여, 입력신호를 다음 단계에 제공한다. 공정(508)은 본 발명의 방법을 공정(502)으로부터 공정(506)까지 합계 (n-1)회 사이클링시키는 결정 블럭이다. c가 (n-1)과 같지 않은 경우, 상기 방법은 공정(510)으로 진행하여, 카운터 c에 1이 추가되며, 상기 방법은 공정(502)으로 진행한다. 카운터가 c=(n-1)인 경우, 상기 방법은 공정(512)으로 진행한다.

공정(512)은 N개의 입력신호를 2i 비트의 벡터와 결합하여 N/2i개의 벡터를 형성한다. 공정(514)은 공정(512)에서 얻어진 각 벡터를 적어도 (M/N)2i회 처리 또는 복제하여, 합계 M개의 벡터를 형성한다. 도 8에 나타낸 바와 같이, 제 2 스위치 레이어의 모든 스위치군이 4개의 벡터를 출력할 필요는 없다. N=64, M= 40인 경우, 반수의 스위치군이 3개의 벡터를 출력하고, 남아 있는 반수의 스위치군이 2개의 벡터를 출력할 수 있기 때문에, 벡터출력의 평균은 2.5개이다. 공정(516)은 각 벡터로부터 1개의 신호를 선택하여, M개의 커넥터핀의 각각에 입력신호를 제공한다. 공정(518)에서의 결과로서, N개의 펑션 I/O에서의 신호는 M개의 커넥터핀에 이용가능하게 된다. 본 발명의 다른 양태에 있어서, 제 2 (또는 제(n-1)번째) 스위치 레이어에서 제 3 스위치군에 40개의 벡터를 제공하는데, 12개의 스위치군만이 필요하게 된다. 즉, 8개의 스위치군이 32개의 벡터를 제 3 레이어에 제공하고, 4개의 스위치군이 8개의 벡터를 제공한다.

도 13은, SOC에서의 M개의 커넥터핀으로부터 N 개의 펑션 I/O로 신호를 네트워크하는 방법을 나타낸 플로우 챠트이다. 공정(600)은 M개의 커넥터핀에 입력신호를 제공하고, 카운터를 d=1로 설정한다. 공정(602)은 M개의 입력신호를 각각 2i 비트의 벡터와 결합하여 M/2i개의 벡터를 형성한다. 공정(604)은 공정(602)에서 형성된 각 벡터를, 합계 2i회 복제하여, 합계 M/2i개의 벡터를 형성한다. 공정(606)은 각 벡터로부터 1개의 신호를 선택하여 입력신호를 다음 단계에 제공한다. 공정(608)은 M개의 입력신호를 1비트로부터 2i 비트까지의 벡터에 결합하여, 합계 N/2i개의 벡터를 형성한다. 공정(610)은 공정(608)에서 형성된 각 벡터를 합계 2i회 복제하여 N개의 벡터를 형성한다. 공정(612)은 각 벡터로부터 1개의 신호를 선택하여 입력신호를 다음 단계에 제공한다.

공정(614)은 본 발명의 방법을 공정(608)으로부터 공정(612)까지 합계(n-1)회 사이클링시키는 결정 블럭이다. 카운터 d가 (n-1)과 같지 않은 경우, 상기 방법은 공정(616)으로 진행하고, 여기서 카운터 d에 1이 추가되고, 상기 방법은 공정(608)으로 진행한다. 카운터가 d=(n-1)인 경우, 상기 방법은 공정(618)으로 진행하여, 각 입력노드는 n단계의 의사 결정 단계를 사이에 두고 M개의 출력노드 각각에 선택적으로 접속가능하게 된다.

본 발명의 일부 양태에 있어서, 공정(500∼518)은 공정(600∼618)과 동시에행하여짐으로써, 본 발명의 방법은 펑션 I/O에서 커넥터핀으로, 그리고 커넥터핀에서 펑션 I/0로의 쌍방향 신호의 흐름을 가능하게 한다. 본 발명의 일부 양태에 있어서, N=64, M=40, n=3, i= 2이다.

도 14는 시스템온칩(SOC)에서, n단계의 의사 결정 단계에 걸쳐 고임피던스 스위치를 이용하여 N개의 펑션 I/O에서 N개의 외부 커넥터핀으로 입력신호를 크로스바 네트워킹하는 방법의 다른 실시 양태를 나타낸다. 공정(700)은 펑션 I/O 에서 입력신호를 제공하여, 카운터를 e=1로 설정한다. 이 때, N=2^(n+i+l+)이다. 공정(702)은 N개의 입력신호 각각에 대해 2i개의 신호통로를 생성한다. 공정(704)은 (2i)N개의 입력신호를 2i 비트의 벡터와 결합하여 N개의 벡터를 형성한다. 공정(706)은 각 벡터로부터 1개의 신호를 선택하여 입력신호를 다음 단계에 제공한다. 공정(708)은 본 발명의 방법을 공정(702)으로부터 공정(706)까지 합계 n회 사이클링시키는 결정 블럭이다. 카운터 e가 n과 같지 않은 경우, 상기 방법은 공정(710)으로 진행하여, 여기서 카운터 e에 1이 추가되고, 상기 방법은 공정(702)으로 진행한다. 카운터 e=n인 경우, 본 발명의 방법은 공정(712)으로 진행한다. 그 결과로 공정(712)에서는, N개의 펑션 I/O에서의 신호가 N개의 커넥터핀에서 이용가능하게 된다.

상기 문단에서 규정된 것과 같은 개념이 쌍방향 스위치법 및 입력노드와 출력노드의 수가 다른 경우의 네트워킹에 응용된다.

상기와 동일한 구조 및 방법이라면, 내부핀의 임의의 서브세트가 사용가능한외부 I/O에 적용될 수 있다. 적절히 설계된 경우, 이 구조는 인터럽트, DMA 요구신호, 타이머 신호등을 전송하기 위한 임의의 내부상호접속을 형성하도록 사용될 수 있다. SOC에 대한 명백한 이익은 시스템 설계자, 및 SOC 제조자에게 있어서 보다 단순한 엔지니어링 및 제조 규정에 고도의 융통성이 주어지는 점에 있다.

샤프 마이크로일렉트로닉스 테크놀러지사의 시스템온칩 팀은 한편으로는 최대의 융통성을 얻기 위해서 주변장치를 고도로 집적하고 다른 한편으로는 비용의 절감을 목표로 하여 핀 카운트를 감소시킨다는 모순된 요구에 새로이 접근하여 처리한다. 온칩 주변장치를 외부에 인터페이스시키기 위한 크로스바 스위치를 사용함에 의해, 시스템 설계자 및 SOC 제조자는 설계요구를 희생시키지 않고 전체적인 융통성을 얻는다. 본 발명의 다른 변형예 및 실시예들이 당업자에 의해 실시될 수 있을 것이다.

Claims

시간지연이 적은 시스템 온 칩(SOC) 크로스바 스위칭 네트워크로서,

N개의 입력노드;

N개의 출력노드; 및

상기 입력노드와 상기 출력노드 사이에서 신호를 다중화하는 N개의 스위치로 이루어지는 n개의 레이어를 포함하고,

각 스위치가 상기 입력노드에 동작가능하게 접속된 2i개의 신호입력을 갖고, 상기 스위치의 각각이 입력신호를 다중화하여, 신호출력에 있어서 출력신호를 제공하고, 상기 스위치의 각각이, 어떤 입력신호가 상기 스위치에 의해 출력되는 가를 선택하는 i개의 제어입력을 갖고,

N = 2^(n+i+1)이고, 이에 의해, 상기 출력노드의 각각이 상기 입력노드의 어느것에 접속가능하게 되는, 스위칭 네트워크.
제 1 항에 있어서, 각 스위치 레이어 사이에 (N × 2i)개의 동작접속을 더 포함하고, 상기 입력노드와 제 1 스위치 레이어 사이에 동작접속을 포함하는, SOC 스위칭 네트워크.
제 1 항에 있어서, N=64, i=2, n=3인, SOC 스위칭 네트워크.
제 1 항에 있어서, 제 2 네트워크를 포함하고, 상기 제 2 네트워크는,

상기 출력노드와 상기 입력노드 사이에서 신호를 다중화하는 N개의 스위치로 이루어지는 n개의 레이어를 포함하고,

각 스위치가 상기 출력노드에 동작가능하게 접속된 2i개의 신호입력을 갖고, 상기 스위치의 각각이 상기 입력신호를 다중화하여, 신호출력에 있어서 출력신호를 제공하고, 상기 스위치의 각각은, 상기 스위치에 의해 어떤 입력신호를 출력하는 가를 선택하는 i개의 제어입력을 갖고,

N = 2^(n+i+1)이며, 이에 의해, 상기 입력노드의 각각은 상기 출력노드의 어느것에 접속가능하게 되는, SOC 스위칭 네트워크.
제 3 항에 있어서, 상기 제 1 레이어의 스위치가 4개의 군으로 편성되고, 상기 입력노드가 4개의 신호로 이루어지는 벡터를 대응하는 스위치군에 제공하는 4개의 군으로 편성되는 SOC 스위칭 네트워크로서, 상기 제 1 레이어의 스위치가 아래와 같이 동작가능하게 접속되는, 즉,

노드 0∼3은 4개의 입력벡터를 받아들이는 상기 제 1 스위치군의 4개의 입력에 동작가능하게 접속되고, 상기 제 1 스위치군의 각 스위치가 1개의 입력벡터를 받아들이고, 상기 제 1 스위치군이 4개의 출력을 갖고, 상기 스위치의 각각에 대한하나의 출력이 노드 0∼3으로부터 선택가능한 신호를 제공하고,

노드 4∼7은 4개의 입력벡터를 받아들이는 제 2 스위치군의 4개의 입력에 동작가능하게 접속되고, 상기 제 2 스위치군의 4개의 출력이 노드 4∼7로부터 선택가능한 신호를 제공하고,

노드 8∼11은 4개의 입력벡터를 받아들이는 제 3 스위치군의 4개의 입력에 동작가능하게 접속되고, 상기 제 3 스위치군의 4개의 출력이 노드 8∼11로부터 선택가능한 신호를 제공하고,

노드 12∼15는 4개의 입력벡터를 받아들이는 제 4 스위치군의 4개의 입력에 동작가능하게 접속되고, 상기 제 4 스위치군의 4개의 출력이 노드 12∼15로부터 선택가능한 신호를 제공하고,

상기 제 1에서 제 4 까지의 스위치군의 출력이 결합되어 제 2 레이어의 입력벡터를 형성하고, 이에 의해 노드 0∼15로부터의 선택가능한 신호가 제공되고, 노드 16∼63은 상기한 바와 같이, 4개의 노드로 이루어지는 군으로서 각각 스위치군 5∼16에 동작가능하게 접속되고, 노드 16∼19는 제 5 스위치군에 동작가능하게 접속되고, 노드 20∼23은 제 6 스위치군에 동작가능하게 접속되고, 노드 24∼27은 제 7 스위치군에 동작가능하게 접속되고, 노드 28∼31은 제 8 스위치군에 동작가능하게 접속되고, 상기 제 5에서 제 8 까지의 스위치군의 출력은 결합되어 노드 16∼31로부터의 선택가능한 신호로 이루어지는 제 2 레이어 입력벡터를 형성하고,

노드 32∼35는 제 9 스위치군에 동작가능하게 접속되고, 노드 36∼39는 제 10 스위치군에 동작가능하게 접속되고, 노드 40∼43은 제 11 스위치군에 동작가능하게 접속되고, 노드 44∼47은 제 12 스위치군에 동작가능하게 접속되고, 상기 제 9에서 제 12 까지의 스위치군의 출력은 결합되어 노드 32∼47로부터의 선택가능한 신호로 이루어지는 제 2 레이어 입력벡터를 형성하고,

노드 48∼51은 제 13 스위치군에 동작가능하게 접속되고, 노드 52∼55는 제 14 스위치군에 동작가능하게 접속되고, 노드 56∼59는 제 15 스위치군에 동작가능하게 접속되고, 노드 60∼63은 제 16 스위치군에 동작가능하게 접속되고, 상기 제 13에서 제 16까지의 스위치군의 출력은 결합되어 노드 48∼63으로부터의 선택가능한 신호로 이루어지는 제 2 레이어 입력벡터를 형성하고, 이에 의해, 상기 제 l 스위치 레이어가, 신호로 이루어지는 64개의 벡터를 받아들이고, 또한 다중화된 신호로 이루어지는 64개의 벡터를 출력하는, SOC 스위칭 네트워크.
제 5 항에 있어서, 제 2 레이어의 스위치가 4개의 스위치로 이루어지는 군으로 편성되고, 상기 스위치의 각각이, 제 1 레이어의 스위치로부터 제 2 레이어 입력벡터를 받아들이는 4개의 입력을 갖고, 상기 스위치군의 각각이 제 3 레이어 입력벡터를 제공하는 4개의 출력을 갖고, 상기 제 2 레이어 스위치군이 아래와 같이 동작가능하게 접속되는, 즉,

제 2 레이어 제 1 스위치군이, 상기 제 1 레이어의 제 1에서 제 4까지의 스위치군으로부터의 4개의 제 2 레이어 입력벡터를 받아들이고, 상기 제 2 레이어의 제 1 스위치군이 4개의 출력을 갖고, 이에 의해, 각 출력신호가 노드 0∼15로부터의 선택가능한 비트를 포함하고,

제 2 레이어 제 2 스위치군이, 상기 제 1 레이어의 제 5에서 제 8 까지의 스위치군으로부터의 4개의 제 2 레이어 입력벡터를 받아들이고, 상기 제 2 레이어 제 2 스위치군이 4개의 출력을 갖고, 이에 의해, 각 출력신호가 노드 16∼31로부터의 선택가능한 비트를 포함하고,

제 2 레이어 제 3 스위치군이, 상기 제 1 레이어의 제 9에서 제 12 까지의 스위치군으로부터의 4개의 제 2 레이어 입력벡터를 받아들이고, 상기 제 2 레이어 제 3 스위치군이 4개의 출력을 갖고, 이에 의해, 각 출력신호가 노드 32∼47로부터의 선택가능한 비트를 포함하고,

제 2 레이어 제 4 스위치군이, 상기 제 1 레이어의 제 13에서 제 16 까지의 스위치군으로부터의 4개의 제 2 레이어 입력벡터를 받아들이고, 상기 제 2 레이어 제 4 스위치군이 4개의 출력을 갖고, 이에 의해, 각 출력신호가 노드 48∼63으로부터의 선택가능한 비트를 포함하고,

상기 제 2 레이어의 제 1에서 제 4 까지의 스위치군의 각각으로부터의 1개의 출력신호가 결합되어 제 3 레이어 입력벡터를 형성하고, 이에 의해, 노드 0∼63으로부터의 선택가능신호가 제공되고,

제 2 레이어 스위치군 5∼16은 각각, 상기한 바와 같이, 4개의 스위치로 이루어지는 군으로서 제 1 레이어 스위치군 1∼16에 동작가능하게 접속되고, 제 2 레이어 제 5 스위치군은, 제 1 레이어의 제 1에서 제 4까지의 스위치군으로부터의 4개의 벡터를 받아들여 4개의 출력을 제공하고, 제 2 레이어 제 6 스위치군은 제 1 레이어의 제 5에서 제 8 까지의 스위치군으로부터의 4개의 벡터를 받아들여 4개의 출력을 제공하고, 제 2 레이어 제 7 스위치군은 제 1 레이어의 제 9에서 제 12까지의 스위치군으로부터의 4개의 벡터를 받아들여 4개의 출력을 제공하고, 제 2 레이어 제 8 스위치군은 제 1 레이어의 제 13에서 제 16까지의 스위치군으로부터의 4개의 벡터를 받아들여 4개의 출력을 제공하고,

상기 제 2 레이어의 제 5에서 제 8까지의 스위치군의 각각으로부터의 1개의 출력신호가 결합되어 제 3 레이어 입력벡터를 형성하고, 이에 의해, 노드 0∼63으로부터의 선택가능신호가 제공되고,

제 2 레이어 제 9 스위치군은 제 1 레이어의 제 1에서 제 4까지의 스위치군으로부터 4개의 벡터를 받아들여 4개의 출력을 제공하고, 제 2 레이어 제 10 스위치군은 제 1 레이어의 제 5에서 제 8까지의 스위치군으로부터 4개의 벡터를 받아들여 4개의 출력을 제공하고, 제 2 레이어 제 11 스위치군은 제 1 레이어의 제 9에서 제 12까지의 스위치군으로부터 4개의 벡터를 받아들여 4개의 출력을 제공하고, 제 2 레이어 제 12 스위치군은 제 1 레이어의 제 13에서 제 16까지의 스위치군으로부터 4개의 벡터를 받아들여 4개의 출력을 제공하고,

상기 제 2 레이어의 제 9에서 제 12까지의 스위치군의 각각으로부터의 1개의 출력신호가 결합되어, 제 3 레이어 입력벡터를 형성하고, 이에 의해, 노드 0∼63으로부터의 선택가능신호가 제공되고,

제 2 레이어 제 13 스위치군은, 제 1 레이어의 제 1에서 제 4까지의 스위치군으로부터 4개의 벡터를 받아들여 4개의 출력을 제공하고, 제 2 레이어 제 14 스위치군은 제 1 레이어의 제 5에서 제 8까지의 스위치군으로부터 4개의 벡터를 받아들여 4개의 출력을 제공하고, 제 2 레이어 제 15 스위치군은 제 1 레이어의 제 9에서 제 12까지의 스위치군으로부터 4개의 벡터를 받아들여 4개의 출력을 제공하고, 제 2 레이어 제 16 스위치군은, 제 1 레이어의 제 13에서 제 16까지의 스위치군으로부터 4개의 벡터를 받아들여 4개의 출력을 제공하고,

상기 제 2 레이어의 제 13에서 제 16까지의 스위치군의 각각으로부터 1개의 출력신호를 결합하여 제 3 레이어 입력벡터를 형성하고, 이에 의해, 노드 0∼63의 선택가능한 신호가 제공되고, 이에 의해, 상기 제 2 레이어의 스위치는 신호로 이루어지는 64개의 벡터를 받아들이고, 다중화된 신호로 이루어지는 64개의 벡터를 출력하는, SOC 스위칭 네트워크.
제 6 항에 있어서, 제 3 레이어의 스위치가 4개의 스위치로 이루어지는 군으로 편성되고, 상기 스위치의 각각이 제 2 레이어의 스위치로부터 제 3 레이어 입력벡터를 받아들이는 4개의 입력을 갖고, 상기 스위치군의 각각이 출력노드벡터를 제공하는 4개의 출력을 갖고, 상기 제 3 레이어 스위치군이 이하와 같이 접속되는, 즉,

제 3 레이어 제 1 스위치군이, 상기 제 2 레이어의 제 1에서 제 4까지의 스위치군으로부터의 4개의 제 3 레이어 입력벡터를 받아들이고, 상기 제 3 레이어 제 1 스위치군이, 출력노드벡터를 제공하는 대응하는 출력노드 0∼3에 동작가능하게 접속된 4개의 출력을 갖고, 이에 의해, 각 출력노드벡터가 노드 0∼63으로부터의 선택가능한 비트를 포함하고,

제 3 레이어 제 2 스위치군이, 상기 제 2 레이어의 제 1에서 제 4까지의 스위치군으로부터의 4개의 제 3 레이어 입력벡터를 받아들이고, 상기 제 3 레이어 제2 스위치군이, 출력노드벡터를 제공하는 대응하는 출력노드 4∼7에 동작가능하게 접속된 4개의 출력을 갖고, 이에 의해, 각 출력노드벡터가 노드 0∼63으로부터의 선택가능한 비트를 포함하고,

제 3 레이어 제 3스위치군이, 상기 제 2 레이어의 제 1에서 제 4까지의 스위치군으로부터의 4개의 제 3 레이어 입력벡터를 받아들이고, 상기 제 3 레이어 제 3스위치군이, 출력노드벡터를 제공하는 대응하는 출력노드 8∼11에 동작가능하게 접속된 4개의 출력을 갖고, 이에 의해, 각 출력노드벡터가 노드 0∼63으로부터의 선택가능한 비트를 포함하고,

제 3 레이어 제 4 스위치군이, 상기 제 2 레이어의 제 1에서 제 4까지의 스위치군으로부터의 4개의 제 3 레이어 입력벡터를 받아들이고, 상기 제 3 레이어 제 4 스위치군이, 출력노드벡터를 제공하는 대응하는 출력노드 12∼15에 동작가능하게 접속된 4개의 출력을 갖고, 이에 의해, 각 출력노드벡터가 노드 0∼63으로부터의 선택가능한 비트를 포함하고,

제 3 레이어 제 5 스위치군이, 상기 제 2 레이어의 제 5에서 제 8까지의 스위치군으로부터의 4개의 제 3 레이어 입력벡터를 받아들이고, 상기 제 3 레이어 제 5 스위치군이, 출력노드벡터를 제공하는 대응하는 출력노드 16∼19에 동작가능하게 접속된 4개의 출력을 갖고, 이에 의해, 각 출력노드벡터가 노드 0∼63으로부터의 선택가능한 비트를 포함하고,

제 3 레이어 제 6 스위치군이, 상기 제 2 레이어의 제 5에서 제 8까지의 스위치군으로부터의 4개의 제 3 레이어 입력벡터를 받아들이고, 상기 제 3 레이어 제6 스위치군이, 출력노드벡터를 제공하는 대응하는 출력노드 20∼23에 동작가능하게 접속된 4개의 출력을 갖고, 이에 의해, 각 출력노드벡터가 노드 0∼63으로부터의 선택가능한 비트를 포함하고,

제 3 레이어 제 7 스위치군이, 상기 제 2 레이어의 제 5에서 제 8까지의 스위치군으로부터의 4개의 제 3 레이어 입력벡터를 받아들이고, 상기 제 3 레이어 제 7 스위치군이, 출력노드벡터를 제공하는 대응하는 출력노드 24∼27에 동작가능하게 접속된 4개의 출력을 갖고, 이에 의해, 각 출력노드벡터가 노드 0∼63으로부터의 선택가능한 비트를 포함하고,

제 3 레이어 제 8 스위치군이, 상기 제 2 레이어의 제 5에서 제 8까지의 스위치군으로부터의 4개의 제 3 레이어 입력벡터를 받아들이고, 상기 제 3 레이어 제 8 스위치군이, 출력노드벡터를 제공하는 대응하는 출력노드 28∼31에 동작가능하게 접속된 4개의 출력을 갖고, 이에 의해, 각 출력노드벡터가 노드 0∼63으로부터의 선택가능한 비트를 포함하고,

제 3 레이어 제 9 스위치군이, 상기 제 2 레이어의 제 9에서 제 12까지의 스위치군으로부터의 4개의 제 3 레이어 입력벡터를 받아들이고, 상기 제 3 레이어 제 9 스위치군이, 출력노드벡터를 제공하는 대응하는 출력노드 32∼35에 동작가능하게 접속된 4개의 출력을 갖고, 이에 의해, 각 출력노드벡터가 노드 0∼63으로부터의 선택가능한 비트를 포함하고,

제 3 레이어 제 10 스위치군이, 상기 제 2 레이어의 제 9에서 제 12까지의 스위치군으로부터의 4개의 제 3 레이어 입력벡터를 받아들이고, 상기 제 3 레이어제 10 스위치군이, 출력노드벡터를 제공하는 대응하는 출력노드 36∼39에 동작가능하게 접속된 4개의 출력을 갖고, 이에 의해, 각 출력노드벡터가 노드 0∼63으로부터의 선택가능한 비트를 포함하고,

제 3 레이어 제 11 스위치군이, 상기 제 2 레이어의 제 9에서 제 12까지의 스위치군으로부터의 4개의 제 3 레이어 입력벡터를 받아들이고, 상기 제 3 레이어 제 11 스위치군이, 출력노드벡터를 제공하는 대응하는 출력노드 40∼43에 동작가능하게 접속된 4개의 출력을 갖고, 이에 의해, 각 출력노드벡터가 노드 0∼63으로부터의 선택가능한 비트를 포함하고,

제 3 레이어 제 12 스위치군이, 상기 제 2 레이어의 제 9에서 제 12까지의 스위치군으로부터의 4개의 제 3 레이어 입력벡터를 받아들이고, 상기 제 3 레이어 제 12 스위치군이, 출력노드벡터를 제공하는 대응하는 출력노드 44∼47에 동작가능하게 접속된 4개의 출력을 갖고, 이에 의해, 각 출력노드벡터가 노드 0∼63으로부터의 선택가능한 비트를 포함하고,

제 3 레이어 제 13스위치군이, 상기 제 2 레이어의 제 13에서 제 16까지의 스위치군으로부터의 4개의 제 3 레이어 입력벡터를 받아들이고, 상기 제 3 레이어 제 13스위치군이, 출력노드벡터를 제공하는 대응하는 출력노드 48∼51에 동작가능하게 접속되다 4개의 출력을 갖고, 이에 의해, 각 출력노드벡터가 노드 0∼63으로부터의 선택가능한 비트를 포함하고,

제 3 레이어 제 14 스위치군이, 상기 제 2 레이어의 제 13에서 제 16까지의 스위치군으로부터의 4개의 제 3 레이어 입력벡터를 받아들이고, 상기 제 3 레이어제 14스위치군이, 출력노드벡터를 제공하는 대응하는 출력노드 52∼55에 동작가능하게 접속된 4개의 출력을 갖고, 이에 의해, 각 출력노드벡터가 노드 0∼63으로부터의 선택가능한 비트를 포함하고,

제 3 레이어 제 15 스위치군이, 상기 제 2 레이어의 제 13에서 제 16까지의 스위치군으로부터의 4개의 제 3 레이어 입력벡터를 받아들이고, 상기 제 3 레이어 제 15 스위치군이, 출력노드벡터를 제공하는 대응하는 출력노드 56∼59에 동작가능하게 접속된 4개의 출력을 갖고, 이에 의해, 각 출력노드벡터가 노드 0∼63으로부터의 선택가능한 비트를 포함하고,

제 3 레이어 제 16 스위치군이, 상기 제 2 레이어의 제 13에서 제 16까지의 스위치군으로부터의 4개의 제 3 레이어 입력벡터를 받아들이고, 상기 제 3 레이어 제 16 스위치군이, 출력노드벡터를 제공하는 대응하는 출력노드 60∼63에 동작가능하게 접속된 4개의 출력을 갖고, 이에 의해, 각 출력노드벡터가 노드 0∼63으로부터의 선택가능한 비트를 포함하는, SOC 스위칭 네트워크.
시간지연이 적은 시스템 온 칩(SOC)크로스바 스위칭 네트워크로서,

N개의 입력노드;

N개의 출력노드; 및

상기 입력노드와 상기 출력노드 사이의 신호를 다중화하는 N개의 고임피던스 스위치로 이루어지는 n개의 레이어를 구비하고,

각 스위치가, 1개의 대응하는 입력노드에 동작가능하게 접속된 하나의 신호입력을 갖고, 상기 스위치의 각각이 2i개의 신호출력을 갖고, 상기 스위치의 각각이, 상기 출력의 하나에 있어서 입력신호를 선택적으로 제공하고, 상기 스위치의 각각이, 어떤 출력이 선택되는 가를 선택하는 i개의 제어입력을 갖고,

N = 2^(n+i+1)이고, 이에 의해, 상기 출력노드의 각각이 상기 입력노드의 어느 것에 접속가능하게 되는, 시스템 온 칩(SOC) 크로스바 스위칭 네트워크.
시간지연이 적은 시스템 온 칩(SOC) 크로스바 접속 네트워크로서,

IC 내부의 N개의 펑션(function) 입출력(I/O)노드;

IC에 물리적으로 액세스하는 M개의 I/0핀;

상기 입력노드와 상기 스위치 레이어 사이에서 신호를 다중화하는 N개의 스위치로 이루어지는 (n-1)개의 레이어; 및

상기 최후의 스위치 레이어로부터 상기 M개의 물리적 핀으로 신호를 다중화하는 M개의 스위치로 이루어지는 1개의 최종 레이어를 포함하고,

M이 N보다 작고,

N= 2^(n+i+1)이고,

각 스위치가, 상기 입력노드에 동작가능하게 접속된 2i개의 신호입력을 갖고, 상기 스위치의 각각이 입력신호를 다중화하여, 신호출력에 있어서 출력신호를 제공하고, 상기 스위치의 각각이, 어떤 입력신호가 상기 스위치에 의해서 출력되는 가를 선택하는 i개의 제어입력을 갖고, 이에 의해, 복수의 상기 출력노드가 보다많은 수의 복수의 입력노드에 접속가능하게 되는, 시스템 온 칩(SOC) 크로스바 접속네트워크.
제 9 항에 있어서, (N×2i)개의 동작접속으로, 2i개의 동작접속으로 이루어지는 세트로 그룹화되고, 상기 스위치 레이어 사이 및 상기 펑션 I/O와 제 1 레이어의 스위치 사이에 N개의 벡터를 형성하는 (N×2i)개의 동작접속을 더 포함하는, SOC 스위칭 네트워크.
제 9 항에 있어서, 상기 물리적 핀에 있어서 상기 펑션 I/0에 신호를 입력하는 제 2 네트워크를 포함하는 상기 SOC 스위칭 네트워크로서, 상기 제 2 네트워크가,

상기 M개의 물리적 핀으로부터 상기 (n-1)개의 스위치 레이어로 신호를 다중화하는 M개의 스위치로 이루어지는 1개의 레이어;

상기 스위치 레이어와 상기 입력노드 사이의 신호를 다중화하는 N개의 스위치로 이루어지는 (n-1)개의 레이어;를 포함하고,

N=2^(n+i+1)이고,

각 스위치가, 상기 출력노드에 동작가능하게 접속된 2i개의 신호입력을 갖고, 상기 스위치의 각각이 입력신호를 다중화하여, 신호출력에 있어서 출력신호를 제공하고, 상기 스위치의 각각이, 어떤 입력신호가 상기 스위치에 의해 출력되는가를 선택하는 i개의 제어입력을 갖고, 이에 의해, 상기 핀의 각각에 있어서의 신호가 상기 펑션 I/0의 어느 것에 동작가능하게 접속가능하게 되는, SOC 스위칭 네트워크.
제 9 항에 있어서, N=64, M=40, i=2, n=3인, SOC 스위칭 네트워크.
시스템온칩(SOC)에서, n단계의 의사결정단계에서, N개의 입력노드로부터 N개의 출력노드로 입력신호를 크로스바 네트워크를 위한 방법으로, N=2^(n+i+1)이고,

a) N개의 입력신호와 2i 비트의 벡터를 각각 결합하고, (N/2i)개의 벡터를 형성하는 공정;

b) 상기 공정 a)의 각 벡터를 합계 2i회 복제하고, 합계 N개의 벡터를 형성하는 공정;

c) 각 벡터로부터 하나의 신호를 선택하고, 다음 단계에 입력신호를 제공하는 공정; 및

d) 상기 공정 a)로부터 상기 공정 c)까지를 합계 n회 반복하고, 이에 의해, 각 출력노드가 n단계의 의사결정단계를 통해 상기 N개의 입력노드의 각각에 선택적으로 접속가능하게 되는 공정을 포함하는 방법.
제 13 항에 있어서, N=64, i=2, n=3인, 방법.
제 13 항에 있어서, 상기 출력노드에 있어서의 입력신호가 상기 입력노드에 제공되고,

e) N개의 입력신호와 2i 비트의 벡터를 각각 결합하여, (N/2i)개의 벡터를 형성하는 공정;

f) 상기 공정 e)의 각 벡터를 합계 2i회 복제하고, 합계 N개의 벡터를 형성하는 공정;

g) 각 벡터로부터 하나의 신호를 선택하고, 다음 단계에 입력신호를 제공하는 공정; 및

h) 상기 공정 e)에서 상기 공정 g) 까지를 합계 n회 반복하고, 이에 의해, 각 입력노드가 n단계의 의사결정단계를 통해 상기 N개의 출력노드의 각각에 선택적으로 접속가능하게 되는 공정을 포함하는 방법.
제 15 항에 있어서, 상기 공정 a)에서 상기 공정 d) 까지의 공정이 상기 공정 e)에서 상기 공정 h) 까지의 공정과 동시에 행하여지고, 이에 의해, 상기 방법이 상기 입력노드로부터 상기 출력노드 까지 및 상기 출력노드로부터 상기 입력노드까지의 쌍방향의 신호 흐름을 가능하게 하는, 방법.
시스템 온 칩(SOC)에 있어서, IC내의 N개의 펑션 I/0로부터의 입력신호를 M개의 외부커넥터핀과, n단계의 의사결정단계에서 크로스바 네트워크하기 위한 방법으로, N = 2^(n+i+1)이고, 상기 방법은,

a) N개의 입력신호와 2i 비트의 벡터를 각각 결합하여, (N/2i)개의 벡터를 형성하는 공정;

b) 상기 공정 a)의 각 벡터를 합계 2i회 복제하고, 합계 N개의 벡터를 형성하는 공정;

c) 각 벡터로부터 하나의 신호를 선택하고, 다음 단계에 입력신호를 제공하는 공정;

d) 상기 공정 a)에서 상기 공정 c)까지를 합계 (n-1)회 반복하는 공정;

e) N개의 입력신호와 2i 비트의 벡터를 각각 결합하여, N/2i개의 벡터를 형성하는 공정;

f) 상기 공정 e)의 각 벡터를 적어도 합계(M/N)2i회 복제하고, 합계 M개의 벡터를 형성하는 공정; 및

g) 각 벡터로부터 하나의 신호를 선택하여 상기 M개의 커넥터핀의 각각에 입력신호를 제공하고, 이에 의해, N개의 펑션 I/O에 있어서의 신호가 M개의 커넥터핀에 있어서 이용가능하게 되는 공정을 포함하는 방법.
제 17 항에 있어서, 입력신호가 M개의 커넥터핀으로부터 N개의 펑션 I/0로 네트워킹되고, 상기 방법은,

h) 상기 M개의 입력신호와 2i 비트의 벡터를 각각 결합하여, M/2i개의 벡터를 형성하는 공정;

i) 상기 공정 h)의 각 벡터를 합계 2i회 복제하고, 합계 M개의 벡터를 형성하는 공정;

j) 상기 각 벡터로부터 하나의 신호를 선택하고, 다음 단계에 입력신호를 제공하는 공정;

k) M개의 입력신호와 1∼2i 비트의 벡터를 결합하여, 합계 (N/2i)개의 벡터를 형성하는 공정;

1) 상기 공정 k)에서 형성된 각 벡터를 합계 2i회 복제하고, 합계 N개의 벡터를 형성하는 공정;

m) 상기 각 벡터로부터 하나의 신호를 선택하고, 다음 단계에 입력신호를 제공하는 공정; 및

n) 공정 k)에서 공정 m) 까지를 합계 (n-1)회 반복하고, 이에 의해, 각 입력노드가 n단계의 의사결정단계를 통해 상기 M개의 출력노드의 각각에 선택적으로 접속가능하게 되는 공정을 포함하는 방법.
제 18 항에 있어서, 상기 공정 a에서 상기 공정 g) 까지의 공정이 상기 공정 h)에서 상기 공정 m) 까지의 공정과 동시에 행하여지고, 이에 의해, 상기 방법이 펑션 I/0로부터 커넥터핀으로, 또한 커넥터핀으로부터 펑션 I/O로의 쌍방향 신호흐름을 가능하게 하는, 방법.
제 17 항에 있어서, N=64, M=40, n=3, i=2인, 방법.
시스템 온 칩(SOC)에 있어서, n단계의 의사결정단계에서, IC내의 N개의 펑션 I/O에서 N개의 외부 커넥터핀으로 입력신호를 크로스바 네트워크하기 위한 방법으로, N = 2^(n+i+1)이고,

a) N개의 입력신호의 각각에 대해 2i개의 신호통로를 생성하는 공정;

b) (2i) N개의 입력신호와 2i 비트의 벡터를 결합하고, N개의 벡터를 형성하는 공정;

c) 상기 각 벡터로부터 하나의 신호를 선택하여, 다음 단계에 입력신호를 제공하는 공정; 및

d) 상기 공정 a)에서 상기 공정 c) 까지의 공정을 합계 n회 반복하고, 이에 의해, 각 입력노드가 n단계의 의사결정단계를 통해 N개의 출력노드의 각각에 선택적으로 접속가능하게 되는 공정을 포함하는 방법.