KR100674934B1 - 온 칩 버스(On Chip Bus)에서 최적화된타일-스위치(tile-switch)맵핑(mapping) 구조를 결정하는 방법 및 그 방법을기록한 컴퓨터로 읽을 수 있는 기록 매체 - Google Patents
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Abstract
Description
Claims (16)
- 온 칩 버스(On Chip Bus)에서, 임의의 코어(core)들과 타일들이 맵핑된 후 소정의 최적화 맵핑 방법을 이용하여 상기 타일들을 임의의 스위치(switch)들에 맵핑시켜 최적화된 타일-스위치(tile-switch) 맵핑(mapping) 구조를 결정하는 방법에 있어서,상기 최적화 맵핑 방법은,임의의 타일 k에서 임의의 타일 l로의 데이터 커뮤니케이션 플로우(flow)와 임의의 스위치 i와 임의의 스위치 j 사이의 홉 거리(hop distance)를 곱하는 연산을 수행하는데 있어서, 상기 임의의 스위치 i및 j를 임의의 타일 k를 둘러싼 스위치들과 임의의 타일 l을 둘러싼 스위치들로 변경하여 상기 연산을 수행한 후, 결과 값들을 모두 합산하는 제 1 단계 ;임의의 코어 s가 상기 타일 k에 맵핑되고 임의의 코어 d 가 상기 타일 l에 맵핑되는 상태에서, 상기 코어 s에서 상기 코어 d로의 커뮤니케이션 볼륨(volume)과 상기 제 1 단계의 결과 값을 곱하는 연산을 수행하는 데 있어서, 상기 타일 k 및 l을 임의의 모든 타일들로 변경하여 상기 곱하는 연산을 수행한 결과 값들을 모두 합산하는 제 2 단계 ; 및상기 제 2 단계의 연산을 임의의 모든 코어들에 대하여 수행한 후, 결과 값들을 모두 합산하는 제 3 단계를 수행하여 상기 스위치 i에서 상기 스위치 j로의 홉 거리가 최소인 상기 임의의 타일 k 및 l을 결정하는 것을 특징으로 하는 타일-스위치(tile-switch) 맵핑(mapping) 구조 결정 방법.
- 제 1항에 있어서,상기 제 3단계의 결과를 임의의 모든 코어들에 대하여 수행된 상기 코어 s에서 상기 코어 d로의 커뮤니케이션 볼륨(volume)으로 나누어 상기 스위치 i에서 상기 스위치 j로의 평균 홉 거리가 최소인 상기 임의의 타일 k 및 l을 결정하는 제 4 단계를 더 구비하는 것을 특징으로 하는 타일-스위치(tile-switch) 맵핑(mapping) 구조 결정 방법.
- 제 2항에 있어서, 제 1 내지 제 4 단계는,상기 임의의 코어 s가 상기 임의의 타일 k에 맵핑되고, 상기 다른 임의의 코어 d가 상기 임의의 타일 l에 맵핑된 상태에서,상기 임의의 스위치 i는 상기 임의의 타일 k를 둘러싸는 스위치들 중에 하나로서 상기 임의의 타일 k에 연결되고 상기 임의의 스위치 j는 상기 임의의 타일 l을 둘러싸는 스위치들 중에 하나로서 상기 임의의 타일 l에 연결된다고 가정하는 것을 특징으로 하는 타일-스위치(tile-switch) 맵핑(mapping) 구조 결정 방법.
- 제 3항에 있어서, 상기 최적화 맵핑 방법은다음 수학식으로 표현되며,
- 제 3항에 있어서,전체 코어들의 수는 전체 타일들의 수와 같거나 또는 적으며, 두 개 또는 그 이상의 코어들이 하나의 타일에 맵핑되지 아니하는 것을 특징으로 하는 타일-스위치(tile-switch) 맵핑(mapping) 구조 결정 방법.
- 제 3항에 있어서, 상기 스위치들과, 상기 타일(tile)들은 복수개의 링크들에 의해서 연결되는 네트워크 온 칩 구조(Network On Chip Architecture)를 형성하며,상기 네트워크 온 칩 구조는,2차원 매쉬(2-dimension mesh) 구조인 것을 특징으로 하는 타일-스위치(tile-switch) 맵핑(mapping) 구조 결정 방법.
- 제 3항에 있어서,하나의 코어에 연결되는 스위치들의 최대 개수는 1개 이상 4개 이하인 것을 특징으로 하는 타일-스위치(tile-switch) 맵핑(mapping) 구조 결정 방법.
- 제 3항에 있어서,하나의 스위치에 연결되는 코어들의 최대 개수는 1개 이상 4개 이하인 것을 특징으로 하는 타일-스위치(tile-switch) 맵핑(mapping) 구조 결정 방법.
- 제 3항에 있어서,만일 상기 임의의 코어 s가 맵핑된 타일 k가 상기 임의의 스위치 i에 연결되고, 상기 임의의 코어 d가 맵핑된 타일 l이 상기 임의의 스위치 j에 연결되면, 상기 데이터 커뮤니케이션 플로우는 1 이고,그렇지 아니하면 상기 데이터 커뮤니케이션 플로우는 0 인 것을 특징으로 하는 타일-스위치(tile-switch) 맵핑(mapping) 구조 결정 방법.
- 제 3항에 있어서,임의의 링크의 총 대역폭(bandwidth)은 상기 임의의 링크에 동시에 밀집 (congested)될 수 있는 최대 대역폭 보다 작거나 같아야 하고,상기 임의의 링크의 최대 대역폭은 링크 용량(capacity)을 초과하지 아니하는 것을 특징으로 하는 타일-스위치(tile-switch) 맵핑(mapping) 구조 결정 방법.
- 제 13항에 있어서, 상기 임의의 링크의 대역폭은,다음 수학식으로 표현되며,
- 온 칩 버스(On Chip Bus)에서, 임의의 코어(core)들과 타일들이 맵핑된 후 소정의 최적화 맵핑 방법을 이용하여 상기 타일들을 임의의 스위치(switch)들에 맵핑시켜 최적화된 코어-스위치(core-switch) 맵핑(mapping) 구조를 결정하는 방법을 기록한 컴퓨터로 읽을 수 있는 기록매체에 있어서,임의의 타일 k에서 임의의 타일 l로의 데이터 커뮤니케이션 플로우(flow)와 임의의 스위치 i와 임의의 스위치 j 사이의 홉 거리(hop distance)를 곱하는 연산을 수행하는데 있어서, 상기 임의의 스위치 i및 j를 임의의 타일 k를 둘러싼 스위치들과 임의의 타일 l을 둘러싼 스위치들로 변경하여 상기 연산을 수행한 후, 결과 값들을 모두 합산하는 제 1 단계 ;임의의 코어 s가 상기 타일 k에 맵핑되고 임의의 코어 d 가 상기 타일 l에 맵핑되는 상태에서, 상기 코어 s에서 상기 코어 d로의 커뮤니케이션 볼륨(volume)과 상기 제 1 단계의 결과 값을 곱하는 연산을 수행하는 데 있어서, 상기 타일 k 및 l을 임의의 모든 타일들로 변경하여 상기 곱하는 연산을 수행한 결과 값들을 모두 합산하는 제 2 단계 ; 및상기 제 2 단계의 연산을 임의의 모든 코어들에 대하여 수행한 후, 결과 값들을 모두 합산하는 제 3 단계를 수행하여 상기 스위치 i에서 상기 스위치 j로의 홉 거리가 최소인 상기 임의의 타일 k 및 l을 결정하는 것을 특징으로 하는 타일-스위치(tile-switch) 맵핑(mapping) 구조 결정 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체.
- 제 15항에 있어서, 상기 기록 매체는상기 제 3단계의 결과를 임의의 모든 코어들에 대하여 수행된 상기 코어 s에서 상기 코어 d로의 커뮤니케이션 볼륨(volume)으로 나누어 상기 스위치 i에서 상기 스위치 j로의 평균 홉 거리가 최소인 상기 임의의 타일 k 및 l을 결정하는 제 4 단계를 더 구비하는 것을 특징으로 하는 타일-스위치(tile-switch) 맵핑(mapping) 구조 결정 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체.
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