KR20040014359A - 반도체 집적회로 장치의 설계 방법 및 설계 장치 - Google Patents
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Abstract
실리콘 웨이퍼 상에 구성된 트랜지스터의 단자간을 메탈 배선으로 접속하는 반도체 집적회로 장치의 설계 방법으로서, 상기 트랜지스터에 관한 정보를 입력으로 하여, 상기 트랜지스터간 접속의 배선 거리나 배선 용량을 최소가 되도록 개략 배치를 행하는 제1 공정과, 상기 트랜지스터의 개략 배치에 근거하여 전압 강하값에 관한 정보를 작성하는 제2 공정과, 상기 전압 강하값에 관한 정보에 근거하여 상기 트랜지스터의 배치를 행하는 제3 공정을 갖는다.
Description
본 발명은 반도체 집적회로 장치의 설계 방법 및 설계 장치에 관한 것이다. 특히, 트랜지스터 또는 논리적 기능을 갖는 트랜지스터 집합체인 셀을, 전압 강하값을 고려하여 배치하는 반도체 집적회로 장치의 설계 방법 및 설계 장치에 관한 것이다.
최근, 반도체의 제조 프로세스의 미세화가 급속하게 진전되고 있어, 동일 칩 사이즈에 포함되는 트랜지스터의 규모도 비약적으로 상승하고 있다. 이에 따라 반도체 칩 단위의 소비전력도 급격히 증가하고 있으므로, 공급 전압(동작 전압)을 낮추는 등의 대처를 행함으로써, 소비전력의 증가를 조금이라도 억제하려는 것이 현 상황이다.
이와 같이 소비전력의 증가를 억제하기 위해서 공급 전압을 낮춤으로써, 전류값은 증가하게 된다. 그리고, 이러한 전류값의 증가에 의해, 회로 동작에 악영향을 줄 우려도 생기고 있다. 이러한 반도체 칩 내의 전압 강하에 따르는 문제점에 대처하기 위해, 예를 들면 일본국 특개평 11-45979호 공보에서는, 이러한 전압 강하를 저감시키기 위한 방법이 개시되어 있고, 일본국 특개 2000-194732호 공보에서는, 이러한 전압 강하값을 정확히 해석하기 위한 방법이 개시되어 있다. 한편, 일본국 특개 2000-163460호 공보에서는, 전압 강하값을 정확히 해석하는 동시에, 전압 강하 자체를 저감시키기 위한 방법이 개시되어 있다.
상술한 전압 강하 해석 방법 및 저감 방법에서는, 거의 또는 완전히 배치를 완료한 트랜지스터 또는 셀에 대해서, 이들 소비전력 및 전압 강하값의 해석을 행하게 된다. 그리고, 전압 강하값에 따른 트랜지스터 지연을 이용하여 타이밍의 검증을 행함으로써, 제조후의 동작 불량의 발생을 억제하거나, 전압 강하율을 삭감하기 위해 적절한 전원 배선의 보강을 행하게 된다.
그러나, 어느 정도의 전압 강하가 발생하는 것을 회피할 수는 없고, 발생하는 일정한 전압 강하분에 관해서는, 통상은 회로 전체의 설계 마진으로서 설계되어 있다. 즉, 10%의 전압 강하가 발생한다고 추산한 경우에는, 10%분만큼 통상의 사양보다도 고속인 회로 설계를 해두고, 전압 강하가 발생한 경우라도 사양대로의 동작 속도를 보증할 수 있도록 하고 있다.
이러한 설계 방법을 채용하고 있으므로, 회로 상의 타이밍 검증에 근거하여 비교적 타이밍에 여유가 있는 패스에 속하는 셀에 대해서도, 크리티컬 패스에 속하는 셀에 대한 것과 동일한 전원 보강이 행해져, 필요없는 칩 면적의 증대를 초래한다는 문제점이 있었다.
또한, 논리 합성을 행할 때에는, 통상 이상(理想) 클록을 전제로 하여 논리 합성 등의 처리를 행하므로, 전압 강하의 영향에 의해, 클록 소스부터 각 플립플롭까지의 경로가 같은 길이, 같은 용량 배선인 경우라도 지연 편차가 발생하여, 합성시에 포함되는 클록 지연 편차(스큐(skew)) 마진은, 배치 배선 툴의 기능적인 배선 길이, 배선 용량 제어 편차에 더하여, 전압 강하 편차를 최대한으로 고려한 대폭적인 마진 설계를 행할 필요가 있다.
그리고, 이러한 타이밍 마진을 적게 하여, 배선 완료후에 실제 클록 지연 정보에 의한 타이밍 최적화를 실행한 경우라도, 회로 구성이 변경됨으로써 전압 강하값이 타이밍 최적화를 실행하기 전과 서로 다르므로, 타이밍 최적화 처리가 수속(收束)하지 않을 우려가 있다는 문제점도 있다.
또한, 회로 중의 고장 개소를 검출하기 위한 테스트 회로(스캔 회로)에서는, 통상, 이상 클록을 상정한 스캔 체인의 생성이 행해지고 있으므로, 스캔 동작시에 전압 강하가 최대로 될 가능성이 높아, 해당 전압 강하의 영향에 의한 클록 스큐가 원인으로 고장 검출 테스트를 행할 수 없다는 문제점도 있었다.
본 발명은, 전압 강하값이 다른 경우의 영향도 고려할 수 있고, 편차가 생기는 경우라도 적절한 설계를 행할 수 있는 반도체 집적회로 장치의 설계 방법 및 설계 장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체 집적회로 장치의 설계 방법은, 실리콘 웨이퍼 상에 구성된 트랜지스터의 단자간을 메탈 배선으로 접속하는 반도체 집적회로 장치의 설계 방법으로서, 상기 트랜지스터에 관한 정보를 입력으로 하여, 상기 트랜지스터간 접속의 배선 거리나 배선 용량을 최소가 되도록 개략 배치를 행하는 제1 공정과, 상기 트랜지스터의 개략 배치에 근거하여 전압 강하값에 관한 정보를 작성하는 제2 공정과, 상기 전압 강하값에 관한 정보에 근거하여 상기 트랜지스터의 배치를 행하는 제3 공정을 갖는 것을 특징으로 한다.
본 발명에 관한 반도체 집적회로 장치의 설계 장치는, 실리콘 웨이퍼 상에 구성된 트랜지스터의 단자간을 메탈 배선으로 접속하는 반도체 집적회로 장치의 설계 장치로서, 상기 트랜지스터에 관한 정보를 입력으로 하여, 상기 트랜지스터간 접속의 배선 거리나 배선 용량을 최소가 되도록 개략 배치를 행하는 개략 배치 수단과, 상기 트랜지스터의 개략 배치에 근거하여 전압 강하값에 관한 정보를 작성하는 전압 강하값 정보 작성 수단과, 상기 전압 강하값에 관한 정보에 근거하여 상기 트랜지스터의 배치를 행하는 재배치 수단을 구비하는 것을 특징으로 한다.
도 1은 실시 형태 1에 관한 반도체 집적회로 설계 장치(100)의 구성을 도시하는 블록도,
도 2는 실시 형태 1에 관한 반도체 집적회로 장치의 설계 방법에서의 처리의 흐름도,
도 3은 실시 형태 1에 관한 반도체 집적회로 장치의 설계 방법에서의 전압 강하 분포를 도시하는 매트릭스값의 예시도,
도 4는 실시 형태 1에 관한 반도체 집적회로 장치의 설계 방법에서의 LSI 칩 상의 전압 강하 분포 이미지도,
도 5는 실시 형태 2에 관한 반도체 집적회로 설계 장치의 구성을 도시하는 블록도,
도 6은 실시 형태 2에 관한 반도체 집적회로 장치의 설계 방법에서의 처리의 흐름도,
도 7은 실시 형태 3에 관한 반도체 집적회로 장치의 설계 방법에서의 처리의 흐름도,
도 8은 실시 형태 4에 관한 반도체 집적회로 설계 장치의 구성을 도시하는블록도,
도 9 및 도 10은 실시 형태 4에 관한 반도체 집적회로 장치의 설계 방법에서의 처리의 흐름도,
도 11은 실시 형태 5에 관한 반도체 집적회로 장치의 설계 방법에서의 처리의 흐름도이다.
<도면의 주요부분에 대한 부호의 설명>
11 : 셀 형상 정보12 : 셀 지연 정보
13 : 셀 접속 정보14 : 물리 파라미터
31 : 전원 배선32 : 등전위선
41 : 패스 지연 제약 정보61 : 테스트용 신호 접속 정보
본 실시 형태에 관한 반도체 집적회로 장치의 설계 방법에서는, 전압 강하값에 관한 정보에 근거하여 트랜지스터의 배치를 행하는 제3 공정을 갖고 있다. 이러한 구성에 의해, 전압 강하에 의한 셀의 지연 증가를 고려한 셀 배치를 행할 수있어, 종래와 같이 셀 배치후에 전압 강하값을 고려한 지연 계산을 행하여, 타이밍 검증을 행하는 방법과 비교해, 배치 처리 단계에서 타이밍 수정을 위한 회로 최적화 처리를 행할 수 있어, 설계 기간의 단축을 도모하는 것이 가능해진다.
이 실시 형태에서는, 상기 제2 공정이, 개략 배치된 상기 트랜지스터간을 접속하는 개략 배선을 행하는 공정과, 상기 개략 배선에 근거하여 배선 용량을 추산하고, 상기 각 트랜지스터의 부하 용량을 산출함으로써 소비전력의 계산을 행하는 공정과, 배선된 전원/그라운드 배선의 저항값을 정하는 공정과, 산출된 상기 소비전력에 근거하여, 배선된 전원/그라운드 배선의 상기 저항값에 전류원이 접속된 경우에서의 전원 공급원으로부터의 전압 강하값을 계산하는 공정과, 계산된 상기 전압 강하값에 근거하여, 상기 반도체 집적회로 장치에서의 전압 강하 분포를 구하는 공정을 포함하는 것이 바람직하다. 반도체 집적회로 장치에서의 전압 강하 분포가 구해짐으로써, 보다 정확하게 적절한 트랜지스터 배치를 행할 수 있기 때문이다.
상기 제3 공정이, 상기 전압 강하 분포에 근거하여, 임의의 전압 강하값이 상정되는 장소에 적절한 상기 트랜지스터를 배치하는 공정을 포함하는 것이 바람직하다.
상기 제3 공정이, 상기 반도체 집적회로 장치에서의 플립플롭간의 패스 전체 혹은 소스측과 싱크측의 플립플롭 쌍을, 상기 전압 강하값에 관한 정보에 근거하여 전압 강하값 차가 작은 영역 내에 배치하는 공정을 포함하는 것이 바람직하다. 각 패스를 일정한 전압 강하값으로 함으로써 패스의 지연 계산을 일정한 전압 강하값으로 계산할 수 있어, 정적 타이밍 해석을 행하는 경우에도, 고속으로 전압 강하값를 고려한 지연 계산을 할 수 있기 때문이다.
개략 배치된 상기 트랜지스터간을 접속하는 개략 배선을 행하는 공정과, 상기 트랜지스터의 개략 배치 및 개략 배선에 근거하여 플립플롭간의 패스 지연을 산출하는 공정과, 산출된 상기 패스 지연과 제약 지연 시간을 비교하여, 각 플립플롭간의 패스에서의 패스 지연의 여유를 구하는 공정을 더 포함하고, 상기 제3 공정이, 상기 패스 지연의 여유가 큰 상기 패스에 포함되는 상기 트랜지스터를, 전압 강하값이 큰 영역에 우선적으로 배치하는 공정을 포함하는 것이 바람직하다. 전압 강하에 의한 셀의 지연 증가를 패스 타이밍의 여유 부분에서 흡수할 수 있어, 크리티컬 패스의 지연 증가를 보충하기 위한 전원 보강이나 타이밍 마진의 비율을 삭감시키는 것이 가능해지고, 칩 면적의 삭감 및 회로의 사양 동작 속도를 만족시키기 위한 타이밍 최적화 처리의 반복 횟수 삭감에 의한 설계 기간의 단축을 도모할 수 있기 때문이다.
상기 트랜지스터의 고장 개소를 검출하기 위한 테스트 회로를 장착하는 공정을 더 포함하고, 상기 제3 공정이, 상기 전압 강하값에 관한 정보에 근거하여 상기 테스트 회로의 접속 순서의 변경을 하는 공정을 포함하는 것이 바람직하다. 전압 강하를 고려한 각 플립플롭의 클록 스큐와 데이터 도착 시간을 산출할 수 있으므로, 스캔 체인 접속후에 전압 강하의 영향에 의해 홀드 타임의 제약을 만족하지 않게 되는 것을 미연에 회피할 수 있기 때문이다. 따라서, 스캔용 플립플롭에의 클록 트리(tree) 경로가 다른 경우라도, 전압 강하에 의한 클록 스큐가 커져 홀드 타임 에러를 일으켜 고장 검출이 불가능하다는 문제를 미연에 방지할 수 있어, 고장검증 처리만으로 문제가 되는 정상 동작 가능한 LSI를 양품으로서 출하할 수 있으므로 수율의 향상이 가능해진다.
상기 제2 공정에서, 플립플롭 회로에 대한 공급 신호 중, 다(多) 팬-아웃의 신호를 트리 상에 분할하는 공정을 더 포함하고, 상기 제3 공정에서, 상기 전압 강하값에 관한 정보에 근거하여, 상기 트리에 속하는 상기 트랜지스터의 구동 능력을 지연 시간으로서 산출하는 공정과, 신호원부터 신호 수신단까지의 지연 시간이, 상기 트리에 속하는 상기 트랜지스터의 구동 능력으로서 산출된 상기 지연 시간과 일치하도록 저항값 및 용량값을 산출하는 공정과, 산출된 상기 저항값 및 상기 용량값으로 되도록, 상기 신호원과 상기 트리에 속하는 상기 트랜지스터와의 사이, 및 상기 신호원과 상기 신호 수신단과의 사이를 배선하는 공정을 포함하는 것이 바람직하다.
전압 강하를 고려한 신호 지연 시간차를 산출하여, 해당 지연 시간차가 발생하지 않도록 배선 처리를 행함으로써, LSI 사용시에 발생하는 지연 시간차를 제로로 할 수 있어, 예상외의 동작 이상이 생기는 것을 미연에 회피할 수 있기 때문이다.
본 실시 형태에 관한 반도체 집적회로 장치의 설계 장치에서는, 전압 강하값에 관한 정보에 근거하여 트랜지스터의 배치를 행하는 재배치 수단이 형성되어 있다. 이러한 구성에 의해, 전압 강하에 의한 셀의 지연 증가를 고려한 셀 배치를 행할 수 있어, 종래와 같이 셀 배치후에 전압 강하값을 고려한 지연 계산을 하여, 타이밍 검증을 행하는 방법과 비교해, 배치 처리 단계에서 타이밍 수정을 위한 회로 최적화 처리를 행할 수 있어, 설계 기간의 단축을 도모하는 것이 가능해진다.
이 실시 형태에서는, 상기 전압 강하값 정보 작성 수단이, 개략 배치된 상기 트랜지스터간을 접속하는 개략 배선을 행하는 개략 배선 수단과, 상기 개략 배선에 근거하여 배선 용량을 추산하고, 상기 각 트랜지스터의 부하 용량을 산출함으로써 소비전력의 계산을 행하는 소비전력 계산 수단과, 배선된 전원/그라운드 배선의 저항값을 정하는 저항값 추출 수단과, 산출된 상기 소비전력에 근거하여, 배선된 전원/그라운드 배선의 상기 저항값에 전류원이 접속된 경우에서의 전원 공급원으로부터의 전압 강하값을 계산하는 전압 강하값 계산 수단과, 계산된 상기 전압 강하값에 근거하여, 상기 반도체 집적회로 장치에서의 전압 강하 분포를 구하는 전압 강하 분포 작성 수단을 포함하는 것이 바람직하다.
상기 재배치 수단이, 상기 전압 강하 분포에 근거하여, 임의의 전압 강하값이 상정되는 장소에 적절한 상기 트랜지스터를 배치하는 것이 바람직하다.
상기 재배치 수단이, 상기 반도체 집적회로 장치에서의 플립플롭간의 패스 전체 혹은 소스측과 싱크측의 플립플롭 쌍을, 상기 전압 강하값에 관한 정보에 근거하여 전압 강하값 차가 작은 영역 내에 배치하는 것이 바람직하다.
상기 전압 강하값 정보 작성 수단이, 상기 트랜지스터의 개략 배치 및 개략 배선에 근거하여 플립플롭간의 패스 지연을 산출하는 패스 지연 산출 수단과, 산출된 상기 패스 지연과 제약 지연 시간을 비교하여, 각 플립플롭간의 패스에서의 패스 지연의 여유를 구하는 패스 지연 여유 산출 수단을 더 포함하고, 상기 재배치 수단이, 상기 패스 지연의 여유가 큰 상기 패스에 포함되는 상기 트랜지스터를, 전압 강하값이 큰 영역에 우선적으로 배치하는 것이 바람직하다.
상기 전압 강하값 정보 작성 수단이, 상기 트랜지스터의 고장 개소를 검출하기 위한 테스트 회로를 장착하는 테스트 회로 장착 수단을 더 포함하고, 상기 재배치 수단이, 상기 전압 강하값에 관한 정보에 근거하여 상기 테스트 회로의 접속 순서의 변경을 하는 것이 바람직하다.
이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다.
(실시 형태 1)
도 1은 실시 형태 1에 관한 반도체 집적회로 설계 장치(100)의 구성을 도시하는 블록도이다. 반도체 집적회로 설계 장치(100)는 실리콘 웨이퍼 상에 구성된 트랜지스터의 단자간을 메탈 배선으로 접속한다. 반도체 집적회로 설계 장치(100)에는 개략 배치부(2)가 형성되어 있다. 개략 배치부(2)는, 트랜지스터에 관한 정보를 입력으로 하여, 트랜지스터간 접속의 배선 거리나 배선 용량을 최소가 되도록 개략 배치를 행한다. 반도체 집적회로 설계 장치(100)는 전압 강하값 정보 생성부(1)를 구비하고 있다. 전압 강하값 정보 생성부(1)는 개략 배치부(2)에 의한 트랜지스터의 개략 배치에 근거하여 전압 강하값에 관한 정보를 작성한다.
전압 강하값 정보 생성부(1)는 개략 배선부(4)를 갖고 있다. 개략 배선부(4)는 개략 배치부(2)에 의해서 개략 배치된 트랜지스터간을 접속하는 개략 배선을 행한다. 전압 강하값 정보 생성부(1)에는 소비전력 계산부(5)가 형성되어 있다. 소비전력 계산부(5)는, 개략 배선부(4)에 의한 개략 배선에 근거하여 배선 용량을 추산하고, 각 트랜지스터의 부하 용량을 산출함으로써 소비전력의 계산을행한다. 전압 강하값 정보 생성부(1)는 저항값 추출부(6)를 갖고 있다. 저항값 추출부(6)는 배선된 전원/그라운드 배선의 저항값을 정한다. 전압 강하값 정보 생성부(1)에는 전압 강하값 계산부(7)가 형성되어 있다. 전압 강하값 계산부(7)는, 산출된 소비전력에 근거하여, 배선된 전원/그라운드 배선의 저항값에 전류원이 접속된 경우에서의 전원 공급원으로부터의 전압 강하값을 계산한다. 전압 강하값 정보 생성부(1)는 전압 강하 분포 작성부(8)를 갖고 있다. 전압 강하 분포 작성부(8)는, 계산된 전압 강하값에 근거하여, 반도체 집적회로 장치에서의 전압 강하 분포를 구한다.
반도체 집적회로 설계 장치(100)는 재배치부(3)를 구비하고 있다. 재배치부(3)는 전압 강하값 정보 생성부(1)에 의해서 작성된 전압 강하값에 관한 정보에 근거하여 트랜지스터의 배치를 행한다.
이와 같이 구성된 반도체 집적회로 설계 장치(100)의 동작을 설명한다. 도 2는 본 발명의 실시 형태 1에 관한 반도체 집적회로 장치의 설계 방법에서의 처리의 흐름도를 도시하고 있다.
도 2에서, 우선 셀의 형상에 관한 정보(11), 셀의 지연에 관한 정보(셀의 동작 전력에 관한 정보)(12), 및 셀의 접속에 관한 정보(13) 등의 셀에 관한 정보를 입력으로 하여, 셀간 접속의 배선 거리나 배선 용량을 최소가 되도록 개략 배치 처리를 행한다(단계 S101). 그리고, 개략 배치된 셀간을 접속하는 개략 배선 처리를 행한다(단계 S102). 이 때, 신호 배선 이외에, 전원 및 그라운드의 배선 처리도 행하게 된다.
다음에, 개략 배선 처리의 결과에 근거하여, 배선 길이와 물리 파라미터(14)로서 보존되어 있는 배선 용량 정보에 근거하여 배선 용량을 추산하고, 각 셀의 부하 용량을 산출함으로써 소비전력의 계산을 행한다(단계 S103). 그리고, 배선된 전원/그라운드 배선의 저항값을 시트 저항 등의 물리 파라미터(14)에 보존되어 있는 정보를 이용하여 정하게 된다(단계 S104). 또한, 구하는 저항값은 배선 형상의 접속 정보에 대응한 형태로 정해지는 것으로 한다.
다음에, 산출된 소비전력값으로부터, 배선된 전원/그라운드 배선의 저항값에 전류원이 접속되어 있는 것으로 하여, 전원 공급원으로부터의 전압 강하량을 계산한다(단계 S105). 그리고, 계산된 전압 강하값과 셀의 배치 좌표 정보로부터, LSI 칩 상의 임의의 분할 수로 분할된 도 3에 도시하는 매트릭스 데이터베이스 중의 각 좌표에 따른 장소에 전압 강하값을 기입하게 된다(단계 S106).
도 3은 본 발명의 실시 형태 1에 관한 반도체 집적회로 장치의 설계 방법에서의 전압 강하 분포를 도시하는 매트릭스값의 예시도이다. 도 3에서, 숫자가 전압 강하값을 나타내고, 배선 저항값이나 칩의 크기, 셀의 수에 맞추어 전압 강하값을 나타내는데 충분한 해상도를 갖도록 해당 매트릭스의 크기를 정함으로써, 해당 매트릭스에 의한 전압 강하 분포를 유효하게 이용할 수 있다. 이러한 전압 강하 분포의 매트릭스값의 변화를 이미지도로 나타낸 것이 도 4이다.
도 4는 본 발명의 실시 형태 1에 관한 반도체 집적회로 장치의 설계 방법에서의 LSI 칩 상의 전압 강하 분포 이미지도이다. 도 4에서, 굵은 실선은 전원 배선(31)을 나타내고 있고, LSI 칩 내에 등고선상의 형상이 그려져 있다.
이것은, 일반 등고선과 마찬가지로, 일정한 전압 강하값을 갖는 부분을 선으로 연결한 등전위선(32)을 나타내고 있고, 일정한 전압 범위에 있는 영역을 도시하기 위해 등전위선(32) 사이의 영역을 회색의 계조 표시로 나타내고 있다. 그리고, 회색의 농도가 짙어짐에 따라서, 전압 강하값이 커지는 것을 나타내고 있다.
다음에, 작성된 전압 강하 분포에 근거하여, 임의의 전압 강하값이 상정되는 장소에 적절한 셀을 배치한다(단계 S107). 그리고, 셀의 단자간을 접속하는 배선 처리를 행하게 된다(단계 S108).
이상과 같이 본 실시 형태 1에 의하면, 최종의 배치 처리를 행하기 전에 개략 배치 처리를 행하고, 여기에서 전압 강하값의 예측을 행함으로써, 셀(트랜지스터)의 동작 성능의 저하를 예측한 배치 및 배선 처리를 행할 수 있으므로, 전압 강하의 영향에 따라 뒤에서 플로어 플랜의 수정을 행하는 뒤로 되돌아감 공정을 삭감할 수 있어, 보다 짧은 설계 기간으로 LSI 칩의 개발을 행하는 것이 가능해진다.
(실시 형태 2)
도 5는 실시 형태 2에 관한 반도체 집적회로 설계 장치(100A)의 구성을 도시하는 블록도이다. 실시 형태 1에서 도 1을 참조하여 전술한 반도체 집적회로 설계 장치(100)의 구성요소와 동일한 구성요소에는 동일한 참조부호를 붙이고 있다. 따라서, 이들 구성요소의 상세한 설명은 생략한다.
반도체 집적회로 설계 장치(100A)는 전압 강하값 정보 작성부(1A)를 구비하고 있다. 전압 강하값 정보 작성부(1A)는 패스 지연 산출부(21)를 갖고 있다. 패스 지연 산출부(21)는 트랜지스터의 개략 배치 및 개략 배선에 근거하여 플립플롭간의 패스 지연을 산출한다. 전압 강하값 정보 작성부(1A)에는 패스 지연 여유 산출부(22)가 형성되어 있다. 패스 지연 여유 산출부(22)는, 패스 지연 산출부(21)에 의해서 산출된 패스 지연과 제약 지연 시간을 비교하여, 각 플립플롭간의 패스에서의 패스 지연의 여유를 구한다.
반도체 집적회로 설계 장치(100A)는 재배치부(3A)를 구비하고 있다. 재배치부(3A)는, 패스 지연 여유 산출부(22)에 의해서 구해진 패스 지연의 여유가 큰 패스에 포함되는 트랜지스터를, 전압 강하값이 큰 영역에 우선적으로 배치한다.
이와 같이 구성된 반도체 집적회로 설계 장치(100A)의 동작을 설명한다. 도 6은 본 발명의 실시 형태 2에 관한 반도체 집적회로 장치의 설계 방법에서의 처리의 흐름도이다. 도 5에서의 각 단계에서, 실시 형태 1과 동일한 처리를 행하는 단계에 대해서는 도 2와 동일한 단계 번호를 부여함으로써 상세한 설명을 생략한다.
도 6에서, 우선 단계 S101부터 단계 S106에 대해서는 실시 형태 1과 동일한 처리를 행하므로 설명은 생략한다. 다음에, 전압 강하 분포도의 작성을 행한 후(단계 S106), 셀의 접속에 관한 정보(13)와, 설계 조건인 패스 지연 제약 정보(41)를 판독하여, 셀의 접속에 관한 정보(13)에는 포함되어 있지만, 회로 동작 상은 관계없는 패스를 제외하고, 남은 패스에 포함되는 셀 정보를 추출하고(단계 S401), 패스 내 셀 리스트를 생성한다(단계 S402).
그리고, 패스 내 셀 리스트 중의 각 패스에 포함되는 셀을 전압 강하 분포도로부터 일정한 전압 강하값 폭에 포함되도록 배치하고(단계 S403), 셀 단자간을 접속하는 배선 처리를 행하게 된다(단계 S108).
이상과 같이 본 실시 형태 2에 의하면, 각 패스를 일정한 전압 강하값으로 함으로써 패스의 지연 계산을 일정한 전압 강하값으로 계산할 수 있어, 정적 타이밍 해석을 행하는 경우에도, 고속으로 전압 강하값을 고려한 지연 계산이 가능해진다.
(실시 형태 3)
이하, 본 발명의 실시 형태 3에 관한 반도체 집적회로 장치의 설계 방법에 대해서 도면을 참조하면서 설명한다. 도 7은 본 발명의 실시 형태 3에 관한 반도체 집적회로 장치의 설계 방법에서의 처리의 흐름도이다. 도 7의 각 단계에서 실시 형태 1과 동일한 처리를 하는 단계에 대해서는 도 2와 동일한 단계 번호를 부여함으로써 상세한 설명은 생략한다. 도 7에 도시하는 반도체 집적회로 장치의 설계 방법은, 도 5를 참조하여 전술한 반도체 집적회로 설계 장치(100A)에 의해서 실행된다.
도 7에서, 우선 단계 S101와 단계 S102에 대해서는 실시 형태 1과 동일한 처리이므로 설명을 생략한다. 그리고, 개략 배선 처리를 행한 후(단계 S102), 개략 배선 정보에 근거하여, 배선 용량과 배선 저항의 추출을 행하고, 각 플립플롭간의 패스 지연을 계산한다(단계 S501).
다음에, 플립플롭간의 패스 지연에 관한 타이밍 제약 정보를 판독하고, 구해진 패스 지연 시간과 비교하여, 각 패스에서의 타이밍 여유 시간의 해석을 행한다(단계 S502). 그리고, 이 타이밍 여유 시간이 작은 순서로 소트(sort)하고(단계 S503), 패스 타이밍 여유도 리스트를 작성하게 된다(단계 S504). 그 후, 단계S103부터 단계 S106에 대해, 실시 형태 1과 동일한 처리를 행하여, 전압 강하 분포도의 작성을 행하게 된다.
전압 강하 분포도의 작성을 행한 후(단계 S106), 작성된 전압 강하 분포도에서 전압 강하값이 적은 영역부터 순서대로, 작성된 패스 타이밍 여유도 리스트의 선두에 있는 패스부터 순서대로 배치하게 된다(단계 S505). 여기서, 배치 처리를 행할 때에는, 배치하는 패스의 선두와 최후의 플립플롭이 포함되는 별도의 패스 배치도 고려하여, 접속하는 패스가 크게 떨어지지 않도록 배치할 필요가 있다.
마지막으로, 배치된 셀의 단자간의 배선 처리를 행함으로써 설계를 완료하게 된다(단계 S108).
이상과 같이 본 실시 형태 3에 의하면, 패스 타이밍 여유가 작은 패스부터 순서대로 전압 강하가 적은 영역에 배치함으로써, LSI 칩으로서 동작할 때에 가장 타이밍이 빡빡한 패스에 대해서 전압 강하에 의한 트랜지스터 동작 성능의 열화를 가장 받지 않도록 설계할 수 있어, 전압 강하에 기인하는 LSI의 성능 저하를 미연에 방지하는 것이 가능해진다.
(실시 형태 4)
도 8은 실시 형태 4에 관한 반도체 집적회로 설계 장치(100B)의 구성을 도시하는 블록도이다. 실시 형태 1에서 도 1을 참조하여 전술한 반도체 집적회로 설계 장치(100)의 구성요소와 동일한 구성요소에는 동일한 참조부호를 붙이고 있다. 따라서, 이들 구성요소의 상세한 설명은 생략한다.
반도체 집적회로 설계 장치(100B)는 전압 강하값 정보 작성부(1B)를 구비하고 있다. 전압 강하값 정보 작성부(1B)는 테스트 회로 장착부(23)를 갖고 있다. 테스트 회로 장착부(23)는 트랜지스터의 고장 개소를 검출하기 위해서 형성되어 있다. 반도체 집적회로 설계 장치(100B)는 재배치부(3B)를 구비하고 있다. 재배치부(3B)는 전압 강하값에 관한 정보에 근거하여 테스트 회로의 접속 순서를 변경한다.
이와 같이 구성된 반도체 집적회로 설계 장치(100B)의 동작을 설명한다. 도 9 및 도 10은 본 발명의 실시 형태 4에 관한 반도체 집적회로 장치의 설계 방법에서의 처리의 흐름도이다. 도 9 및 도 10의 각 단계에서, 실시 형태 1과 동일한 처리를 행하는 단계에 대해서는 도 2와 동일한 단계 번호를 부여함으로써 상세한 설명은 생략한다.
도 9 및 도 10에서, 우선 단계 S101부터 단계 S106에 대해서는 실시 형태 1과 동일한 처리를 행하므로 설명을 생략한다. 그리고, 전압 강하 분포도의 작성을 한 후(단계 S106), 고장 검출용의 테스트 회로에서의 테스트용 신호 접속 정보(61)를 판독한다. 그리고, 해당 테스트용 신호 접속 정보(61)에 근거하여, 테스트용 신호를 송신하는 측의 플립플롭이, 수신하는 측의 셀보다도 항상 저 전위가 되도록, 전압 강하 분포도에 따라서 배치 처리를 행한다(단계 S601). 마지막으로, 각 셀의 단자간의 접속 배선 처리를 행한다(단계 S108).
통상, 테스트 회로는, 플립플롭간을 직접 연결 또는 통상의 논리회로와 비교해 짧은 패스로 접속하게 되어, 플립플롭 셀에의 클록 신호의 도달 지연 시간차(클록 스큐)보다도, 플립플롭의 데이터 신호 유지 시간 제약과 플립플롭간의 테스트용신호 지연 시간을 더한 시간쪽이 짧은 경우에는, 홀드 에러 문제를 야기하여, LSI 칩의 고장 진단이 불가능하게 된다. 그러나, 본 실시 형태 4에 의하면, 테스트용 신호를 송신하는 측의 셀 전압값이, 해당 신호를 수신하는 측의 셀 전압값보다도 항상 낮게 되므로, 테스트용 신호의 지연 시간이 커져, 홀드 에러를 미연에 회피하는 것이 가능해진다.
또한, 도 9에서는 배치전에 전압 강하 분포와 테스트용 신호 접속 정보(61)를 고려하여, 배치 처리를 행하고 있는데, 도 10에 도시하는 바와 같이, 배치 처리의 종료후에, 전압 강하 분포와 테스트용 신호 접속 정보(61)에 근거하여, 신호 송신측 셀의 전위가 신호 수신측 셀의 전위보다도 낮아지도록 테스트용 신호의 접속 순서를 변경해도 된다(단계 S701).
(실시 형태 5)
이하, 본 발명의 실시 형태 5에 관한 반도체 집적회로 장치의 설계 방법에 관해서 도면을 참조하면서 설명한다. 도 11은 본 발명의 실시 형태 5에 관한 반도체 집적회로 장치의 설계 방법에서의 처리의 흐름도이다. 도 11의 각 단계에서 실시 형태 1과 동일한 처리를 하는 단계에 대해서는, 도 2와 동일한 단계 번호를 부여함으로써 상세한 설명은 생략한다.
도 11에서, 우선 실시 형태 1과 동일한 정보를 판독하여 개략 배치 처리를 행한다(단계 S101). 다음에, 클록 신호나 리셋 신호 등, 셀 접속 정보중에서, 한개의 셀이 다수의 셀을 구동하는 다(多) 팬 아웃(fan-out)의 신호를, 버퍼 셀이나 짝수단의 인버터 셀을 이용함으로써 트리 상에 분할하는 처리(클록 트리 신세시스처리)를 행하고(단계 S801), 삽입된 셀의 배치 처리까지 행한다(단계 S102).
그리고, 단계 S103부터 단계 S107에서는, 실시 형태 1과 마찬가지로 전압 강하 분포도의 작성을 행하고, 해당 전압 강하 분포도에 근거하여, 셀을 배치하는 처리까지를 순서대로 실행한다. 다음에, 전압 강하값에 의존한 셀의 구동 능력 저하를 고려하여 단계 801에서 삽입한 클록 트리의 지연 계산 처리를 행한다(단계 S802).
그리고, 계산한 클록 트리의 신호원부터 플립플롭 등의 신호 수신단까지의 지연 시간을 맞추기 위한 배선 용량과 저항값의 산출을 행한다(단계 S803). 다음에, 산출한 배선 용량과 저항값으로 되도록 클록 트리의 배선으로부터 순서대로 배선해 가게 된다(단계 S804).
이상과 같이 본 실시 형태 5에 의하면, 전압 강하에 의한 셀의 동작 속도의 저하를 고려하여, 클록 트리의 스큐가 적어지도록 배선 처리를 행함으로써, 플립플롭간 패스에서의 신호 경로에 포함되는 셀의 동작 속도 저하를 억제할 수 있는 동시에, 클록 스큐에 의한 회로 동작 속도의 저하를 억제하는 것도 가능해진다.
이상과 같이 실시 형태 1 내지 실시 형태 5에 관한 반도체 집적회로 장치의 설계 방법에 의하면, LSI의 레이아웃 설계 처리에서 최종적인 배치나 배선 처리를 행하기 전에 개략 배치나 개략 배선을 행하고, 그 결과에 근거하여 최종적인 셀 등의 배치나 배선 처리후에 발생하는 전압 강하값을 예측하며, 이것에 근거한 배치 ·배선 처리를 행함으로써, LSI 칩의 실제 동작시의 전압 강하에 의한 각 트랜지스터의 성능 저하를 시뮬레이션상에서 처리하여, 수율을 향상시키는 것이 가능해진다.
Claims (13)
- 실리콘 웨이퍼 상에 구성된 트랜지스터의 단자간을 메탈 배선으로 접속하는 반도체 집적회로 장치의 설계 방법에 있어서,상기 트랜지스터에 관한 정보를 입력으로 하여, 상기 트랜지스터간 접속의 배선 거리나 배선 용량을 최소가 되도록 개략 배치를 행하는 제1 공정과,상기 트랜지스터의 개략 배치에 근거하여 전압 강하값에 관한 정보를 작성하는 제2 공정과,상기 전압 강하값에 관한 정보에 근거하여 상기 트랜지스터의 배치를 행하는 제3 공정을 갖는 것을 특징으로 하는 반도체 집적회로 장치의 설계 방법.
- 제1항에 있어서, 상기 제2 공정이,개략 배치된 상기 트랜지스터간을 접속하는 개략 배선을 행하는 공정과,상기 개략 배선에 근거하여 배선 용량을 추산하고, 상기 각 트랜지스터의 부하 용량을 산출함으로써 소비전력의 계산을 행하는 공정과,배선된 전원/그라운드 배선의 저항값을 정하는 공정과,산출된 상기 소비전력에 근거하여, 배선된 전원/그라운드 배선의 상기 저항값에 전류원이 접속된 경우에서의 전원 공급원으로부터의 전압 강하값을 계산하는 공정과,계산된 상기 전압 강하값에 근거하여, 상기 반도체 집적회로 장치에서의 전압 강하 분포를 구하는 공정을 포함하는 반도체 집적회로 장치의 설계 방법.
- 제2항에 있어서, 상기 제3 공정이,상기 전압 강하 분포에 근거하여, 임의의 전압 강하값이 상정되는 장소에 적절한 상기 트랜지스터를 배치하는 공정을 포함하는 반도체 집적회로 장치의 설계 방법.
- 제1항에 있어서, 상기 제3 공정이,상기 반도체 집적회로 장치에서의 플립플롭간의 패스 전체 혹은 소스측과 싱크측의 플립플롭 쌍을, 상기 전압 강하값에 관한 정보에 근거하여 전압 강하값 차가 작은 영역 내에 배치하는 공정을 포함하는 반도체 집적회로 장치의 설계 방법.
- 제1항에 있어서, 개략 배치된 상기 트랜지스터간을 접속하는 개략 배선을 행하는 공정과,상기 트랜지스터의 개략 배치 및 개략 배선에 근거하여 플립플롭간의 패스 지연을 산출하는 공정과,산출된 상기 패스 지연과 제약 지연 시간을 비교하여, 각 플립플롭간의 패스에서의 패스 지연의 여유를 구하는 공정을 더 포함하고,상기 제3 공정이,상기 패스 지연의 여유가 큰 상기 패스에 포함되는 상기 트랜지스터를, 전압강하값이 큰 영역에 우선적으로 배치하는 공정을 포함하는 반도체 집적회로 장치의 설계 방법.
- 제1항에 있어서, 상기 트랜지스터의 고장 개소를 검출하기 위한 테스트 회로를 장착하는 공정을 더 포함하고,상기 제3 공정이,상기 전압 강하값에 관한 정보에 근거하여 상기 테스트 회로의 접속 순서의 변경을 하는 공정을 포함하는 반도체 집적회로 장치의 설계 방법.
- 제1항에 있어서, 상기 제2 공정에서, 플립플롭 회로에 대한 공급 신호중, 다(多) 팬 아웃(fan-out)의 신호를 트리 상에 분할하는 공정을 더 포함하고,상기 제3 공정에서,상기 전압 강하값에 관한 정보에 근거하여, 상기 트리에 속하는 상기 트랜지스터의 구동 능력을 지연 시간으로서 산출하는 공정과,신호원부터 신호 수신단까지의 지연 시간이, 상기 트리에 속하는 상기 트랜지스터의 구동 능력으로서 산출된 상기 지연 시간과 일치하도록 저항값 및 용량값을 산출하는 공정과,산출된 상기 저항값 및 상기 용량값으로 되도록, 상기 신호원과 상기 트리에 속하는 상기 트랜지스터와의 사이, 및 상기 신호원과 상기 신호 수신단과의 사이를 배선하는 공정을 포함하는 반도체 집적회로 장치의 설계 방법.
- 실리콘 웨이퍼 상에 구성된 트랜지스터의 단자간을 메탈 배선으로 접속하는 반도체 집적회로 장치의 설계 장치에 있어서,상기 트랜지스터에 관한 정보를 입력으로 하여, 상기 트랜지스터간 접속의 배선 거리나 배선 용량을 최소가 되도록 개략 배치를 행하는 개략 배치 수단과,상기 트랜지스터의 개략 배치에 근거하여 전압 강하값에 관한 정보를 작성하는 전압 강하값 정보 작성 수단과,상기 전압 강하값에 관한 정보에 근거하여 상기 트랜지스터의 배치를 행하는 재배치 수단을 구비하는 것을 특징으로 하는 반도체 집적회로 장치의 설계 장치.
- 제8항에 있어서, 상기 전압 강하값 정보 작성 수단이,개략 배치된 상기 트랜지스터간을 접속하는 개략 배선을 행하는 개략 배선 수단과,상기 개략 배선에 근거하여 배선 용량을 추산하고, 상기 각 트랜지스터의 부하 용량을 산출함으로써 소비전력의 계산을 행하는 소비전력 계산 수단과,배선된 전원/그라운드 배선의 저항값을 정하는 저항값 추출 수단과,산출된 상기 소비전력에 근거하여, 배선된 전원/그라운드 배선의 상기 저항값에 전류원이 접속된 경우에서의 전원 공급원으로부터의 전압 강하값을 계산하는 전압 강하값 계산 수단과,계산된 상기 전압 강하값에 근거하여, 상기 반도체 집적회로 장치에서의 전압 강하 분포를 구하는 전압 강하 분포 작성 수단을 포함하는 반도체 집적회로 장치의 설계 장치.
- 제9항에 있어서, 상기 재배치 수단이,상기 전압 강하 분포에 근거하여, 임의의 전압 강하값이 상정되는 장소에 적절한 상기 트랜지스터를 배치하는 반도체 집적회로 장치의 설계 장치.
- 제9항에 있어서, 상기 재배치 수단이,상기 반도체 집적회로 장치에서의 플립플롭간의 패스 전체 혹은 소스측과 싱크측의 플립플롭 쌍을, 상기 전압 강하값에 관한 정보에 근거하여 전압 강하값 차가 작은 영역 내에 배치하는 반도체 집적회로 장치의 설계 장치.
- 제9항에 있어서, 상기 전압 강하값 정보 작성 수단이,상기 트랜지스터의 개략 배치 및 개략 배선에 근거하여 플립플롭간의 패스 지연을 산출하는 패스 지연 산출 수단과,산출된 상기 패스 지연과 제약 지연 시간을 비교하여, 각 플립플롭간의 패스에서의 패스 지연의 여유를 구하는 패스 지연 여유 산출 수단을 더 포함하고,상기 재배치 수단이,상기 패스 지연의 여유가 큰 상기 패스에 포함되는 상기 트랜지스터를, 전압 강하값이 큰 영역에 우선적으로 배치하는 반도체 집적회로 장치의 설계 장치.
- 제9항에 있어서, 상기 전압 강하값 정보 작성 수단이,상기 트랜지스터의 고장 개소를 검출하기 위한 테스트 회로를 장착하는 테스트 회로 장착 수단을 더 포함하고,상기 재배치 수단이,상기 전압 강하값에 관한 정보에 근거하여 상기 테스트 회로의 접속 순서의 변경을 하는 반도체 집적회로 장치의 설계 장치.
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2003
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|---|---|---|---|---|
| KR100674934B1 (ko) * | 2005-01-06 | 2007-01-26 | 삼성전자주식회사 | 온 칩 버스(Ｏｎ Ｃｈｉｐ Ｂｕｓ)에서 최적화된타일-스위치(ｔｉｌｅ－ｓｗｉｔｃｈ)맵핑(ｍａｐｐｉｎｇ) 구조를 결정하는 방법 및 그 방법을기록한 컴퓨터로 읽을 수 있는 기록 매체 |
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