JP4851216B2

JP4851216B2 - 半導体集積回路における試験時の電源供給方法および半導体集積回路用ｃａｄシステム

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Publication number: JP4851216B2
Application number: JP2006087549A
Authority: JP
Inventors: 哲哉穴沢
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2006-03-28
Filing date: 2006-03-28
Publication date: 2012-01-11
Anticipated expiration: 2026-03-28
Also published as: JP2007266192A; US7617463B2; US20070229110A1

Description

本発明は、フリップチップ構造を有する半導体集積回路の試験技術に関する。

フリップチップとは、バンプと称される端子がチップの全体に一定間隔で配置されたチップのことであり、その名前はパッケージへの実装時にチップを反転（フリップ）させて組み立てることに由来する。このようなフリップチップ（フリップチップ構造の半導体集積回路）のウェーハ試験方法には、大別して２種類の方法がある。
図５は、フリップチップにおける従来のウェーハ試験方法を示している。第１の試験方法は、図５（ａ）に示すように、チップの全体に一定間隔で配置されたバンプＢＭＰではなく、チップの外周に沿って配置された試験用パッドＰＤにパッドコンタクト用試験治具の試験端子ＰＰを接触させて試験を実施する方法である。

第２の試験方法は、図５（ｂ）に示すように、チップの全体に一定間隔で配置されたバンプＢＭＰの全てにバンプコンタクト用試験治具の試験端子ＰＢを接触させて試験を実施する方法である。なお、図５（ａ）、（ｂ）において、網掛けされたバンプＢＭＰは電源バンプであり、網掛けされていないバンプＢＭＰは信号バンプである。
また、特許文献１には、半導体装置の電源ノイズ解析を高精度で実施する技術が開示されている。
特開２００４−２３４６１８号公報

第１の試験方法では、試験コストが安くて済む反面、試験用パッドを周辺に配置するため、半導体集積回路の消費電力が大きいと、チップの中心付近で電圧降下が発生して最悪の場合には試験を実施できなくなる恐れがある。
第２の試験方法では、電源バンプの全てを電源供給口として使用するため、電圧降下に起因して試験が実施できなくなる恐れはない。しかしながら、第２の試験方法では、バンプに試験端子を直接接触させるために専用の試験治具（バンプコンタクト用試験治具）が必要となるうえに、バンプの数に比例して試験端子の数が増大するため、試験コストが高くなるという問題がある。当然のことながら、チップサイズが大きいほどバンプの数も多くなるため、チップサイズが大きい場合には試験コストが非常に高くなってしまう。

本発明は、このような問題点に鑑みてなされたものであり、フリップチップ構造の半導体集積回路の試験を低コストで確実に実施する技術を提供することを目的とする。

本発明の一形態では、半導体集積回路用ＣＡＤシステムにより、電源供給口決定工程が実施される。電源供給口決定工程では、フリップチップ構造の半導体集積回路について、電源網解析により電圧降下違反または電流密度違反のいずれも検出されない範囲で、複数の電源バンプの一部が試験時の電源供給口として決定される。
例えば、電源供給口決定工程では、まず、消費電力情報に基づいて試験時の電源供給口の必要最小数が求められ、複数の電源バンプの中から必要最小数の電源バンプが試験時の電源供給口として決定される。あるいは、まず、複数の電源バンプの中から所定数おきの電源バンプを試験時の電源供給口として決定する処理が、電源網解析により電圧降下違反が検出されるまで所定数を順次増加させながら繰り返し実施される。そして、電源網解析による電圧降下違反の検出時に違反発生箇所に対応する電源バンプを試験時の電源供給口として追加し、電源網解析による電流密度違反の検出時に違反発生箇所のレイアウトを修正する処理が、電源網解析により電圧降下違反または電流密度違反のいずれも検出されなくなるまで繰り返し実施される。

電源供給口決定工程により試験時の電源供給口として決定された電源バンプにのみ試験治具の電源供給用試験端子を接触させて試験を実施することで、電圧降下に起因して試験が実施できなくなる恐れがないうえに、試験治具の電源供給用試験端子を減らすことができる。従って、フリップチップ構造の半導体集積回路の試験を低コストで確実に実施することができる。

本発明によれば、フリップチップ構造の半導体集積回路の試験を低コストで確実に実施することができる。

以下、図面を用いて本発明の実施形態を説明する。図１〜図３は、本発明の第１実施形態を示している。図１は、本発明を具現する半導体集積回路用ＣＡＤシステムの全体構成を示している。図１（ａ）に示すように、ＣＡＤシステム１００のハードウェア構成は、一般的なパーソナルコンピュータやワークステーション等と同一であり、ＣＰＵ１０１と、ＲＯＭ１０２と、ＲＡＭ１０３と、Ｉ／Ｏポート１０４と、キーボードインタフェース１０５と、外部記憶装置インタフェース１０６と、ＣＲＴインタフェース１０７と、バス１０８と、キーボード１１１と、外部記憶装置１１２と、ＣＲＴ１１３とを備えた構成である。このようなハードウェア構成については広く知られているため、ここでは詳細な説明を省略する。

また、図１（ｂ）に示すように、ＣＡＤシステム１００の機能ブロック構成は、ＲＴＬ記述を生成するための機能設計部２０１と、ネットリストを生成するための論理設計部２０２と、レイアウトデータを生成するためのレイアウト設計部２０３と、半導体集積回路の消費電力を算出するための消費電力算出部２０４と、電源網解析を実施するための電源網解析部２０５と、電源網解析用モデルを作成するための経路抵抗構成部２０６とを備えた構成である。これらの機能ブロックは、ソフトウェアにより具現されている。なお、ＣＡＤシステム１００はこれらの機能ブロック以外にも各種機能ブロックを有しているが、それらは本発明に直接関係しないため、ここでは説明を省略する。

経路抵抗構成部２０６は、個別経路抽出部２０７と、個別抵抗抽出部２０８と、構成部２０９とを有している。個別経路抽出部２０７は、チップ上の配線経路を抽出して記憶する。個別抵抗抽出部２０８は、個別経路抽出部２０７により記憶された配線経路における抵抗を抽出して記憶する。構成部２０９は、個別抵抗抽出部２０８により記憶された抵抗に基づいて、全ての配線経路の抵抗と配線構造とをモデル化する。構成部２０９により作成されたモデルは、電源網解析部２０５による電源網解析に用いられる。なお、電源網解析部２０５による電源網解析、および経路抵抗構成部２０６（個別経路抽出部２０７、個別抵抗抽出部２０８および構成部２０９）によるモデル作成については周知の技術であるため、ここでは詳細な説明を省略する。

図２は、第１実施形態における電源供給口決定処理を示している。第１実施形態において、ＣＡＤシステム１００（ＣＰＵ１０１）は、以下に示すステップＳ１０１〜Ｓ１０９を適宜実施することで、フリップチップ構造の半導体集積回路について試験時の電源供給口（ウェーハ試験時に試験治具の電源供給用試験端子を接触させる電源バンプ）を決定する。

ステップＳ１０１において、ＣＡＤシステム１００は、消費電力算出部２０４により、テストパターンを用いて半導体集積回路の消費電力を算出する。なお、半導体集積回路の消費電力を算出するにあたっては、後述するステップＳ１０２で試験時の電源供給口の必要最小数を正確に算出するために、ウェーハ試験で使用される複数のテストパターンのうち、半導体集積回路の消費電力が最も大きくなるテストパターンを用いることが望ましい。但し、半導体集積回路の消費電力が最も大きくなるテストパターンを用いると消費電力の算出が困難である場合には、半導体集積回路の実機動作時の消費電力を代用してもよい。この後、電源供給口決定処理はステップＳ１０２に移行する。

ステップＳ１０２において、ＣＡＤシステム１００は、ステップＳ１０１で算出した消費電力を電源電圧値および電源バンプ１つあたりの許容電流値で除算することで、試験時の電源供給口の必要最小数を算出する。この後、電源供給口決定処理はステップＳ１０３に移行する。
ステップＳ１０３において、ＣＡＤシステム１００は、電圧降下の発生を抑制するために、複数の電源バンプの中から必要最小数の電源バンプを可能な限り一定間隔で試験時の電源供給口として決定する。この後、電源供給口決定処理はステップＳ１０４に移行する。

ステップＳ１０４において、ＣＡＤシステム１００は、ステップＳ１０１で消費電力を算出した際の動作周波数および動作率を設定する。ここで、動作率とは、各種信号において一定期間内でイベント（立ち上がり遷移および立ち下がり遷移）が発生する確率を意味している。この後、電源供給口決定処理はステップＳ１０５に移行する。
ステップＳ１０５において、ＣＡＤシステム１００は、電源網解析部２０５により、ステップＳ１０４で設定した動作周波数および動作率で電源網解析を実施する。この後、電源供給口決定処理はステップＳ１０６に移行する。

ステップＳ１０６において、ＣＡＤシステム１００は、ステップＳ１０５で実施した電源網解析による電圧降下違反の検出の有無を判定する。電源網解析による電圧降下違反の検出有と判定された場合、電源供給口決定処理はステップＳ１０７に移行する。電源網解析による電圧降下違反の検出無と判定された場合、電源供給口決定処理はステップＳ１０８に移行する。

ステップＳ１０７において、ＣＡＤシステム１００は、電圧降下違反の発生箇所の近傍における電源バンプを試験時の電源供給口として追加する。この後、電源供給口決定処理はステップＳ１０８に移行する。
ステップＳ１０８において、ＣＡＤシステム１００は、ステップＳ１０５で実施した電源網解析による電流密度違反の検出の有無を判定する。電源網解析による電流密度違反の検出有と判定された場合、電源供給口決定処理はステップＳ１０９に移行する。電源網解析による電流密度違反の検出無と判定された場合、電源供給口決定処理は完了する。

ステップＳ１０９において、ＣＡＤシステム１００は、レイアウト設計部２０３により、電流密度違反の発生箇所におけるセルを太い電源配線に接続すべく移動させる、あるいは電流密度違反の発生箇所における電源配線の幅を太くする。この後、電源供給口決定処理はステップＳ１０５に移行する。従って、ステップＳ１０５で実施される電源網解析により電圧降下違反または電流密度違反のいずれも検出されなくなるまで、ステップＳ１０５〜Ｓ１０９が繰り返し実施される。

図３は、第１実施形態におけるウェーハ試験方法を示している。図３に示すように、図５（ｂ）と同一のフリップチップ構造の半導体集積回路に対して、電源供給口決定処理により試験時の電源供給口として決定された電源バンプＢＭＰにのみバンプコンタクト用試験治具の電源供給用試験端子ＰＢを接触させて試験を実施することで、電圧降下に起因して試験が実施できなくなる恐れがないうえに、従来のウェーハ試験方法（図５（ｂ））に比べて、試験治具の電源供給用試験端子ＰＢを減らすことができる。従って、フリップチップ構造の半導体集積回路の試験を確実に実施でき、かつフリップチップ構造の半導体集積回路の試験コストを削減できる。特に、チップサイズが大きく電源バンプの数が非常に多い場合に、本発明は多大な効果を奏する。

図４は、本発明の第２実施形態を示している。第２実施形態は、ＣＡＤシステム１００による電源供給口決定処理が異なることを除いて、第１実施形態と同一である。第２実施形態において、ＣＡＤシステム１００（ＣＰＵ１０１）は、以下に示すステップＳ２０１〜Ｓ２１１を適宜実施することで、フリップチップ構造の半導体集積回路について試験時の電源供給口を決定する。

ステップＳ２０１において、ＣＡＤシステム１００は、ウェーハ試験時の動作周波数および動作率を設定する。この後、電源供給口決定処理はステップＳ２０２に移行する。
ステップＳ２０２において、ＣＡＤシステム１００は、変数ｎの値を１に設定する。この後、電源供給口決定処理はステップＳ２０３に移行する。
ステップＳ２０３において、ＣＡＤシステム１００は、複数の電源バンプの中からｎ個おきの電源バンプを試験時の電源供給口として決定する。この後、電源供給口決定処理はステップＳ２０４に移行する。

ステップＳ２０４において、ＣＡＤシステム１００は、電源網解析部２０５により、ステップＳ２０１で設定した動作周波数および動作率で電源網解析を実施する。この後、電源供給口決定処理はステップＳ２０５に移行する。
ステップＳ２０５において、ＣＡＤシステム１００は、ステップＳ２０４で実施した電源網解析による電圧降下違反の検出の有無を判定する。電源網解析による電圧降下違反の検出無と判定された場合、電源供給口決定処理はステップＳ２０６に移行する。電源網解析による電圧降下違反の検出有と判定された場合、電源供給口決定処理はステップＳ２０９に移行する。

ステップＳ２０６において、ＣＡＤシステム１００は、変数ｎの値を１だけ増加させる。この後、電源供給口決定処理はステップＳ２０３に移行する。従って、ステップＳ２０４で実施される電源網解析により電圧降下違反が検出されるまで、ステップＳ２０３〜Ｓ２０６が繰り返し実施される。このため、ステップＳ２０４で実施される電源網解析により電圧降下違反が検出された場合、そのときの電源供給口の数は、試験時の電源供給口の必要最小数を下回っていることになる。

ステップＳ２０７において、ＣＡＤシステム１００は、電源網解析部２０５により、ステップＳ２０１で設定した動作周波数および動作率で電源網解析を実施する。この後、電源供給口決定処理はステップＳ２０８に移行する。
ステップＳ２０８において、ＣＡＤシステム１００は、ステップＳ２０７で実施した電源網解析による電圧降下違反の検出の有無を判定する。電源網解析による電圧降下違反の検出有と判定された場合、電源供給口決定処理はステップＳ２０９に移行する。電源網解析による電圧降下違反の検出無と判定された場合、電源供給口決定処理はステップＳ２１０に移行する。

ステップＳ２０９において、ＣＡＤシステム１００は、電圧降下違反の発生箇所の近傍における電源バンプを試験時の電源供給口として追加する。この後、電源供給口決定処理はステップＳ２１０に移行する。
ステップＳ２１０において、ＣＡＤシステム１００は、ステップＳ２０７で実施した電源網解析による電流密度違反の検出の有無を判定する。電源網解析による電流密度違反の検出有と判定された場合、電源供給口決定処理はステップＳ２１１に移行する。電源網解析による電流密度違反の検出無と判定された場合、電源供給口決定処理は完了する。

ステップＳ２１１において、ＣＡＤシステム１００は、レイアウト設計部２０３により、電流密度違反の発生箇所におけるセルを太い電源配線に接続すべく移動させる、あるいは電流密度違反の発生箇所における電源配線の幅を太くする。この後、電源供給口決定処理はステップＳ２０７に移行する。従って、ステップＳ２０７で実施される電源網解析により電圧降下違反または電流密度違反のいずれも検出されなくなるまで、ステップＳ２０７〜Ｓ２１１が繰り返し実施される。

以上のような第２実施形態は、起点の違いはあるが電源供給口の数を調整して最適化する点では第１実施形態と同一である。従って、第２実施形態でも、第１実施形態と同様の効果が得られる。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明を具現する半導体集積回路用ＣＡＤシステムの全体構成を示すブロック図である。第１実施形態における電源供給口決定処理を示すフロー図である。第１実施形態におけるウェーハ試験方法を示す説明図である。本発明の第２実施形態を示すフロー図である。フリップチップにおける従来のウェーハ試験方法を示す説明図である。

符号の説明

１００‥ＣＡＤシステム；１０１‥ＣＰＵ；１０２‥ＲＯＭ；１０３‥ＲＡＭ；１０４‥Ｉ／Ｏポート；１０５‥キーボードインタフェース；１０６‥外部記憶装置インタフェース；１０７‥ＣＲＴインタフェース；１０８‥バス；１１１‥キーボード；１１２‥外部記憶装置；１１３‥ＣＲＴ；２０１‥機能設計部；２０２‥論理設計部；２０３‥レイアウト設計部；２０４‥消費電力算出部；２０５‥電源網解析部；２０６‥経路抵抗構成部；２０７‥個別経路抽出部；２０８‥個別抵抗抽出部；２０９‥構成部；ＢＭＰ‥バンプ；ＰＢ‥試験端子

Claims

フリップチップ構造の半導体集積回路について、電源網解析により電圧降下違反または電流密度違反のいずれも検出されない範囲で、複数の電源バンプの一部を試験時の電源供給口として決定する電源供給口決定工程を含み、
前記電源供給口決定工程は、
消費電力情報に基づいて試験時の電源供給口の必要最小数を求め、前記複数の電源バンプの中から前記必要最小数の電源バンプを試験時の電源供給口として決定する工程と、
電源網解析による電圧降下違反の検出時に違反発生箇所に対応する電源バンプを試験時の電源供給口として追加し、電源網解析による電流密度違反の検出時に違反発生箇所のレイアウトを修正する処理を、電源網解析により電圧降下違反または電流密度違反のいずれも検出されなくなるまで繰り返し実施する工程とを含むことを特徴とする半導体集積回路における試験時の電源供給方法。
請求項１記載の半導体集積回路における試験時の電源供給方法において、
前記電源供給口決定工程は、前記消費電力情報を生成するために、所定のテストパターンを用いて半導体集積回路の消費電力を算出する工程を含むことを特徴とする半導体集積回路における試験時の電源供給方法。
請求項２記載の半導体集積回路における試験時の電源供給方法において、
前記所定のテストパターンは、試験時に用いられる複数のテストパターンのうち、半導体集積回路の消費電力が最も大きくなるテストパターンであることを特徴とする半導体集積回路における試験時の電源供給方法。
フリップチップ構造の半導体集積回路について、電源網解析により電圧降下違反または電流密度違反のいずれも検出されない範囲で、複数の電源バンプの一部を試験時の電源供給口として決定する電源供給口決定工程を含み、
前記電源供給口決定工程は、
前記複数の電源バンプの中から所定数おきの電源バンプを試験時の電源供給口として決定する処理を、電源網解析により電圧降下違反が検出されるまで前記所定数を順次増加させながら繰り返し実施する工程と、
電源網解析による電圧降下違反の検出時に違反発生箇所に対応する電源バンプを試験時の電源供給口として追加し、電源網解析による電流密度違反の検出時に違反発生箇所のレイアウトを修正する処理を、電源網解析により電圧降下違反または電流密度違反のいずれも検出されなくなるまで繰り返し実施する工程とを含むことを特徴とする半導体集積回路における試験時の電源供給方法。
フリップチップ構造の半導体集積回路について、電源網解析により電圧降下違反または電流密度違反のいずれも検出されない範囲で、複数の電源バンプの一部を試験時の電源供給口として決定する電源供給口決定工程を実施し、
前記電源供給口決定工程は、
消費電力情報に基づいて試験時の電源供給口の必要最小数を求め、前記複数の電源バンプの中から前記必要最小数の電源バンプを試験時の電源供給口として決定する工程と、
電源網解析による電圧降下違反の検出時に違反発生箇所に対応する電源バンプを試験時の電源供給口として追加し、電源網解析による電流密度違反の検出時に違反発生箇所のレイアウトを修正する処理を、電源網解析により電圧降下違反または電流密度違反のいずれも検出されなくなるまで繰り返し実施する工程とを含むことを特徴とする半導体集積回路用ＣＡＤシステム。
請求項５記載の半導体集積回路用ＣＡＤシステムにおいて、
前記電源供給口決定工程は、前記消費電力情報を生成するために、所定のテストパターンを用いて半導体集積回路の消費電力を算出する工程を含むことを特徴とする半導体集積回路用ＣＡＤシステム。
請求項６記載の半導体集積回路用ＣＡＤシステムにおいて、
前記所定のテストパターンは、試験時に用いられる複数のテストパターンのうち、半導体集積回路の消費電力が最も大きくなるテストパターンであることを特徴とする半導体集積回路用ＣＡＤシステム。
フリップチップ構造の半導体集積回路について、電源網解析により電圧降下違反または電流密度違反のいずれも検出されない範囲で、複数の電源バンプの一部を試験時の電源供給口として決定する電源供給口決定工程を実施し、
前記電源供給口決定工程は、
前記複数の電源バンプの中から所定数おきの電源バンプを試験時の電源供給口として決定する処理を、電源網解析により電圧降下違反が検出されるまで前記所定数を順次増加させながら繰り返し実施する工程と、
電源網解析による電圧降下違反の検出時に違反発生箇所に対応する電源バンプを試験時の電源供給口として追加し、電源網解析による電流密度違反の検出時に違反発生箇所のレイアウトを修正する処理を、電源網解析により電圧降下違反または電流密度違反のいずれも検出されなくなるまで繰り返し実施する工程とを含むことを特徴とする半導体集積回路用ＣＡＤシステム。