JP4528659B2 - クロックジッタ算出装置、クロックジッタ算出方法、およびクロックジッタ算出プログラム - Google Patents

Description

本発明は、半導体集積回路において電源ノイズなどによって生じるクロックジッタの大きさを算出し、クロックジッタを考慮したタイミング解析や検証に適用できるようにすることなどが可能なクロックジッタ算出装置に関するものである。

プロセスの微細化に伴い、クロストークや、エレクトロマイグレーション、ホットキャリア劣化、電源電圧降下（ＩＲドロップ）などの物理現象の影響が顕著化し、半導体集積回路の動作に影響を及ぼす結果となっている。とりわけ、電源電圧降下は微細加工技術が進む中で、特に顕著に現れてきた現象である。これは、回路中の電源を供給する電源配線の抵抗よって生じる現象であり、複数の回路の同時スイッチングによっても影響を受ける。電圧降下が大きいと回路の動作速度が低下し、回路が誤動作する原因になる。

従来、設計マージンを付加したタイミング検証をしたり、クロック伝送遅延の削減や、経験則に基づく電源配線強化等の施策を実施していたが、対応工数の増大に加え、過剰設計によるチップ面積や消費電力の増大を招いていた。そこで、例えば特許文献１では、セルの遅延時間を供給電圧ごとに示すセルライブラリを用い、各セルのスイッチング情報を基に各セルの最低供給電圧を見積もり、これに応じた各セルの遅延時間を求めてタイミング検証を行う方法が提案されている。
特開平１０−３２１７２５号公報

上記のように最低供給電圧に応じた遅延時間を求めてタイミング検証を行うだけでは、ジッタ保障が必要な回路（例えば、高速ＩＦ（インターフェイス）回路、ＡＤ（アナログ／ディジタル）コンバータ等）の解析ができない。また、タイミング解析対象のパス(解析の始点から終点)によっては、タイミングに余裕を持った解析結果や、タイミングに余裕のない検証結果が得られることが多い。

しかしながら、例えば、近年開発されるシステムＬＳＩでは、高集積化、高速化、低電圧化が図られており、クロック伝送におけるジッタの影響が相対的に大きくなっている。このような場合には、前記従来の方法では、クロック伝送におけるジッタの影響を考慮できないため、検証結果の信頼性が低くなりがちである。すなわち、タイミング検証では正常動作すると判定されても実機で誤動作する可能性が高くなり、最悪の場合には再設計することになるなど、大きなリスクが残ることになる。

上記のような問題点は、特に、急速なプロセスの微細化、システムＬＳＩの高機能化に伴って一層顕著になり、クロックジッタの大きさを正確に求めて制御、削減することがチップの性能および信頼性向上のために重要になる。

本発明は、上記従来の問題点を解決するものであり、電源ノイズなどによって生じるクロックジッタの大きさを算出し、高い信頼性のタイミング検証などが容易に行えるようにすることを目的とする。

上記の課題を解決するため、請求項１の発明は、
回路構成を示す情報に基づいて、クロック信号のジッタの大きさを算出するクロックジッタ算出装置であって、
クロック信号の伝達経路を構成する各セルへの電源の供給電圧における、所定の時間の範囲での変動を算出する供給電圧解析手段と、
上記供給電圧の変動に応じた上記各セルの遅延時間の変動を算出する遅延時間変動算出手段と、
上記遅延時間の変動に基づいて、上記伝達経路を介して伝達されるクロック信号のジッタの大きさを算出するジッタ算出手段と、
を備えたことを特徴とする。

また、請求項２の発明は、
請求項１のクロックジッタ算出装置であって、
上記供給電圧解析手段は、上記クロック信号の周期ごとの上記供給電圧を算出するように構成されていることを特徴とする。

また、請求項３の発明は、
請求項１のクロックジッタ算出装置であって、
上記供給電圧解析手段は、各セルに流れる電流による電圧降下量を求め、所定の基準の供給電圧から上記電圧降下量だけ降下した供給電圧を算出するように構成されていることを特徴とする。

また、請求項４の発明は、
請求項１のクロックジッタ算出装置であって、
上記遅延時間変動算出手段は、各セルにおける供給電圧と遅延時間に対応する値との関係、および上記供給電圧解析手段によって算出された供給電圧に基づいて、上記遅延時間の変動を算出するように構成されていることを特徴とする。

また、請求項５の発明は、
請求項４のクロックジッタ算出装置であって、
上記遅延時間変動算出手段は、各セルへの供給電圧を示す値と、これに応じた遅延時間に対応する値とが対応づけられたテーブルを用いて、上記遅延時間の変動を算出するように構成されていることを特徴とする。

また、請求項６の発明は、
請求項４のクロックジッタ算出装置であって、
上記遅延時間変動算出手段は、各セルへの供給電圧を示す値をパラメータとして遅延時間に対応する値を求める近似式を用いて、上記遅延時間の変動を算出するように構成されていることを特徴とする。

また、請求項７の発明は、
請求項４のクロックジッタ算出装置であって、
上記遅延時間に対応する値は、所定の基準の供給電圧が供給された場合の遅延時間に対する、所定の供給電圧が供給された場合の遅延時間の比であることを特徴とする。

また、請求項８の発明は、
請求項１のクロックジッタ算出装置であって、
上記供給電圧解析手段は、上記供給電圧の変動として、第１および第２の供給電圧である最低および最高の供給電圧、または第１および第２の供給電圧である最低および平均の供給電圧を求めるように構成されていることを特徴とする。

また、請求項９の発明は、
請求項８のクロックジッタ算出装置であって、
上記遅延時間変動算出手段は、上記第１および第２の供給電圧にそれぞれ対応する遅延時間の比から１を減算して、所定の基準の供給電圧が供給された場合の遅延時間を乗じた値を上記遅延時間の変動として求めるように構成されていることを特徴とする。

また、請求項１０の発明は、
請求項８のクロックジッタ算出装置であって、
上記遅延時間変動算出手段は、上記第１および第２の供給電圧にそれぞれ対応する遅延時間の差を上記遅延時間の変動として求めるように構成されていることを特徴とする。

また、請求項１１の発明は、
請求項１のクロックジッタ算出装置であって、
上記ジッタ算出手段は、上記遅延時間変動算出手段によって算出された各セルの遅延時間の変動の２乗和の平方根を求めることによって、上記ジッタの大きさを算出するように構成されていることを特徴とする。

また、請求項１２の発明は、
請求項１のクロックジッタ算出装置であって、
上記ジッタ算出手段は、上記遅延時間変動算出手段によって算出された各セルの遅延時間の変動の総和を求めることによって、上記ジッタの大きさを算出するように構成されていることを特徴とする。

これらにより、供給電圧の変動に応じた遅延時間の変動が求められ、さらに、クロック信号のジッタの大きさが求められる。それゆえ、クロックジッタの大きさを予め予測することが容易にでき、実機で誤動作するリスクを容易に排除できる。

また、請求項１３の発明は、
請求項１のクロックジッタ算出装置であって、
さらに、算出されたジッタの大きさが所定の許容範囲内かどうかを判定するクロックジッタ許容判定手段を備えたことを特徴とする。

また、請求項１４の発明は、
請求項１３のクロックジッタ算出装置であって、
さらに、上記クロックジッタ許容判定手段によって、算出されたジッタの大きさが許容範囲外と判定された場合に、そのクロック信号の伝達経路を示す警告を表示する警告表示手段を備えたことを特徴とする。

また、請求項１５の発明は、
請求項１３のクロックジッタ算出装置であって、
さらに、上記クロックジッタ許容判定手段によって、算出されたジッタの大きさが許容範囲外と判定された場合に、そのクロック信号の伝達経路を構成するセルを変更した新たな回路構成を示す情報を生成するセル変更手段を備え、
上記新たな回路構成についてのジッタの大きさを算出するように構成されていることを特徴とする。

これらにより、クロックジッタ許容量違反が警告表示等されることで、レイアウト結果の不備要因を容易に特定できる。また、再レイアウトなどすることなく、セルタイプ置換後などのクロックジッタ量を簡単に見積もることができる。

また、請求項１６の発明は、
請求項１のクロックジッタ算出装置であって、さらに、
クロック信号を含む各信号の伝達経路における、最低供給電圧に応じた最大遅延時間または最高供給電圧に応じた最小遅延時間を算出する遅延時間算出手段と、
上記遅延時間算出手段によって求められた最大または最小遅延時間と、上記ジッタ算出手段によって求められたクロック信号のジッタの大きさとに基づいて、タイミング制約を満足するかどうかを判定するタイミング解析手段と、
を備えたことを特徴とする。

これにより、信頼性の高いタイミング検証が実施できる。

本発明によれば、電源ノイズなどによって生じるクロックジッタの大きさを算出し、高い信頼性のタイミング検証を行うことなどが容易にできる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。

《発明の実施形態１》
クロックジッタ算出装置は、例えば、ＣＰＵ、メモリ、記憶装置、および入出力装置等を備えたコンピュータにソフトウェアが組み込まれて構成されるが、機能的には、例えば図１に示すような各ステップが実行される機能を有する各部を備えて構成されている。

電圧降下解析ステップＳ１０１では、例えば記憶装置１０１に記憶された、図２に示すような設計対象回路のチップ上に配置された各素子(セル）の接続関係や配置を示す情報、電源配線トポロジーおよび電源配線幅を示す情報等を含むレイアウト情報１０１ａ、セルに接続する各ネットに対し、ネットの信号電位がハイからロー、またはローからハイに遷移する信号のトグル率を保持するトグル情報１０１ｂ、各クロックの周波数、各セルのスイッチングのタイミングおよびどのクロックに制御されているかの情報等を保持するタイミング情報１０１ｃ、および各セルの消費電流を求めるための情報、より詳しくは、例えば、各セルの種類および入力信号の組み合わせ毎に、入力信号の遷移時間と出力信号の負荷容量の関数として定義される消費電流情報等を保持するライブラリ情報１０１ｄに基づいて、設計対象回路の各セルのＡＣ的な電圧降下量の変動を求めることによって、各セルに電源電圧として供給される供給電圧における所定の算出時間範囲での時間変化、すなわち複数の時点での供給電圧を算出し、そのうちの最低供給電圧と、最高供給電圧とを求めるようになっている。なお、最低供給電圧と最高供給電圧とに代えて、平均供給電圧と最低供給電圧とが用いられるようにしてもよい。

図３は、電圧降下量を解析する時の基準となる周期を示すタイミングウインドウ（算出時間範囲）における、時系列に変化するセルの電位（供給電圧）の例を示す図であり、符号Ａ〜Ｄはセルがスイッチングする時の電位を示す。クロックが複数系統ある場合、上記タイミングウインドウは例えば支配的なクロック周期に合わせることが好ましい。

上記電圧降下量を求めるタイミングは、同図に実線で示すような連続した（厳密には微小時間ごとの）タイミングであってもよいが、符号Ａ〜Ｄで示すタイミングなど、より粗いタイミングであってもよい。特に、セルがスイッチングするタイミングでの電圧変動が信号の遅延時間に大きく影響することを考慮すれば、そのようなセルがスイッチングするタイミングやその可能性が高いタイミングなどでの供給電源電圧が求められればよい。

上記のような電圧降下量は、具体的には、例えば種々の公知のツールなどを用いた動的解析などによって容易に求められるが、回路動作のシミュレーションなどによって求めるようにしてもよい。

ここで、図２に示した設計対象回路の例について簡単に説明すると、この回路は、フリップフロップ２１１・２１２の間で、組み合わせセル２４１ａ〜２４１ｄから成るセルグループ２４１を介して信号が伝達されるようになっている。上記フリップフロップ２１１・２１２は、それぞれ、クロックソースポイント２２０・２３０から、組み合わせセル２２１ａ〜２２１ｃから成るセルグループ２２１、または組み合わせセル２３１ａ〜２３１ｄから成るセルグループ２３１を介して供給されるクロック信号ｃｌｋ１・ｃｌｋ２によって駆動されるようになっている。

遅延変動率比算出ステップＳ１０２では、例えば図４に示すように、動作電圧に依存したセルの遅延変動率情報１０１ｅ、すなわち後述するように代表的なセルへの種々の供給電圧と遅延変動率（所定の基準電圧が供給された場合の遅延時間に対する、各供給電圧が供給された場合の遅延時間の比）との関係を示す情報と、前記電圧降下解析ステップＳ１０１で求められた各セルへの最低、最高供給電圧とに基づいて、これらの最低、最高供給電圧での遅延変動率を求め、さらに、下記（数１）によって各セルの遅延変動率比を算出するようになっている。

（数１）
各セルの遅延変動率比＝最低供給電圧時の遅延変動率／最高供給電圧時の遅延変動率
上記遅延変動率情報１０１ｅとしては、より詳しくは、種々の供給電圧と、これらの供給電圧および所定の基準電源電圧（例えば１．２０Ｖ）が供給されたときの遅延時間の比とを対応させたテーブルが用いられる。このようなテーブルは、例えば、半導体素子の形成に用いられるプロセス毎に準備され、電源電圧を変化させた場合の回路シミュレーションまたは実測より得られた、代表的なセルの遅延特性を示すものである。上記代表的なセルとしては、通常、半導体集積回路において使用頻度が高く、かつ、回路シミュレーションまたは実測より電源電圧を変化させた時の遅延変動が全てのセルの中で平均的になるセルが選択されることが好ましい。

なお、上記のようなテーブルを用いるのに限らず、供給電圧の関数、すなわち供給電圧をパラメータとする多項式などの近似式等を用いて遅延変動率が求められるようにしてもよい。

また、上記各セルの遅延変動率比は、遅延時間自体の比と同じことになるので、一旦、最低、最高供給電圧時の遅延時間が求められてから、その比が求められるなどしてもよい。その場合、さらに、上記のように代表的なセルについての供給電圧と遅延変動率との関係が用いられるのに限らず、各セルについての供給電圧と遅延時間との関係が用いられるなどしてもよい。（ただし、通常、基準電源電圧時の遅延時間が異なっても遅延変動率は同様なセルが多いことを考慮して、上記のように代表的なセルについての供給電圧と遅延変動率との関係を用いれば、遅延変動率情報１０１ｅの情報量を容易に少なく抑えることができる。）
全てのセルに対して遅延変動率比が算出された後、クロック遅延変動量算出ステップＳ１０３では、基準電源電圧が供給されたときの各セルの遅延時間（遅延値）を示す基準電源電圧時セル遅延値情報１０１ｆと、前記遅延変動率比算出ステップＳ１０２で求められた各セルの遅延変動率比とに基づき、下記（数２）（数３）によって、各セルの遅延変動量、および各クロック信号の伝達経路上の終端での遅延変動量、すなわちクロックジッタの大きさ（クロック遅延変動量）を算出するようになっている。

（数２）
各セルの遅延変動量＝各セルの基準電源電圧時セル遅延値×（各セルの遅延変動率比−１）
（数３）
各クロック信号の伝達経路上の遅延変動量＝√（Σ各セルの遅延変動量²）
なお、上記（数３）に代えて、下記（数４）のように単に各セルの遅延変動量の総和が用いられるなどしてもよい。

（数４）
各クロック信号の伝達経路上の遅延変動量＝Σ各セルの遅延変動量
さらに、各セルの最低、最高供給電圧時の遅延時間の差を各セルの遅延変動量として、その２乗和の平方根や総和などが求められるなどしてもよく、クロック信号の伝達経路上の各セルの遅延変動が合成されれば良い。

ここで、クロック信号の伝達経路上のセルの抽出は、例えばセル（フリップフロップ２１１・２１２）のクロックピン（入力端子）を起点とし、クロックソース（クロックソースポイント２２０・２３０）に到達するまで入力方向（クロック信号の伝達方向と逆の方向）に探索することによって行われる。具体的には、例えば、フリップフロップ２１１のクロック信号入力端子ＣＫに入力されるクロック信号の場合、セル２２１ｃ・２２１ｂ・２２１ａの順番でセルが選択（抽出）される。

次に、上記各ステップにより、図２の設計対象回路についてクロックジッタの大きさが算出される具体的な例を説明する。

電圧降下解析ステップＳ１０１によって、例えば、セル２２１ａに供給される最高、最低供給電圧が、それぞれ、１．１８Ｖおよび１．１５Ｖと求められたとすると、遅延変動率比算出ステップＳ１０２では、遅延変動率情報１０１ｅ（図４）が参照されて、それぞれの場合の遅延変動率が、１．０３および１．０７と求められる。（図４の例のように供給電圧の一致する情報が保持されていない場合には、直線補間等が行われるようにすればよい。）そこで、クロック遅延変動量算出ステップＳ１０３では、前記（数１）によって、セルの遅延変動率比が１．０３９と算出される。

同様に、セル２２１ｂについては、最高、最低供給電圧が、１．１９Ｖおよび１．１４Ｖと求められたとすると、セルの遅延変動率比は１．０７４と求められる。

また、セル２２１ｃについては、最高、最低供給電圧が、１．１９Ｖおよび１．１２Ｖと求められたとすると、セルの遅延変動率比は１．１１３と求められる。

そこで、例えばセル２２１ａ〜２２１ｃについて、それぞれ、基準電源電圧（例えば１．２０Ｖ）が供給されたときの遅延時間（基準電源電圧時セル遅延値）が８５０ｐｓ、３００ｐｓ、または２００ｐｓであったとすると、前記（数２）（数３）によって、クロック信号の伝達経路上の遅延変動量が４６ｐｓと求められる。

上記のように、クロック信号の伝達経路上に存在する各セルのＡＣ的な電源電圧変動、すなわち供給電圧の変動による遅延時間の変動であるクロックジッタの大きさが求められることにより、高い信頼性のタイミング検証を行うことなどが容易にできる。

《発明の実施形態２》
実施形態２の装置は、図５に示すように、実施形態１の装置に加えて、さらに、クロックジッタ許容量判定ステップＳ２０１と、警告表示ステップＳ２０２と、セルタイプ置換ステップＳ２０３とが実行される機能を有する各部を備えて構成され、実施形態１と同様にしてクロックジッタの大きさ（クロック信号の伝達経路上の遅延変動量）が求められるとともに、これに基づいて設計対象回路の変更が自動的に行われるようになっている。

クロックジッタ許容量判定ステップＳ２０１では、上記のようにして求められたクロックジッタの大きさと、所定の許容値とが比較され、許容範囲内であるかどうかの判定が行われるようになっている。

警告表示ステップＳ２０２では、クロックジッタの大きさが許容範囲外であると判定された場合に、警告表示を行うようになっている。

また、セルタイプ置換ステップＳ２０３では、クロックジッタの大きさが許容範囲外であると判定された場合に、例えば、そのクロックジッタの生じるクロック信号伝達経路に含まれるセルが、駆動能力の異なるセルに置き換えられるように、設計対象回路のレイアウト情報１０１ａの変更等が行われるようになっている。そのような変更が行われた設計対象回路は、同様のクロックジッタの再計算が繰り返し行われる。

具体的には、例えば実施形態１の具体例のように、クロック遅延変動量算出ステップＳ１０３でクロックジッタの大きさが４６ｐｓと求められた場合に、クロックジッタ許容値が５０ｐｓと入力（設定）されていたとすれば、クロックジッタ許容量判定ステップＳ２０１での判定により、警告表示ステップＳ２０２で特に警告表示が行われることなく、処理が終了する。ところが、クロックジッタ許容値が４０ｐｓと入力されていたとすれば、クロックジッタ許容量判定ステップＳ２０１で許容範囲外であると判定され、警告表示ステップＳ２０２で所定の警告表示がなされるとともに、例えば図６に示すように、設計対象回路における許容範囲外と判断された違反箇所に関する情報が表示される。同図の例では、例えば、インスタンス名がｃｌｋ１＿ｉｎｓｔ１で示されるセルのジッタ量（前記（数２）で求められるセルの遅延変動量）が大きいことが示されている。ここで、同表中のインスタンス名欄の（ＢＵＦ）はセルの種類を示し、同表中の駆動能力欄のＸ１は、前記セルの最も駆動能力の小さいタイプのセルであることを示し、付されている数字が大きくなる程、駆動能力が大きいことを示している。

上記のような場合には、セルタイプ置換ステップＳ２０３によって、クロック信号伝達経路上の各セルの駆動能力を変更、あるいは前記セルと論理的に等価であり、かつ供給電圧が同じ場合、より高速動作するセルに変更しながら、クロックジッタ許容値を満たすことができるかどうかが探索される。

例えば、インスタンス名ｃｌｋ１＿ｉｎｓｔ１のセルが、他のセルタイプのセル、例えば駆動能力がＸ２であるセルに変更される場合、置き換えられたセルの遅延情報についての再計算が行われ、電圧降下解析ステップＳ１０１等で参照されるセルデータのレイアウト情報の参照先が変更されて各処理が再実行されることで、セル置換後の各クロックジッタの大きさが算出される。そして、このような処理が、クロックジッタの大きさが許容範囲内になるまで繰り返される。

《発明の実施形態３》
実施形態３の装置は、図７に示すように、実施形態１の装置に加えて、さらに、遅延値補正ステップＳ３０１とタイミング解析ステップＳ３０２とが実行される機能を有する各部を備えて構成され、実施形態１と同様にしてクロックジッタの大きさ（クロック信号の伝達経路上の遅延変動量）が求められるとともに、これに基づいて設計対象回路のタイミング解析が行われるようになっている。

遅延値補正ステップＳ３０１では、実施形態１で説明したように遅延変動率比算出ステップＳ１０２でセルの遅延変動率比が算出される際に求められた最低供給電圧時の遅延変動率と基準電源電圧時セル遅延値情報１０１ｆ（各セルの基準電源電圧時セル遅延値）とに基づいて、設計対象回路の全てのセルについて、下記（数５）のように電源電圧の低下による遅延の増大が考慮された補正セル遅延時間（最大遅延時間）が算出される。

（数５）
補正セル遅延時間＝各セルの基準電源電圧時セル遅延値×最低供給電圧時の遅延変動率
タイミング解析ステップＳ３０２では、上記遅延値補正ステップＳ３０１によって算出された補正セル遅延時間と、クロック遅延変動量算出ステップＳ１０３によって、実施形態１で説明したように算出されたクロックジッタの大きさとに基づいて、タイミング解析が行われ、種々のタイミング制約が満足されるかなどのタイミング検証が行われる。

次に、図２の設計対象回路について、クロックジッタの大きさが算出されるとともに、タイミング解析が行われる具体的な例を説明する。

電圧降下解析ステップＳ１０１、遅延変動率比算出ステップＳ１０２、およびクロック遅延変動量算出ステップＳ１０３では、例えば実施形態１の具体例のように、クロック信号ｃｌｋ１を伝達するセルグループ２２１について、クロックジッタの大きさが４６ｐｓと求められる。

また、同様に、クロック信号ｃｌｋ２を伝達するセルグループ２３１については、
セル２３１ａでは、
最高供給電圧が１．１８Ｖ、最低供給電圧が１．１５Ｖなら遅延変動率比は１．０３９、
セル２３１ｂでは、
最高供給電圧が１．１９Ｖ、最低供給電圧が１．１８Ｖなら遅延変動率比は１．０１５、
セル２３１ｃでは、
最高供給電圧が１．１９Ｖ、最低供給電圧が１．１２Ｖなら遅延変動率比は１．１１３、
セル２３１ｄでは、
最高供給電圧が１．１９Ｖ、最低供給電圧が１．１４Ｖなら遅延変動率比は１．０７４となる。

そこで、例えばセル２３１ａ〜２３１ｄについて、それぞれ、基準電源電圧（例えば１．２０Ｖ）が供給されたときの遅延時間が３００ｐｓ、５００ｐｓ、２００ｐｓ、または３５０ｐｓであったとすると、前記（数２）（数３）によって、クロック信号伝達経路上の遅延変動量、すなわちクロックジッタの大きさが、３７ｐｓと求められる。

一方、遅延値補正ステップＳ３０１では、設計対象回路の全てのセルについての補正セル遅延時間が求められる。

すなわち、セルグループ２２１の各セルの補正セル遅延時間は、セル２２１ａ〜２２１ｃについて、それぞれ、９１０ｐｓ、３２７ｐｓ、２２６ｐｓ、合計で１４６３ｐｓと求められる。

同様に、セルグループ２３１の各セルの補正セル遅延時間は、セル２３１ａ〜２３１ｄについて、それぞれ、３２１ｐｓ、５１５ｐｓ、２２６ｐｓ、３８２ｐｓ、合計で１４４４ｐｓと求められる。

また、セルグループ２４１の各セルの補正セル遅延時間は、
フリップフロップ２１１では、
最低供給電圧が１．１４Ｖ、セル遅延が３５０ｐｓだとすると、３８１．５ｐｓ
セル２４１ａでは、
最低供給電圧が１．１２Ｖ、セル遅延が３５０ｐｓだとすると、３９５．５ｐｓ
セル２４１ｂでは、
最低供給電圧が１．１４Ｖ、セル遅延が３５０ｐｓだとすると、３８１．５ｐｓ
セル２４１ｃでは、
最低供給電圧が１．１２Ｖ、セル遅延が３５０ｐｓだとすると、３９５．５ｐｓ
セル２４１ｄでは、
最低供給電圧が１．１４Ｖ、セル遅延が３８０ｐｓだとすると、４１４ｐｓとなる。

したがって、フリップフロップ２１１からフリップフロップ２１２までのパス遅延は電圧降下の影響で１８８ｐｓ長くなって、１９６８ｐｓになる。

タイミング解析ステップＳ３０２では、クロック遅延変動量算出ステップＳ１０３等で求められたクロックジッタの大きさ、および遅延値補正ステップＳ３０１で求められた補正セル遅延時間に基づいて、タイミング解析が行われる。その際、上記クロックジッタの大きさは、クロック信号の不確定要素分、すなわちクロック信号の立ち上がり、または立ち下りのばらつきとして考慮される。

例えば、図２の回路において、クロックソースポイント２２０からフリップフロップ２１１のクロック信号入力端子ＣＫまでのセルグループ２２１の伝播遅延は上記のように１４６３ｐｓであり、クロックソースポイント２３０からフリップフロップ２１２のクロック信号入力端子ＣＫまでの伝播遅延は１４４４ｐｓである。例えば、クロックジッタの大きさの半分をクロック信号の立ち上がり、または立下りのばらつきとする。すなわち、クロック信号ｃｌｋ１のばらつきは±２３ｐｓ、クロック信号ｃｌｋ２のばらつきは±１８．５ｐｓとなる。なお、クロック信号ｃｌｋ１及びｃｌｋ２の周期を２０００ｐｓとする。また、説明を簡単にするため、フリップフロップのセットアップ時間およびホールド時間、配線遅延時間等は無視することにする。この場合、フリップフロップ２１１からフリップフロップ２１２までのパス遅延は１９３９．５ｐｓ（１４４４−１４６３＋２０００−１８．５−２３ｐｓ）以下でないとセットアップ制約を満たすことができない。ところが、フリップフロップ２１１からフリップフロップ２１２までのパス遅延は１９６８ｐｓであるため、セットアップ制約違反になる。

ここで、もし、クロックジッタを考慮しないとすると、フリップフロップ２１１からフリップフロップ２１２までのパス遅延は１９８１ｐｓ（１４４４−１４６３＋２０００ｐｓ）以下であればセットアップ制約を満たすことになり、フリップフロップ２１１からフリップフロップ２１２までのパス遅延は１９６８ｐｓであるため、セットアップ制約違反にならない。

すなわち、クロックジッタの影響でセットアップ制約値が４１．５ｐｓ程度悪化する可能性を考慮することによって、クロックジッタを考慮しなければセットアップ制約違反にならないと判定されるような場合でも、セットアップ制約違反になると判定することができる。

なお、上記の例では、タイミング制約としてセットアップ制約が満足されるかどうかが検証される例を示したが、例えばホールド制約について検証する場合には、補正セル遅延時間として、最高の供給電圧に応じた最小遅延時間が用いられるようにすればよい。

上記のように、最低または最高の供給電圧に応じた補正セル遅延時間と、最低および最高供給電圧に応じたクロックジッタの大きさとが求められ、これらに基づいてタイミング解析、検証が行われるので、回路中のセル毎の電圧降下とともにクロックジッタを考慮した遅延計算が可能となり、より信頼性の高いタイミング解析を実施することができる。

本発明のクロックジッタ算出装置は、電源ノイズなどによって生じるクロックジッタの大きさを算出し、高い信頼性のタイミング検証を行うことなどが容易にできるという効果を有し、半導体集積回路において電源ノイズなどによって生じるクロックジッタの大きさを算出するクロックジッタ算出装置や、クロックジッタ算出方法、クロックジッタを考慮したタイミング解析、検証方法等として有用である。

実施形態１のクロックジッタ算出装置の機能構成を示す機能構成図。 クロックジッタが求められる設計対象回路の例を示す回路図。 供給電圧の変動を示すグラフ。 遅延変動率情報１０１ｅの例を示す説明図。 実施形態２のクロックジッタ算出装置の機能構成を示す機能構成図。 違反箇所情報の例を示す説明図。 実施形態３のクロックジッタ算出装置の機能構成を示す機能構成図。

符号の説明

１０１ 記憶装置
１０１ａ レイアウト情報
１０１ｂ トグル情報
１０１ｃ タイミング情報
１０１ｄ ライブラリ情報
１０１ｅ 遅延変動率情報
１０１ｆ 基準電源電圧時セル遅延値情報
２１１・２１２ フリップフロップ
２２０・２３０ クロックソースポイント
２２１ セルグループ
２２１ａ〜２２１ｃ セル
２３１ セルグループ
２３１ａ〜２３１ｄ セル
２４１ セルグループ
２４１ａ〜２４１ｄ セル
ｃｌｋ１・ｃｌｋ２ クロック信号
Ｓ１０１ 電圧降下解析ステップ
Ｓ１０２ 遅延変動率比算出ステップ
Ｓ１０３ クロック遅延変動量算出ステップ
Ｓ２０１ クロックジッタ許容量判定ステップ
Ｓ２０２ 警告表示ステップ
Ｓ２０３ セルタイプ置換ステップ
Ｓ３０１ 遅延値補正ステップ
Ｓ３０２ タイミング解析ステップ

Claims (18)

1. 回路構成を示す情報に基づいて、クロック信号のジッタの大きさを算出するクロックジッタ算出装置であって、
   クロック信号の伝達経路を構成する各セルへの電源の供給電圧における、所定の時間の範囲での変動を算出する供給電圧解析手段と、
   上記供給電圧の変動に応じた上記各セルの遅延時間の変動を算出する遅延時間変動算出手段と、
   上記遅延時間の変動に基づいて、上記伝達経路を介して伝達されるクロック信号のジッタの大きさを算出するジッタ算出手段と、
   を備えたことを特徴とするクロックジッタ算出装置。
2. 請求項１のクロックジッタ算出装置であって、
   上記供給電圧解析手段は、上記クロック信号の周期ごとの上記供給電圧を算出するように構成されていることを特徴とするクロックジッタ算出装置。
3. 請求項１のクロックジッタ算出装置であって、
   上記供給電圧解析手段は、各セルに流れる電流による電圧降下量を求め、所定の基準の供給電圧から上記電圧降下量だけ降下した供給電圧を算出するように構成されていることを特徴とするクロックジッタ算出装置。
4. 請求項１のクロックジッタ算出装置であって、
   上記遅延時間変動算出手段は、各セルにおける供給電圧と遅延時間に対応する値との関係、および上記供給電圧解析手段によって算出された供給電圧に基づいて、上記遅延時間の変動を算出するように構成されていることを特徴とするクロックジッタ算出装置。
5. 請求項４のクロックジッタ算出装置であって、
   上記遅延時間変動算出手段は、各セルへの供給電圧を示す値と、これに応じた遅延時間に対応する値とが対応づけられたテーブルを用いて、上記遅延時間の変動を算出するように構成されていることを特徴とするクロックジッタ算出装置。
6. 請求項４のクロックジッタ算出装置であって、
   上記遅延時間変動算出手段は、各セルへの供給電圧を示す値をパラメータとして遅延時間に対応する値を求める近似式を用いて、上記遅延時間の変動を算出するように構成されていることを特徴とするクロックジッタ算出装置。
7. 請求項４のクロックジッタ算出装置であって、
   上記遅延時間に対応する値は、所定の基準の供給電圧が供給された場合の遅延時間に対する、所定の供給電圧が供給された場合の遅延時間の比であることを特徴とするクロックジッタ算出装置。
8. 請求項１のクロックジッタ算出装置であって、
   上記供給電圧解析手段は、上記供給電圧の変動として、第１および第２の供給電圧である最低および最高の供給電圧、または第１および第２の供給電圧である最低および平均の供給電圧を求めるように構成されていることを特徴とするクロックジッタ算出装置。
9. 請求項８のクロックジッタ算出装置であって、
   上記遅延時間変動算出手段は、上記第１および第２の供給電圧にそれぞれ対応する遅延時間の比から１を減算して、所定の基準の供給電圧が供給された場合の遅延時間を乗じた値を上記遅延時間の変動として求めるように構成されていることを特徴とするクロックジッタ算出装置。
10. 請求項８のクロックジッタ算出装置であって、
    上記遅延時間変動算出手段は、上記第１および第２の供給電圧にそれぞれ対応する遅延時間の差を上記遅延時間の変動として求めるように構成されていることを特徴とするクロックジッタ算出装置。
11. 請求項１のクロックジッタ算出装置であって、
    上記ジッタ算出手段は、上記遅延時間変動算出手段によって算出された各セルの遅延時間の変動の２乗和の平方根を求めることによって、上記ジッタの大きさを算出するように構成されていることを特徴とするクロックジッタ算出装置。
12. 請求項１のクロックジッタ算出装置であって、
    上記ジッタ算出手段は、上記遅延時間変動算出手段によって算出された各セルの遅延時間の変動の総和を求めることによって、上記ジッタの大きさを算出するように構成されていることを特徴とするクロックジッタ算出装置。
13. 請求項１のクロックジッタ算出装置であって、
    さらに、算出されたジッタの大きさが所定の許容範囲内かどうかを判定するクロックジッタ許容判定手段を備えたことを特徴とするクロックジッタ算出装置。
14. 請求項１３のクロックジッタ算出装置であって、
    さらに、上記クロックジッタ許容判定手段によって、算出されたジッタの大きさが許容範囲外と判定された場合に、そのクロック信号の伝達経路を示す警告を表示する警告表示手段を備えたことを特徴とするクロックジッタ算出装置。
15. 請求項１３のクロックジッタ算出装置であって、
    さらに、上記クロックジッタ許容判定手段によって、算出されたジッタの大きさが許容範囲外と判定された場合に、そのクロック信号の伝達経路を構成するセルを変更した新たな回路構成を示す情報を生成するセル変更手段を備え、
    上記新たな回路構成についてのジッタの大きさを算出するように構成されていることを特徴とするクロックジッタ算出装置。
16. 請求項１のクロックジッタ算出装置であって、さらに、
    クロック信号を含む各信号の伝達経路における、最低供給電圧に応じた最大遅延時間または最高供給電圧に応じた最小遅延時間を算出する遅延時間算出手段と、
    上記遅延時間算出手段によって求められた最大または最小遅延時間と、上記ジッタ算出手段によって求められたクロック信号のジッタの大きさとに基づいて、タイミング制約を満足するかどうかを判定するタイミング解析手段と、
    を備えたことを特徴とするクロックジッタ算出装置。
17. 回路構成を示す情報に基づいて、クロック信号のジッタの大きさを算出するクロックジッタ算出方法であって、
    供給電圧解析手段により、クロック信号の伝達経路を構成する各セルへの電源としての供給電圧における、所定の時間の範囲での変動を算出する供給電圧解析ステップと、
    遅延時間変動算出手段により、上記供給電圧の変動に応じた上記各セルの遅延時間の変動を算出する遅延時間変動算出ステップと、
    ジッタ算出手段により、上記遅延時間の変動に基づいて、上記伝達経路を介して伝達されるクロック信号のジッタの大きさを算出するジッタ算出ステップと、
    を有することを特徴とするクロックジッタ算出方法。
18. 回路構成を示す情報に基づいて、クロック信号のジッタの大きさを算出するクロックジッタ算出プログラムであって、
    クロック信号の伝達経路を構成する各セルへの電源としての供給電圧における、所定の時間の範囲での変動を算出する供給電圧解析ステップと、
    上記供給電圧の変動に応じた上記各セルの遅延時間の変動を算出する遅延時間変動算出ステップと、
    上記遅延時間の変動に基づいて、上記伝達経路を介して伝達されるクロック信号のジッタの大きさを算出するジッタ算出ステップと、
    をコンピュータに実行させることを特徴とするクロックジッタ算出プログラム。

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