JP3664988B2 - 低電力ｌｓｉ設計方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は低電力ＬＳＩ設計方法に関し、特にＡＳＩＣ等のカスタムＬＳＩに適用可能な低電力ＬＳＩ設計方法に関する。
【０００２】
【従来の技術】
プロセスの微細化によるＬＳＩの回路規模の増大及び高速化に伴って、一般に、ＬＳＩの消費電力は増加しており、この消費電力をより低減する手法が検討され始めている。
【０００３】
この種の大規模化ＬＳＩの代表として、ＡＳＩＣ（特定応用専用半導体集積回路）を含むカスタムＬＳＩがあげられる。従来、ＡＳＩＣの設計フローでは、論理合成時に消費電力の最適化が行われていた。
【０００４】
従来のＡＳＩＣ（以下、低電力ＬＳＩ）の設計方法をフローチャートで示す図８を参照してその動作について説明すると、この従来の低電力ＬＳＩ設計方法は、まず、機能設計ステップＳ１による機能実現のために論理合成ステップＳ２で論理合成を行い、回路接続情報Ｌ１を生成する。なお、この論理合成時に、消費電力最適化ツールによって低電力化を行っている。
【０００５】
続いて、回路接続情報Ｌ１と論理パタンＬ２を読み込み、論理シミュレーションステップＳ３で論理検証を行い、その期待値のパターン通りに回路が動作するかを検証する。
【０００６】
論理シミュレーションステップＳ３で論理検証を行った結果を結果判断ステップＳ４で判断し、問題があれば（ＮＯ）回路修正ステップＳ１０へ進み、回路修正ステップＳ１０で回路修正後、機能ステップＳ１に戻る。問題が無ければ（ＯＫ）、配置配線ステップＳ５に進む。
【０００７】
次に、回路接続情報Ｌ１と配置配線用ライブラリＬ３を用いて、配置配線ステップＳ５を実施し、レイアウトライブラリＬ５と抵抗・容量付き回路接続情報Ｌ４を生成すると共に、レイアウト検証ステップＳ７とバックアノテーションステップＳ６に分岐する。
【０００８】
まず、レイアウト検証ステップＳ７へ分岐した場合について説明する。レイアウト検証ステップＳ７でレイアウト検証を実施した後、エラーがあるかをエラー判断ステップＳ９で判定し、エラーがある場合には、レイアウト修正ステップＳ１１へ進み、レイアウト修正後配置配線ステップＳ５に戻る。
【０００９】
また、バックアノテーションステップＳ６へ分岐した場合は、バックアノテーションステップＳ６でバックアノテーションを実施し、この結果が問題ないか結果判断ステップＳ８で判定を行い、エラーがあれば（ＮＯ）、レイアウト修正ステップＳ１１へと進み、レイアウト修正後配置配線ステップＳ５に戻る。結果判断ステップＳ８でエラーが無い場合には（ＯＫ）、レイアウト検証ステップＳ７の結果のエラー判断ステップＳ９の結果と併せて、レイアウトを完了する。
【００１０】
このような従来の低電力化ＬＳＩの設計法により設計されたＡＳＩＣであっても、ＬＳＩで使用しているフリップフロップ（ＦＦ）の消費電力割合は、ＬＳＩの全消費電力に対して４割弱と非常に多く占める場合もあり、低電力ＦＦの開発が求められている。
【００１１】
実際に、先述の論理合成ステップＳ２において、ＦＦでの消費電力を抑圧する現在の手法には、論理合成時において、主に二つの方法が用いられている。
【００１２】
その一つは、ゲーテッドクロックにより不要なＦＦのクロック動作を停止させる方法であり、第二は、ある論理セルに対して駆動能力のバラエティを揃えておき、より低電力となる駆動能力を選択させる方法である。
【００１３】
しかし、現在の一般的なＦＦ回路構成では、論理保証のために図９（Ａ）に示すようなレシオレス型ＦＦの構成を採っている。図９（Ａ）を参照すると、このレシオレス型ＦＦはＤＦＦであり、インバータＩＶ１，ＩＶ２，ＩＶ３，ＩＶ４，ＩＶ５，ＩＶ６，トランスファゲートＴＧ１から成るデータ部と、インバータＩＶ７，ＩＶ８から成るクロック部とから成り、このうち、点線で囲んだクロック制御インバータＩＶ１，ＩＶ３，ＩＶ６及びトランスファゲートＴＧ１は、クロック部からのクロックＣＫ１，ＣＫ２の供給に応じて動作する。これらインバータＩＶ１，ＩＶ３，ＩＶ６，トランスファゲートＴＧ１の各々は２個のトランジスタから成るので、クロック動作に依存する（以下クロック駆動）トランジスタ数は８個となる。このように、レシオレス型ＦＦは、クロック駆動トランジスタ数が多いことから、図９（Ｂ）に示すように、クロック部での消費電力が約７割も占める。従って、このクロック部での消費電力を低減し、ＦＦ全体の消費電力の低減を図る回路構成が求められる。
【００１４】
以上の背景から、クロック部での消費電力を低減するために、図１０（Ａ）に示すようなクロック動作に依存するトランジスタ数を低減したレシオ型ＦＦ（回路）の構成とする方法がある。
【００１５】
ここで、レシオ型回路とは、ＦＦのような論理回路を構成するインバータの低レベル出力が、このインバータを構成する負荷トランジスタと駆動トランジスタのβレシオで決定されるものをいう。これに対して、レシオレス型回路とは、負荷トランジスタと駆動トランジスタのβレシオには依存せず、論理保証のため直流電源電圧に代えてクロックを用いるものをいう。
【００１６】
図１０（Ａ）を参照すると、このレシオ型ＦＦは、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６の６個のトランジスタと、インバータＩＶ１〜ＩＶ６からから成るデータ部と、インバータＩＶ７，ＩＶ８から成るクロック部とから成りから成るデータ部と、インバータＩＶ７，ＩＶ８から成るクロック部とから成り、このうち点線で囲んだトランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の４個が、クロックＣＫ１，ＣＫ２の供給に応じて動作するクロック駆動トランジスタである。図１０（Ｂ）に示すように、このレシオ型ＦＦは、ＦＦ消費電力の内、クロック部での消費電力は４割程度に留まる。
【００１７】
だだし、レシオ型ＦＦ及びレシオレス型ＦＦの両者での消費電力の大小関係は、クロック波形に対するデータの動作した割合を示すパラメータであるデータ動作率によって変化する。
【００１８】
データ動作率ＤＤに対するレシオ型ＦＦ及びレシオレス型ＦＦの消費電力Ｐｃの一例をグラフで示す図１１（Ａ）を参照すると、データ動作率ＤＤが低い場合には、クロック駆動トランジスタ数の少ないレシオ型回路の消費電力Ｐｃの方が小さくなる。しかし、逆にデータ動作率ＤＤの高い論理パタンの場合には、レシオ型回路ではレシオ動作時のデータ部の消費電力が支配的になるため、消費電力Ｐｃはレシオレス型回路の方が小さくなる。
【００１９】
また、各ＤＦＦの消費電力の入力波形の立ち上がり／立ち下がり時間（遷移時間）、すなわち、論理セルの入力端子に入る波形の傾きの依存特性をグラフで示す図１１（Ｂ）を参照すると、この図に示すように、レシオ型ＦＦではデータの動作率以外にも、データへの入力波形の遷移時間ＴＲによってレシオ時間が増減する影響で消費電力Ｐｃが変化するため、ＡＳＩＣ自動設計フローの中で、これを考慮する事が難しい。
【００２０】
以上のように、レシオ型ＦＦとレシオレス型ＦＦの間で消費電力の大小関係が変化するため、低電力となるＦＦを特定してＡＳＩＣ設計フローに適用することは難しい。
【００２１】
次に、レシオ型回路とレシオレス型回路で消費電力の大小が変化する理由及び根拠について順を追って説明する。
【００２２】
始めに、現状の一般的に採用しているレシオレス型回路構成について説明する。
【００２３】
図９（Ａ）を再度参照すると、レシオレス型ＦＦでは、上述したように、クロック制御インバータＩＶ１，ＩＶ３，ＩＶ６及びトランスファゲートＴＧ１を構成する計８個のクロック駆動トランジスタを用いて、出力が共通接続された２つのインバータの一方がオンしている間は、もう一方がオフするように切り替えることで論理固定を行い、レシオによる電流の引き合いを防止している。
【００２４】
このように、論理固定を行う目的でクロック駆動トランジスタ数が多いレシオレス型ＦＦ構成では、上述したように、クロック部の消費電力が多くを占めてしまう。
【００２５】
次に、図１０（Ａ）に示すレシオ型ＦＦは、上述したように、トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の計４個のクロック駆動トランジスタを使って動作するため、レシオレス型ＦＦよりもクロック部での消費電力が少ない代わりに、データ部のインバータＩＶ１〜ＩＶ６同士でレシオ動作となるため、ノードの状態によっては論理が確定するまでの間、電流の引き合いが生じ、消費電力が増加してしまう欠点がある（図１０（Ｂ））。
【００２６】
両者の回路構成それぞれで、クロック部とデータ部に分けて消費電力割合を比較すると、レシオレス型ＦＦでは、上述したように、クロック部での消費電力が７割、レシオ型回路構成ではデータ部の消費電力が６割を占め、それぞれの特徴が出る。
【００２７】
両者における消費電力の大小関係は、ＦＦのクロック及びデータ端子への入力波形によって変化し、そのパラメータには、データ動作率と入力波形立ち上がり／立ち下がり時間（遷移時間）の２つがある。
【００２８】
まず、データ動作率については、仮に、クロック波形に対するデータ波形の変化が少なければ、データ動作率が低いことになり、このような場合においては、クロック駆動トランジスタ数の少ないレシオ型ＦＦの消費電力が小さくなり、逆に、データ動作率が高ければ、レシオ型ＦＦではレシオ時の消費電力が増加することでデータ部の消費電力が支配的になるため、レシオレス型回路構成の消費電力の方が小さくなる。
【００２９】
次に、入力波形遷移時間に関しては、あるデータ動作率ポイントにおいて、レシオ型ＦＦの消費電力が小さくても、そのデータ波形の遷移時間が入力端子での遷移時間の制限を満たしている必要がある。
【００３０】
これは、入力波形の遷移時間が大きくなる、すなわち、入力波形が鈍ると、レシオ時間が増加し、このレシオ時間の増加に伴って消費電力が増加するので、レシオ型ＦＦでは入力波形遷移時間の依存が大きいためである。よって、レシオ型ＦＦでレシオレス型ＦＦよりも低電力であるためには、入力波形遷移時間も重要なパラメータとなる。
【００３１】
以上、このようなレシオ型ＦＦとレシオレス型ＦＦの消費電力の大小関係は既知の事実ではあり、どちらか一方のＦＦ構成の方が低電力となる根拠があるにも関わらず、データ動作率・入力波形遷移時間の状態によっては、両者間で消費電力の大小関係が変化するという理由で、従来、ＡＳＩＣ設計フローでは低電力を目的として両者を同一ＬＳＩに搭載する設計手法は行われていなかった。
【００３２】
【発明が解決しようとする課題】
上述した従来の低電力ＬＳＩ設計方法は、レシオ型ＦＦとレシオレス型ＦＦの消費電力の大小関係は既知の事実であり、どちらか一方のＦＦ構成の方が低電力となる根拠があるにも関わらず、データ動作率及び入力波形遷移時間の状態によっては、これら両者間で消費電力の大小関係が変化するという理由から低電力となるＦＦを特定してＡＳＩＣ設計フローに適用することは難しいため、低電力を目的として両者を同一ＬＳＩに搭載する設計手法は実施できないという欠点があった。
【００３３】
本発明の目的は、データ動作率と入力波形遷移時間の各パラメータから最も低消費電力となるＦＦを選択することにより、より低消費電力化を可能とする低電力ＬＳＩ設計方法を提供することにある。
【００３４】
【課題を解決するための手段】
請求項１記載の発明のＬＳＩ設計装置は、レシオレス型フリップフロップを含む論理回路を配置配線し、その結果に基づく抵抗・容量付き回路接続情報を生成する手段と、
前記抵抗・容量付き回路接続情報と、論理パターンを用いて論理・遅延の各検証を行い、各論理パス毎の遷移回数を含むトグル情報ファイルと、各パスにおける波形遷移遅延時間情報を含む配線遅延情報ファイルとを出力するバックアノテーション実行手段と、
各論理セルの端子属性が記述された端子情報ファイルと、前記トグル情報ファイルとから、前記フリップフロップのデータ入力端子のトグル率に対するクロック端子のトグル率の比であるデータ動作率を求めるデータ動作率計算手段と、
前記配線遅延情報ファイルから、前記フリップフロップのデータ端子への入力波形遷移時間を抽出する遷移時間抽出手段と、
レシオレス型フリップフロップと同一機能を有するレシオ型フリップフロップに置き換えた方が消費電力が小さくなるデータ動作率と入力波形遷移時間の閾値が予め格納された動作率／入力波形判定用ライブラリと、
前記データ動作率計算手段および遷移時間抽出手段で求めたデータ動作率および入力波形遷移時間を、前記動作率／入力波形判定用ライブラリに格納されたデータ動作率及び入力波形遷移時間の閾値と比較対照し、レシオレス型フリップフロップをレシオ型フリップフロップに置き換えた方が低消費電力となるフリップフロップを判定する手段と、
前記判定する手段の判定結果に基づいてレシオレス型フリップフロップをレシオ型フリップフロップに置き換える置換処理手段とを含むことを特徴とするものである。
【００４３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００４４】
本実施の形態の低電力ＬＳＩ設計方法は、論理回路としてフリップフロップを含む順序回路を用いるＡＳＩＣ（特定応用専用半導体集積回路）の低消費電力化を目的とする低電力ＬＳＩ設計方法において、上記フリップフロップとしてレシオレス型構成のフリップフロップであるレシオレス型フリップフロップとレシオ型構成のフリップフロップであるレシオ型フリップフロップとの２種を選択候補として有し、上記選択候補のレシオレス型フリップフロップとレシオ型フリップフロップの消費電力の大小関係がデータ入力端子のトグル率（遷移回数）に対するクロック端子のトグル率の比であるデータ動作率と入力波形遷移時間に依存して変化することを利用して予め設定したデータ動作率と入力波形遷移時間に対する前記選択候補の各々の消費電力を含む上記選択候補の選択判定用ライブラリを準備し、論理パス毎のデータ動作率及び入力波形遷移時間を上記判定用ライブラリと比較し、上記選択候補のレシオレス型フリップフロップとレシオ型フリップフロップのいずれか低電力となる方を上記フリップフロップとして選択することにより、ＬＳＩ全体の消費電力を削減することを特徴とする。
【００４５】
ここで、レシオ型ＦＦとは、従来技術で説明したように、ＦＦ回路を構成するインバータの低レベル出力が、このインバータを構成する負荷トランジスタと駆動トランジスタのβレシオで決定されるものをいう。これに対して、レシオレス型ＦＦとは、インバータの負荷トランジスタと駆動トランジスタのβレシオには依存せず、論理保証のため直流電源電圧に代えてクロックを用いるものをいう。
【００４６】
次に、本発明の第１の実施の形態を図６と共通の構成要素には共通の参照文字／数字を付して同様にフローチャートで示す図１を参照すると、この図に示す本実施の形態の低電力ＬＳＩ設計方法は、従来と共通の論理記述言語を用いて機能設計を行う機能設計ステップＳ１と、ステップＳ１の機能を実現するために論理合成を行う論理合成ステップＳ２と、論理合成ステップＳ２の結果生成される回路接続情報Ｌ１と回路接続情報Ｌ１の期待動作の論理パターンＬ２を用いて論理検証を行う論理シミュレーションステップＳ３と、論理シミュレーションステップＳ３の結果を判断する結果判断ステップＳ４と、回路接続情報Ｌ１及び配置配線用ライブラリＬ３を読み込み配置配線を行う配置配線ステップＳ５と、配置配線ステップＳ５の結果生成されたＲＣ付回路接続情報Ｌ４と論理パターンＬ２を用いて論理・遅延・消費電力の各検証を行うバックアノテーションを実行するバックアノテーションステップＳ６と、配置配線ステップＳ５の結果生成されたレイアウトライブラリ（以下レイアウト）Ｌ５の検証を行うレイアウト検証ステップＳ７と、バックアノテーションステップＳ６の結果を判断する結果判断ステップＳ８と、レイアウト検証ステップＳ７の検証結果にエラーが無いか否かを判定するエラー判断ステップＳ９と、結果判断ステップＳ４で否の場合所定の回路修正を行う回路修正ステップＳ１０と、結果判断ステップＳ８とエラー判断ステップＳ９で否の場合所定のレイアウト修正を行うレイアウト修正ステップＳ１１とに加えて、論理パス毎のデータ動作率及び入力波形遷移時間を後述する各選択置換を判定する判定用ライブラリと比較し、低消費電力となる方の回路構成のＦＦを選択して置換を行う低電力回路選択置換ステップＳ２０を有する。
【００４７】
ここで、各上記ステップで用いるファイルについて説明すると、配置配線用ライブラリＬ３は、回路接続情報Ｌ１で使用する全ての論理セルの端子・配線禁止情報等を持つライブラリであり、ＲＣ付回路接続情報Ｌ４は、配置配線ステップＳ５の結果生成された配線抵抗及び負荷容量等のより実配線に近い状態の回路接続情報である。
【００４８】
次に、低電力回路選択置換ステップＳ２０の詳細をフローチャートで示す図２を参照すると、端子情報ファイル（以下端子情報）Ｌ６とトグル情報ファイル（以下トグル情報）Ｌ７からデータ動作率の計算を行うデータ動作率計算ステップＳ２１と、端子情報Ｌ６と配線遅延情報Ｌ８からＦＦ等の順序回路のデータ入力端子への入力波形遷移時間を抽出する遷移時間抽出ステップＳ２２と、各順序回路毎のレシオ型ＦＦとレシオレス型ＦＦにおける消費電力の大小関係が記述されている動作率／入力波形判定ライブラリＬ１０に基づき動作率／入力波形パラメータＬ９に対して回路接続情報Ｌ１に使用している論理セルであるＦＦを同一論理異回路構成のＦＦへ置換する、すなわち、各インスタンス毎のデータ動作率及び入力波形遷移時間とを比較し同一機能同一能力のレシオ型ＦＦ（以下回路）とレシオレス型回路の相互置換により低消費電力となるかどうか判定し置換パラメータＬ１１を生成する置換判断ステップＳ２３と、回路接続情報Ｌ１に対し置換判断ステップＳ２３で低消費電力となると判断したインスタンスを記述した置換パラメータＬ１１に記述されているインスタンスの論理セル名を置換後の論理セル名に置換する置換処理ステップＳ２４と、置換処理ステップＳ２４でより低消費電力な回路構成へ置換した回路接続情報Ｌ１２を使用し配置配線用ライブラリＬ３，Ｌ１３を入力して再度配置配線を実行しＲＣ付回路接続情報Ｌ１４とレイアウトＬ１３とを生成する配置配線ステップＳ２５と、ＲＣ付回路接続情報Ｌ１４に対し再度バックアノテーションを実行するバックアノテーションステップＳ２６と、レイアウトＬ１３に対し再度レイアウト検証を実行するレイアウト検証ステップＳ２７と、バックアノテーションステップＳ２６の結果を判断する結果判断ステップＳ２８と、レイアウト検証ステップＳ２７の結果エラーがないかを判断するエラー判断ステップＳ２９と、結果判断ステップＳ２８又はエラー判断ステップＳ２９でＮＧの場合再度レイアウトを修正するレイアウト修正ステップＳ３０とを有する。
【００４９】
また、各上記ステップで用いるファイルについて説明すると、端子情報Ｌ６は、各論理セル毎の端子属性が記述され順序回路の識別が可能なライブラリである。トグル（遷移）情報Ｌ７は、バックアノテーションステップＳ６の検証結果の一つで各論理パス毎の遷移回数等の情報を含みデータ動作率の計算に使用する。配線遅延情報Ｌ８は、バックアノテーションステップＳ６の検証結果の一つで各パスにおける波形遷移時間情報の他配線容量や遅延情報等が含まれるライブラリである。動作率／入力波形パラメータＬ９は、ステップＳ２１及びＳ２２によって計算及び抽出したＦＦ等順序回路のパス毎のデータ動作率及び入力波形遷移時間を、インスタンス名及び論理セル名と共に記述したパラメータである。ここで、インスタンス名とは、Ｌ１の中で同じ論理セルを複数個使用している場合、それらを識別するための名前であり、回路接続情報Ｌ１の中でインスタンス名が重なることは決してない。
【００５０】
動作率／入力波形判定ライブラリＬ１０は、予め全ての順序回路に対して同一論理の回路間で消費電力の大小が入れ替わるデータ動作率とそのデータ動作率における入力波形遷移時間制限の値を格納したライブラリである。置換パラメータＬ１１は、置換判断ステップＳ２３によって置換により低消費電力となると判定したインスタンスに対してのみ、そのインスタンス名、論理セル名、置換後の論理セル名、データ動作率及び入力波形遷移時間を格納したライブラリである。回路接続情報Ｌ１２は、置換処理ステップＳ２４でより低消費電力なレシオ型回路構成へ置換した回路接続情報である。置換配置配線用ライブラリＬ１３は、置換に使用した論理セルの端子・配線禁止情報等を持つ配置配線用ライブラリである。これを追加しなければ、後述の論理セル置換後に実施する配置配線ステップＳ２５で不足が生じる。
【００５１】
次に、図１及び図２を参照して本実施の形態の動作について説明すると、まず、機能設計ステップＳ１による機能実現のために論理合成ステップＳ２で論理合成を行い、回路接続情報Ｌ１を生成する。なお、この論理合成時に、消費電力最適化ツールによって低消費電力を行っている。
【００５２】
次に、回路接続情報Ｌ１と論理パターンＬ２を読み込み、論理シミュレーションステップＳ３で論理検証を行い、その期待値のパターン通りに回路が動作するかを検証する。
【００５３】
論理シミュレーションステップＳ３で論理検証を行った結果を結果判断ステップＳ４で判断し、問題があれば（ＮＧ）回路修正ステップＳ１０へ進み、回路修正ステップＳ１０で回路修正後、機能ステップＳ１に戻る。問題が無ければ（ＯＫ）、配置配線ステップＳ５に進む。
【００５４】
配置配線ステップＳ５では、回路接続情報Ｌ１と配置配線用ライブラリＬ３を用いて、配置配線処理を実施し、レイアウトＬ５と抵抗・容量付き回路接続情報（以下ＲＣ付回路接続情報）Ｌ４を生成する。
【００５５】
次に、バックアノテーションステップＳ６でＲＣ付回路接続情報Ｌ４と論理パターンＬ２を読み込みバックアノテーションを実施し、この結果が問題ないか結果判断ステップＳ８で判定を行い、エラーがあれば（ＮＧ）、レイアウト修正ステップＳ１１へと進み、レイアウト修正後配置配線ステップＳ５に戻る。結果判断ステップＳ８でエラーが無い場合には（ＯＫ）、本実施の形態を特徴付ける低電力回路選択置換ステップＳ２０に進む。
【００５６】
低電力回路選択置換ステップＳ２０では、バックアノテーションステップＳ６のバックアノテーションの結果が格納されているファイル群の内、トグル情報Ｌ７及び配線遅延情報Ｌ８を利用する。
【００５７】
以下説明の便宜上、初期条件として、各論理パスを構成するＦＦは全てレシオレス型ＦＦでるものとし、この低電力回路選択置換ステップＳ２０での処理結果、置換対象となるレシオレス型ＦＦを同一機能同一能力のレシオ型ＦＦに置換するものとする。
【００５８】
まず、端子情報Ｌ６を基に、トグル情報ファイルＬ７から各パス毎のデータ動作率計算をデータ動作率計算ステップＳ２１で行う。また、同じく端子情報Ｌ６を基に、配線遅延情報Ｌ８から、各インスタンスのデータ端子への入力波形の遷移時間抽出を遷移時間抽出ステップＳ２２で行い、それらの情報を動作率／入力波形パラメータＬ９に格納する。動作率／入力波形パラメータＬ９と動作率／入力波形判定ライブラリＬ１０を用いて、処理対象のインスタンスがＦＦ置換によって低消費電力となるインスタンスかを置換判断ステップＳ２３で判定し、その対象インスタンスがＦＦ置換によって低消費電力となる、すなわち、置換対象が存在する場合は、このインスタンスの関係ＦＦのパラメータを置換パラメータＬ１１に格納し、置換処理ステップＳ２４に進む。置換対象が存在しない場合は、レイアウト検証ステップＳ７に進む。
【００５９】
レイアウト検証ステップＳ７では、レイアウト検証を実施し、エラーがあるかをエラー判断ステップＳ９で判定し、エラーがある場合には、レイアウト修正ステップＳ１１へ進み、レイアウト修正後配置配線ステップＳ５に戻る。エラーが無ければレイアウト設計を完了する。
【００６０】
置換処理ステップＳ２４で、置換パラメータＬ１１を基に、回路接続情報Ｌ１に対し、ＦＦを置換し、より低消費電力な論理セルへと置換した新規の回路接続情報Ｌ１２を生成する。この回路接続情報Ｌ１２と配置配線用ライブラリＬ３及び置換に使用したＦＦの置換配置配線用ライブラリＬ１３を加えて、再度配置配線ステップＳ２５で配置配線を行い、新たなＲＣ付回路情報Ｌ１４と、レイアウトＬ１５とを生成する。
【００６１】
これ以降は、レイアウトＬ１５のレイアウト検証ステップＳ２７と、ＲＣ付回路情報Ｌ１４のバックアノテーションステップＳ２６に分岐し、検証結果判定の結果判断ステップＳ２８及びエラー判断ステップＳ２９両者共でエラーが無くなればレイアウト完了となる。いずれかでエラーのある場合はレイアウト修正ステップＳ３０に進み、所定のレイアウト修正処理を行い、再度配置配線ステップＳ２５に戻る。
【００６２】
次に、動作率／入力波形判定ライブラリＬ１０及び動作率／入力波形パラメータＬ９の各々の記述内容の一例を説明図で示す図３（Ａ），（Ｂ）及び置換処理ステップＳ２４で使用する置換パラメータＬ１１の生成の様子を説明図で示す図図４を参照して、これら動作率／入力波形判定ライブラリＬ１０、動作率／入力波形パラメータＬ９及び置換パラメータＬ１１について詳細に説明すると、まず、動作率／入力波形パラメータＬ９については、上述した遷移時間抽出ステップＳ２２で、端子情報Ｌ６を基に回路接続情報Ｌ１で使用しているレシオレス型回路の論理セル名を特定し、トグル情報Ｌ７から、その論理セルを使っているインスタンス名を抽出し、インスタンス毎にデータ動作率を計算する。同様に、配線遅延情報Ｌ８から、そのインスタンスのデータ端子への入力波形遷移時間を抽出して動作率／入力波形Ｌ９を生成する。
【００６３】
図３（Ａ）を参照すると、動作率／入力波形パラメータＬ９は、インスタンス名ＩＮ、レシオレス型回路（ＦＦ）論理セル名ＲＬＣ、データ動作率ＤＤ、入力波形遷移時間ＴＲの各情報から成る。
【００６４】
なお、データ動作率ＤＤは下式より、クロック端子のトグル率（遷移回数）ＣＮとデータ入力端子のトグル率ＤＮから容易に計算が可能である。
【００６５】
ＤＤ＝ＤＮ／ＣＮ・・・・・・・・・・・・・・・・・・・・・・・・（１）
（１）式を１００倍して％で表しても良い。
【００６６】
次に、動作率／入力波形判定用ライブラリＬ１０について説明すると、この動作率／入力波形判定用ライブラリＬ１０は、同一論理・同一能力のレシオ型回路とレシオレス型回路では、消費電力の大小がデータ動作率、及び入力波形遷移時間によって決定するため、予め設計に使用するレシオ型回路とレシオレス型回路の各々のデータ動作率／入力波形遷移時間制限情報を格納しておき、判定用ライブラリとしたものである。
【００６７】
図３（Ｂ）を参照すると、動作率／入力波形判定用ライブラリＬ１０は、レシオレス型回路論理セル名ＲＬＣ、レシオ型回路論理セル名ＲＣ、レシオ型回路の消費電力の方が小さくなるデータ動作率ＤＤＲ、その動作率においてレシオ型回路が低消費電力を保証出来る入力波形遷移時間制限ＴＲＬの各情報から成る。
【００６８】
最後に、図４を参照して、動作率／入力波形パラメータＬ９と動作率／入力波形判定用ライブラリＬ１０とに基づき生成する置換パラメータＬ１１について説明すると、置換パラメータＬ１１は、動作率／入力波形パラメータＬ９に格納したインスタンス毎のレシオレス型回路論理セル名を参照し、そのデータ動作率、入力波形遷移時間の各々を動作率／入力波形判定用ライブラリＬ１０の値と比較する。そして動作率／入力波形判定用ライブラリＬ１０の制限を満足していれば、そのインスタンスは、レシオ型回路構成への置換により、より低消費電力となることが判断できるため、置換対象インスタンスとして置換パラメータＬ１１へ順次格納を行う。
【００６９】
図４を参照すると、置換パラメータＬ１１は、インスタンス名ＩＮ、レシオレス型回路論理セル名ＲＬＣ、レシオ型回路論理セル名ＲＣ、データ動作率ＤＤ、入力波形遷移時間ＴＲの各情報から成る。
【００７０】
上述したように、本実施の形態では、パス毎のデータ動作率及び入力波形遷移時間を後述する各判定用ライブラリと比較し、低消費電力となる方の回路構成を選択して置換を行う低電力回路選択置換ステップＳ２０を有することにより、レシオ型回路とレシオレス型回路をデータ動作率及び入力波形遷移時間制限によって使い分けることで、より低消費電力なＬＳＩを実現できる。
【００７１】
【表１】
【００７２】
従来技術と本実施の形態の設計方法によるＬＳＩの全消費電力、及びＲＡＭ、クロック部、ロジック（順序回路及び組合せ回路）それぞれの内訳を比較して示した表１を参照すると、この表に示す従来技術によるチップ電力は、使用している順序回路の全てをレシオレス型回路とし、従来技術のＡＳＩＣ自動設計フローを適用し、かつ、順序回路のトランジスタのゲート幅（Ｗ）サイズを最小とする理想設計を実現したと想定することにより、低消費電力化を実現したＬＳＩの消費電力を示す。さらに、上述した論理合成時における消費電力最適化ツールによる低消費電力化技術も使用しており、従来の技術においては、最も低消費電力なＬＳＩ設計を行った結果といえる。
【００７３】
この従来技術で最も低消費電力なＬＳＩに対し、本実施の形態のデータ動作率と入力波形遷移時間制限によって低消費電力となる条件の場合に、レシオ型回路へ置換する低電力回路選択置換ステップをＡＳＩＣ設計フローに付加することにより、さらに数％、この例では、３．４％の消費電力の削減が可能である。
【００７４】
次に、本発明の第２の実施の形態を図３と共通の構成要素には共通の参照文字／数字を付して同様にフローチャートで示す図５を参照すると、この図に示す本実施の形態の前述の第１の実施の形態との相違点は、論理シミュレーションステップＳ３の判断ステップＳ４の後に、論理シミュレーションステップＳ３の検証結果の一部であるトグル情報ファイルＬ７を用いて予備的な低電力回路選択置換ステップＳ４０を行い、その後バックアノテーションステップＳ６以降の処理を行うことである。
【００７５】
本実施の形態を特徴付ける低電力回路選択置換ステップＳ４０をフローチャートで示す図６を参照すると、端子情報Ｌ６とトグル情報Ｌ７からデータ動作率の計算を行うデータ動作率計算ステップＳ４１と、動作率／入力波形判定ライブラリＬ１０に基づき動作率／入力波形パラメータＬ９に対して回路接続情報Ｌ１に使用している論理セルを同論理異回路構成の論理セルへ置換し置換パラメータＬ１１を生成する置換判断ステップＳ４３と、回路接続情報Ｌ１に対し置換判断ステップＳ４３で低消費電力となると判断したインスタンスを記述した置換パラメータＬ１１に記述されているインスタンスの論理セル名を置換後の論理セル名に置換する置換処理ステップＳ４４と、置換処理ステップＳ４４でより低消費電力な回路構成へ置換した回路接続情報Ｌ１２を使用して再度配置配線を実行しレイアウトＬ５とＲＣ付回路情報Ｓ４５を生成する配置配線ステップＳ４５とを有する。
【００７６】
次に、図５及び図６を参照して、本実施の形態の動作について、第１の実施の形態との相違点を重点的に説明すると、まず、機能設計ステップＳ１による機能実現のために論理合成ステップＳ２で論理合成を行い、回路接続情報Ｌ１を生成し、回路接続情報Ｌ１と論理パターンＬ２を読み込み、論理シミュレーションステップＳ３で論理検証を行う。この論理検証結果を結果判断ステップＳ４で判断し、問題があれば（ＮＧ）回路修正ステップＳ１０へ進み、回路修正ステップＳ１０で回路修正後、機能ステップＳ１に戻る。問題が無ければ（ＯＫ）、低電力回路選択置換ステップＳ４０に進む。
【００７７】
低電力回路選択置換ステップＳ４０では、トグル情報Ｌ７から、端子情報Ｌ６を基に各パス毎のデータ動作率計算をステップＳ４１で行い、動作率／入力波形パラメータＬ９へ格納する。この動作率／入力波形パラメータＬ９と動作率／入力波形判定用ライブラリＬ１０を用いて、処理対象のインスタンスがＦＦ置換により低消費電力となるか否かを置換判断ステップＳ４３で判定し、その対象インスタンスがＦＦ置換によって低消費電力となる、すなわち、置換対象が存在する場合は、このインスタンスの関係ＦＦのパラメータを置換パラメータＬ１１に格納し、置換処理ステップＳ４４に進む。置換対象が存在しない場合は、配置配線ステップＳ４５に進む。
【００７８】
置換処理ステップＳ４４で、置換パラメータＬ１１を基に、回路接続情報Ｌ１に対し、ＦＦを置換し、より低消費電力な論理セルへと置換した新規の回路接続情報Ｌ１２を生成する。この回路接続情報Ｌ１２と配置配線用ライブラリＬ３及び置換に使用したＦＦの置換配置配線用ライブラリＬ１３を加えて、配置配線ステップＳ４５で配置配線を行い、ＲＣ付回路情報Ｌ４と、レイアウトＬ５とを生成する。
【００７９】
以下第１の実施の形態と共通の低電力回路選択置換ステップＳ２０を実施する。
【００８０】
第１の実施の形態では、バックアノテーションステップＳ６の結果を基に低電力回路選択置換ステップＳ２０でＦＦ置換を行ったが、本実施の形態では、第１の実施の形態の低電力回路選択置換ステップＳ２０に加えて、論理シミュレーションステップＳ３の論理シミュレーション終了後にも低電力回路選択置換ステップＳ４０でＦＦ置換を行う。
【００８１】
これにより、第１の実施の形態では、配置配線ステップＳ５に入力した回路接続情報Ｌ１に代わり、この回路接続情報Ｌ１に対し低消費電力のＦＦを予め選択して置換して生成した回路接続情報Ｌ１２を入力して配置配線ステップＳ４５で実施することが可能である。このため、バックアノテーションステップＳ６の後に、低電力回路選択置換ステップＳ２０において配置配線ステップＳ２５を行う場合において、置換対象の論理セルが第１の実施の形態よりも少なくなるため、設計ＴＡＴを短縮出来る利点がある。
【００８２】
ただし、論理シミュレーションステップＳ３では、回路接続情報Ｌ１と論理パターンＬ２があればトグル情報Ｌ７を得ることが容易なデータ動作率に対して、入力波形遷移時間は、配置配線ステップＳ４５の実施前であるため考慮出来ない。しかし、バックアノテーションＳ６後、本実施の形態では２回目となる低電力回路選択置換ステップＳ２０でのＦＦ置換処理の置換処理ステップＳ４４で考慮出来るので問題無い。
【００８３】
以上より、第１の実施の形態に対する本実施の形態の相違点を整理すると以下の通りである。
【００８４】
第１の実施の形態では、配置配線ステップＳ５に入力する回路接続情報Ｌ１に使用している順序回路はレシオレス型回路構成のみを使用し、置換処理ステップＳ２４において、低消費電力となるインスタンスをレシオ型回路に置換しているのに対し、本実施の形態では、配置配線ステップＳ４５に入力する回路接続情報Ｌ１２には、論理シミュレーションステップＳ３の結果から計算したデータ動作率によって、レシオレス型回路からレシオ型回路へ置換したインスタンスも存在するという点である。
【００８５】
何れの方法を採っても、最終的にはバックアノテーションＳ６の結果より動作率／入力波形パラメータＬ９及び動作率／入力波形判定用ライブラリＬ１０を基に低消費電力な順序回路が選択されるため、得られる結果は同一となる。
【００８６】
次に、本発明の第３の実施の形態を特徴付ける低電力回路選択置換ステップＳ２０Ａを図２と共通の構成要素には共通の参照文字／数字を付して同様にフローチャートで示す図７を参照すると、この図に示す本実施の形態の前述の第１の実施の形態の低電力回路選択置換ステップＳ２０との相違点は、置換処理ステップＳ２４の代わりにレシオ型ＦＦの置換パラメータＬ１１に基づきレイアウトＬ５とＲＣ付回路接続情報Ｌ４の両者に対しＦＦ置換処理を行いＦＦ置換処理済のＲＣ付回路接続情報Ｌ２４とレイアウトライブラリＬ２５を生成する置換処理ステップＳ２４Ａを有し、配置配線ステップＳ２５を省略したことである。
【００８７】
次に図７及び図１を参照して本実施の形態の動作について、第１の実施の形態との相違点を重点的に説明すると、まず、機能設計ステップＳ１〜判断ステップＳ８、及び低電力回路選択置換ステップＳ２０Ａのデータ動作率計算ステップＳ２１〜置換判断ステップＳ２３までは第１の実施の形態と共通の処理を行い、置換パラメータＬ１１を生成する。
【００８８】
次に、置換処理ステップＳ２４Ａで、置換パラメータＬ１１に基づき、配置配線ステップＳ５で生成されたレイアウトＬ５とＲＣ付回路接続情報Ｌ４の両者に対し、レシオレス型ＦＦをレシオ型ＦＦに置換するＦＦ置換処理を行い、ＦＦ置換処理済のＲＣ付回路接続情報Ｌ２４とレイアウトライブラリＬ２５を生成する。
【００８９】
次に、ＦＦ置換済みのＲＣ付き回路接続情報Ｌ２４と論理パターンＬ２を基にバックアノテーションステップＳ２６を実施し、その結果を判断ステップＳ２８で判断する。判断ステップＳ２８でエラーとなるインスタンスが存在した場合には、レイアウト修正ステップＳ１１で所定のレイアウト修正を行い、配置配線ステップＳ５に戻り、再度この配置配線ステップＳ５でレイアウト修正後のレイアウトＬ５とＲＣ付回路接続情報Ｌ４を生成し、以降の処理を反復する。
【００９０】
同様に、ＦＦ置換済みのレイアウトライブラリＬ２５に対しレイアウト検証ステップＳ２７を実施し、判断ステップＳ２９でエラーとなるインスタンスが存在した場合には、レイアウト修正ステップＳ１１で所定のレイアウト修正を行い、配置配線ステップＳ５に戻り、再度この配置配線ステップＳ５でレイアウト修正後のレイアウトＬ５とＲＣ付回路接続情報Ｌ４を生成し、以降の処理を反復する。判断ステップＳ２８、Ｓ２９でエラーが無くなるまで上記処理を反復し、えらーが無くなると処理を終了する。
【００９１】
次に、置換処理ステップＳ２４Ａによって、レイアウトＬ５に対するレイアウトＬ２５への置換が可能な理由を説明する。
【００９２】
レシオ型回路とレシオレス型回路では、その回路構成が異なることから、当然レイアウトライブラリも異なるはずであり、単純な置換ではレイアウトライブラリ中でネットのショートや設計基準違反の発生が考えられる。しかし、この問題は、レシオ型回路とレシオレス型回路のレイアウトサイズを同一にし、入出力端子の形状も同一、また、配置配線の際には、これらの論理セル上部を他の配線が通過することを禁止した配置配線用ライブラリとしておくことで容易に解決出来る。
【００９３】
つまりは、レシオ型回路とレシオレス型回路の配置配線用ライブラリは、全くの同一形状とすることで、置換処理ステップＳ２４ＡでのレイアウトＬ５に対するレイアウトＬ２５への単純な置換が可能となる。
【００９４】
以上より、第１の実施の形態に対する本実施の形態の相違点を整理すると以下の通りである。
【００９５】
第１の実施の形態では、ＦＦ置換処理の置換処理ステップＳ２４を回路接続情報Ｌ１に対して実施して、ＦＦを置換した新規な回路接続情報Ｌ１２を生成し直し、配置配線ステップＳ２５を実施していたのに対し、本実施の形態では、レシオ型回路とレシオレス型回路の配置配線用ライブラリを同一の配置配線用ライブラリＬ３としておくことにより、置換処理ステップＳ２４ＡはレイアウトＬ５及びＲＣ付回路接続情報Ｌ４に対して実施し、配置配線ステップＳ２５を実施する必要は無く、設計ＴＡＴを削減出来ることである。
【００９６】
何れの方法を採っても、最終的にはバックアノテーションＳ２６の結果より動作率／入力波形パラメータＬ９と動作率／入力波形判定用ライブラリＬ１０を基に低消費電力化を達成する順序回路を選択するため、同一結果を得る。
【００９７】
【発明の効果】
以上説明したように、本発明の低電力ＬＳＩ設計方法は、フリップフロップとしてレシオレス型フリップフロップとレシオ型フリップフロップとの２種を選択候補として有し、上記選択候補のレシオレス型フリップフロップとレシオ型フリップフロップの消費電力の大小関係がデータ動作率と入力波形遷移時間に依存して変化することを利用して予め設定したデータ動作率と入力波形遷移時間に対する選択候補の各々の消費電力を含む上記選択候補の選択判定用ライブラリを準備し、論理パス毎のデータ動作率及び入力波形遷移時間を上記判定用ライブラリと比較し、上記選択候補のレシオレス型フリップフロップとレシオ型フリップフロップのいずれか低電力となる方を上記フリップフロップとして選択置換する低電力回路選択置換ステップＳ２０を有することにより、レシオ型回路とレシオレス型回路をデータ動作率及び入力波形遷移時間制限によって使い分けることで、より低電力なＬＳＩを実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明の低電力ＬＳＩ設計方法の第１の実施の形態を示すフローチャートである。
【図２】図１の低電力回路選択置換ステップＳ２０の詳細を示すフローチャートである。
【図３】図２の動作率／入力波形判定ライブラリ及び動作率／入力波形パラメータの各々の記述内容の一例を示す説明図である。
【図４】図２の置換処理ステップで使用する置換パラメータの生成の様子を示す説明図である。
【図５】本発明の低電力ＬＳＩ設計方法の第２の実施の形態を示すフローチャートである。
【図６】図５の低電力回路選択置換ステップＳ４０の詳細を示すフローチャートである。
【図７】本発明の第３の実施の形態を特徴付ける低電力回路選択置換ステップＳ２０Ａの詳細を示すフローチャートである。
【図８】従来の低電力ＬＳＩ設計方法の一例を示すフローチャートである。
【図９】レシオレス型ＦＦの一例を示す回路図及びその消費電力構成の一例を示す説明図である。
【図１０】レシオ型ＦＦの一例を示す回路図及びその消費電力構成の一例を示す説明図である。
【図１１】レシオ型ＦＦ及びレシオレス型ＦＦの消費電力の一例及び両ＦＦの入力波形の遷移時間の依存特性をそれぞれ示すグラフである。
【符号の説明】
Ｌ１，Ｌ１２ 回路接続情報
Ｌ２ 論理パターン
Ｌ３，Ｌ１３ 配置配線用ライブラリ
Ｌ４，Ｌ１４，Ｌ２４ ＲＣ付回路接続情報
Ｌ５，Ｌ１５，Ｌ２５ レイアウト
Ｌ６ 端子情報
Ｌ７ トグル情報
Ｌ８ 配線遅延情報
Ｌ９ 動作率／入力波形パラメータ
Ｌ１０ 動作率／入力波形判定ライブラリ
Ｌ１１ 置換パラメータ
【発明の属する技術分野】
本発明は低電力ＬＳＩ設計方法に関し、特にＡＳＩＣ等のカスタムＬＳＩに適用可能な低電力ＬＳＩ設計方法に関する。
【０００２】
【従来の技術】
プロセスの微細化によるＬＳＩの回路規模の増大及び高速化に伴って、一般に、ＬＳＩの消費電力は増加しており、この消費電力をより低減する手法が検討され始めている。
【０００３】
この種の大規模化ＬＳＩの代表として、ＡＳＩＣ（特定応用専用半導体集積回路）を含むカスタムＬＳＩがあげられる。従来、ＡＳＩＣの設計フローでは、論理合成時に消費電力の最適化が行われていた。
【０００４】
従来のＡＳＩＣ（以下、低電力ＬＳＩ）の設計方法をフローチャートで示す図８を参照してその動作について説明すると、この従来の低電力ＬＳＩ設計方法は、まず、機能設計ステップＳ１による機能実現のために論理合成ステップＳ２で論理合成を行い、回路接続情報Ｌ１を生成する。なお、この論理合成時に、消費電力最適化ツールによって低電力化を行っている。
【０００５】
続いて、回路接続情報Ｌ１と論理パタンＬ２を読み込み、論理シミュレーションステップＳ３で論理検証を行い、その期待値のパターン通りに回路が動作するかを検証する。
【０００６】
論理シミュレーションステップＳ３で論理検証を行った結果を結果判断ステップＳ４で判断し、問題があれば（ＮＯ）回路修正ステップＳ１０へ進み、回路修正ステップＳ１０で回路修正後、機能ステップＳ１に戻る。問題が無ければ（ＯＫ）、配置配線ステップＳ５に進む。
【０００７】
次に、回路接続情報Ｌ１と配置配線用ライブラリＬ３を用いて、配置配線ステップＳ５を実施し、レイアウトライブラリＬ５と抵抗・容量付き回路接続情報Ｌ４を生成すると共に、レイアウト検証ステップＳ７とバックアノテーションステップＳ６に分岐する。
【０００８】
まず、レイアウト検証ステップＳ７へ分岐した場合について説明する。レイアウト検証ステップＳ７でレイアウト検証を実施した後、エラーがあるかをエラー判断ステップＳ９で判定し、エラーがある場合には、レイアウト修正ステップＳ１１へ進み、レイアウト修正後配置配線ステップＳ５に戻る。
【０００９】
また、バックアノテーションステップＳ６へ分岐した場合は、バックアノテーションステップＳ６でバックアノテーションを実施し、この結果が問題ないか結果判断ステップＳ８で判定を行い、エラーがあれば（ＮＯ）、レイアウト修正ステップＳ１１へと進み、レイアウト修正後配置配線ステップＳ５に戻る。結果判断ステップＳ８でエラーが無い場合には（ＯＫ）、レイアウト検証ステップＳ７の結果のエラー判断ステップＳ９の結果と併せて、レイアウトを完了する。
【００１０】
このような従来の低電力化ＬＳＩの設計法により設計されたＡＳＩＣであっても、ＬＳＩで使用しているフリップフロップ（ＦＦ）の消費電力割合は、ＬＳＩの全消費電力に対して４割弱と非常に多く占める場合もあり、低電力ＦＦの開発が求められている。
【００１１】
実際に、先述の論理合成ステップＳ２において、ＦＦでの消費電力を抑圧する現在の手法には、論理合成時において、主に二つの方法が用いられている。
【００１２】
その一つは、ゲーテッドクロックにより不要なＦＦのクロック動作を停止させる方法であり、第二は、ある論理セルに対して駆動能力のバラエティを揃えておき、より低電力となる駆動能力を選択させる方法である。
【００１３】
しかし、現在の一般的なＦＦ回路構成では、論理保証のために図９（Ａ）に示すようなレシオレス型ＦＦの構成を採っている。図９（Ａ）を参照すると、このレシオレス型ＦＦはＤＦＦであり、インバータＩＶ１，ＩＶ２，ＩＶ３，ＩＶ４，ＩＶ５，ＩＶ６，トランスファゲートＴＧ１から成るデータ部と、インバータＩＶ７，ＩＶ８から成るクロック部とから成り、このうち、点線で囲んだクロック制御インバータＩＶ１，ＩＶ３，ＩＶ６及びトランスファゲートＴＧ１は、クロック部からのクロックＣＫ１，ＣＫ２の供給に応じて動作する。これらインバータＩＶ１，ＩＶ３，ＩＶ６，トランスファゲートＴＧ１の各々は２個のトランジスタから成るので、クロック動作に依存する（以下クロック駆動）トランジスタ数は８個となる。このように、レシオレス型ＦＦは、クロック駆動トランジスタ数が多いことから、図９（Ｂ）に示すように、クロック部での消費電力が約７割も占める。従って、このクロック部での消費電力を低減し、ＦＦ全体の消費電力の低減を図る回路構成が求められる。
【００１４】
以上の背景から、クロック部での消費電力を低減するために、図１０（Ａ）に示すようなクロック動作に依存するトランジスタ数を低減したレシオ型ＦＦ（回路）の構成とする方法がある。
【００１５】
ここで、レシオ型回路とは、ＦＦのような論理回路を構成するインバータの低レベル出力が、このインバータを構成する負荷トランジスタと駆動トランジスタのβレシオで決定されるものをいう。これに対して、レシオレス型回路とは、負荷トランジスタと駆動トランジスタのβレシオには依存せず、論理保証のため直流電源電圧に代えてクロックを用いるものをいう。
【００１６】
図１０（Ａ）を参照すると、このレシオ型ＦＦは、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６の６個のトランジスタと、インバータＩＶ１〜ＩＶ６からから成るデータ部と、インバータＩＶ７，ＩＶ８から成るクロック部とから成りから成るデータ部と、インバータＩＶ７，ＩＶ８から成るクロック部とから成り、このうち点線で囲んだトランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の４個が、クロックＣＫ１，ＣＫ２の供給に応じて動作するクロック駆動トランジスタである。図１０（Ｂ）に示すように、このレシオ型ＦＦは、ＦＦ消費電力の内、クロック部での消費電力は４割程度に留まる。
【００１７】
だだし、レシオ型ＦＦ及びレシオレス型ＦＦの両者での消費電力の大小関係は、クロック波形に対するデータの動作した割合を示すパラメータであるデータ動作率によって変化する。
【００１８】
データ動作率ＤＤに対するレシオ型ＦＦ及びレシオレス型ＦＦの消費電力Ｐｃの一例をグラフで示す図１１（Ａ）を参照すると、データ動作率ＤＤが低い場合には、クロック駆動トランジスタ数の少ないレシオ型回路の消費電力Ｐｃの方が小さくなる。しかし、逆にデータ動作率ＤＤの高い論理パタンの場合には、レシオ型回路ではレシオ動作時のデータ部の消費電力が支配的になるため、消費電力Ｐｃはレシオレス型回路の方が小さくなる。
【００１９】
また、各ＤＦＦの消費電力の入力波形の立ち上がり／立ち下がり時間（遷移時間）、すなわち、論理セルの入力端子に入る波形の傾きの依存特性をグラフで示す図１１（Ｂ）を参照すると、この図に示すように、レシオ型ＦＦではデータの動作率以外にも、データへの入力波形の遷移時間ＴＲによってレシオ時間が増減する影響で消費電力Ｐｃが変化するため、ＡＳＩＣ自動設計フローの中で、これを考慮する事が難しい。
【００２０】
以上のように、レシオ型ＦＦとレシオレス型ＦＦの間で消費電力の大小関係が変化するため、低電力となるＦＦを特定してＡＳＩＣ設計フローに適用することは難しい。
【００２１】
次に、レシオ型回路とレシオレス型回路で消費電力の大小が変化する理由及び根拠について順を追って説明する。
【００２２】
始めに、現状の一般的に採用しているレシオレス型回路構成について説明する。
【００２３】
図９（Ａ）を再度参照すると、レシオレス型ＦＦでは、上述したように、クロック制御インバータＩＶ１，ＩＶ３，ＩＶ６及びトランスファゲートＴＧ１を構成する計８個のクロック駆動トランジスタを用いて、出力が共通接続された２つのインバータの一方がオンしている間は、もう一方がオフするように切り替えることで論理固定を行い、レシオによる電流の引き合いを防止している。
【００２４】
このように、論理固定を行う目的でクロック駆動トランジスタ数が多いレシオレス型ＦＦ構成では、上述したように、クロック部の消費電力が多くを占めてしまう。
【００２５】
次に、図１０（Ａ）に示すレシオ型ＦＦは、上述したように、トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の計４個のクロック駆動トランジスタを使って動作するため、レシオレス型ＦＦよりもクロック部での消費電力が少ない代わりに、データ部のインバータＩＶ１〜ＩＶ６同士でレシオ動作となるため、ノードの状態によっては論理が確定するまでの間、電流の引き合いが生じ、消費電力が増加してしまう欠点がある（図１０（Ｂ））。
【００２６】
両者の回路構成それぞれで、クロック部とデータ部に分けて消費電力割合を比較すると、レシオレス型ＦＦでは、上述したように、クロック部での消費電力が７割、レシオ型回路構成ではデータ部の消費電力が６割を占め、それぞれの特徴が出る。
【００２７】
両者における消費電力の大小関係は、ＦＦのクロック及びデータ端子への入力波形によって変化し、そのパラメータには、データ動作率と入力波形立ち上がり／立ち下がり時間（遷移時間）の２つがある。
【００２８】
まず、データ動作率については、仮に、クロック波形に対するデータ波形の変化が少なければ、データ動作率が低いことになり、このような場合においては、クロック駆動トランジスタ数の少ないレシオ型ＦＦの消費電力が小さくなり、逆に、データ動作率が高ければ、レシオ型ＦＦではレシオ時の消費電力が増加することでデータ部の消費電力が支配的になるため、レシオレス型回路構成の消費電力の方が小さくなる。
【００２９】
次に、入力波形遷移時間に関しては、あるデータ動作率ポイントにおいて、レシオ型ＦＦの消費電力が小さくても、そのデータ波形の遷移時間が入力端子での遷移時間の制限を満たしている必要がある。
【００３０】
これは、入力波形の遷移時間が大きくなる、すなわち、入力波形が鈍ると、レシオ時間が増加し、このレシオ時間の増加に伴って消費電力が増加するので、レシオ型ＦＦでは入力波形遷移時間の依存が大きいためである。よって、レシオ型ＦＦでレシオレス型ＦＦよりも低電力であるためには、入力波形遷移時間も重要なパラメータとなる。
【００３１】
以上、このようなレシオ型ＦＦとレシオレス型ＦＦの消費電力の大小関係は既知の事実ではあり、どちらか一方のＦＦ構成の方が低電力となる根拠があるにも関わらず、データ動作率・入力波形遷移時間の状態によっては、両者間で消費電力の大小関係が変化するという理由で、従来、ＡＳＩＣ設計フローでは低電力を目的として両者を同一ＬＳＩに搭載する設計手法は行われていなかった。
【００３２】
【発明が解決しようとする課題】
上述した従来の低電力ＬＳＩ設計方法は、レシオ型ＦＦとレシオレス型ＦＦの消費電力の大小関係は既知の事実であり、どちらか一方のＦＦ構成の方が低電力となる根拠があるにも関わらず、データ動作率及び入力波形遷移時間の状態によっては、これら両者間で消費電力の大小関係が変化するという理由から低電力となるＦＦを特定してＡＳＩＣ設計フローに適用することは難しいため、低電力を目的として両者を同一ＬＳＩに搭載する設計手法は実施できないという欠点があった。
【００３３】
本発明の目的は、データ動作率と入力波形遷移時間の各パラメータから最も低消費電力となるＦＦを選択することにより、より低消費電力化を可能とする低電力ＬＳＩ設計方法を提供することにある。
【００３４】
【課題を解決するための手段】
請求項１記載の発明のＬＳＩ設計装置は、レシオレス型フリップフロップを含む論理回路を配置配線し、その結果に基づく抵抗・容量付き回路接続情報を生成する手段と、
前記抵抗・容量付き回路接続情報と、論理パターンを用いて論理・遅延の各検証を行い、各論理パス毎の遷移回数を含むトグル情報ファイルと、各パスにおける波形遷移遅延時間情報を含む配線遅延情報ファイルとを出力するバックアノテーション実行手段と、
各論理セルの端子属性が記述された端子情報ファイルと、前記トグル情報ファイルとから、前記フリップフロップのデータ入力端子のトグル率に対するクロック端子のトグル率の比であるデータ動作率を求めるデータ動作率計算手段と、
前記配線遅延情報ファイルから、前記フリップフロップのデータ端子への入力波形遷移時間を抽出する遷移時間抽出手段と、
レシオレス型フリップフロップと同一機能を有するレシオ型フリップフロップに置き換えた方が消費電力が小さくなるデータ動作率と入力波形遷移時間の閾値が予め格納された動作率／入力波形判定用ライブラリと、
前記データ動作率計算手段および遷移時間抽出手段で求めたデータ動作率および入力波形遷移時間を、前記動作率／入力波形判定用ライブラリに格納されたデータ動作率及び入力波形遷移時間の閾値と比較対照し、レシオレス型フリップフロップをレシオ型フリップフロップに置き換えた方が低消費電力となるフリップフロップを判定する手段と、
前記判定する手段の判定結果に基づいてレシオレス型フリップフロップをレシオ型フリップフロップに置き換える置換処理手段とを含むことを特徴とするものである。
【００４３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００４４】
本実施の形態の低電力ＬＳＩ設計方法は、論理回路としてフリップフロップを含む順序回路を用いるＡＳＩＣ（特定応用専用半導体集積回路）の低消費電力化を目的とする低電力ＬＳＩ設計方法において、上記フリップフロップとしてレシオレス型構成のフリップフロップであるレシオレス型フリップフロップとレシオ型構成のフリップフロップであるレシオ型フリップフロップとの２種を選択候補として有し、上記選択候補のレシオレス型フリップフロップとレシオ型フリップフロップの消費電力の大小関係がデータ入力端子のトグル率（遷移回数）に対するクロック端子のトグル率の比であるデータ動作率と入力波形遷移時間に依存して変化することを利用して予め設定したデータ動作率と入力波形遷移時間に対する前記選択候補の各々の消費電力を含む上記選択候補の選択判定用ライブラリを準備し、論理パス毎のデータ動作率及び入力波形遷移時間を上記判定用ライブラリと比較し、上記選択候補のレシオレス型フリップフロップとレシオ型フリップフロップのいずれか低電力となる方を上記フリップフロップとして選択することにより、ＬＳＩ全体の消費電力を削減することを特徴とする。
【００４５】
ここで、レシオ型ＦＦとは、従来技術で説明したように、ＦＦ回路を構成するインバータの低レベル出力が、このインバータを構成する負荷トランジスタと駆動トランジスタのβレシオで決定されるものをいう。これに対して、レシオレス型ＦＦとは、インバータの負荷トランジスタと駆動トランジスタのβレシオには依存せず、論理保証のため直流電源電圧に代えてクロックを用いるものをいう。
【００４６】
次に、本発明の第１の実施の形態を図６と共通の構成要素には共通の参照文字／数字を付して同様にフローチャートで示す図１を参照すると、この図に示す本実施の形態の低電力ＬＳＩ設計方法は、従来と共通の論理記述言語を用いて機能設計を行う機能設計ステップＳ１と、ステップＳ１の機能を実現するために論理合成を行う論理合成ステップＳ２と、論理合成ステップＳ２の結果生成される回路接続情報Ｌ１と回路接続情報Ｌ１の期待動作の論理パターンＬ２を用いて論理検証を行う論理シミュレーションステップＳ３と、論理シミュレーションステップＳ３の結果を判断する結果判断ステップＳ４と、回路接続情報Ｌ１及び配置配線用ライブラリＬ３を読み込み配置配線を行う配置配線ステップＳ５と、配置配線ステップＳ５の結果生成されたＲＣ付回路接続情報Ｌ４と論理パターンＬ２を用いて論理・遅延・消費電力の各検証を行うバックアノテーションを実行するバックアノテーションステップＳ６と、配置配線ステップＳ５の結果生成されたレイアウトライブラリ（以下レイアウト）Ｌ５の検証を行うレイアウト検証ステップＳ７と、バックアノテーションステップＳ６の結果を判断する結果判断ステップＳ８と、レイアウト検証ステップＳ７の検証結果にエラーが無いか否かを判定するエラー判断ステップＳ９と、結果判断ステップＳ４で否の場合所定の回路修正を行う回路修正ステップＳ１０と、結果判断ステップＳ８とエラー判断ステップＳ９で否の場合所定のレイアウト修正を行うレイアウト修正ステップＳ１１とに加えて、論理パス毎のデータ動作率及び入力波形遷移時間を後述する各選択置換を判定する判定用ライブラリと比較し、低消費電力となる方の回路構成のＦＦを選択して置換を行う低電力回路選択置換ステップＳ２０を有する。
【００４７】
ここで、各上記ステップで用いるファイルについて説明すると、配置配線用ライブラリＬ３は、回路接続情報Ｌ１で使用する全ての論理セルの端子・配線禁止情報等を持つライブラリであり、ＲＣ付回路接続情報Ｌ４は、配置配線ステップＳ５の結果生成された配線抵抗及び負荷容量等のより実配線に近い状態の回路接続情報である。
【００４８】
次に、低電力回路選択置換ステップＳ２０の詳細をフローチャートで示す図２を参照すると、端子情報ファイル（以下端子情報）Ｌ６とトグル情報ファイル（以下トグル情報）Ｌ７からデータ動作率の計算を行うデータ動作率計算ステップＳ２１と、端子情報Ｌ６と配線遅延情報Ｌ８からＦＦ等の順序回路のデータ入力端子への入力波形遷移時間を抽出する遷移時間抽出ステップＳ２２と、各順序回路毎のレシオ型ＦＦとレシオレス型ＦＦにおける消費電力の大小関係が記述されている動作率／入力波形判定ライブラリＬ１０に基づき動作率／入力波形パラメータＬ９に対して回路接続情報Ｌ１に使用している論理セルであるＦＦを同一論理異回路構成のＦＦへ置換する、すなわち、各インスタンス毎のデータ動作率及び入力波形遷移時間とを比較し同一機能同一能力のレシオ型ＦＦ（以下回路）とレシオレス型回路の相互置換により低消費電力となるかどうか判定し置換パラメータＬ１１を生成する置換判断ステップＳ２３と、回路接続情報Ｌ１に対し置換判断ステップＳ２３で低消費電力となると判断したインスタンスを記述した置換パラメータＬ１１に記述されているインスタンスの論理セル名を置換後の論理セル名に置換する置換処理ステップＳ２４と、置換処理ステップＳ２４でより低消費電力な回路構成へ置換した回路接続情報Ｌ１２を使用し配置配線用ライブラリＬ３，Ｌ１３を入力して再度配置配線を実行しＲＣ付回路接続情報Ｌ１４とレイアウトＬ１３とを生成する配置配線ステップＳ２５と、ＲＣ付回路接続情報Ｌ１４に対し再度バックアノテーションを実行するバックアノテーションステップＳ２６と、レイアウトＬ１３に対し再度レイアウト検証を実行するレイアウト検証ステップＳ２７と、バックアノテーションステップＳ２６の結果を判断する結果判断ステップＳ２８と、レイアウト検証ステップＳ２７の結果エラーがないかを判断するエラー判断ステップＳ２９と、結果判断ステップＳ２８又はエラー判断ステップＳ２９でＮＧの場合再度レイアウトを修正するレイアウト修正ステップＳ３０とを有する。
【００４９】
また、各上記ステップで用いるファイルについて説明すると、端子情報Ｌ６は、各論理セル毎の端子属性が記述され順序回路の識別が可能なライブラリである。トグル（遷移）情報Ｌ７は、バックアノテーションステップＳ６の検証結果の一つで各論理パス毎の遷移回数等の情報を含みデータ動作率の計算に使用する。配線遅延情報Ｌ８は、バックアノテーションステップＳ６の検証結果の一つで各パスにおける波形遷移時間情報の他配線容量や遅延情報等が含まれるライブラリである。動作率／入力波形パラメータＬ９は、ステップＳ２１及びＳ２２によって計算及び抽出したＦＦ等順序回路のパス毎のデータ動作率及び入力波形遷移時間を、インスタンス名及び論理セル名と共に記述したパラメータである。ここで、インスタンス名とは、Ｌ１の中で同じ論理セルを複数個使用している場合、それらを識別するための名前であり、回路接続情報Ｌ１の中でインスタンス名が重なることは決してない。
【００５０】
動作率／入力波形判定ライブラリＬ１０は、予め全ての順序回路に対して同一論理の回路間で消費電力の大小が入れ替わるデータ動作率とそのデータ動作率における入力波形遷移時間制限の値を格納したライブラリである。置換パラメータＬ１１は、置換判断ステップＳ２３によって置換により低消費電力となると判定したインスタンスに対してのみ、そのインスタンス名、論理セル名、置換後の論理セル名、データ動作率及び入力波形遷移時間を格納したライブラリである。回路接続情報Ｌ１２は、置換処理ステップＳ２４でより低消費電力なレシオ型回路構成へ置換した回路接続情報である。置換配置配線用ライブラリＬ１３は、置換に使用した論理セルの端子・配線禁止情報等を持つ配置配線用ライブラリである。これを追加しなければ、後述の論理セル置換後に実施する配置配線ステップＳ２５で不足が生じる。
【００５１】
次に、図１及び図２を参照して本実施の形態の動作について説明すると、まず、機能設計ステップＳ１による機能実現のために論理合成ステップＳ２で論理合成を行い、回路接続情報Ｌ１を生成する。なお、この論理合成時に、消費電力最適化ツールによって低消費電力を行っている。
【００５２】
次に、回路接続情報Ｌ１と論理パターンＬ２を読み込み、論理シミュレーションステップＳ３で論理検証を行い、その期待値のパターン通りに回路が動作するかを検証する。
【００５３】
論理シミュレーションステップＳ３で論理検証を行った結果を結果判断ステップＳ４で判断し、問題があれば（ＮＧ）回路修正ステップＳ１０へ進み、回路修正ステップＳ１０で回路修正後、機能ステップＳ１に戻る。問題が無ければ（ＯＫ）、配置配線ステップＳ５に進む。
【００５４】
配置配線ステップＳ５では、回路接続情報Ｌ１と配置配線用ライブラリＬ３を用いて、配置配線処理を実施し、レイアウトＬ５と抵抗・容量付き回路接続情報（以下ＲＣ付回路接続情報）Ｌ４を生成する。
【００５５】
次に、バックアノテーションステップＳ６でＲＣ付回路接続情報Ｌ４と論理パターンＬ２を読み込みバックアノテーションを実施し、この結果が問題ないか結果判断ステップＳ８で判定を行い、エラーがあれば（ＮＧ）、レイアウト修正ステップＳ１１へと進み、レイアウト修正後配置配線ステップＳ５に戻る。結果判断ステップＳ８でエラーが無い場合には（ＯＫ）、本実施の形態を特徴付ける低電力回路選択置換ステップＳ２０に進む。
【００５６】
低電力回路選択置換ステップＳ２０では、バックアノテーションステップＳ６のバックアノテーションの結果が格納されているファイル群の内、トグル情報Ｌ７及び配線遅延情報Ｌ８を利用する。
【００５７】
以下説明の便宜上、初期条件として、各論理パスを構成するＦＦは全てレシオレス型ＦＦでるものとし、この低電力回路選択置換ステップＳ２０での処理結果、置換対象となるレシオレス型ＦＦを同一機能同一能力のレシオ型ＦＦに置換するものとする。
【００５８】
まず、端子情報Ｌ６を基に、トグル情報ファイルＬ７から各パス毎のデータ動作率計算をデータ動作率計算ステップＳ２１で行う。また、同じく端子情報Ｌ６を基に、配線遅延情報Ｌ８から、各インスタンスのデータ端子への入力波形の遷移時間抽出を遷移時間抽出ステップＳ２２で行い、それらの情報を動作率／入力波形パラメータＬ９に格納する。動作率／入力波形パラメータＬ９と動作率／入力波形判定ライブラリＬ１０を用いて、処理対象のインスタンスがＦＦ置換によって低消費電力となるインスタンスかを置換判断ステップＳ２３で判定し、その対象インスタンスがＦＦ置換によって低消費電力となる、すなわち、置換対象が存在する場合は、このインスタンスの関係ＦＦのパラメータを置換パラメータＬ１１に格納し、置換処理ステップＳ２４に進む。置換対象が存在しない場合は、レイアウト検証ステップＳ７に進む。
【００５９】
レイアウト検証ステップＳ７では、レイアウト検証を実施し、エラーがあるかをエラー判断ステップＳ９で判定し、エラーがある場合には、レイアウト修正ステップＳ１１へ進み、レイアウト修正後配置配線ステップＳ５に戻る。エラーが無ければレイアウト設計を完了する。
【００６０】
置換処理ステップＳ２４で、置換パラメータＬ１１を基に、回路接続情報Ｌ１に対し、ＦＦを置換し、より低消費電力な論理セルへと置換した新規の回路接続情報Ｌ１２を生成する。この回路接続情報Ｌ１２と配置配線用ライブラリＬ３及び置換に使用したＦＦの置換配置配線用ライブラリＬ１３を加えて、再度配置配線ステップＳ２５で配置配線を行い、新たなＲＣ付回路情報Ｌ１４と、レイアウトＬ１５とを生成する。
【００６１】
これ以降は、レイアウトＬ１５のレイアウト検証ステップＳ２７と、ＲＣ付回路情報Ｌ１４のバックアノテーションステップＳ２６に分岐し、検証結果判定の結果判断ステップＳ２８及びエラー判断ステップＳ２９両者共でエラーが無くなればレイアウト完了となる。いずれかでエラーのある場合はレイアウト修正ステップＳ３０に進み、所定のレイアウト修正処理を行い、再度配置配線ステップＳ２５に戻る。
【００６２】
次に、動作率／入力波形判定ライブラリＬ１０及び動作率／入力波形パラメータＬ９の各々の記述内容の一例を説明図で示す図３（Ａ），（Ｂ）及び置換処理ステップＳ２４で使用する置換パラメータＬ１１の生成の様子を説明図で示す図図４を参照して、これら動作率／入力波形判定ライブラリＬ１０、動作率／入力波形パラメータＬ９及び置換パラメータＬ１１について詳細に説明すると、まず、動作率／入力波形パラメータＬ９については、上述した遷移時間抽出ステップＳ２２で、端子情報Ｌ６を基に回路接続情報Ｌ１で使用しているレシオレス型回路の論理セル名を特定し、トグル情報Ｌ７から、その論理セルを使っているインスタンス名を抽出し、インスタンス毎にデータ動作率を計算する。同様に、配線遅延情報Ｌ８から、そのインスタンスのデータ端子への入力波形遷移時間を抽出して動作率／入力波形Ｌ９を生成する。
【００６３】
図３（Ａ）を参照すると、動作率／入力波形パラメータＬ９は、インスタンス名ＩＮ、レシオレス型回路（ＦＦ）論理セル名ＲＬＣ、データ動作率ＤＤ、入力波形遷移時間ＴＲの各情報から成る。
【００６４】
なお、データ動作率ＤＤは下式より、クロック端子のトグル率（遷移回数）ＣＮとデータ入力端子のトグル率ＤＮから容易に計算が可能である。
【００６５】
ＤＤ＝ＤＮ／ＣＮ・・・・・・・・・・・・・・・・・・・・・・・・（１）
（１）式を１００倍して％で表しても良い。
【００６６】
次に、動作率／入力波形判定用ライブラリＬ１０について説明すると、この動作率／入力波形判定用ライブラリＬ１０は、同一論理・同一能力のレシオ型回路とレシオレス型回路では、消費電力の大小がデータ動作率、及び入力波形遷移時間によって決定するため、予め設計に使用するレシオ型回路とレシオレス型回路の各々のデータ動作率／入力波形遷移時間制限情報を格納しておき、判定用ライブラリとしたものである。
【００６７】
図３（Ｂ）を参照すると、動作率／入力波形判定用ライブラリＬ１０は、レシオレス型回路論理セル名ＲＬＣ、レシオ型回路論理セル名ＲＣ、レシオ型回路の消費電力の方が小さくなるデータ動作率ＤＤＲ、その動作率においてレシオ型回路が低消費電力を保証出来る入力波形遷移時間制限ＴＲＬの各情報から成る。
【００６８】
最後に、図４を参照して、動作率／入力波形パラメータＬ９と動作率／入力波形判定用ライブラリＬ１０とに基づき生成する置換パラメータＬ１１について説明すると、置換パラメータＬ１１は、動作率／入力波形パラメータＬ９に格納したインスタンス毎のレシオレス型回路論理セル名を参照し、そのデータ動作率、入力波形遷移時間の各々を動作率／入力波形判定用ライブラリＬ１０の値と比較する。そして動作率／入力波形判定用ライブラリＬ１０の制限を満足していれば、そのインスタンスは、レシオ型回路構成への置換により、より低消費電力となることが判断できるため、置換対象インスタンスとして置換パラメータＬ１１へ順次格納を行う。
【００６９】
図４を参照すると、置換パラメータＬ１１は、インスタンス名ＩＮ、レシオレス型回路論理セル名ＲＬＣ、レシオ型回路論理セル名ＲＣ、データ動作率ＤＤ、入力波形遷移時間ＴＲの各情報から成る。
【００７０】
上述したように、本実施の形態では、パス毎のデータ動作率及び入力波形遷移時間を後述する各判定用ライブラリと比較し、低消費電力となる方の回路構成を選択して置換を行う低電力回路選択置換ステップＳ２０を有することにより、レシオ型回路とレシオレス型回路をデータ動作率及び入力波形遷移時間制限によって使い分けることで、より低消費電力なＬＳＩを実現できる。
【００７１】
【表１】
従来技術と本実施の形態の設計方法によるＬＳＩの全消費電力、及びＲＡＭ、クロック部、ロジック（順序回路及び組合せ回路）それぞれの内訳を比較して示した表１を参照すると、この表に示す従来技術によるチップ電力は、使用している順序回路の全てをレシオレス型回路とし、従来技術のＡＳＩＣ自動設計フローを適用し、かつ、順序回路のトランジスタのゲート幅（Ｗ）サイズを最小とする理想設計を実現したと想定することにより、低消費電力化を実現したＬＳＩの消費電力を示す。さらに、上述した論理合成時における消費電力最適化ツールによる低消費電力化技術も使用しており、従来の技術においては、最も低消費電力なＬＳＩ設計を行った結果といえる。
【００７３】
この従来技術で最も低消費電力なＬＳＩに対し、本実施の形態のデータ動作率と入力波形遷移時間制限によって低消費電力となる条件の場合に、レシオ型回路へ置換する低電力回路選択置換ステップをＡＳＩＣ設計フローに付加することにより、さらに数％、この例では、３．４％の消費電力の削減が可能である。
【００７４】
次に、本発明の第２の実施の形態を図３と共通の構成要素には共通の参照文字／数字を付して同様にフローチャートで示す図５を参照すると、この図に示す本実施の形態の前述の第１の実施の形態との相違点は、論理シミュレーションステップＳ３の判断ステップＳ４の後に、論理シミュレーションステップＳ３の検証結果の一部であるトグル情報ファイルＬ７を用いて予備的な低電力回路選択置換ステップＳ４０を行い、その後バックアノテーションステップＳ６以降の処理を行うことである。
【００７５】
本実施の形態を特徴付ける低電力回路選択置換ステップＳ４０をフローチャートで示す図６を参照すると、端子情報Ｌ６とトグル情報Ｌ７からデータ動作率の計算を行うデータ動作率計算ステップＳ４１と、動作率／入力波形判定ライブラリＬ１０に基づき動作率／入力波形パラメータＬ９に対して回路接続情報Ｌ１に使用している論理セルを同論理異回路構成の論理セルへ置換し置換パラメータＬ１１を生成する置換判断ステップＳ４３と、回路接続情報Ｌ１に対し置換判断ステップＳ４３で低消費電力となると判断したインスタンスを記述した置換パラメータＬ１１に記述されているインスタンスの論理セル名を置換後の論理セル名に置換する置換処理ステップＳ４４と、置換処理ステップＳ４４でより低消費電力な回路構成へ置換した回路接続情報Ｌ１２を使用して再度配置配線を実行しレイアウトＬ５とＲＣ付回路情報Ｓ４５を生成する配置配線ステップＳ４５とを有する。
【００７６】
次に、図５及び図６を参照して、本実施の形態の動作について、第１の実施の形態との相違点を重点的に説明すると、まず、機能設計ステップＳ１による機能実現のために論理合成ステップＳ２で論理合成を行い、回路接続情報Ｌ１を生成し、回路接続情報Ｌ１と論理パターンＬ２を読み込み、論理シミュレーションステップＳ３で論理検証を行う。この論理検証結果を結果判断ステップＳ４で判断し、問題があれば（ＮＧ）回路修正ステップＳ１０へ進み、回路修正ステップＳ１０で回路修正後、機能ステップＳ１に戻る。問題が無ければ（ＯＫ）、低電力回路選択置換ステップＳ４０に進む。
【００７７】
低電力回路選択置換ステップＳ４０では、トグル情報Ｌ７から、端子情報Ｌ６を基に各パス毎のデータ動作率計算をステップＳ４１で行い、動作率／入力波形パラメータＬ９へ格納する。この動作率／入力波形パラメータＬ９と動作率／入力波形判定用ライブラリＬ１０を用いて、処理対象のインスタンスがＦＦ置換により低消費電力となるか否かを置換判断ステップＳ４３で判定し、その対象インスタンスがＦＦ置換によって低消費電力となる、すなわち、置換対象が存在する場合は、このインスタンスの関係ＦＦのパラメータを置換パラメータＬ１１に格納し、置換処理ステップＳ４４に進む。置換対象が存在しない場合は、配置配線ステップＳ４５に進む。
【００７８】
置換処理ステップＳ４４で、置換パラメータＬ１１を基に、回路接続情報Ｌ１に対し、ＦＦを置換し、より低消費電力な論理セルへと置換した新規の回路接続情報Ｌ１２を生成する。この回路接続情報Ｌ１２と配置配線用ライブラリＬ３及び置換に使用したＦＦの置換配置配線用ライブラリＬ１３を加えて、配置配線ステップＳ４５で配置配線を行い、ＲＣ付回路情報Ｌ４と、レイアウトＬ５とを生成する。
【００７９】
以下第１の実施の形態と共通の低電力回路選択置換ステップＳ２０を実施する。
【００８０】
第１の実施の形態では、バックアノテーションステップＳ６の結果を基に低電力回路選択置換ステップＳ２０でＦＦ置換を行ったが、本実施の形態では、第１の実施の形態の低電力回路選択置換ステップＳ２０に加えて、論理シミュレーションステップＳ３の論理シミュレーション終了後にも低電力回路選択置換ステップＳ４０でＦＦ置換を行う。
【００８１】
これにより、第１の実施の形態では、配置配線ステップＳ５に入力した回路接続情報Ｌ１に代わり、この回路接続情報Ｌ１に対し低消費電力のＦＦを予め選択して置換して生成した回路接続情報Ｌ１２を入力して配置配線ステップＳ４５で実施することが可能である。このため、バックアノテーションステップＳ６の後に、低電力回路選択置換ステップＳ２０において配置配線ステップＳ２５を行う場合において、置換対象の論理セルが第１の実施の形態よりも少なくなるため、設計ＴＡＴを短縮出来る利点がある。
【００８２】
ただし、論理シミュレーションステップＳ３では、回路接続情報Ｌ１と論理パターンＬ２があればトグル情報Ｌ７を得ることが容易なデータ動作率に対して、入力波形遷移時間は、配置配線ステップＳ４５の実施前であるため考慮出来ない。しかし、バックアノテーションＳ６後、本実施の形態では２回目となる低電力回路選択置換ステップＳ２０でのＦＦ置換処理の置換処理ステップＳ４４で考慮出来るので問題無い。
【００８３】
以上より、第１の実施の形態に対する本実施の形態の相違点を整理すると以下の通りである。
【００８４】
第１の実施の形態では、配置配線ステップＳ５に入力する回路接続情報Ｌ１に使用している順序回路はレシオレス型回路構成のみを使用し、置換処理ステップＳ２４において、低消費電力となるインスタンスをレシオ型回路に置換しているのに対し、本実施の形態では、配置配線ステップＳ４５に入力する回路接続情報Ｌ１２には、論理シミュレーションステップＳ３の結果から計算したデータ動作率によって、レシオレス型回路からレシオ型回路へ置換したインスタンスも存在するという点である。
【００８５】
何れの方法を採っても、最終的にはバックアノテーションＳ６の結果より動作率／入力波形パラメータＬ９及び動作率／入力波形判定用ライブラリＬ１０を基に低消費電力な順序回路が選択されるため、得られる結果は同一となる。
【００８６】
次に、本発明の第３の実施の形態を特徴付ける低電力回路選択置換ステップＳ２０Ａを図２と共通の構成要素には共通の参照文字／数字を付して同様にフローチャートで示す図７を参照すると、この図に示す本実施の形態の前述の第１の実施の形態の低電力回路選択置換ステップＳ２０との相違点は、置換処理ステップＳ２４の代わりにレシオ型ＦＦの置換パラメータＬ１１に基づきレイアウトＬ５とＲＣ付回路接続情報Ｌ４の両者に対しＦＦ置換処理を行いＦＦ置換処理済のＲＣ付回路接続情報Ｌ２４とレイアウトライブラリＬ２５を生成する置換処理ステップＳ２４Ａを有し、配置配線ステップＳ２５を省略したことである。
【００８７】
次に図７及び図１を参照して本実施の形態の動作について、第１の実施の形態との相違点を重点的に説明すると、まず、機能設計ステップＳ１〜判断ステップＳ８、及び低電力回路選択置換ステップＳ２０Ａのデータ動作率計算ステップＳ２１〜置換判断ステップＳ２３までは第１の実施の形態と共通の処理を行い、置換パラメータＬ１１を生成する。
【００８８】
次に、置換処理ステップＳ２４Ａで、置換パラメータＬ１１に基づき、配置配線ステップＳ５で生成されたレイアウトＬ５とＲＣ付回路接続情報Ｌ４の両者に対し、レシオレス型ＦＦをレシオ型ＦＦに置換するＦＦ置換処理を行い、ＦＦ置換処理済のＲＣ付回路接続情報Ｌ２４とレイアウトライブラリＬ２５を生成する。
【００８９】
次に、ＦＦ置換済みのＲＣ付き回路接続情報Ｌ２４と論理パターンＬ２を基にバックアノテーションステップＳ２６を実施し、その結果を判断ステップＳ２８で判断する。判断ステップＳ２８でエラーとなるインスタンスが存在した場合には、レイアウト修正ステップＳ１１で所定のレイアウト修正を行い、配置配線ステップＳ５に戻り、再度この配置配線ステップＳ５でレイアウト修正後のレイアウトＬ５とＲＣ付回路接続情報Ｌ４を生成し、以降の処理を反復する。
【００９０】
同様に、ＦＦ置換済みのレイアウトライブラリＬ２５に対しレイアウト検証ステップＳ２７を実施し、判断ステップＳ２９でエラーとなるインスタンスが存在した場合には、レイアウト修正ステップＳ１１で所定のレイアウト修正を行い、配置配線ステップＳ５に戻り、再度この配置配線ステップＳ５でレイアウト修正後のレイアウトＬ５とＲＣ付回路接続情報Ｌ４を生成し、以降の処理を反復する。判断ステップＳ２８、Ｓ２９でエラーが無くなるまで上記処理を反復し、えらーが無くなると処理を終了する。
【００９１】
次に、置換処理ステップＳ２４Ａによって、レイアウトＬ５に対するレイアウトＬ２５への置換が可能な理由を説明する。
【００９２】
レシオ型回路とレシオレス型回路では、その回路構成が異なることから、当然レイアウトライブラリも異なるはずであり、単純な置換ではレイアウトライブラリ中でネットのショートや設計基準違反の発生が考えられる。しかし、この問題は、レシオ型回路とレシオレス型回路のレイアウトサイズを同一にし、入出力端子の形状も同一、また、配置配線の際には、これらの論理セル上部を他の配線が通過することを禁止した配置配線用ライブラリとしておくことで容易に解決出来る。
【００９３】
つまりは、レシオ型回路とレシオレス型回路の配置配線用ライブラリは、全くの同一形状とすることで、置換処理ステップＳ２４ＡでのレイアウトＬ５に対するレイアウトＬ２５への単純な置換が可能となる。
【００９４】
以上より、第１の実施の形態に対する本実施の形態の相違点を整理すると以下の通りである。
【００９５】
第１の実施の形態では、ＦＦ置換処理の置換処理ステップＳ２４を回路接続情報Ｌ１に対して実施して、ＦＦを置換した新規な回路接続情報Ｌ１２を生成し直し、配置配線ステップＳ２５を実施していたのに対し、本実施の形態では、レシオ型回路とレシオレス型回路の配置配線用ライブラリを同一の配置配線用ライブラリＬ３としておくことにより、置換処理ステップＳ２４ＡはレイアウトＬ５及びＲＣ付回路接続情報Ｌ４に対して実施し、配置配線ステップＳ２５を実施する必要は無く、設計ＴＡＴを削減出来ることである。
【００９６】
何れの方法を採っても、最終的にはバックアノテーションＳ２６の結果より動作率／入力波形パラメータＬ９と動作率／入力波形判定用ライブラリＬ１０を基に低消費電力化を達成する順序回路を選択するため、同一結果を得る。
【００９７】
【発明の効果】
以上説明したように、本発明の低電力ＬＳＩ設計方法は、フリップフロップとしてレシオレス型フリップフロップとレシオ型フリップフロップとの２種を選択候補として有し、上記選択候補のレシオレス型フリップフロップとレシオ型フリップフロップの消費電力の大小関係がデータ動作率と入力波形遷移時間に依存して変化することを利用して予め設定したデータ動作率と入力波形遷移時間に対する選択候補の各々の消費電力を含む上記選択候補の選択判定用ライブラリを準備し、論理パス毎のデータ動作率及び入力波形遷移時間を上記判定用ライブラリと比較し、上記選択候補のレシオレス型フリップフロップとレシオ型フリップフロップのいずれか低電力となる方を上記フリップフロップとして選択置換する低電力回路選択置換ステップＳ２０を有することにより、レシオ型回路とレシオレス型回路をデータ動作率及び入力波形遷移時間制限によって使い分けることで、より低電力なＬＳＩを実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明の低電力ＬＳＩ設計方法の第１の実施の形態を示すフローチャートである。
【図２】図１の低電力回路選択置換ステップＳ２０の詳細を示すフローチャートである。
【図３】図２の動作率／入力波形判定ライブラリ及び動作率／入力波形パラメータの各々の記述内容の一例を示す説明図である。
【図４】図２の置換処理ステップで使用する置換パラメータの生成の様子を示す説明図である。
【図５】本発明の低電力ＬＳＩ設計方法の第２の実施の形態を示すフローチャートである。
【図６】図５の低電力回路選択置換ステップＳ４０の詳細を示すフローチャートである。
【図７】本発明の第３の実施の形態を特徴付ける低電力回路選択置換ステップＳ２０Ａの詳細を示すフローチャートである。
【図８】従来の低電力ＬＳＩ設計方法の一例を示すフローチャートである。
【図９】レシオレス型ＦＦの一例を示す回路図及びその消費電力構成の一例を示す説明図である。
【図１０】レシオ型ＦＦの一例を示す回路図及びその消費電力構成の一例を示す説明図である。
【図１１】レシオ型ＦＦ及びレシオレス型ＦＦの消費電力の一例及び両ＦＦの入力波形の遷移時間の依存特性をそれぞれ示すグラフである。
【符号の説明】
Ｌ１，Ｌ１２ 回路接続情報
Ｌ２ 論理パターン
Ｌ３，Ｌ１３ 配置配線用ライブラリ
Ｌ４，Ｌ１４，Ｌ２４ ＲＣ付回路接続情報
Ｌ５，Ｌ１５，Ｌ２５ レイアウト
Ｌ６ 端子情報
Ｌ７ トグル情報
Ｌ８ 配線遅延情報
Ｌ９ 動作率／入力波形パラメータ
Ｌ１０ 動作率／入力波形判定ライブラリ
Ｌ１１ 置換パラメータ
Claims (4)
- レシオレス型フリップフロップを含む論理回路を配置配線し、その結果に基づく抵抗・容量付き回路接続情報を生成する手段と、
前記抵抗・容量付き回路接続情報と、論理パターンを用いて論理・遅延の各検証を行い、各論理パス毎の遷移回数を含むトグル情報ファイルと、各パスにおける波形遷移遅延時間情報を含む配線遅延情報ファイルとを出力するバックアノテーション実行手段と、
各論理セルの端子属性が記述された端子情報ファイルと、前記トグル情報ファイルとから、前記フリップフロップのデータ入力端子のトグル率に対するクロック端子のトグル率の比であるデータ動作率を求めるデータ動作率計算手段と、
前記配線遅延情報ファイルから、前記フリップフロップのデータ端子への入力波形遷移時間を抽出する遷移時間抽出手段と、
レシオレス型フリップフロップと同一機能を有するレシオ型フリップフロップに置き換えた方が消費電力が小さくなるデータ動作率と入力波形遷移時間の閾値が予め格納された動作率／入力波形判定用ライブラリと、
前記データ動作率計算手段および遷移時間抽出手段で求めたデータ動作率および入力波形遷移時間を、前記動作率／入力波形判定用ライブラリに格納されたデータ動作率及び入力波形遷移時間の閾値と比較対照し、レシオレス型フリップフロップをレシオ型フリップフロップに置き換えた方が低消費電力となるフリップフロップを判定する手段と、
前記判定する手段の判定結果に基づいてレシオレス型フリップフロップをレシオ型フリップフロップに置き換える置換処理手段とを含むことを特徴とするＬＳＩ設計装置。 - レシオレス型フリップフロップを含む第１の論理回路を配置配線し、その結果に基づく第１の抵抗・容量付き回路接続情報を生成する手段と、
前記第１の抵抗・容量付き回路接続情報と、論理パターンを用いて論理・遅延の各検証を行い各論理パス毎の遷移回数を含むトグル情報ファイルと、各パスにおける波形遷移遅延時間情報を含む配線遅延情報ファイルとを出力する第１のバックアノテーション実行手段と、
各論理セルの端子属性が記述された端子情報ファイルと、前記トグル情報ファイルとから、前記フリップフロップの各インスタンス毎にデータ入力端子のトグル率に対するクロック端子のトグル率の比であるデータ動作率を求めるデータ動作率計算手段と、
前記配線遅延情報ファイルから、前記フリップフロップの各インスタンス毎にデータ端子への入力波形遷移時間を抽出する遷移時間抽出手段と、
レシオレス型フリップフロップと同一機能を有するレシオ型フリップフロップに置き換えた方が消費電力が小さくなるデータ動作率と入力波形遷移時間の閾値が予め格納された動作率／入力波形判定用ライブラリと、
前記データ動作率計算手段および遷移時間抽出手段で求めたデータ動作率および入力波形遷移時間を、前記動作率／入力波形判定用ライブラリに格納されたデータ動作率及び入力波形遷移時間の閾値と比較対照し、レシオレス型フリップフロップをレシオ型フリップフロップに置き換えた方が低消費電力となるフリップフロップを判定し、そのインスタンス名を置換パラメータとして出力する手段と、
前記第１の論理回路内の前記置換パラメータに記述されている各インスタンスに対し、レシオレス型フリップフロップをレシオ型フリップフロップに置き換えて第２の論理回路を生成する置換処理手段と、
前記第２の論理回路を配置配線し、その結果に基づくレイアウトと第２の抵抗・容量付き回路接続情報を生成する手段と、
前記レイアウトにエラーがないかを検証するレイアウト検証手段と、
前記第２の抵抗・容量付き回路接続情報に前記論理パターンを用いて論理・遅延の各検証を行う第２のバックアノテーション実行手段と、
前記レイアウト検証手段および第２のバックアノテーション実行結果に基づいてレイアウトを修正する手段を含むことを特徴とするＬＳＩ設計装置。 - レシオレス型フリップフロップを含む第１の論理回路を論理パターンを用いて論理検証を行い、各論理パス毎の遷移回数を含む第１のトグル情報ファイルを出力する論理シミュレーション実行手段と、
各論理セルの端子属性が記述された端子情報ファイルと、前記第１のトグル情報ファイルとから、前記第１の論理回路内のフリップフロップのデータ入力端子のトグル率に対するクロック端子のトグル率の比である第１のデータ動作率を求める第１のデータ動作率計算手段と、
レシオレス型フリップフロップと同一機能を有するレシオ型フリップフロップに置き換えた方が消費電力が小さくなるデータ動作率と入力波形遷移時間の閾値が予め格納された動作率／入力波形判定用ライブラリと、
前記第１のデータ動作率計算手段で求めた第１のデータ動作率を、前記動作率／入力波形判定用ライブラリに格納されたデータ動作率の閾値と比較対照し、レシオレス型フリップフロップをレシオ型フリップフロップに置き換えた方が低消費電力となるフリップフロップを判定する第１の判定手段と、
前記第１の判定手段の結果に基づき第１の論理回路内のレシオレス型フリップフロップをレシオ型フリップフロップに置き換えて第２の論理回路を生成する置換処理手段と、
前記第２の論理回路を配置配線し、その結果に基づく抵抗・容量付き回路接続情報を生成する手段と、
前記抵抗・容量付き回路接続情報と、前記論理パターンを用いて論理・遅延の各検証を行い、各論理パス毎の遷移回数を含む第２のトグル情報ファイルと、各パスにおける波形遷移遅延時間情報を含む配線遅延情報ファイルとを出力するバックアノテーション実行手段と、
前記各論理セルの端子属性が記述された端子情報ファイルと、前記第２のトグル情報ファイルとから、前記第２の論理回路内のフリップフロップのデータ入力端子のトグル率に対するクロック端子のトグル率の比である第２のデータ動作率を求める第２のデータ動作率計算手段と、
前記配線遅延情報ファイルから、前記第２の論理回路内のフリップフロップのデータ端子への入力波形遷移時間を抽出する遷移時間抽出手段と、
前記第２のデータ動作率計算手段および遷移時間抽出手段で求めた第２のデータ動作率および入力波形遷移時間を、前記動作率／入力波形判定用ライブラリに格納されたデータ動作率及び入力波形遷移時間の閾値と比較対照し、レシオレス型フリップフロップをレシオ型フリップフロップに置き換えた方が低消費電力となるフリップフロップを判定する第２の判定手段と、
前記第２の判定手段の結果に基づいて前記第２の論理回路内のレシオレス型フリップフロップをレシオ型フリップフロップに置き換える置換処理手段とを含むことを特徴とするＬＳＩ設計装置。 - レシオレス型フリップフロップを含む論理回路を配置配線し、その結果に基づく第1の抵抗・容量付き回路接続情報と第1のレイアウトとを生成する手段と、
前記第１の抵抗・容量付き回路接続情報と、論理パターンを用いて論理・遅延の各検証を行い各論理パス毎の遷移回数を含むトグル情報ファイルと、各パスにおける波形遷移遅延時間情報を含む配線遅延情報ファイルとを出力するバックアノテーション実行手段と、
各論理セルの端子属性が記述された端子情報ファイルと、前記トグル情報ファイルとから、前記フリップフロップの各インスタンス毎にデータ入力端子のトグル率に対するクロック端子のトグル率の比であるデータ動作率を求めるデータ動作率計算手段と、
前記配線遅延情報ファイルから、前記フリップフロップの各インスタンス毎にデータ端子への入力波形遷移時間を抽出する遷移時間抽出手段と、
レシオレス型フリップフロップと同一機能を有するレシオ型フリップフロップに置き換えた方が消費電力が小さくなるデータ動作率と入力波形遷移時間の閾値が予め格納された動作率／入力波形判定用ライブラリと、
前記データ動作率計算手段および遷移時間抽出手段で求めたデータ動作率および入力波形遷移時間を、前記動作率／入力波形判定用ライブラリに格納されたデータ動作率及び入力波形遷移時間の閾値と比較対照し、レシオレス型フリップフロップをレシオ型フリップフロップに置き換えた方が低消費電力となるフリップフロップを判定し、そのインスタンス名を置換パラメータとして出力する手段と、
前記第１のレイアウト及び前記第１の抵抗・容量付き回路接続情報内の前記置換パラメータに記述されている各インスタンスに対し、レシオレス型フリップフロップをレシオ型フリップフロップに置き換えて第２のレイアウトと第２の抵抗・容量付き回路接続情報を生成する置換処理手段と、
前記第２のレイアウトにエラーがないかを検証するレイアウト検証手段と、
前記第２の抵抗・容量付き回路接続情報に前記論理パターンを用いて論理・遅延の各検証を行う第２のバックアノテーション実行手段と、
前記レイアウト検証手段および第２のバックアノテーション実行結果に基づいてレイアウトを修正する手段を含むことを特徴とするＬＳＩ設計装置。
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