JP2002318826A - 低電力ｌｓｉ設計方法 - Google Patents

Abstract

(57)【要約】 【課題】データ動作率と入力波形遷移時間の各パラメー
タから最も低消費電力となるＦＦを選択することによ
り、より低消費電力化を可能とする。 【解決手段】ＦＦとしてレシオレス型ＦＦとレシオ型Ｆ
Ｆとの２種を選択候補として有し、上記選択候補のレシ
オレス型ＦＦとレシオ型ＦＦの消費電力の大小関係がデ
ータ動作率と入力波形遷移時間に依存して変化すること
を利用して予め設定したデータ動作率と入力波形遷移時
間に対する選択候補の各々の消費電力を含む上記選択候
補の選択判定用の動作率／入力波形判定ライブラリＬ１
０を準備し、論理パス毎のデータ動作率及び入力波形遷
移時間を上記動作率／入力波形判定ライブラリＬ１０と
比較し、上記選択候補のレシオレス型ＦＦとレシオ型Ｆ
Ｆのいずれか低電力となる方を上記ＦＦとして選択置換
する低電力回路選択置換ステップＳ２０を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は低電力ＬＳＩ設計方
法に関し、特にＡＳＩＣ等のカスタムＬＳＩに適用可能
な低電力ＬＳＩ設計方法に関する。

【０００２】

【従来の技術】プロセスの微細化によるＬＳＩの回路規
模の増大及び高速化に伴って、一般に、ＬＳＩの消費電
力は増加しており、この消費電力をより低減する手法が
検討され始めている。

【０００３】この種の大規模化ＬＳＩの代表として、Ａ
ＳＩＣ（特定応用専用半導体集積回路）を含むカスタム
ＬＳＩがあげられる。従来、ＡＳＩＣの設計フローで
は、論理合成時に消費電力の最適化が行われていた。

【０００４】従来のＡＳＩＣ（以下、低電力ＬＳＩ）の
設計方法をフローチャートで示す図８を参照してその動
作について説明すると、この従来の低電力ＬＳＩ設計方
法は、まず、機能設計ステップＳ１による機能実現のた
めに論理合成ステップＳ２で論理合成を行い、回路接続
情報Ｌ１を生成する。なお、この論理合成時に、消費電
力最適化ツールによって低電力化を行っている。

【０００５】続いて、回路接続情報Ｌ１と論理パタンＬ
２を読み込み、論理シミュレーションステップＳ３で論
理検証を行い、その期待値のパターン通りに回路が動作
するかを検証する。

【０００６】論理シミュレーションステップＳ３で論理
検証を行った結果を結果判断ステップＳ４で判断し、問
題があれば（ＮＯ）回路修正ステップＳ１０へ進み、回
路修正ステップＳ１０で回路修正後、機能ステップＳ１
に戻る。問題が無ければ（ＯＫ）、配置配線ステップＳ
５に進む。

【０００７】次に、回路接続情報Ｌ１と配置配線用ライ
ブラリＬ３を用いて、配置配線ステップＳ５を実施し、
レイアウトライブラリＬ５と抵抗・容量付き回路接続情
報Ｌ４を生成すると共に、レイアウト検証ステップＳ７
とバックアノテーションステップＳ６に分岐する。

【０００８】まず、レイアウト検証ステップＳ７へ分岐
した場合について説明する。レイアウト検証ステップＳ
７でレイアウト検証を実施した後、エラーがあるかをエ
ラー判断ステップＳ９で判定し、エラーがある場合に
は、レイアウト修正ステップＳ１１へ進み、レイアウト
修正後配置配線ステップＳ５に戻る。

【０００９】また、バックアノテーションステップＳ６
へ分岐した場合は、バックアノテーションステップＳ６
でバックアノテーションを実施し、この結果が問題ない
か結果判断ステップＳ８で判定を行い、エラーがあれば
（ＮＯ）、レイアウト修正ステップＳ１１へと進み、レ
イアウト修正後配置配線ステップＳ５に戻る。結果判断
ステップＳ８でエラーが無い場合には（ＯＫ）、レイア
ウト検証ステップＳ７の結果のエラー判断ステップＳ９
の結果と併せて、レイアウトを完了する。

【００１０】このような従来の低電力化ＬＳＩの設計法
により設計されたＡＳＩＣであっても、ＬＳＩで使用し
ているフリップフロップ（ＦＦ）の消費電力割合は、Ｌ
ＳＩの全消費電力に対して４割弱と非常に多く占める場
合もあり、低電力ＦＦの開発が求められている。

【００１１】実際に、先述の論理合成ステップＳ２にお
いて、ＦＦでの消費電力を抑圧する現在の手法には、論
理合成時において、主に二つの方法が用いられている。

【００１２】その一つは、ゲーテッドクロックにより不
要なＦＦのクロック動作を停止させる方法であり、第二
は、ある論理セルに対して駆動能力のバラエティを揃え
ておき、より低電力となる駆動能力を選択させる方法で
ある。

【００１３】しかし、現在の一般的なＦＦ回路構成で
は、論理保証のために図９（Ａ）に示すようなレシオレ
ス型ＦＦの構成を採っている。図９（Ａ）を参照する
と、このレシオレス型ＦＦはＤＦＦであり、インバータ
ＩＶ１，ＩＶ２，ＩＶ３，ＩＶ４，ＩＶ５，ＩＶ６，ト
ランスファゲートＴＧ１から成るデータ部と、インバー
タＩＶ７，ＩＶ８から成るクロック部とから成り、この
うち、点線で囲んだクロック制御インバータＩＶ１，Ｉ
Ｖ３，ＩＶ６及びトランスファゲートＴＧ１は、クロッ
ク部からのクロックＣＫ１，ＣＫ２の供給に応じて動作
する。これらインバータＩＶ１，ＩＶ３，ＩＶ６，トラ
ンスファゲートＴＧ１の各々は２個のトランジスタから
成るので、クロック動作に依存する（以下クロック駆
動）トランジスタ数は８個となる。このように、レシオ
レス型ＦＦは、クロック駆動トランジスタ数が多いこと
から、図９（Ｂ）に示すように、クロック部での消費電
力が約７割も占める。従って、このクロック部での消費
電力を低減し、ＦＦ全体の消費電力の低減を図る回路構
成が求められる。

【００１４】以上の背景から、クロック部での消費電力
を低減するために、図１０（Ａ）に示すようなクロック
動作に依存するトランジスタ数を低減したレシオ型ＦＦ
（回路）の構成とする方法がある。

【００１５】ここで、レシオ型回路とは、ＦＦのような
論理回路を構成するインバータの低レベル出力が、この
インバータを構成する負荷トランジスタと駆動トランジ
スタのβレシオで決定されるものをいう。これに対し
て、レシオレス型回路とは、負荷トランジスタと駆動ト
ランジスタのβレシオには依存せず、論理保証のため直
流電源電圧に代えてクロックを用いるものをいう。

【００１６】図１０（Ａ）を参照すると、このレシオ型
ＦＦは、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，
Ｍ６の６個のトランジスタと、インバータＩＶ１〜ＩＶ
６からから成るデータ部と、インバータＩＶ７，ＩＶ８
から成るクロック部とから成りから成るデータ部と、イ
ンバータＩＶ７，ＩＶ８から成るクロック部とから成
り、このうち点線で囲んだトランジスタＭ１，Ｍ２，Ｍ
４，Ｍ５の４個が、クロックＣＫ１，ＣＫ２の供給に応
じて動作するクロック駆動トランジスタである。図１０
（Ｂ）に示すように、このレシオ型ＦＦは、ＦＦ消費電
力の内、クロック部での消費電力は４割程度に留まる。

【００１７】だだし、レシオ型ＦＦ及びレシオレス型Ｆ
Ｆの両者での消費電力の大小関係は、クロック波形に対
するデータの動作した割合を示すパラメータであるデー
タ動作率によって変化する。

【００１８】データ動作率ＤＤに対するレシオ型ＦＦ及
びレシオレス型ＦＦの消費電力Ｐｃの一例をグラフで示
す図１１（Ａ）を参照すると、データ動作率ＤＤが低い
場合には、クロック駆動トランジスタ数の少ないレシオ
型回路の消費電力Ｐｃの方が小さくなる。しかし、逆に
データ動作率ＤＤの高い論理パタンの場合には、レシオ
型回路ではレシオ動作時のデータ部の消費電力が支配的
になるため、消費電力Ｐｃはレシオレス型回路の方が小
さくなる。

【００１９】また、各ＤＦＦの消費電力の入力波形の立
ち上がり／立ち下がり時間（遷移時間）、すなわち、論
理セルの入力端子に入る波形の傾きの依存特性をグラフ
で示す図１１（Ｂ）を参照すると、この図に示すよう
に、レシオ型ＦＦではデータの動作率以外にも、データ
への入力波形の遷移時間ＴＲによってレシオ時間が増減
する影響で消費電力Ｐｃが変化するため、ＡＳＩＣ自動
設計フローの中で、これを考慮する事が難しい。

【００２０】以上のように、レシオ型ＦＦとレシオレス
型ＦＦの間で消費電力の大小関係が変化するため、低電
力となるＦＦを特定してＡＳＩＣ設計フローに適用する
ことは難しい。

【００２１】次に、レシオ型回路とレシオレス型回路で
消費電力の大小が変化する理由及び根拠について順を追
って説明する。

【００２２】始めに、現状の一般的に採用しているレシ
オレス型回路構成について説明する。

【００２３】図９（Ａ）を再度参照すると、レシオレス
型ＦＦでは、上述したように、クロック制御インバータ
ＩＶ１，ＩＶ３，ＩＶ６及びトランスファゲートＴＧ１
を構成する計８個のクロック駆動トランジスタを用い
て、出力が共通接続された２つのインバータの一方がオ
ンしている間は、もう一方がオフするように切り替える
ことで論理固定を行い、レシオによる電流の引き合いを
防止している。

【００２４】このように、論理固定を行う目的でクロッ
ク駆動トランジスタ数が多いレシオレス型ＦＦ構成で
は、上述したように、クロック部の消費電力が多くを占
めてしまう。

【００２５】次に、図１０（Ａ）に示すレシオ型ＦＦ
は、上述したように、トランジスタＭ１，Ｍ２，Ｍ４，
Ｍ５の計４個のクロック駆動トランジスタを使って動作
するため、レシオレス型ＦＦよりもクロック部での消費
電力が少ない代わりに、データ部のインバータＩＶ１〜
ＩＶ６同士でレシオ動作となるため、ノードの状態によ
っては論理が確定するまでの間、電流の引き合いが生
じ、消費電力が増加してしまう欠点がある（図１０
（Ｂ））。

【００２６】両者の回路構成それぞれで、クロック部と
データ部に分けて消費電力割合を比較すると、レシオレ
ス型ＦＦでは、上述したように、クロック部での消費電
力が７割、レシオ型回路構成ではデータ部の消費電力が
６割を占め、それぞれの特徴が出る。

【００２７】両者における消費電力の大小関係は、ＦＦ
のクロック及びデータ端子への入力波形によって変化
し、そのパラメータには、データ動作率と入力波形立ち
上がり／立ち下がり時間（遷移時間）の２つがある。

【００２８】まず、データ動作率については、仮に、ク
ロック波形に対するデータ波形の変化が少なければ、デ
ータ動作率が低いことになり、このような場合において
は、クロック駆動トランジスタ数の少ないレシオ型ＦＦ
の消費電力が小さくなり、逆に、データ動作率が高けれ
ば、レシオ型ＦＦではレシオ時の消費電力が増加するこ
とでデータ部の消費電力が支配的になるため、レシオレ
ス型回路構成の消費電力の方が小さくなる。

【００２９】次に、入力波形遷移時間に関しては、ある
データ動作率ポイントにおいて、レシオ型ＦＦの消費電
力が小さくても、そのデータ波形の遷移時間が入力端子
での遷移時間の制限を満たしている必要がある。

【００３０】これは、入力波形の遷移時間が大きくな
る、すなわち、入力波形が鈍ると、レシオ時間が増加
し、このレシオ時間の増加に伴って消費電力が増加する
ので、レシオ型ＦＦでは入力波形遷移時間の依存が大き
いためである。よって、レシオ型ＦＦでレシオレス型Ｆ
Ｆよりも低電力であるためには、入力波形遷移時間も重
要なパラメータとなる。

【００３１】以上、このようなレシオ型ＦＦとレシオレ
ス型ＦＦの消費電力の大小関係は既知の事実ではあり、
どちらか一方のＦＦ構成の方が低電力となる根拠がある
にも関わらず、データ動作率・入力波形遷移時間の状態
によっては、両者間で消費電力の大小関係が変化すると
いう理由で、従来、ＡＳＩＣ設計フローでは低電力を目
的として両者を同一ＬＳＩに搭載する設計手法は行われ
ていなかった。

【００３２】

【発明が解決しようとする課題】上述した従来の低電力
ＬＳＩ設計方法は、レシオ型ＦＦとレシオレス型ＦＦの
消費電力の大小関係は既知の事実であり、どちらか一方
のＦＦ構成の方が低電力となる根拠があるにも関わら
ず、データ動作率及び入力波形遷移時間の状態によって
は、これら両者間で消費電力の大小関係が変化するとい
う理由から低電力となるＦＦを特定してＡＳＩＣ設計フ
ローに適用することは難しいため、低電力を目的として
両者を同一ＬＳＩに搭載する設計手法は実施できないと
いう欠点があった。

【００３３】本発明の目的は、データ動作率と入力波形
遷移時間の各パラメータから最も低消費電力となるＦＦ
を選択することにより、より低消費電力化を可能とする
低電力ＬＳＩ設計方法を提供することにある。

【００３４】

【課題を解決するための手段】請求項１記載の発明の低
電力ＬＳＩ設計方法は、論理回路としてフリップフロッ
プを含む順序回路を用いるＡＳＩＣ（特定応用専用半導
体集積回路）の低消費電力化を目的とする低電力ＬＳＩ
設計方法において、前記フリップフロップとしてレシオ
レス型構成のフリップフロップであるレシオレス型フリ
ップフロップとレシオ型構成のフリップフロップである
レシオ型フリップフロップとの２種を選択候補として有
し、前記選択候補の前記レシオレス型フリップフロップ
と前記レシオ型フリップフロップの消費電力の大小関係
がデータ入力端子のトグル率（遷移回数）に対するクロ
ック端子のトグル率の比であるデータ動作率と入力波形
遷移時間に依存して変化することを利用して予め設定し
たデータ動作率と入力波形遷移時間に対する前記選択候
補の各々の消費電力を含む前記選択候補の選択判定用ラ
イブラリを準備し、論理パス毎の前記データ動作率及び
前記入力波形遷移時間を前記選択判定用ライブラリと比
較し、前記選択候補の前記レシオレス型フリップフロッ
プと前記レシオ型フリップフロップのいずれか低電力と
なる方を前記フリップフロップとして選択することによ
り、ＬＳＩ全体の消費電力を削減することを特徴とする
ものである。

【００３５】また、請求項２記載の発明は、請求項１記
載の低電力ＬＳＩ設計方法において、初期条件として、
前記レシオレス型フリップフロップを用いて前記論理回
路を設計し、前記パス毎の前記データ動作率及び前記入
力波形遷移時間を前記選択判定用ライブラリと比較する
置換判断を行い、前記レシオ型フリップフロップの方が
低電力となる場合前記レシオレス型フリップフロップを
前記レシオ型フリップフロップに置換することを特徴す
るものである。

【００３６】請求項３記載の発明の低電力ＬＳＩ設計方
法は、論理回路としてフリップフロップを含む順序回路
を用いるＡＳＩＣ（特定応用専用半導体集積回路）の低
消費電力化を目的とする低電力ＬＳＩ設計方法におい
て、論理記述言語を用いて機能設計を行う機能設計ステ
ップと、前記機能設計ステップの機能を実現するために
論理合成を行う論理合成ステップと、前記論理合成ステ
ップの結果生成される第１の回路接続情報とこの第１の
回路接続情報の期待動作の論理パターンとを用いて論理
検証を行う論理シミュレーションステップと、前記論理
シミュレーションステップの結果を判断する論理シミュ
レーション結果判断ステップと、前記第１の回路接続情
報及び配置配線用の第１の配置配線用ライブラリを読み
込み配置配線を行う第１の配置配線ステップと、前記配
置配線ステップの結果生成された第１のＲＣ付回路接続
情報と前記論理パターンを用いて論理と遅延と消費電力
の各検証を行うバックアノテーションを実行する第１の
バックアノテーションステップと、前記第１の配置配線
ステップの結果生成された第１のレイアウトの検証を行
う第１のレイアウト検証ステップと、前記第１のバック
アノテーションステップの結果を判断する第１のバック
アノテーション結果判断ステップと、前記第１のレイア
ウト検証ステップの検証結果にエラーが無いか否かを判
定する第１のレイアウト検証エラー判断ステップと、前
記論理シミュレーション結果判断ステップで否の場合所
定の回路修正を行う第１の回路修正ステップと、前記第
１のバックアノテーション結果判断ステップと第１のレ
イアウト検証エラー判断ステップで否の場合所定のレイ
アウト修正を行う第１のレイアウト修正ステップと、論
理パス毎のデータ入力端子のトグル率（遷移回数）に対
するクロック端子のトグル率の比であるデータ動作率及
び入力波形遷移時間を予め設定した選択置換判定用ライ
ブラリと比較し、低消費電力となる方の回路構成のフリ
ップフロップを選択して置換を行う低電力回路選択置換
ステップとを有することを特徴とするものである。

【００３７】また、請求項４記載の発明は、請求項３記
載の低電力ＬＳＩ設計方法において、前記低電力回路選
択置換ステップが、各論理セル毎の端子属性が記述され
順序回路の識別が可能なライブラリである端子情報と前
記第１のバックアノテーションステップの検証結果の一
つであり各論理パス毎の遷移情報であるトグル情報とか
ら前記データ動作率の計算を行うデータ動作率計算ステ
ップと、前記端子情報と配線遅延情報から前記データ入
力端子への入力波形遷移時間を抽出する遷移時間抽出ス
テップと、各順序回路毎のレシオレス型構成のフリップ
フロップであるレシオレス型フリップフロップとレシオ
型構成のフリップフロップであるレシオ型フリップフロ
ップにおける消費電力の大小関係が記述された前記選択
置換判定用ライブラリである動作率／入力波形判定ライ
ブラリに基づき前記データ動作率計算ステップ及び前記
遷移時間抽出によって計算及び抽出した前記論理パス毎
のデータ動作率及び入力波形遷移時間をインスタンス名
及び論理セル名と共に記述したパラメータである動作率
／入力波形パラメータに対して前記第１の回路接続情報
に使用している論理セルであるフリップフロップを同一
論理異回路構成のフリップフロップへ置換することによ
り低電力となるかどうか判定し置換パラメータを生成す
る置換判断ステップと、前記第１の回路接続情報に対し
前記置換判断ステップで低電力となると判断したインス
タンスを記述した置換パラメータに記述されているイン
スタンスの論理セル名を置換後の論理セル名に置換する
置換処理ステップと、前記置換処理ステップでより低電
力な回路構成へ置換した第２の回路接続情報を使用し第
１及び第２の配置配線用ライブラリを入力して再度配置
配線を実行し第２のＲＣ付回路接続情報と第２のレイア
ウトとを生成する第２の配置配線ステップと、前記第２
のＲＣ付回路接続情報に対しバックアノテーションを実
行する第２のバックアノテーションステップと、前記第
２のレイアウトに対しレイアウト検証を実行する第２の
レイアウト検証ステップと、前記第２のバックアノテー
ションステップの結果を判断する第２のバックアノテー
ション結果判断ステップと、第２のレイアウト検証ステ
ップの結果エラーがないかを判断する第２のレイアウト
検証エラー判断ステップと、前記第２のバックアノテー
ション結果判断ステップ及び前記第２のレイアウト検証
エラー判断ステップでエラーがある場合レイアウトを修
正する第２のレイアウト修正ステップとを有することを
特徴するものである。

【００３８】また、請求項５記載の発明は、請求項３記
載の低電力ＬＳＩ設計方法において、初期条件として、
前記レシオレス型フリップフロップを用いて前記論理パ
スが設計され、前記置換判断ステップが、前記動作率／
入力波形判定ライブラリと前記動作率／入力波形パラメ
ータから読み出した各インスタンス毎のデータ動作率及
び入力波形遷移時間とを比較し同一機能同一能力のレシ
オ型フリップフロップに置換することにより低電力とな
るかどうか判定しレシオ型フリップフロップの置換パラ
メータを生成し、前記置換処理ステップが、前記レシオ
型フリップフロップの置換パラメータに基づき前記第１
の回路接続情報に対し前記レシオ型フリップフロップへ
の置換処理を行うことを特徴するものである。

【００３９】また、請求項６記載の発明は、請求項４記
載の低電力ＬＳＩ設計方法において、前記置換処理ステ
ップが、前記レシオ型フリップフロップの置換パラメー
タに基づき前記第１のレイアウトと前記第１のＲＣ付回
路接続情報の両者に対し前記レシオ型フリップフロップ
への置換処理を行い置換処理済の前記第２のＲＣ付回路
接続情報と前記第２のレイアウトライブラリを生成する
ことを特徴するものである。

【００４０】請求項７記載の発明の低電力ＬＳＩ設計方
法は、論理回路としてフリップフロップを含む順序回路
を用いるＡＳＩＣ（特定応用専用半導体集積回路）の低
消費電力化を目的とする低電力ＬＳＩ設計方法におい
て、論理記述言語を用いて機能設計を行う機能設計ステ
ップと、前記機能設計ステップの機能を実現するために
論理合成を行う論理合成ステップと、前記論理合成ステ
ップの結果生成される第１の回路接続情報とこの第１の
回路接続情報の期待動作の論理パターンとを用いて論理
検証を行う論理シミュレーションステップと、前記論理
シミュレーションステップの結果を判断する論理シミュ
レーション結果判断ステップと、前記論理シミュレーシ
ョンステップの検証結果の一部でああり各論理パス毎の
遷移情報であるトグル情報を用いて論理パス毎のデータ
入力端子のトグル率（遷移回数）に対するクロック端子
のトグル率の比であるデータ動作率及び入力波形遷移時
間を予め設定した第１の選択置換判定用ライブラリと比
較し、低消費電力となる方の回路構成のフリップフロッ
プを選択して置換を行いこのフリップフロップの置換結
果に基づき配置配線を行い第１のレイアウト及び第１の
ＲＣ付回路接続情報を生成する第１の低電力回路選択置
換ステップと、前記第１のＲＣ付回路接続情報と前記論
理パターンを用いて論理と遅延と消費電力の各検証を行
うバックアノテーションを実行する第１のバックアノテ
ーションステップと、前記第１のレイアウトの検証を行
う第１のレイアウト検証ステップと、前記第１のバック
アノテーションステップの結果を判断する第１のバック
アノテーション結果判断ステップと、前記第１のレイア
ウト検証ステップの検証結果にエラーが無いか否かを判
定する第１のレイアウト検証エラー判断ステップと、前
記論理シミュレーション結果判断ステップで否の場合所
定の回路修正を行う第１の回路修正ステップと、前記第
１のバックアノテーション結果判断ステップと第１のレ
イアウト検証エラー判断ステップで否の場合所定のレイ
アウト修正を行う第１のレイアウト修正ステップと、前
記データ動作率及び前記入力波形遷移時間を第２の選択
置換判定用ライブラリと比較し、低消費電力となる方の
回路構成のフリップフロップを選択して置換を行う第２
の低電力回路選択置換ステップとを有することを特徴す
るものである。

【００４１】また、請求項８記載の発明は、請求項７記
載の低電力ＬＳＩ設計方法において、前記第１の低電力
回路選択置換ステップが、各論理セル毎の端子属性が記
述され順序回路の識別が可能なライブラリである端子情
報と前記第１のバックアノテーションステップの検証結
果の一つであり各論理パス毎の遷移情報であるトグル情
報とから前記データ動作率の計算を行う第１のデータ動
作率計算ステップと、各順序回路毎のレシオレス型構成
のフリップフロップであるレシオレス型フリップフロッ
プとレシオ型構成のフリップフロップであるレシオ型フ
リップフロップにおける消費電力の大小関係が記述され
た前記第１の選択置換判定用ライブラリである第１の動
作率／入力波形判定ライブラリに基づき前記データ動作
率計算ステップ及び前記遷移時間抽出によって計算及び
抽出した前記論理パス毎のデータ動作率及び入力波形遷
移時間をインスタンス名及び論理セル名と共に記述した
パラメータである動作率／入力波形パラメータに対して
前記第１の回路接続情報に使用している論理セルである
フリップフロップを同一論理異回路構成のフリップフロ
ップへ置換することにより低電力となるかどうか判定し
置換パラメータを生成する置換判断ステップと、第１の
回路接続情報に対し前記置換判断ステップで低消費電力
となると判断したインスタンスを記述した前記置換パラ
メータに記述されているインスタンスの論理セル名を置
換後の論理セル名に置換する置換処理ステップと、前記
置換処理ステップでより低電力な回路構成へ置換した第
２の回路接続情報を使用して再度配置配線を実行し前記
レイアウトと前記ＲＣ付回路情報を生成する配置配線ス
テップとを有することを特徴するものである。

【００４２】また、請求項９記載の発明は、請求項７記
載の低電力ＬＳＩ設計方法において、前記第２の低電力
回路選択置換ステップが、各論理セル毎の端子属性が記
述され順序回路の識別が可能なライブラリである端子情
報と前記第１のバックアノテーションステップの検証結
果の一つであり各論理パス毎の遷移情報であるトグル情
報とから前記データ動作率の計算を行う第２のデータ動
作率計算ステップと、前記端子情報と配線遅延情報から
前記データ入力端子への入力波形遷移時間を抽出する遷
移時間抽出ステップと、各順序回路毎のレシオレス型構
成のフリップフロップであるレシオレス型フリップフロ
ップとレシオ型構成のフリップフロップであるレシオ型
フリップフロップにおける消費電力の大小関係が記述さ
れた前記第２の選択置換判定用ライブラリである第２の
動作率／入力波形判定ライブラリに基づき前記第２のデ
ータ動作率計算ステップ及び前記遷移時間抽出によって
計算及び抽出した前記論理パス毎のデータ動作率及び入
力波形遷移時間をインスタンス名及び論理セル名と共に
記述したパラメータである動作率／入力波形パラメータ
に対して前記第１の回路接続情報に使用している論理セ
ルであるフリップフロップを同一論理異回路構成のフリ
ップフロップへ置換することにより低電力となるかどう
か判定し置換パラメータを生成する第２の置換判断ステ
ップと、前記第１の回路接続情報に対し前記第２の置換
判断ステップで低電力となると判断したインスタンスを
記述した第２の置換パラメータに記述されているインス
タンスの論理セル名を置換後の論理セル名に置換する第
２の置換処理ステップと、前記第２の置換処理ステップ
でより低電力な回路構成へ置換した第２の回路接続情報
を使用し第１及び第２の配置配線用ライブラリを入力し
て再度配置配線を実行し第２のＲＣ付回路接続情報と第
２のレイアウトとを生成する第２の配置配線ステップ
と、前記第２のＲＣ付回路接続情報に対しバックアノテ
ーションを実行する第２のバックアノテーションステッ
プと、前記第２のレイアウトに対しレイアウト検証を実
行する第２のレイアウト検証ステップと、前記第２のバ
ックアノテーションステップの結果を判断する第２のバ
ックアノテーション結果判断ステップと、第２のレイア
ウト検証ステップの結果エラーがないかを判断する第２
のレイアウト検証エラー判断ステップと、前記第２のバ
ックアノテーション結果判断ステップ及び前記第２のレ
イアウト検証エラー判断ステップでエラーがある場合レ
イアウトを修正する第２のレイアウト修正ステップとを
有することを特徴するものである。

【００４３】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００４４】本実施の形態の低電力ＬＳＩ設計方法は、
論理回路としてフリップフロップを含む順序回路を用い
るＡＳＩＣ（特定応用専用半導体集積回路）の低消費電
力化を目的とする低電力ＬＳＩ設計方法において、上記
フリップフロップとしてレシオレス型構成のフリップフ
ロップであるレシオレス型フリップフロップとレシオ型
構成のフリップフロップであるレシオ型フリップフロッ
プとの２種を選択候補として有し、上記選択候補のレシ
オレス型フリップフロップとレシオ型フリップフロップ
の消費電力の大小関係がデータ入力端子のトグル率（遷
移回数）に対するクロック端子のトグル率の比であるデ
ータ動作率と入力波形遷移時間に依存して変化すること
を利用して予め設定したデータ動作率と入力波形遷移時
間に対する前記選択候補の各々の消費電力を含む上記選
択候補の選択判定用ライブラリを準備し、論理パス毎の
データ動作率及び入力波形遷移時間を上記判定用ライブ
ラリと比較し、上記選択候補のレシオレス型フリップフ
ロップとレシオ型フリップフロップのいずれか低電力と
なる方を上記フリップフロップとして選択することによ
り、ＬＳＩ全体の消費電力を削減することを特徴とす
る。

【００４５】ここで、レシオ型ＦＦとは、従来技術で説
明したように、ＦＦ回路を構成するインバータの低レベ
ル出力が、このインバータを構成する負荷トランジスタ
と駆動トランジスタのβレシオで決定されるものをい
う。これに対して、レシオレス型ＦＦとは、インバータ
の負荷トランジスタと駆動トランジスタのβレシオには
依存せず、論理保証のため直流電源電圧に代えてクロッ
クを用いるものをいう。

【００４６】次に、本発明の第１の実施の形態を図６と
共通の構成要素には共通の参照文字／数字を付して同様
にフローチャートで示す図１を参照すると、この図に示
す本実施の形態の低電力ＬＳＩ設計方法は、従来と共通
の論理記述言語を用いて機能設計を行う機能設計ステッ
プＳ１と、ステップＳ１の機能を実現するために論理合
成を行う論理合成ステップＳ２と、論理合成ステップＳ
２の結果生成される回路接続情報Ｌ１と回路接続情報Ｌ
１の期待動作の論理パターンＬ２を用いて論理検証を行
う論理シミュレーションステップＳ３と、論理シミュレ
ーションステップＳ３の結果を判断する結果判断ステッ
プＳ４と、回路接続情報Ｌ１及び配置配線用ライブラリ
Ｌ３を読み込み配置配線を行う配置配線ステップＳ５
と、配置配線ステップＳ５の結果生成されたＲＣ付回路
接続情報Ｌ４と論理パターンＬ２を用いて論理・遅延・
消費電力の各検証を行うバックアノテーションを実行す
るバックアノテーションステップＳ６と、配置配線ステ
ップＳ５の結果生成されたレイアウトライブラリ（以下
レイアウト）Ｌ５の検証を行うレイアウト検証ステップ
Ｓ７と、バックアノテーションステップＳ６の結果を判
断する結果判断ステップＳ８と、レイアウト検証ステッ
プＳ７の検証結果にエラーが無いか否かを判定するエラ
ー判断ステップＳ９と、結果判断ステップＳ４で否の場
合所定の回路修正を行う回路修正ステップＳ１０と、結
果判断ステップＳ８とエラー判断ステップＳ９で否の場
合所定のレイアウト修正を行うレイアウト修正ステップ
Ｓ１１とに加えて、論理パス毎のデータ動作率及び入力
波形遷移時間を後述する各選択置換を判定する判定用ラ
イブラリと比較し、低消費電力となる方の回路構成のＦ
Ｆを選択して置換を行う低電力回路選択置換ステップＳ
２０を有する。

【００４７】ここで、各上記ステップで用いるファイル
について説明すると、配置配線用ライブラリＬ３は、回
路接続情報Ｌ１で使用する全ての論理セルの端子・配線
禁止情報等を持つライブラリであり、ＲＣ付回路接続情
報Ｌ４は、配置配線ステップＳ５の結果生成された配線
抵抗及び負荷容量等のより実配線に近い状態の回路接続
情報である。

【００４８】次に、低電力回路選択置換ステップＳ２０
の詳細をフローチャートで示す図２を参照すると、端子
情報ファイル（以下端子情報）Ｌ６とトグル情報ファイ
ル（以下トグル情報）Ｌ７からデータ動作率の計算を行
うデータ動作率計算ステップＳ２１と、端子情報Ｌ６と
配線遅延情報Ｌ８からＦＦ等の順序回路のデータ入力端
子への入力波形遷移時間を抽出する遷移時間抽出ステッ
プＳ２２と、各順序回路毎のレシオ型ＦＦとレシオレス
型ＦＦにおける消費電力の大小関係が記述されている動
作率／入力波形判定ライブラリＬ１０に基づき動作率／
入力波形パラメータＬ９に対して回路接続情報Ｌ１に使
用している論理セルであるＦＦを同一論理異回路構成の
ＦＦへ置換する、すなわち、各インスタンス毎のデータ
動作率及び入力波形遷移時間とを比較し同一機能同一能
力のレシオ型ＦＦ（以下回路）とレシオレス型回路の相
互置換により低消費電力となるかどうか判定し置換パラ
メータＬ１１を生成する置換判断ステップＳ２３と、回
路接続情報Ｌ１に対し置換判断ステップＳ２３で低消費
電力となると判断したインスタンスを記述した置換パラ
メータＬ１１に記述されているインスタンスの論理セル
名を置換後の論理セル名に置換する置換処理ステップＳ
２４と、置換処理ステップＳ２４でより低消費電力な回
路構成へ置換した回路接続情報Ｌ１２を使用し配置配線
用ライブラリＬ３，Ｌ１３を入力して再度配置配線を実
行しＲＣ付回路接続情報Ｌ１４とレイアウトＬ１３とを
生成する配置配線ステップＳ２５と、ＲＣ付回路接続情
報Ｌ１４に対し再度バックアノテーションを実行するバ
ックアノテーションステップＳ２６と、レイアウトＬ１
３に対し再度レイアウト検証を実行するレイアウト検証
ステップＳ２７と、バックアノテーションステップＳ２
６の結果を判断する結果判断ステップＳ２８と、レイア
ウト検証ステップＳ２７の結果エラーがないかを判断す
るエラー判断ステップＳ２９と、結果判断ステップＳ２
８又はエラー判断ステップＳ２９でＮＧの場合再度レイ
アウトを修正するレイアウト修正ステップＳ３０とを有
する。

【００４９】また、各上記ステップで用いるファイルに
ついて説明すると、端子情報Ｌ６は、各論理セル毎の端
子属性が記述され順序回路の識別が可能なライブラリで
ある。トグル（遷移）情報Ｌ７は、バックアノテーショ
ンステップＳ６の検証結果の一つで各論理パス毎の遷移
回数等の情報を含みデータ動作率の計算に使用する。配
線遅延情報Ｌ８は、バックアノテーションステップＳ６
の検証結果の一つで各パスにおける波形遷移時間情報の
他配線容量や遅延情報等が含まれるライブラリである。
動作率／入力波形パラメータＬ９は、ステップＳ２１及
びＳ２２によって計算及び抽出したＦＦ等順序回路のパ
ス毎のデータ動作率及び入力波形遷移時間を、インスタ
ンス名及び論理セル名と共に記述したパラメータであ
る。ここで、インスタンス名とは、Ｌ１の中で同じ論理
セルを複数個使用している場合、それらを識別するため
の名前であり、回路接続情報Ｌ１の中でインスタンス名
が重なることは決してない。

【００５０】動作率／入力波形判定ライブラリＬ１０
は、予め全ての順序回路に対して同一論理の回路間で消
費電力の大小が入れ替わるデータ動作率とそのデータ動
作率における入力波形遷移時間制限の値を格納したライ
ブラリである。置換パラメータＬ１１は、置換判断ステ
ップＳ２３によって置換により低消費電力となると判定
したインスタンスに対してのみ、そのインスタンス名、
論理セル名、置換後の論理セル名、データ動作率及び入
力波形遷移時間を格納したライブラリである。回路接続
情報Ｌ１２は、置換処理ステップＳ２４でより低消費電
力なレシオ型回路構成へ置換した回路接続情報である。
置換配置配線用ライブラリＬ１３は、置換に使用した論
理セルの端子・配線禁止情報等を持つ配置配線用ライブ
ラリである。これを追加しなければ、後述の論理セル置
換後に実施する配置配線ステップＳ２５で不足が生じ
る。

【００５１】次に、図１及び図２を参照して本実施の形
態の動作について説明すると、まず、機能設計ステップ
Ｓ１による機能実現のために論理合成ステップＳ２で論
理合成を行い、回路接続情報Ｌ１を生成する。なお、こ
の論理合成時に、消費電力最適化ツールによって低消費
電力を行っている。

【００５２】次に、回路接続情報Ｌ１と論理パターンＬ
２を読み込み、論理シミュレーションステップＳ３で論
理検証を行い、その期待値のパターン通りに回路が動作
するかを検証する。

【００５３】論理シミュレーションステップＳ３で論理
検証を行った結果を結果判断ステップＳ４で判断し、問
題があれば（ＮＧ）回路修正ステップＳ１０へ進み、回
路修正ステップＳ１０で回路修正後、機能ステップＳ１
に戻る。問題が無ければ（ＯＫ）、配置配線ステップＳ
５に進む。

【００５４】配置配線ステップＳ５では、回路接続情報
Ｌ１と配置配線用ライブラリＬ３を用いて、配置配線処
理を実施し、レイアウトＬ５と抵抗・容量付き回路接続
情報（以下ＲＣ付回路接続情報）Ｌ４を生成する。

【００５５】次に、バックアノテーションステップＳ６
でＲＣ付回路接続情報Ｌ４と論理パターンＬ２を読み込
みバックアノテーションを実施し、この結果が問題ない
か結果判断ステップＳ８で判定を行い、エラーがあれば
（ＮＧ）、レイアウト修正ステップＳ１１へと進み、レ
イアウト修正後配置配線ステップＳ５に戻る。結果判断
ステップＳ８でエラーが無い場合には（ＯＫ）、本実施
の形態を特徴付ける低電力回路選択置換ステップＳ２０
に進む。

【００５６】低電力回路選択置換ステップＳ２０では、
バックアノテーションステップＳ６のバックアノテーシ
ョンの結果が格納されているファイル群の内、トグル情
報Ｌ７及び配線遅延情報Ｌ８を利用する。

【００５７】以下説明の便宜上、初期条件として、各論
理パスを構成するＦＦは全てレシオレス型ＦＦでるもの
とし、この低電力回路選択置換ステップＳ２０での処理
結果、置換対象となるレシオレス型ＦＦを同一機能同一
能力のレシオ型ＦＦに置換するものとする。

【００５８】まず、端子情報Ｌ６を基に、トグル情報フ
ァイルＬ７から各パス毎のデータ動作率計算をデータ動
作率計算ステップＳ２１で行う。また、同じく端子情報
Ｌ６を基に、配線遅延情報Ｌ８から、各インスタンスの
データ端子への入力波形の遷移時間抽出を遷移時間抽出
ステップＳ２２で行い、それらの情報を動作率／入力波
形パラメータＬ９に格納する。動作率／入力波形パラメ
ータＬ９と動作率／入力波形判定ライブラリＬ１０を用
いて、処理対象のインスタンスがＦＦ置換によって低消
費電力となるインスタンスかを置換判断ステップＳ２３
で判定し、その対象インスタンスがＦＦ置換によって低
消費電力となる、すなわち、置換対象が存在する場合
は、このインスタンスの関係ＦＦのパラメータを置換パ
ラメータＬ１１に格納し、置換処理ステップＳ２４に進
む。置換対象が存在しない場合は、レイアウト検証ステ
ップＳ７に進む。

【００５９】レイアウト検証ステップＳ７では、レイア
ウト検証を実施し、エラーがあるかをエラー判断ステッ
プＳ９で判定し、エラーがある場合には、レイアウト修
正ステップＳ１１へ進み、レイアウト修正後配置配線ス
テップＳ５に戻る。エラーが無ければレイアウト設計を
完了する。

【００６０】置換処理ステップＳ２４で、置換パラメー
タＬ１１を基に、回路接続情報Ｌ１に対し、ＦＦを置換
し、より低消費電力な論理セルへと置換した新規の回路
接続情報Ｌ１２を生成する。この回路接続情報Ｌ１２と
配置配線用ライブラリＬ３及び置換に使用したＦＦの置
換配置配線用ライブラリＬ１３を加えて、再度配置配線
ステップＳ２５で配置配線を行い、新たなＲＣ付回路情
報Ｌ１４と、レイアウトＬ１５とを生成する。

【００６１】これ以降は、レイアウトＬ１５のレイアウ
ト検証ステップＳ２７と、ＲＣ付回路情報Ｌ１４のバッ
クアノテーションステップＳ２６に分岐し、検証結果判
定の結果判断ステップＳ２８及びエラー判断ステップＳ
２９両者共でエラーが無くなればレイアウト完了とな
る。いずれかでエラーのある場合はレイアウト修正ステ
ップＳ３０に進み、所定のレイアウト修正処理を行い、
再度配置配線ステップＳ２５に戻る。

【００６２】次に、動作率／入力波形判定ライブラリＬ
１０及び動作率／入力波形パラメータＬ９の各々の記述
内容の一例を説明図で示す図３（Ａ），（Ｂ）及び置換
処理ステップＳ２４で使用する置換パラメータＬ１１の
生成の様子を説明図で示す図図４を参照して、これら動
作率／入力波形判定ライブラリＬ１０、動作率／入力波
形パラメータＬ９及び置換パラメータＬ１１について詳
細に説明すると、まず、動作率／入力波形パラメータＬ
９については、上述した遷移時間抽出ステップＳ２２
で、端子情報Ｌ６を基に回路接続情報Ｌ１で使用してい
るレシオレス型回路の論理セル名を特定し、トグル情報
Ｌ７から、その論理セルを使っているインスタンス名を
抽出し、インスタンス毎にデータ動作率を計算する。同
様に、配線遅延情報Ｌ８から、そのインスタンスのデー
タ端子への入力波形遷移時間を抽出して動作率／入力波
形Ｌ９を生成する。

【００６３】図３（Ａ）を参照すると、動作率／入力波
形パラメータＬ９は、インスタンス名ＩＮ、レシオレス
型回路（ＦＦ）論理セル名ＲＬＣ、データ動作率ＤＤ、
入力波形遷移時間ＴＲの各情報から成る。

【００６４】なお、データ動作率ＤＤは下式より、クロ
ック端子のトグル率（遷移回数）ＣＮとデータ入力端子
のトグル率ＤＮから容易に計算が可能である。

【００６５】 ＤＤ＝ＤＮ／ＣＮ・・・・・・・・・・・・・・・・・・・・・・・・（１） （１）式を１００倍して％で表しても良い。

【００６６】次に、動作率／入力波形判定用ライブラリ
Ｌ１０について説明すると、この動作率／入力波形判定
用ライブラリＬ１０は、同一論理・同一能力のレシオ型
回路とレシオレス型回路では、消費電力の大小がデータ
動作率、及び入力波形遷移時間によって決定するため、
予め設計に使用するレシオ型回路とレシオレス型回路の
各々のデータ動作率／入力波形遷移時間制限情報を格納
しておき、判定用ライブラリとしたものである。

【００６７】図３（Ｂ）を参照すると、動作率／入力波
形判定用ライブラリＬ１０は、レシオレス型回路論理セ
ル名ＲＬＣ、レシオ型回路論理セル名ＲＣ、レシオ型回
路の消費電力の方が小さくなるデータ動作率ＤＤＲ、そ
の動作率においてレシオ型回路が低消費電力を保証出来
る入力波形遷移時間制限ＴＲＬの各情報から成る。

【００６８】最後に、図４を参照して、動作率／入力波
形パラメータＬ９と動作率／入力波形判定用ライブラリ
Ｌ１０とに基づき生成する置換パラメータＬ１１につい
て説明すると、置換パラメータＬ１１は、動作率／入力
波形パラメータＬ９に格納したインスタンス毎のレシオ
レス型回路論理セル名を参照し、そのデータ動作率、入
力波形遷移時間の各々を動作率／入力波形判定用ライブ
ラリＬ１０の値と比較する。そして動作率／入力波形判
定用ライブラリＬ１０の制限を満足していれば、そのイ
ンスタンスは、レシオ型回路構成への置換により、より
低消費電力となることが判断できるため、置換対象イン
スタンスとして置換パラメータＬ１１へ順次格納を行
う。

【００６９】図４を参照すると、置換パラメータＬ１１
は、インスタンス名ＩＮ、レシオレス型回路論理セル名
ＲＬＣ、レシオ型回路論理セル名ＲＣ、データ動作率Ｄ
Ｄ、入力波形遷移時間ＴＲの各情報から成る。

【００７０】上述したように、本実施の形態では、パス
毎のデータ動作率及び入力波形遷移時間を後述する各判
定用ライブラリと比較し、低消費電力となる方の回路構
成を選択して置換を行う低電力回路選択置換ステップＳ
２０を有することにより、レシオ型回路とレシオレス型
回路をデータ動作率及び入力波形遷移時間制限によって
使い分けることで、より低消費電力なＬＳＩを実現でき
る。

【００７１】

【表１】

【００７２】従来技術と本実施の形態の設計方法による
ＬＳＩの全消費電力、及びＲＡＭ、クロック部、ロジッ
ク（順序回路及び組合せ回路）それぞれの内訳を比較し
て示した表１を参照すると、この表に示す従来技術によ
るチップ電力は、使用している順序回路の全てをレシオ
レス型回路とし、従来技術のＡＳＩＣ自動設計フローを
適用し、かつ、順序回路のトランジスタのゲート幅
（Ｗ）サイズを最小とする理想設計を実現したと想定す
ることにより、低消費電力化を実現したＬＳＩの消費電
力を示す。さらに、上述した論理合成時における消費電
力最適化ツールによる低消費電力化技術も使用してお
り、従来の技術においては、最も低消費電力なＬＳＩ設
計を行った結果といえる。

【００７３】この従来技術で最も低消費電力なＬＳＩに
対し、本実施の形態のデータ動作率と入力波形遷移時間
制限によって低消費電力となる条件の場合に、レシオ型
回路へ置換する低電力回路選択置換ステップをＡＳＩＣ
設計フローに付加することにより、さらに数％、この例
では、３．４％の消費電力の削減が可能である。

【００７４】次に、本発明の第２の実施の形態を図３と
共通の構成要素には共通の参照文字／数字を付して同様
にフローチャートで示す図５を参照すると、この図に示
す本実施の形態の前述の第１の実施の形態との相違点
は、論理シミュレーションステップＳ３の判断ステップ
Ｓ４の後に、論理シミュレーションステップＳ３の検証
結果の一部であるトグル情報ファイルＬ７を用いて予備
的な低電力回路選択置換ステップＳ４０を行い、その後
バックアノテーションステップＳ６以降の処理を行うこ
とである。

【００７５】本実施の形態を特徴付ける低電力回路選択
置換ステップＳ４０をフローチャートで示す図６を参照
すると、端子情報Ｌ６とトグル情報Ｌ７からデータ動作
率の計算を行うデータ動作率計算ステップＳ４１と、動
作率／入力波形判定ライブラリＬ１０に基づき動作率／
入力波形パラメータＬ９に対して回路接続情報Ｌ１に使
用している論理セルを同論理異回路構成の論理セルへ置
換し置換パラメータＬ１１を生成する置換判断ステップ
Ｓ４３と、回路接続情報Ｌ１に対し置換判断ステップＳ
４３で低消費電力となると判断したインスタンスを記述
した置換パラメータＬ１１に記述されているインスタン
スの論理セル名を置換後の論理セル名に置換する置換処
理ステップＳ４４と、置換処理ステップＳ４４でより低
消費電力な回路構成へ置換した回路接続情報Ｌ１２を使
用して再度配置配線を実行しレイアウトＬ５とＲＣ付回
路情報Ｓ４５を生成する配置配線ステップＳ４５とを有
する。

【００７６】次に、図５及び図６を参照して、本実施の
形態の動作について、第１の実施の形態との相違点を重
点的に説明すると、まず、機能設計ステップＳ１による
機能実現のために論理合成ステップＳ２で論理合成を行
い、回路接続情報Ｌ１を生成し、回路接続情報Ｌ１と論
理パターンＬ２を読み込み、論理シミュレーションステ
ップＳ３で論理検証を行う。この論理検証結果を結果判
断ステップＳ４で判断し、問題があれば（ＮＧ）回路修
正ステップＳ１０へ進み、回路修正ステップＳ１０で回
路修正後、機能ステップＳ１に戻る。問題が無ければ
（ＯＫ）、低電力回路選択置換ステップＳ４０に進む。

【００７７】低電力回路選択置換ステップＳ４０では、
トグル情報Ｌ７から、端子情報Ｌ６を基に各パス毎のデ
ータ動作率計算をステップＳ４１で行い、動作率／入力
波形パラメータＬ９へ格納する。この動作率／入力波形
パラメータＬ９と動作率／入力波形判定用ライブラリＬ
１０を用いて、処理対象のインスタンスがＦＦ置換によ
り低消費電力となるか否かを置換判断ステップＳ４３で
判定し、その対象インスタンスがＦＦ置換によって低消
費電力となる、すなわち、置換対象が存在する場合は、
このインスタンスの関係ＦＦのパラメータを置換パラメ
ータＬ１１に格納し、置換処理ステップＳ４４に進む。
置換対象が存在しない場合は、配置配線ステップＳ４５
に進む。

【００７８】置換処理ステップＳ４４で、置換パラメー
タＬ１１を基に、回路接続情報Ｌ１に対し、ＦＦを置換
し、より低消費電力な論理セルへと置換した新規の回路
接続情報Ｌ１２を生成する。この回路接続情報Ｌ１２と
配置配線用ライブラリＬ３及び置換に使用したＦＦの置
換配置配線用ライブラリＬ１３を加えて、配置配線ステ
ップＳ４５で配置配線を行い、ＲＣ付回路情報Ｌ４と、
レイアウトＬ５とを生成する。

【００７９】以下第１の実施の形態と共通の低電力回路
選択置換ステップＳ２０を実施する。

【００８０】第１の実施の形態では、バックアノテーシ
ョンステップＳ６の結果を基に低電力回路選択置換ステ
ップＳ２０でＦＦ置換を行ったが、本実施の形態では、
第１の実施の形態の低電力回路選択置換ステップＳ２０
に加えて、論理シミュレーションステップＳ３の論理シ
ミュレーション終了後にも低電力回路選択置換ステップ
Ｓ４０でＦＦ置換を行う。

【００８１】これにより、第１の実施の形態では、配置
配線ステップＳ５に入力した回路接続情報Ｌ１に代わ
り、この回路接続情報Ｌ１に対し低消費電力のＦＦを予
め選択して置換して生成した回路接続情報Ｌ１２を入力
して配置配線ステップＳ４５で実施することが可能であ
る。このため、バックアノテーションステップＳ６の後
に、低電力回路選択置換ステップＳ２０において配置配
線ステップＳ２５を行う場合において、置換対象の論理
セルが第１の実施の形態よりも少なくなるため、設計Ｔ
ＡＴを短縮出来る利点がある。

【００８２】ただし、論理シミュレーションステップＳ
３では、回路接続情報Ｌ１と論理パターンＬ２があれば
トグル情報Ｌ７を得ることが容易なデータ動作率に対し
て、入力波形遷移時間は、配置配線ステップＳ４５の実
施前であるため考慮出来ない。しかし、バックアノテー
ションＳ６後、本実施の形態では２回目となる低電力回
路選択置換ステップＳ２０でのＦＦ置換処理の置換処理
ステップＳ４４で考慮出来るので問題無い。

【００８３】以上より、第１の実施の形態に対する本実
施の形態の相違点を整理すると以下の通りである。

【００８４】第１の実施の形態では、配置配線ステップ
Ｓ５に入力する回路接続情報Ｌ１に使用している順序回
路はレシオレス型回路構成のみを使用し、置換処理ステ
ップＳ２４において、低消費電力となるインスタンスを
レシオ型回路に置換しているのに対し、本実施の形態で
は、配置配線ステップＳ４５に入力する回路接続情報Ｌ
１２には、論理シミュレーションステップＳ３の結果か
ら計算したデータ動作率によって、レシオレス型回路か
らレシオ型回路へ置換したインスタンスも存在するとい
う点である。

【００８５】何れの方法を採っても、最終的にはバック
アノテーションＳ６の結果より動作率／入力波形パラメ
ータＬ９及び動作率／入力波形判定用ライブラリＬ１０
を基に低消費電力な順序回路が選択されるため、得られ
る結果は同一となる。

【００８６】次に、本発明の第３の実施の形態を特徴付
ける低電力回路選択置換ステップＳ２０Ａを図２と共通
の構成要素には共通の参照文字／数字を付して同様にフ
ローチャートで示す図７を参照すると、この図に示す本
実施の形態の前述の第１の実施の形態の低電力回路選択
置換ステップＳ２０との相違点は、置換処理ステップＳ
２４の代わりにレシオ型ＦＦの置換パラメータＬ１１に
基づきレイアウトＬ５とＲＣ付回路接続情報Ｌ４の両者
に対しＦＦ置換処理を行いＦＦ置換処理済のＲＣ付回路
接続情報Ｌ２４とレイアウトライブラリＬ２５を生成す
る置換処理ステップＳ２４Ａを有し、配置配線ステップ
Ｓ２５を省略したことである。

【００８７】次に図７及び図１を参照して本実施の形態
の動作について、第１の実施の形態との相違点を重点的
に説明すると、まず、機能設計ステップＳ１〜判断ステ
ップＳ８、及び低電力回路選択置換ステップＳ２０Ａの
データ動作率計算ステップＳ２１〜置換判断ステップＳ
２３までは第１の実施の形態と共通の処理を行い、置換
パラメータＬ１１を生成する。

【００８８】次に、置換処理ステップＳ２４Ａで、置換
パラメータＬ１１に基づき、配置配線ステップＳ５で生
成されたレイアウトＬ５とＲＣ付回路接続情報Ｌ４の両
者に対し、レシオレス型ＦＦをレシオ型ＦＦに置換する
ＦＦ置換処理を行い、ＦＦ置換処理済のＲＣ付回路接続
情報Ｌ２４とレイアウトライブラリＬ２５を生成する。

【００８９】次に、ＦＦ置換済みのＲＣ付き回路接続情
報Ｌ２４と論理パターンＬ２を基にバックアノテーショ
ンステップＳ２６を実施し、その結果を判断ステップＳ
２８で判断する。判断ステップＳ２８でエラーとなるイ
ンスタンスが存在した場合には、レイアウト修正ステッ
プＳ１１で所定のレイアウト修正を行い、配置配線ステ
ップＳ５に戻り、再度この配置配線ステップＳ５でレイ
アウト修正後のレイアウトＬ５とＲＣ付回路接続情報Ｌ
４を生成し、以降の処理を反復する。

【００９０】同様に、ＦＦ置換済みのレイアウトライブ
ラリＬ２５に対しレイアウト検証ステップＳ２７を実施
し、判断ステップＳ２９でエラーとなるインスタンスが
存在した場合には、レイアウト修正ステップＳ１１で所
定のレイアウト修正を行い、配置配線ステップＳ５に戻
り、再度この配置配線ステップＳ５でレイアウト修正後
のレイアウトＬ５とＲＣ付回路接続情報Ｌ４を生成し、
以降の処理を反復する。判断ステップＳ２８、Ｓ２９で
エラーが無くなるまで上記処理を反復し、えらーが無く
なると処理を終了する。

【００９１】次に、置換処理ステップＳ２４Ａによっ
て、レイアウトＬ５に対するレイアウトＬ２５への置換
が可能な理由を説明する。

【００９２】レシオ型回路とレシオレス型回路では、そ
の回路構成が異なることから、当然レイアウトライブラ
リも異なるはずであり、単純な置換ではレイアウトライ
ブラリ中でネットのショートや設計基準違反の発生が考
えられる。しかし、この問題は、レシオ型回路とレシオ
レス型回路のレイアウトサイズを同一にし、入出力端子
の形状も同一、また、配置配線の際には、これらの論理
セル上部を他の配線が通過することを禁止した配置配線
用ライブラリとしておくことで容易に解決出来る。

【００９３】つまりは、レシオ型回路とレシオレス型回
路の配置配線用ライブラリは、全くの同一形状とするこ
とで、置換処理ステップＳ２４ＡでのレイアウトＬ５に
対するレイアウトＬ２５への単純な置換が可能となる。

【００９４】以上より、第１の実施の形態に対する本実
施の形態の相違点を整理すると以下の通りである。

【００９５】第１の実施の形態では、ＦＦ置換処理の置
換処理ステップＳ２４を回路接続情報Ｌ１に対して実施
して、ＦＦを置換した新規な回路接続情報Ｌ１２を生成
し直し、配置配線ステップＳ２５を実施していたのに対
し、本実施の形態では、レシオ型回路とレシオレス型回
路の配置配線用ライブラリを同一の配置配線用ライブラ
リＬ３としておくことにより、置換処理ステップＳ２４
ＡはレイアウトＬ５及びＲＣ付回路接続情報Ｌ４に対し
て実施し、配置配線ステップＳ２５を実施する必要は無
く、設計ＴＡＴを削減出来ることである。

【００９６】何れの方法を採っても、最終的にはバック
アノテーションＳ２６の結果より動作率／入力波形パラ
メータＬ９と動作率／入力波形判定用ライブラリＬ１０
を基に低消費電力化を達成する順序回路を選択するた
め、同一結果を得る。

【００９７】

【発明の効果】以上説明したように、本発明の低電力Ｌ
ＳＩ設計方法は、フリップフロップとしてレシオレス型
フリップフロップとレシオ型フリップフロップとの２種
を選択候補として有し、上記選択候補のレシオレス型フ
リップフロップとレシオ型フリップフロップの消費電力
の大小関係がデータ動作率と入力波形遷移時間に依存し
て変化することを利用して予め設定したデータ動作率と
入力波形遷移時間に対する選択候補の各々の消費電力を
含む上記選択候補の選択判定用ライブラリを準備し、論
理パス毎のデータ動作率及び入力波形遷移時間を上記判
定用ライブラリと比較し、上記選択候補のレシオレス型
フリップフロップとレシオ型フリップフロップのいずれ
か低電力となる方を上記フリップフロップとして選択置
換する低電力回路選択置換ステップＳ２０を有すること
により、レシオ型回路とレシオレス型回路をデータ動作
率及び入力波形遷移時間制限によって使い分けること
で、より低電力なＬＳＩを実現できるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の低電力ＬＳＩ設計方法の第１の実施の
形態を示すフローチャートである。

【図２】図１の低電力回路選択置換ステップＳ２０の詳
細を示すフローチャートである。

【図３】図２の動作率／入力波形判定ライブラリ及び動
作率／入力波形パラメータの各々の記述内容の一例を示
す説明図である。

【図４】図２の置換処理ステップで使用する置換パラメ
ータの生成の様子を示す説明図である。

【図５】本発明の低電力ＬＳＩ設計方法の第２の実施の
形態を示すフローチャートである。

【図６】図５の低電力回路選択置換ステップＳ４０の詳
細を示すフローチャートである。

【図７】本発明の第３の実施の形態を特徴付ける低電力
回路選択置換ステップＳ２０Ａの詳細を示すフローチャ
ートである。

【図８】従来の低電力ＬＳＩ設計方法の一例を示すフロ
ーチャートである。

【図９】レシオレス型ＦＦの一例を示す回路図及びその
消費電力構成の一例を示す説明図である。

【図１０】レシオ型ＦＦの一例を示す回路図及びその消
費電力構成の一例を示す説明図である。

【図１１】レシオ型ＦＦ及びレシオレス型ＦＦの消費電
力の一例及び両ＦＦの入力波形の遷移時間の依存特性を
それぞれ示すグラフである。

【符号の説明】

Ｌ１，Ｌ１２ 回路接続情報 Ｌ２ 論理パターン Ｌ３，Ｌ１３ 配置配線用ライブラリ Ｌ４，Ｌ１４，Ｌ２４ ＲＣ付回路接続情報 Ｌ５，Ｌ１５，Ｌ２５ レイアウト Ｌ６ 端子情報 Ｌ７ トグル情報 Ｌ８ 配線遅延情報 Ｌ９ 動作率／入力波形パラメータ Ｌ１０ 動作率／入力波形判定ライブラリ Ｌ１１ 置換パラメータ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA03 BA04 JA03 JA05 KA06 5F064 AA03 BB02 BB07 BB19 EE02 HH09

Claims (9)

【特許請求の範囲】
1. 【請求項１】 論理回路としてフリップフロップを含む
   順序回路を用いるＡＳＩＣ（特定応用専用半導体集積回
   路）の低消費電力化を目的とする低電力ＬＳＩ設計方法
   において、 前記フリップフロップとしてレシオレス型構成のフリッ
   プフロップであるレシオレス型フリップフロップとレシ
   オ型構成のフリップフロップであるレシオ型フリップフ
   ロップとの２種を選択候補として有し、 前記選択候補の前記レシオレス型フリップフロップと前
   記レシオ型フリップフロップの消費電力の大小関係がデ
   ータ入力端子のトグル率（遷移回数）に対するクロック
   端子のトグル率の比であるデータ動作率と入力波形遷移
   時間に依存して変化することを利用して予め設定したデ
   ータ動作率と入力波形遷移時間に対する前記選択候補の
   各々の消費電力を含む前記選択候補の選択判定用ライブ
   ラリを準備し、 論理パス毎の前記データ動作率及び前記入力波形遷移時
   間を前記選択判定用ライブラリと比較し、前記選択候補
   の前記レシオレス型フリップフロップと前記レシオ型フ
   リップフロップのいずれか低電力となる方を前記フリッ
   プフロップとして選択することにより、ＬＳＩ全体の消
   費電力を削減することを特徴とする低電力ＬＳＩ設計方
   法。
2. 【請求項２】 初期条件として、前記レシオレス型フリ
   ップフロップを用いて前記論理回路を設計し、 前記パス毎の前記データ動作率及び前記入力波形遷移時
   間を前記選択判定用ライブラリと比較する置換判断を行
   い、 前記レシオ型フリップフロップの方が低電力となる場合
   前記レシオレス型フリップフロップを前記レシオ型フリ
   ップフロップに置換することを特徴する請求項１記載の
   低電力ＬＳＩ設計方法。
3. 【請求項３】 論理回路としてフリップフロップを含む
   順序回路を用いるＡＳＩＣ（特定応用専用半導体集積回
   路）の低消費電力化を目的とする低電力ＬＳＩ設計方法
   において、 論理記述言語を用いて機能設計を行う機能設計ステップ
   と、 前記機能設計ステップの機能を実現するために論理合成
   を行う論理合成ステップと、 前記論理合成ステップの結果生成される第１の回路接続
   情報とこの第１の回路接続情報の期待動作の論理パター
   ンとを用いて論理検証を行う論理シミュレーションステ
   ップと、 前記論理シミュレーションステップの結果を判断する論
   理シミュレーション結果判断ステップと、 前記第１の回路接続情報及び配置配線用の第１の配置配
   線用ライブラリを読み込み配置配線を行う第１の配置配
   線ステップと、 前記配置配線ステップの結果生成された第１のＲＣ付回
   路接続情報と前記論理パターンを用いて論理と遅延と消
   費電力の各検証を行うバックアノテーションを実行する
   第１のバックアノテーションステップと、 前記第１の配置配線ステップの結果生成された第１のレ
   イアウトの検証を行う第１のレイアウト検証ステップ
   と、 前記第１のバックアノテーションステップの結果を判断
   する第１のバックアノテーション結果判断ステップと、 前記第１のレイアウト検証ステップの検証結果にエラー
   が無いか否かを判定する第１のレイアウト検証エラー判
   断ステップと、 前記論理シミュレーション結果判断ステップで否の場合
   所定の回路修正を行う第１の回路修正ステップと、 前記第１のバックアノテーション結果判断ステップと第
   １のレイアウト検証エラー判断ステップで否の場合所定
   のレイアウト修正を行う第１のレイアウト修正ステップ
   と、 論理パス毎のデータ入力端子のトグル率（遷移回数）に
   対するクロック端子のトグル率の比であるデータ動作率
   及び入力波形遷移時間を予め設定した選択置換判定用ラ
   イブラリと比較し、低消費電力となる方の回路構成のフ
   リップフロップを選択して置換を行う低電力回路選択置
   換ステップとを有することを特徴とする低電力ＬＳＩ設
   計方法。
4. 【請求項４】 前記低電力回路選択置換ステップが、各
   論理セル毎の端子属性が記述され順序回路の識別が可能
   なライブラリである端子情報と前記第１のバックアノテ
   ーションステップの検証結果の一つであり各論理パス毎
   の遷移情報であるトグル情報とから前記データ動作率の
   計算を行うデータ動作率計算ステップと、 前記端子情報と配線遅延情報から前記データ入力端子へ
   の入力波形遷移時間を抽出する遷移時間抽出ステップ
   と、 各順序回路毎のレシオレス型構成のフリップフロップで
   あるレシオレス型フリップフロップとレシオ型構成のフ
   リップフロップであるレシオ型フリップフロップにおけ
   る消費電力の大小関係が記述された前記選択置換判定用
   ライブラリである動作率／入力波形判定ライブラリに基
   づき前記データ動作率計算ステップ及び前記遷移時間抽
   出によって計算及び抽出した前記論理パス毎のデータ動
   作率及び入力波形遷移時間をインスタンス名及び論理セ
   ル名と共に記述したパラメータである動作率／入力波形
   パラメータに対して前記第１の回路接続情報に使用して
   いる論理セルであるフリップフロップを同一論理異回路
   構成のフリップフロップへ置換することにより低電力と
   なるかどうか判定し置換パラメータを生成する置換判断
   ステップと、 前記第１の回路接続情報に対し前記置換判断ステップで
   低電力となると判断したインスタンスを記述した置換パ
   ラメータに記述されているインスタンスの論理セル名を
   置換後の論理セル名に置換する置換処理ステップと、 前記置換処理ステップでより低電力な回路構成へ置換し
   た第２の回路接続情報を使用し第１及び第２の配置配線
   用ライブラリを入力して再度配置配線を実行し第２のＲ
   Ｃ付回路接続情報と第２のレイアウトとを生成する第２
   の配置配線ステップと、 前記第２のＲＣ付回路接続情報に対しバックアノテーシ
   ョンを実行する第２のバックアノテーションステップ
   と、 前記第２のレイアウトに対しレイアウト検証を実行する
   第２のレイアウト検証ステップと、 前記第２のバックアノテーションステップの結果を判断
   する第２のバックアノテーション結果判断ステップと、 第２のレイアウト検証ステップの結果エラーがないかを
   判断する第２のレイアウト検証エラー判断ステップと、 前記第２のバックアノテーション結果判断ステップ及び
   前記第２のレイアウト検証エラー判断ステップでエラー
   がある場合レイアウトを修正する第２のレイアウト修正
   ステップとを有することを特徴とする請求項３記載の低
   電力ＬＳＩ設計方法。
5. 【請求項５】 初期条件として、前記レシオレス型フリ
   ップフロップを用いて前記論理パスが設計され、 前記置換判断ステップが、前記動作率／入力波形判定ラ
   イブラリと前記動作率／入力波形パラメータから読み出
   した各インスタンス毎のデータ動作率及び入力波形遷移
   時間とを比較し同一機能同一能力のレシオ型フリップフ
   ロップに置換することにより低電力となるかどうか判定
   しレシオ型フリップフロップの置換パラメータを生成
   し、 前記置換処理ステップが、前記レシオ型フリップフロッ
   プの置換パラメータに基づき前記第１の回路接続情報に
   対し前記レシオ型フリップフロップへの置換処理を行う
   ことを特徴とする請求項４記載の低電力ＬＳＩ設計方
   法。
6. 【請求項６】 前記置換処理ステップが、前記レシオ型
   フリップフロップの置換パラメータに基づき前記第１の
   レイアウトと前記第１のＲＣ付回路接続情報の両者に対
   し前記レシオ型フリップフロップへの置換処理を行い置
   換処理済の前記第２のＲＣ付回路接続情報と前記第２の
   レイアウトライブラリを生成することを特徴とする請求
   項４記載の低電力ＬＳＩ設計方法。
7. 【請求項７】 論理回路としてフリップフロップを含む
   順序回路を用いるＡＳＩＣ（特定応用専用半導体集積回
   路）の低消費電力化を目的とする低電力ＬＳＩ設計方法
   において、 論理記述言語を用いて機能設計を行う機能設計ステップ
   と、 前記機能設計ステップの機能を実現するために論理合成
   を行う論理合成ステップと、 前記論理合成ステップの結果生成される第１の回路接続
   情報とこの第１の回路接続情報の期待動作の論理パター
   ンとを用いて論理検証を行う論理シミュレーションステ
   ップと、 前記論理シミュレーションステップの結果を判断する論
   理シミュレーション結果判断ステップと、 前記論理シミュレーションステップの検証結果の一部で
   ああり各論理パス毎の遷移情報であるトグル情報を用い
   て論理パス毎のデータ入力端子のトグル率（遷移回数）
   に対するクロック端子のトグル率の比であるデータ動作
   率及び入力波形遷移時間を予め設定した第１の選択置換
   判定用ライブラリと比較し、低消費電力となる方の回路
   構成のフリップフロップを選択して置換を行いこのフリ
   ップフロップの置換結果に基づき配置配線を行い第１の
   レイアウト及び第１のＲＣ付回路接続情報を生成する第
   １の低電力回路選択置換ステップと、 前記第１のＲＣ付回路接続情報と前記論理パターンを用
   いて論理と遅延と消費電力の各検証を行うバックアノテ
   ーションを実行する第１のバックアノテーションステッ
   プと、 前記第１のレイアウトの検証を行う第１のレイアウト検
   証ステップと、 前記第１のバックアノテーションステップの結果を判断
   する第１のバックアノテーション結果判断ステップと、 前記第１のレイアウト検証ステップの検証結果にエラー
   が無いか否かを判定する第１のレイアウト検証エラー判
   断ステップと、 前記論理シミュレーション結果判断ステップで否の場合
   所定の回路修正を行う第１の回路修正ステップと、 前記第１のバックアノテーション結果判断ステップと第
   １のレイアウト検証エラー判断ステップで否の場合所定
   のレイアウト修正を行う第１のレイアウト修正ステップ
   と、 前記データ動作率及び前記入力波形遷移時間を第２の選
   択置換判定用ライブラリと比較し、低消費電力となる方
   の回路構成のフリップフロップを選択して置換を行う第
   ２の低電力回路選択置換ステップとを有することを特徴
   とする低電力ＬＳＩ設計方法。
8. 【請求項８】 前記第１の低電力回路選択置換ステップ
   が、各論理セル毎の端子属性が記述され順序回路の識別
   が可能なライブラリである端子情報と前記第１のバック
   アノテーションステップの検証結果の一つであり各論理
   パス毎の遷移情報であるトグル情報とから前記データ動
   作率の計算を行う第１のデータ動作率計算ステップと、 各順序回路毎のレシオレス型構成のフリップフロップで
   あるレシオレス型フリップフロップとレシオ型構成のフ
   リップフロップであるレシオ型フリップフロップにおけ
   る消費電力の大小関係が記述された前記第１の選択置換
   判定用ライブラリである第１の動作率／入力波形判定ラ
   イブラリに基づき前記データ動作率計算ステップ及び前
   記遷移時間抽出によって計算及び抽出した前記論理パス
   毎のデータ動作率及び入力波形遷移時間をインスタンス
   名及び論理セル名と共に記述したパラメータである動作
   率／入力波形パラメータに対して前記第１の回路接続情
   報に使用している論理セルであるフリップフロップを同
   一論理異回路構成のフリップフロップへ置換することに
   より低電力となるかどうか判定し置換パラメータを生成
   する置換判断ステップと、 第１の回路接続情報に対し前記置換判断ステップで低消
   費電力となると判断したインスタンスを記述した前記置
   換パラメータに記述されているインスタンスの論理セル
   名を置換後の論理セル名に置換する置換処理ステップ
   と、 前記置換処理ステップでより低電力な回路構成へ置換し
   た第２の回路接続情報を使用して再度配置配線を実行し
   前記レイアウトと前記ＲＣ付回路情報を生成する配置配
   線ステップとを有することを特徴とする請求項７記載の
   低電力ＬＳＩ設計方法。
9. 【請求項９】 前記第２の低電力回路選択置換ステップ
   が、各論理セル毎の端子属性が記述され順序回路の識別
   が可能なライブラリである端子情報と前記第１のバック
   アノテーションステップの検証結果の一つであり各論理
   パス毎の遷移情報であるトグル情報とから前記データ動
   作率の計算を行う第２のデータ動作率計算ステップと、 前記端子情報と配線遅延情報から前記データ入力端子へ
   の入力波形遷移時間を抽出する遷移時間抽出ステップ
   と、 各順序回路毎のレシオレス型構成のフリップフロップで
   あるレシオレス型フリップフロップとレシオ型構成のフ
   リップフロップであるレシオ型フリップフロップにおけ
   る消費電力の大小関係が記述された前記第２の選択置換
   判定用ライブラリである第２の動作率／入力波形判定ラ
   イブラリに基づき前記第２のデータ動作率計算ステップ
   及び前記遷移時間抽出によって計算及び抽出した前記論
   理パス毎のデータ動作率及び入力波形遷移時間をインス
   タンス名及び論理セル名と共に記述したパラメータであ
   る動作率／入力波形パラメータに対して前記第１の回路
   接続情報に使用している論理セルであるフリップフロッ
   プを同一論理異回路構成のフリップフロップへ置換する
   ことにより低電力となるかどうか判定し置換パラメータ
   を生成する第２の置換判断ステップと、 前記第１の回路接続情報に対し前記第２の置換判断ステ
   ップで低電力となると判断したインスタンスを記述した
   第２の置換パラメータに記述されているインスタンスの
   論理セル名を置換後の論理セル名に置換する第２の置換
   処理ステップと、 前記第２の置換処理ステップでより低電力な回路構成へ
   置換した第２の回路接続情報を使用し第１及び第２の配
   置配線用ライブラリを入力して再度配置配線を実行し第
   ２のＲＣ付回路接続情報と第２のレイアウトとを生成す
   る第２の配置配線ステップと、 前記第２のＲＣ付回路接続情報に対しバックアノテーシ
   ョンを実行する第２のバックアノテーションステップ
   と、 前記第２のレイアウトに対しレイアウト検証を実行する
   第２のレイアウト検証ステップと、 前記第２のバックアノテーションステップの結果を判断
   する第２のバックアノテーション結果判断ステップと、 第２のレイアウト検証ステップの結果エラーがないかを
   判断する第２のレイアウト検証エラー判断ステップと、 前記第２のバックアノテーション結果判断ステップ及び
   前記第２のレイアウト検証エラー判断ステップでエラー
   がある場合レイアウトを修正する第２のレイアウト修正
   ステップとを有することを特徴とする請求項７記載の低
   電力ＬＳＩ設計方法。