CN112069763A - 修正电路的方法 - Google Patents

Abstract

本发明提供一种修正电路的方法。该种修正电路的方法包括对电路执行时序分析，以得到电路的所述违例路径；根据违例路径的第一参数与第二参数，判定违例路径的类型；以及依据违例路径的类型，修正违例路径，其中，违例路径的建立时间违例。

Description

修正电路的方法

技术领域

本发明涉及电路的修正方法，且特别涉及一种修正电路中违例路径的方法。

背景技术

近年来，集成电路，例如超大规模集成电路(Larger Scale Integrated Circuit，LSI)的开发周期越来越短，那么在有建立(setup)时间违例问题的时候，如果能迅速找到产生建立时间违例的原因并给出对应的解决方案，将可以大大缩短整个设计时间。其中，建立时间是指时钟信号上升沿到达时序逻辑单元之前，数据信号维持稳定的时间，如果建立时间不够，数据信号不能被准确打入时序逻辑单元，就会产生建立时间违例。

修复建立时间违例的方法包括由开发人员修正时序路径上的逻辑，或者由后端人员用延迟小的电路单元替换延迟大的电路单元。但通常是先由后端人员执行修正，后端人员无法修正的再发回开发人员修正，导致设计周期延长以及对集成电路的功耗或成本的影响。

发明内容

本发明提供一种修正电路中违例路径的方法。该种修正电路中违例路径的方法包括对电路执行时序分析，以得到电路的违例路径；根据违例路径的第一参数与第二参数，判定违例路径的类型；以及依据违例路径的类型，修正违例路径，其中，违例路径的建立时间违例。

通过本发明提供的该种修正电路中违例路径的方法。可以找到产生建立时间违例的原因并给出对应的解决方案，起到加快时序收敛，缩短设计周期的效果。

附图说明

图1为集成电路的阶层式设计方法100的流程图。

图2为本发明一实施例所述的电路200的示意图。

图3为本发明一实施例所述的修正电路违例路径的方法300的流程图。

图4为本发明一实施例所述的将违例路径划分为多个群组的示意图。

图5为本发明一实施例所述的违例路径的分布图。

图6为本发明一实施例所述的违例路径的图表。

图7为本发明一实施例所述的计算机系统的示意图。

具体实施方式

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下：以下的发明内容提供许多不同的实施例或范例以实施本申请的不同特征。以下的发明内容叙述各个构件及其排列方式的特定范例，以简化说明。另外，以下描述的不同范例可能重复使用相同的参考符号和/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例和/或结构之间有特定的关系，除非另有说明。

下文描述实施例的各种变化。藉由各种视图与所绘示的实施例，类似的组件标号用于标示类似的组件。应可理解的是，额外的操作步骤可实施在所述方法之前、之间或之后，且在所述方法的其他实施例中，可以取代或省略部分的操作步骤。

图1为集成电路(IC)的阶层式(hierarchical)设计方法100的流程图。在步骤S110中，得到寄存器传输级(register-transfer level，RTL)代码，该代码描述由基体电路执行的功能。RTL码可以指示使用硬件描述语言(Hardware Description Language，HDL)来执行设计。在步骤S120中，合成RTL码以产生包括集成电路的多个逻辑门(或单元)信息的网表(netlist)。通常，集成电路包括多个区块(block)，例如特定的处理器(例如应用处理器、视频处理器、音频处理器或控制器)、存储器(例如SRAM)等，每一区块各自负责集成电路的重要功能的执行。每一区块得到对应的RTL码，并且合成对应的RTL码以各自生成本区块的多个逻辑门信息的网表。根据本发明一实施例，步骤S120还包括在合成RTL码之前，执行RTL仿真来检查RTL码功能的正确性。根据本发明一实施例，步骤S120还包括，在得到网表中区块的多个逻辑门之后，执行逻辑门层级(gate level)的仿真来检查网表的功能是否正确。在步骤S130中，根据网表中每一区块的多个逻辑门，执行放置(placement)以及绕线(routing)程序以便在集成电路的芯片区域中形成每个区块的布局(layout)。在一些实施例中，布局是指整个芯片的布局。在一些实施例中，布局是指整个芯片中关于集成电路中的数字电路的布局。在步骤S140中，执行分析过程以及验证布局是否违反了至少一个约束或规则中的任何一个。在布局完成后，执行设计规则检查(design rule check，DRC)、电路布局验证(layout versus schematic，LVS)以及电子规则检查(electric rule check，ERC)。执行设计规则检查是指根据设计规则用物理测量空间检查布局是否成功完成。电路布局验证是指检查布局是否符合对应的电路图。电子规则检查是指检查装置与电线/网之间电性连接是否良好。此外，执行后仿真(post-simulation)来通过提取以及仿真寄生组件(例如寄生电容)检查集成电路功能的完整性。如果这些检查及验证均可以通过，则代表布局中没有违规，可以根据布局来制造(或实施)集成电路(步骤S150)。如果这些检查或验证中有任意一个没有通过，则代表布局中存在违规，必须修正集成电路的布局来处理违规直到没有违规存在。

在图1所示的阶层式设计的各个阶段，例如合成、布局、验证等阶段，皆需执行静态时序分析(Static Timing Analysis，STA)，以对集成电路设计进行静态时序分析。静态时序分析是指检查建立时间(setup time)和保持时间(hold time)是否满足设计要求，包括提取电路的时序路径，计算和评估信号在时序路径上的延迟与时序约束是否存在冲突。在一些实施例中，藉由静态时序分析工具(例如PrimeTime)找到并分析集成电路设计中的所有时序路径。通过对所有时序路径的分析，可以得到集成电路中违反时序约束的时序路径(下称关键路径)，例如得到建立时间违例的关键路径(critical path)。一般而言，以建立时间违例的关键路径为例，建立时间违例的关键路径是指存在因建立时间不够而致数据信号不能被准确打入时序逻辑单元的时序路径，此时，时序约束是指建立时间是否足够。

根据本发明一实施例，电路单元分为组合逻辑单元以及时序逻辑单元。组合逻辑单元是指直接对输入信号进行操作并在输出端实时反映输入信号的变化的电路单元，例如与门、与非门、或门、或非门等。时序逻辑单元是指接收时钟信号以及数据信号，由时钟信号控制数据信号的加载及输出的电路单元，例如寄存器，触发器等。通常而言，时序路径包括一个起点(start point)和一个终点(end point)，起点是指数据信号由一时钟信号控制加载的点，例如一时序逻辑单元，终点是指数据信号被同一或另一时钟信号控制加载的点，例如另一时序逻辑单元。

图2为本发明一实施例所述的电路200的示意图，用以解释本申请的时序路径。图2所示的电路200例如为集成电路的一部分，包括逻辑组合210_1至210_4以及时序逻辑单元220_1～220_2。电路200中的每一逻辑组合210_1～210_4包括零到多个组合逻辑单元，一般包括多个串联或并联或串并连的组合逻辑单元。每一逻辑组合210_1～210_4可包括相同或不同的组合逻辑单元。此外，每一逻辑组合210_1～210_4可具有相同或不同的组合逻辑单元的连接方式。其中，图2所示是以D触发器作为时序逻辑单元220_1～220_2，但本发明并不限于此，时序逻辑单元220_1～220_2也可以是其他种类的时序逻辑单元。电路200还包括数据输入端230、数据输出端235以及时钟输入端240。数据输入端230是用以提供数据信号IN至逻辑组合210_1。数据输出端235是用以输出来自逻辑组合210_3的数据输出信号OUT。时钟输入端240是用以提供时钟信号CLK至时序逻辑单元220_1～220_2的时钟输入端CK。在此实施例中，时序逻辑单元220_1～220_2的时钟输入段CK接收同一时钟信号CLK。根据本发明另一实施例，电路200包括时钟输入端240以及时钟输入端250(图未示)，以使时序逻辑单元220_1～220_2的时钟输入端CK可以接收不同的时钟信号。

如图2所示，电路200包括4条时序路径Path_1～Path_4。时序路径Path_1是从数据输入端230开始，经由逻辑组合210_1至时序逻辑单元220_1的数据输入端D。时序路径Path_2是从时序逻辑单元220_1的时钟输入端CK开始，经由时序逻辑单元220_1、逻辑组合210_2到达时序逻辑单元220_2的数据输入端D。时序路径Path_3是从时序逻辑单元220_2的时钟输入端CK开始，经由时序逻辑单元220_2与逻辑组合210_3到达数据输出端235。时序路径Path_4是从数据输入端230开始，依序经由逻辑组合210_1、210_4与210_3到达数据输出端235。

在图2中，当时序路径Path_1是关键路径，逻辑组合210_1内有15个逻辑门。如果关键路径Path_1在逻辑组合210_1中通过6个串联的逻辑门，则关键路径Path_1的逻辑级数是6。此外，路径Path_1的走线长度是从数据输入端230经由逻辑组合210_1中所对应的6级逻辑门至时序逻辑单元220_1的数据输入端D的全部绕线长度。

图2所示的4条时序路径Path_1～Path_4分别例示电路的数据输入端到时序逻辑单元的数据输入端、时序逻辑单元的数据输入端到另一时序逻辑单元的数据输入端、时序逻辑单元的数据输入端到电路的数据输出端、电路的数据输入端到数据输出端的情况。值得注意的是，逻辑组合210_1～210_4不包括任何时序逻辑单元，也就是说，本申请所述的时序路径在起点和终点间不包括任何时序逻辑单元。

根据本发明另一实施例，本申请所述的时序路径可以看做是完整时序路径中的片段，该片段是从电路数据输入端开始到其后第一个时序逻辑单元，或是从一个时序逻辑单元到其后第一个时序逻辑单元、或是从一个时序逻辑单元到其后的电路数据输出端、或是从电路数据输入端到电路数据输出端。

图3为本发明一实施例所述的修正电路中关键路径的方法。图3所示的方法可由能操作电子设计自动化(electronic design automation，EDA)工具的计算机所执行。此外，图3的方法可在图1所示的不同设计阶段中实施。

在步骤S310，对电路执行时序分析，以得到多条时序路径，选取其中建立时间违例的关键路径，下称违例路径。在一些实施例中，当集成电路的电路越复杂且操作速度越快时，违例路径的数量会增加。接着，在步骤S320，根据每一违例路径的逻辑级数与走线长度，将违例路径分为多个群组。每一群组的违例路径对应于同一逻辑级数范围以及同一走线长度范围。如先前所描述，在违例路径中，逻辑级数是表示在该违例径中所通过的串联逻辑门的数量，而走线长度是表示该违例路径在布局中的总长度。接着，在步骤S330，根据每一群组的逻辑级数范围与走线长度范围，确定产生该群组的违例路径的违例原因。

图4为本发明一实施例所述的将违例路径划分成四个群组的示意图。在图4中，将违例级数小于或等于数量值LN且走线长度小于或等于长度值WL的违例路径划分为第一群组A1。换句话说，第一群组A1所对应的违例级数范围是在数量值Lmin(即最小数量值)与数量值LN之间(Lmin<LN)，而走线长度范围是在长度值Wmin(即最小长度值)与长度值WL之间(Wmin<WL)。此外，逻辑级数大于数量值LN且走线长度小于或等于长度值WL的违例路径会被划分成第二群组A2。换句话说，第二群组A2所对应的逻辑级数范围是在数量值LN与数量值Lmax(即最大数量值)之间(LN<Lmax)，而走线长度范围是在长度值Wmin与长度值WL之间。再者，逻辑级数小于或等于数量值LN且走线长度大于长度值WL的违例路径会被划分成第三群组A3。换句话说，第三群组A3所对应的逻辑级数范围是在数量值Lmin与数量值LN之间，而走线长度范围是在长度值WL与长度值Wmax(即最大长度值)之间(WL<Wmax)。此外，逻辑级数大于数量值LN且走线长度大于长度值WL的违例路径会被划分为第四群组A4。换句话说，第四群组A4所对应的逻辑级数范围是在数量值LN与数量值Lmax之间，而走线长度范围是在长度值WL与长度值Wmax之间。数量值LN与长度值WL是由全部违例路径的逻辑级数与走线长度所决定。在一些实施例中，数量值LN是全部违例路径的逻辑级数的平均值，而长度值WL是全部违例路径的走线长度的平均值。

在一些实施例中，采用不同的方式对第一群组A1至第四群组A4内的违例路径进行修正。在一些实施例中，依照一定的顺序对第二群组A2至第四群组A4中违例路径执行修正，以便将电路内的违例路径都收敛到第一群组A1中，再对收敛到第一群组A1的违例路径进行进一步的修正。在一些实施例中，对第一群组A1的违例路径进行的修正是通过调整晶圆厂提供的相关数据库的参数，得到数据库优化的质量因子(figure of merit，FOM)后修改前述组合逻辑单元的规格而进行。

在一些实施例中，对于第四群组A4的违例路径，可修改电路中对应于第四群组A4的违例路径的设计，例如修改RTL码，使得修改后的违例路径被划到第三群组A3的范围。

在一些实施例中，对于第三群组A3的违例路径，可修改电路中对应于第三群组A3的违例路径的布局，例如修改时序逻辑单元摆放的位置、变更走线的长度、变更走线的宽度等，使得修改后的违例路径被划到第一群组A1。接着，如先前所述，对于第一群组A1的违例路径可通过调整晶圆厂提供的生产相关数据库的参数来进行修正。

在一些实施例中，对于第二群组A2的违例路径，可修改电路中对应于第二群组A2的违例路径的设计，例如修改RTL码，使得修改后违例路径被划到第一群组A1。接着，如先前所述，对于第一群组A1的违例路径可通过调整晶圆厂所提供的生产相关数据库的参数来进行修正。

在一些实施例中，逻辑级数的范围与逻辑延迟(latency)正相关。也就是说，当逻辑级数越多时，逻辑延迟也会越大。此外，在一些实施例中，走线长度的范围与非逻辑延迟正相关。因此，图4所示的将违例路径划分成四个群组也可以根据走线长度及逻辑延迟划分，或者根据非逻辑延迟及逻辑级数划分，或者根据逻辑延迟及非逻辑延迟划分。以下以图5例示违例路径分布在根据逻辑级数及非逻辑延迟划分的四个群组的情况。

图5为本发明一实施例所述的违例路径的图表500。图5的图表中记录了每一违例路径的路径松弛(path slack)、非逻辑延迟与逻辑数量。当表示路径的时序松弛(timingslack)时间值的参数路径松弛为负，代表该路径为违例路径。在图5中，将逻辑级数小于15且非逻辑延迟小于40ps的违例路径划到第一群组C1。将逻辑数量大于25且非逻辑延迟小于40ps的违例路径划到第二群组C2。将逻辑数量小于15且非逻辑延迟大于80ps的违例路径划为第三群组C3。将逻辑数量大于25且非逻辑延迟大于80ps的违例路径划为第四群组C4。如先前所描述，在一些实施例中，分别对第一群组C1至第四群组C4中的违例路径执行对应的修正，以收敛或清除违例路径。此外，在一些实施例中，按一定的顺序对第二群组C2至第四群组C4的违例路径进行修正，以将电路内的违例路径都收敛到第一群组C1。接着，对第一群组C1的的违例路径进行修正。图5没有示出逻辑级数在中间区间[15，25]以及非逻辑延迟在中间区间[40，80]的违例路径，这些违例路径未被划分在第一群组C1至第四群组C4，将以另外的方式进行修正。逻辑级数的中间区间往往是以逻辑级数的平均值加减一浮点值确定该逻辑级数的中间区间的上下限值，例如图5的逻辑级数的中间区间是以逻辑级数的平均值20加减浮点值5确定上限值为25，下限值为15。同样地，非逻辑延迟的中间区间也是以非逻辑延迟的平均值加减一浮点值确定非逻辑延迟的中间区间的上下限值，例如图5的非逻辑延迟是以非逻辑延迟的平均值60加减浮点值20确定上限值为80，下限值为40。位于中间区间的违例路径因与其他违例路径的逻辑级数的差距小于浮点值，或与与其他违例路径的非逻辑延迟的差距小于浮点值，难以分辨对应的建立时间违例应以哪一群组对应的修正方式修正，所以往往会单独确认合适的修正方式以进行修正。

根据本发明一些实施例，根据走线长度及逻辑级数划分群组、根据走线长度及逻辑延迟划分群组、根据非逻辑延迟及逻辑级数划分，或者根据非逻辑延迟及逻辑延迟划分群组的4种情况均可以设定中间区间，是否设定中间区间是由设计者根据需求确定。

以图6例示违例路径分布在根据逻辑延迟及非逻辑延迟划分的四个群组的情况。图6为本发明一实施例所述的违例路径的分布图，其中每一点都表示一条违例路径。在图6中，逻辑延迟小于等于225ps且非逻辑延迟小于等于90ps的违例路径被划到第一群组B1。逻辑延迟大于225ps且非逻辑延迟小于等于90ps的违例路径被划到第二群组B2。逻辑延迟小于等于225ps且非逻辑延迟大于90ps的违例路径被划到第三群组B3。逻辑延迟大于225ps且非逻辑延迟大于90ps的违例路径会被划到第四群组B4。在一些实施例中，225ps是全部违例路径的逻辑延迟的平均值，而90ps是全部违例路径的非逻辑延迟的平均值。

相较于传统修改违例路径的方式中需要使用人力对每一违例路径逐条分析与收敛，本发明实施例可根据违例路经的特定参数，例如逻辑级数、走线长度、逻辑延迟、非逻辑延迟等参数将违例路径划分成多个群组，并为每一群组提供对应的修正方案。例如，当修正方式是需要对电路的设计进行修改时，会由电路设计工程师更改电路的设计，以使该群组的违例路径被清空，该被清空是指变为不存在或是落在另一群组。另一方面，当修正方式是需要对电路的布局进行修改时，会由布局工程师变更电路的相关布局，以使该群组的违例路径被清空。藉由将违例路径分类，可将相应的修正任务对接到对应的方案和人员，因此可加快收敛的速度。于是，可降低集成电路的设计时间，降低生产成本。

图7为本发明一实施例所述的计算机系统700。计算机系统700包括计算机710、显示设备720与用户输入接口730，其中计算机710包括处理器740、存储器750和存储装置760。计算机710耦接至显示设备720以及用户输入接口730，其中计算机710可操作电子设计自动化(EDA)工具。此外，计算机710可接收关于集成电路的布局、电路与违例路径的信息，并将分组的违例路径显示在显示设备720。在一些实施例中，显示设备720是用于计算机710的图形用户接口(GUI)。此外，显示设备720与用户输入接口730可实现于计算机710中。用户输入接口730可以是键盘、鼠标等。在计算机710中，存储装置760可存储操作系统、应用程序与数据，存储装置760包括应用程序所需的输入和/或由应用程序所产生的输出。计算机710的处理器740可通过本公开的内容所暗示或明确描述的任何方法，执行一或多个操作(不论是自动执行或通过用户输入)，例如时序分析、划分违例路径、对违例路径进行分组或是对各组的违例路径执行对应的修正。此外，在操作期间，处理器740可将存储装置760的应用程序加载到存储器750，使得应用程序可被用户使用，以产生、检视和/或编辑用于集成电路设计的相关配置。

虽然本发明已以优选实施例发明如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求书界定范围为准。

Claims (10)

1.一种修正电路的方法，包括：

对所述电路执行时序分析，得到所述电路的违例路径；

根据所述违例路径的第一参数与第二参数，判定所述违例路径的类型；以及

依据所述违例路径的所述类型，修正所述违例路径，

其中，所述违例路径的建立时间违例。

2.如权利要求1所述的修正电路的方法，其中所述第一参数为所述违例路径的逻辑级数或逻辑延迟，所述第二参数为所述违例路径的走线长度或非逻辑延迟。

3.如权利要求1所述的修正电路的方法，其中，

当所述违例路径的所述第一参数大于所述第一参数的平均值且所述违例路径的所述第二参数大于所述第二参数的平均值时，判定所述违例路径为第一类违例路径，修改所述电路，以将所述违例路径修改为第二类违例路径，

其中，所述第二类违例路径的第一参数小于所述第一参数的所述平均值且所述第二类违例路径的所述第二参数大于所述第二参数的所述平均值。

4.如权利要求1所述的修正电路的方法，其中，

当所述违例路径的所述第一参数小于所述第一参数的平均值且所述违例路径的所述第二参数大于所述第二参数的平均值时，判定所述违例路径为第二类违例路径，修改所述电路，以将所述违例路径修改为第三类违例路径，

其中，所述第三类违例路径的所述第一参数小于所述第一参数的所述平均值，所述第三类违例路径的所述第二参数小于所述第二参数的所述平均值。

5.如权利要求1所述的修正电路的方法，其中，

当所述违例路径的所述第一参数大于所述第一参数的平均值且所述违例路径的所述第二参数小于所述第二参数的平均值时，判定所述违例路径为第四类违例路径，修改所述电路，以将所述违例路径修改为第三类违例路径，

其中，所述第三类违例路径的所述第一参数小于所述第一参数的所述平均值，所述第三类违例路径的所述第二参数小于所述第二参数的所述平均值。

6.如权利要求1所述的修正电路的方法，其中，

当所述违例路径的所述第一参数小于所述第一参数的平均值且所述第二参数小于所述第二参数的平均值时，判定所述违例路径为第三类违例路径，修改所述电路，以将所述违例路径修正为非违例路径。

7.如权利要求1所述的修正电路的方法，其中，

当所述违例路径的所述第一参数大于所述第一参数的第一值且所述违例路径的所述第二参数大于所述第二参数的第一值时，判定所述违例路径为第一类违例路径，修改所述电路，以将所述违例路径修改为第二类违例路径，

其中，所述第二类违例路径的所述第一参数小于所述第一参数的第二值且所述第二类违例路径的所述第二参数大于所述第二参数的所述第一值，

其中，所述第一参数的所述第一值是所述第一参数的平均值与第一浮点值的和，所述第一参数的所述第二值是所述第一参数的平均值与所述第一浮点值的差，所述第二参数的所述第一值是所述第二参数的平均值与第二浮点值的和。

8.如权利要求1所述的修正电路的方法，其中，

当所述违例路径的所述第一参数小于所述第一参数的第二值且所述违例路径的所述第二参数大于所述第二参数的第一值时，判定所述违例路径为第二类违例路径，修改所述电路，以将所述违例路径修改为第三类违例路径，

其中，所述第三类违例路径的所述第一参数小于所述第一参数的所述第二值，所述第三类违例路径的所述第二参数小于所述第二参数的第二值，

其中，所述第一参数的所述第二值是所述第一参数的平均值与第一浮点值的差，所述第二参数的所述第一值是所述第二参数的平均值与第二浮点值的和，所述第二参数的所述第二值是所述第二参数的平均值与所述第二浮点值的差。

9.如权利要求1所述的修正电路的方法，其中，

当所述违例路径的所述第一参数大于所述第一参数的第一值且所述违例路径的所述第二参数小于所述第二参数的第二值时，判定所述违例路径为第四类违例路径，修改所述电路，以将所述违例路径修改为第三类违例路径，

其中，所述第三类违例路径的所述第一参数小于该第一参数的第二值，该第三类违例路径的该第二参数小于该第二参数的该第二值，

其中，所述第一参数的所述第一值是所述第一参数的平均值与第一浮点值的和，所述第一参数的所述第二值是所述第一参数的平均值与所述第一浮点值的差，所述第二参数的所述第二值是所述第二参数的平均值与第二浮点值的差。

10.如权利要求1所述的修正电路的方法，其中，

当所述违例路径的所述第一参数小于所述第一参数的第二值且所述违例路径的所述第二参数小于所述第二参数的第二值时，判定所述违例路径为第三类违例路径，修改所述电路，以将所述违例路径修正为非违例路径，

其中，所述第一参数的所述第二值是所述第一参数的平均值与第一浮点值的差，所述第一参数的所述第二值是所述第二参数的平均值与第二浮点值的差。

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