JP5640259B2 - 回路シミュレーション方法および回路シミュレーション装置 - Google Patents

Description

本発明は、半導体集積回路のモデルに対する信頼性試験のための回路シミュレーションに関する。

従来、より信頼性の高い半導体集積回路装置を出荷するために、半導体集積回路装置に対し、製品出荷前に各種の信頼性試験が行なわれている。

プロセスの微細化に伴い、クロストークや、エレクトロマイグレーション、ホットキャリア劣化、電源電圧降下（ＩＲドロップ）などの物理現象の影響が顕著化し、半導体集積回路装置の動作に影響を及ぼす結果となっている。これは、回路中の電源を供給する電源配線の抵抗によって生じる現象であり、複数の回路の同時スイッチングによっても影響を受ける。電圧降下が大きいと回路の動作速度が低下し、回路が誤動作する原因になるため、半導体集積回路装置全体（チップ全体）での電圧降下解析が提案されている（特許文献１）。

特開２００６−２７７５５７号公報

トランジスタレベルでの回路シミュレーションとしては、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）シミュレーションが知られている。

しかしながら、一般的に近年の集積回路の素子数の増加に伴って、トランジスタレベルの回路シミュレーションにおいては、演算の処理量が膨大になり、半導体集積回路装置全体（チップ全体）でＳＰＩＣＥのシミュレーションを実行することは相当の時間を要し現実的ではない。よって、ＳＰＩＳＥシミュレーションは、チップの一部分に限って実行されるシミュレーションとして利用される。

このＳＰＩＣＥシミュレーションは、部分的な回路シミュレーションであるため、入力される電源電圧については理想電源モデルを用いたシミュレーションが実行されていた。

しかしながら、実際の電源電圧で生じる電圧降下等は、他の周辺回路の動作との関係に基づいて生じるものであり、理想電源モデルでは、精度の高い回路シミュレーションを実行することができなかった。

本発明は、上記のような問題を解決するためになされたものであって、精度の高い回路シミュレーションを実行する回路シミュレーション方法および回路シミュレーション装置を提供することを目的とする。

本発明の一実施例に従う回路シミュレーション方法は、トランジスタを用いて特定の機能を実現するゲートの複数からなる半導体集積回路を検証するための回路シミュレーション方法であって、半導体集積回路に対してゲートレベルに対する電圧変動解析を実行するステップと、電圧変動解析の解析結果を用いて半導体集積回路の一部領域に対してトランジスタレベルに対する信号解析を実行するステップとを備える。

本発明の一実施例によれば、ゲートレベルに対する電圧変動解析を実行するため、短時間での電圧変動解析シミュレーションが可能である。そして、この解析結果に基づきトランジスタレベルに対する信号解析を実行するので、精度の高い回路シミュレーションを実現できる。

本発明の実施の形態に従う半導体集積回路装置全体を説明する概略図である。 本発明の実施の形態に従う回路シミュレーション方法について説明する図である。 ステップＳ２においてゲートレベルでの電圧変動解析ステップを実行するシミュレータ部ＳＭ１を説明する図である。 電圧変動解析を実行する回路の具体例の一部を説明する図である。 シミュレータ部ＳＭ１において、電圧変動解析シミュレーションを実行した場合の概念図である。 ステップＳ６においてトランジスタレベルでの信号解析ステップを実行するシミュレータ部ＳＭ２を説明する図である。 信号解析を実行する回路の具体例を説明する図である。 シミュレータ部ＳＭ２において、信号解析シミュレーションを実行した場合の測定結果を示す図である。 本発明の実施の形態の変形例に従う電圧変動情報を説明する図である。

この発明の実施の形態を図面を、参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。

図１は、本発明の実施の形態に従う半導体集積回路装置全体を説明する概略図である。
図１を参照して、本発明の実施の形態に従う半導体集積回路装置全体いわゆるチップＴＰには、複数の機能モジュールが搭載されている。

具体的には、チップＴＰには、ＣＰＵ（Central Processing Unit）４と、Ａ／Ｄ回路６と、Ｄ／Ａ回路８と、ＳＲＡＭ（Static Random Access Memory）１０，２２と、ＤＤＲ（Double Data Rate）Ｉ／Ｆ１２と、ＰＣＩＥｘｐｒｅｓｓ１４と、ＬＯＧＩＣ回路１６，１８と、ＰＬＬ（Phase Locked Loop）回路２０と、ＩＯ（Input Output）領域２とが機能モジュールとして設けられている場合が示されている。

ＣＰＵ４は、チップＴＰ全体を制御する演算処理回路である。Ａ／Ｄ回路６は、アナログ信号をデジタル信号に変換する回路である。Ｄ／Ａ回路８は、デジタル信号をアナログ信号に変換する回路である。ＳＲＡＭ１０，２２は、フリップフロップ等の順序回路を用いてデータを記憶するメモリである。ＤＤＲＩ／Ｆ１２は、外部に設けられたＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に対するインターフェース回路である。また、ＰＣＩＥｘｐｒｅｓｓ１４は、高速シリアル転送インターフェースである。ＬＯＧＩＣ回路１６，１８は、各種の論理回路が設けられている。ＰＬＬ回路２０は、クロック等の周波数信号を生成する回路である。ＩＯ領域２は、各部との入出力の配線がレイアウトされた領域である。

当該チップ構成は、一例であり、特に当該構成に限られるわけではなく、他の構成とすることも可能である。

本発明の実施の形態に従う回路シミュレーション方法を実行する回路シミュレーション装置は、例えば、上述のＣＰＵ、メモリおよび入出力装置を備えたコンピュータにソフトウェアが組み込まれて構成されるが、機能的には、図２に示す各ステップが実行される機能を有する各部を備えて構成される。

図２は、本発明の実施の形態に従う回路シミュレーション方法について説明する図である。

図２を参照して、まず、ゲートレベルでの電圧変動解析ステップを実行する（ステップＳ２）。本例においては、一例として、ゲートレベルでの電圧変動解析ステップは、チップＴＰ全体に対して実行する。この解析によりチップ内の電源配線及び接地配線のそれぞれ複数の箇所についてそれぞれ電源電圧及び接地電圧の電圧変動が解析される。各箇所とは例えばインスタンス毎の電源配線および接地配線の箇所である。

そして、次に、電圧変動解析ステップに従う電源電圧（Ｖｄｄ）および接地電圧（Ｖｓｓ）の電圧波形を取得するステップを実行する（ステップＳ４）。

次に、トランジスタレベルでの信号解析ステップを実行する（ステップＳ６）。トランジスタレベルでの信号解析ステップは、チップＴＰ全体よりも範囲の狭い例えば、すべてではない、１つ又はそれ以上の機能モジュールに対して実行する。

そして、信号解析ステップに従う信号解析結果を取得するステップを実行する（ステップＳ８）。

図３は、ステップＳ２においてゲートレベルでの電圧変動解析ステップを実行するシミュレータ部ＳＭ１を説明する図である。

図３を参照して、シミュレータ部ＳＭ１に、インスタンス毎のネットリスト１００と、トグル情報１０２と、消費電力及び遅延に関するライブラリ１０４と、インスタンスレイアウト情報１０６と、電源および接地電圧用の抵抗・容量のネットリスト１０８と、信号用の抵抗・容量のネットリスト１１０と、タイミング制約情報１１２と、ＤＥＦファイル１１４とが入力されて、電圧変動解析シミュレーションが実行される。

インスタンス毎のネットリスト１００とは、各インスタンスの接続関係を示す情報であり、当該情報によりインスタンスの回路構成が把握される。一般的に、半導体集積回路装置は、複数のトランジスタ等で各種機能が構成される。各機能の最小単位をゲートとする。例えば、ゲートとしては、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路、インバータ回路、ＦＦ（Flip Fop）回路が挙げられ、ＳＲＡＭ、ＰＬＬ、アナログデジタル変換器及びデジタルアナログ変換器といったハードマクロも含む。そして、各種のゲート毎に番号を割り当てて、他と識別可能とされたゲートをインスタンスと称している。

トグル情報１０２とは、インスタンス等に入力する入力波形情報であり、信号電位がハイからロー、またはローからハイに遷移する信号のトグル率を示す情報も含む。

消費電力及び遅延に関するライブラリ１０４は、各種のゲート単位毎での消費電力及び遅延に関する情報テーブルが格納されており、ゲートの種類に応じて、消費電力及び遅延を算出することができる。

インスタンスレイアウト情報１０６は、各インスタンスのレイアウトに関する情報である。

電源・接地電圧用の抵抗・容量のネットリスト１０８は、電源電圧あるいは接地電圧と接続される電圧配線に係る抵抗および／または容量に関する情報である。

信号用の抵抗・容量のネットリスト１１０は、信号配線間の寄生容量および信号配線の抵抗等に関する情報である。

タイミング制約情報１１２は、各クロックの周波数、各ゲートのスイッチングのタイミング、また、どのクロックに制御されているかの情報等を含む。

ＤＥＦファイル１１４は、ゲートが作成される物理的な階層（レイヤー）情報等である。なお、上記情報に加えてさらに別の条件あるいは情報を付加してより詳細なシミュレーションを実行するようにしても良い。

以上のようにゲートレベルでの解析は、トランジスタの情報を抽象化したゲートを用いて解析する手法であり、ゲート内のトランジスタレベルをモデル化して当該ゲートの特性を予め解析し、ライブラリ化したもの（例えば消費電力及び遅延に関するライブラリ）を用いた解析といえる。

電圧変動情報１１６は、シミュレータ部ＳＭ１が行った電圧変動解析の結果である。
図４は、電圧変動解析を実行する回路の具体例の一部を説明する図である。

図４を参照して、当該回路を用いて上記情報について具体的に説明する。
ここでは、インバータ回路ＩＶと、ＮＡＮＤ回路ＮＤと、フリップフロップ回路ＦＦとが設けられている場合が示されている。

また、インバータ回路ＩＶに入力信号Ａが入力され、ＮＡＮＤ回路ＮＤに入力信号Ｂが入力され、フリップフロップ回路ＦＦに入力信号Ｃが入力される。

インスタンス毎のネットリスト１００は、インバータ回路ＩＶ、ＮＡＮＤ回路ＮＤ、フリップフロップ回路ＦＦの各インスタンスに関する接続関係の情報を含む。

トグル情報１０２は、一例として、入力信号Ａ，Ｂ，Ｃのタイミング等の入力波形情報を含む。

消費電力及び遅延に関するライブラリ１０４は、インバータ回路、ＮＡＮＤ回路、フリップフロップ回路の各々の消費電力及び遅延に関する情報を含む。

インスタンスレイアウト情報１０６は、インバータ回路ＩＶ、ＮＡＮＤ回路ＮＤ、フリップフロップ回路ＦＦのレイアウトに関する情報を含む。

電源・接地電圧用の抵抗・容量のネットリスト１０８は、インバータ回路ＩＶ、ＮＡＮＤ回路ＮＤ、フリップフロップ回路ＦＦが接続される電源電圧Ｖｄｄおよび接地電圧ＶＳＳと接続される電圧配線に係る抵抗および／または容量に関する情報を含む。

信号用の抵抗・容量のネットリスト１１０は、インバータ回路ＩＶとＮＡＮＤ回路ＮＤとの間の信号配線の抵抗・容量等に関する情報、およびＮＡＮＤ回路ＮＤとフリップフロップ回路ＦＦとの間の信号配線の抵抗・容量等に関する情報を含む。

タイミング制約情報１１２は、例えば、入力信号Ｃがクロックである場合には、クロックの周波数等の情報を含む。

ＤＥＦファイル１１４は、インバータ回路、ＮＡＮＤ回路、フリップフロップ回路が作成される物理的な階層情報を含む。

当該情報がシミュレータ部ＳＭ１に入力されることにより、図４に示される回路に対する電圧変動解析シミュレーションを実行することが可能となる。

図５は、シミュレータ部ＳＭ１において、電圧変動解析シミュレーションを実行した場合の概念図である。

図５（Ａ）を参照して、ここでは、シミュレータ部ＳＭ１において、チップＴＰ全体における電圧変動解析シミュレーションを実行した場合が示されている。

図５（Ｂ）は、チップＴＰ全体の一部領域を抽出した場合が示されている。本例においては、チップＴＰ全体における図４におけるインバータ回路を抽出した場合が示されている。

当該抽出は一例であり、別のインスタンスでも良いし、さらに複数のインスタンスの組み合わせであっても良い。

図５（Ｃ）は、当該インスタンスと接続された電源電圧Ｖｄｄの電圧変動を説明する図である。

図５（Ｃ）を参照して、ここでは、電源電圧Ｖｄｄの変動が示されている。
具体的には、１．１Ｖ付近にある電圧が電圧変動により１．０Ｖ付近に降下する場合等が示されている。

なお、ここでは、インバータ回路と接続された地点Ｐ（ポイント）における電源電圧Ｖｄｄの変動波形についてのみ説明しているが、電源電圧Ｖｄｄに限られず、インバータと接続された地点Ｐ＃における接地電圧Ｖｓｓの変動波形（例えば電源電圧とは逆に、０Ｖから上昇してバウンドする変動波形）についても同様に取得することが可能である。なお、ここでは、地点Ｐ，Ｐ＃に限られず、図４に示される他の地点Ｑ，Ｑ＃，Ｒ，Ｒ＃についても同様に取得することが可能である。

図４において、チップＴＰの一部である３つのインスタンスを例示したが、シミュレータ部ＳＭ１により、チップＴＰの電圧すべてのインスタンスに対し、インスタンス毎の電源電圧及び接地電圧の電圧変動波形が取得される。

このように、インスタンス毎の電源電圧及び接地電圧の波形を得るために、トランジスタレベルではなくゲートレベルの回路シミュレーションを利用するため、電圧変動解析を短時間で行える。

また、電源電圧が予め定められた許容レベルよりもさらに降下したインスタンスの有無若しくは接地電圧が予め定めされた許可レベルよりもさらに上昇したインスタンスの有無をチェックすることができる。許容レベルを超えた電圧変動があった場合には、チップの回路及びそのレイアウトの修正を行う。

なお、ステップＳ４において電源電圧及び接地電圧の変動波形を取得するとは、例えば当該電源波形を利用可能な状態にコンピュータ上の記憶装置に保持する態様を含む。

図６は、ステップＳ６においてトランジスタレベルでの信号解析ステップを実行するシミュレータ部ＳＭ２を説明する図である。

図６を参照して、シミュレータ部ＳＭ２に、インスタンス毎のネットリスト２０２と、トグル情報２０４と、電圧変動情報２０６と、インスタンスレイアウト情報２０８と、電源および接地電圧用の抵抗・容量のネットリスト２１６と、信号用の抵抗・容量のネットリスト２１８と、ＤＥＦファイル２２０と、ゲート内のトランジスタのネットリスト２１０と、トランジスタのモデル情報２１２と、ゲート内部のレイアウト情報２１４とが入力されて、信号解析シミュレーションが実行される。信号解析シミュレーションは、ある特定の地点（ポイント）での信号の遅延量、ジッタ、ノイズ量を解析することが可能である。トランジスタレベルの解析とは、トランジスタを含む回路で構成されるネットとトランジスタモデルを用いて解析する手法といえる。

信号解析シミュレーションとして、本例においては、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）シミュレーションを実行する場合について説明する。

インスタンス毎のネットリスト２０２は、上述したように、各インスタンスの接続関係を示す情報であり、インスタンスの回路構成が把握される。

トグル情報２０４とは、インスタンス等に入力する入力波形情報であり、信号電位がハイからロー、またはローからハイに遷移する信号のトグル率を示す情報も含む。

電圧変動情報２０６は、上記の図４でシミュレータ部ＳＭ１で取得した電圧変動解析シミュレーションに基づく、インスタンス毎の電源電圧及び接地電圧の電圧変動の波形情報である。なお、電圧変動情報２０６は、当該電圧変動情報であるシミュレータ部ＳＭ１での電圧変動解析シミュレーションの解析結果（図４の電圧変動情報１１６）のフォーマットを、ＳＰＩＣＥであるシミュレータ部ＳＭ２で用いる際に、ＳＰＩＣＥ用のＰＷＬ（Piece Wise Linear）フォーマットに変換されたものとする。

インスタンスレイアウト情報２０８は、各インスタンスのレイアウトに関する情報である。

電源・接地電圧用の抵抗・容量のネットリスト２１６は、電源電圧あるいは接地電圧と接続される電圧配線に係る抵抗および／または容量に関する情報である。

信号用の抵抗・容量のネットリスト２１８は、信号配線間の寄生容量および信号配線の抵抗等に関する情報である。

ゲート内のトランジスタのネットリスト２１０は、例えば、インバータ回路を構成するトランジスタ等の接続関係を示す情報である。

トランジスタのモデル情報２１２は、トランジスタの型番、容量等、各トランジスタの特性パラメータに関する情報である。

ゲート内部のレイアウト情報２１４は、例えば、インバータ回路を構成するトランジスタ等のレイアウトに関する情報である。なお、上記情報に加えてさらに別の条件あるいは情報を付加してより詳細なシミュレーションを実行するようにしても良い。

図７は、信号解析を実行する回路の具体例を説明する図である。
図７を参照して、当該回路は、図４で説明した回路をトランジスタレベルで標記した場合が示されている。

ここでは、図４で説明したインバータ回路ＩＶと、ＮＡＮＤ回路ＮＤと、フリップフロップ回路ＦＦとをトランジスタで構成した場合が示されている。

また、インバータ回路ＩＶに入力信号Ａが入力され、ＮＡＮＤ回路ＮＤに入力信号Ｂが入力され、フリップフロップ回路ＦＦに入力信号Ｃが入力される。なお、φ，／φは、フリップフロップ回路ＦＦの内部信号である。

上記で説明したように、インスタンス毎のネットリスト２０２は、インバータ回路ＩＶ、ＮＡＮＤ回路ＮＤ、フリップフロップ回路ＦＦの各インスタンスに関する接続関係の情報を含む。

また、トグル情報２０４は、一例として、入力信号Ａ，Ｂ，Ｃのタイミング等の入力波形情報を含む。

また、インスタンスレイアウト情報２０８は、インバータ回路ＩＶ、ＮＡＮＤ回路ＮＤ、フリップフロップ回路ＦＦのレイアウトに関する情報を含む。

また、電源・接地電圧用の抵抗・容量のネットリスト２１６は、インバータ回路ＩＶ、ＮＡＮＤ回路ＮＤ、フリップフロップ回路ＦＦが接続される電源電圧Ｖｄｄおよび接地電圧ＶＳＳと接続される電圧配線に係る抵抗および／または容量に関する情報を含む。

また、信号用の抵抗・容量のネットリスト２１８は、インバータ回路ＩＶとＮＡＮＤ回路ＮＤとの間の信号配線の抵抗・容量等に関する情報、およびＮＡＮＤ回路ＮＤとフリップフロップ回路ＦＦとの間の信号配線の抵抗・容量等に関する情報を含む。

また、ゲート内のトランジスタのネットリスト２１０は、インバータ回路を構成するトランジスタの接続関係を示す情報、ＮＡＮＤ回路を構成するトランジスタの接続関係を示す情報、フリップフロップ回路を構成するトランジスタの接続関係を示す情報を含む。

トランジスタのモデル情報２１２は、例えば、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタ等の特性パラメータ等に関する情報である。

ゲート内部のレイアウト情報２１４は、例えば、インバータ回路を構成するトランジスタ等のレイアウトに関する情報を含む。

電圧変動情報２０６は、上記の図４の回路でシミュレータ部ＳＭ１で取得した電圧変動解析シミュレーションに基づく電源電圧または接地電圧の波形情報であり、例えば、地点Ｐ，Ｐ＃，Ｑ，Ｑ＃，Ｒ，Ｒ＃における電圧変動の波形情報を含む。

当該情報がシミュレータ部ＳＭ２に入力されることにより信号解析シミュレーションを実行することが可能となる。図７では、チップＴＰの一部である３つのインスタンスを例示したが、シミュレータ部ＳＭ２は、ステップＳ６の信号解析の対象となるチップの一部の領域（すべてではない一つ又はそれ以上の機能モジュール）に含まれるインスタンスに関する電圧変動の波形情報を電圧変動情報２０６から抽出し、この抽出した波形情報に基づき信号解析を行う。

なお、シミュレータ部ＳＭ２に、消費電力及び遅延に関するライブラリに関する情報が入力されないのは、ゲート内のトランジスタのネットリスト２１０、トランジスタのモデル情報２１２、ゲート内部のレイアウト情報２１４に基づいて、各ゲートに対する消費電力及び遅延に関する値を算出することが可能だからである。

また、タイミング制約情報が入力されないのも、上記の情報に基づいて、素子間の全ての接続情報、配線情報を把握することができるため、当該情報に基づいて、各ゲートのスイッチングのタイミング、また、どのクロックに制御されているか等についても算出可能だからである。

当該情報がシミュレータ部ＳＭ２に入力されることにより、図７に示される回路に対するトランジスタレベルでの信号解析シミュレーションを実行することが可能となる。

図８は、シミュレータ部ＳＭ２において、信号解析シミュレーションを実行した場合の測定結果を示す図である。

図８（Ａ）を参照して、ここでは、シミュレータ部ＳＭ２において、理想電源モデルを用いた場合のある回路の出力信号の周波数スペクトルが示されている。

図８（Ｂ）を参照して、ここでは、シミュレータ部ＳＭ２において、本発明の実施の形態に従う電圧変動情報２０６を用いた場合のある回路の出力信号の周波数スペクトルが示されている。

図８（Ａ）では、理想電源モデルを用いているためピーク部分以外の信号は減衰している波形が出力されているが、図８（Ｂ）に示されるように、理想電源モデルでは図８（Ａ）ではあまり顕在化していない領域Ｘ，Ｙでのノイズを認識することが可能である。すなわち、本実施の形態に従う方式により、理想電源モデルを用いたシミュレーションでは検出されなかったノイズを検出することが可能となり、実際の電源モデルを用いたシミュレーションを実行して、精度の高いシミュレーション結果を取得することが可能となる。

図９は、本発明の実施の形態の変形例に従う電圧変動情報を説明する図である。
図９を参照して、ここでは、各インスタンスが電源電圧Ｖｄｄと接続されている地点として、地点Ｐと、地点Ｓとが示されている。上記においては、電圧変動情報２０６として、インスタンスと接続されている地点Ｐと、地点Ｓとに対する電源電圧等の波形情報を与える場合について一例として説明したが、特にそれに限られず、他の地点、例えば、インスタンスと接続されている地点Ｐと地点Ｓとの間のノードＮ０〜Ｎ４等の地点における電圧変動の波形情報も与えるようにしても良い。当該情報を含めることにより係る地点に対する演算処理を省略することができるためシミュレータ部ＳＭ２における演算処理をより高速にすることが可能である。

なお、本例においては、ゲートレベルでの電圧変動解析ステップとして、チップＴＰ全体で実行する場合について説明したが、チップＴＰ全体に特に限られず、トランジスタレベルでの信号解析ステップを実行する領域を含むとともに、当該領域よりも広い領域で実行するようにしても良い。

また、ステップＳ２では電源電圧及び接地電圧の双方の電圧変動を解析し、ステップＳ６では電源電圧及び接地電圧の双方の電圧変動に基づき信号解析を行ったが、電源電圧及び接地電圧の一方に関して電圧変動解析を行い、その結果得られた電圧変動情報に基づき信号解析を行ってもよい。

またステップＳ４では、チップ内のすべてのインスタンスについての電圧変動波形をコンピュータ内の記憶装置に利用可能に保持したが、例えば、ステップＳ６の信号解析が行われる領域(機能モジュール)のインスタンスのみの電圧変動波形を利用可能に保持することもできる。

図３及び図６に示すそれぞれシミュレータ部ＳＭ１，ＳＭ２は別々のコンピュータシステムで実現されてもよいし、一つの統合されたコンピュータシステムで実現されてもよい。

また、コンピュータを機能させて、上述のフローで説明したような制御を実行さゲート方法あるいは当該方法を実現するプログラムを提供することもできる。このようなプログラムは、コンピュータに付属するフレキシブルディスク、ＣＤ−ＲＯＭ（Compact Disk-Read Only Memory）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）およびメモリカードなどの一時的でないコンピュータ読取り可能な記録媒体にて記録させて、プログラム製品として提供することもできる。あるいは、コンピュータに内蔵するハードディスクなどの記録媒体にて記録させて、プログラムを提供することもできる。また、ネットワークを介したダウンロードによって、プログラムを提供することもできる。

なお、プログラムは、コンピュータのオペレーションシステム（ＯＳ）の一部として提供されるプログラムモジュールのうち、必要なモジュールを所定の配列で所定のタイミングで呼出して処理を実行さゲートものであってもよい。その場合、プログラム自体には上記モジュールが含まれずＯＳと協働して処理が実行される。このようなモジュールを含まないプログラムも、本発明にかかるプログラムに含まれ得る。

また、本発明にかかるプログラムは他のプログラムの一部に組込まれて提供されるものであってもよい。その場合にも、プログラム自体には上記他のプログラムに含まれるモジュールが含まれず、他のプログラムと協働して処理が実行される。このような他のプログラムに組込まれたプログラムも、本発明にかかるプログラムに含まれ得る。

提供されるプログラム製品は、ハードディスクなどのプログラム格納部にインストールされて実行される。なお、プログラム製品は、プログラム自体と、プログラムが記録された記録媒体とを含む。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

２ ＩＯ領域、４ ＣＰＵ、６ Ａ／Ｄ回路、８ Ｄ／Ａ回路、１０，２２ ＳＲＡＭ、１２ ＤＤＲＩ／Ｆ、１４ ＰＣＩＥｘｐｒｅｓｓ、１６，１８ ＬＯＧＩＣ回路、２０ ＰＬＬ回路、ＳＭ１，ＳＭ２ シミュレータ部、ＴＰ チップ。

Claims (2)

1. コンピュータが、トランジスタを用いて特定の機能を実現するゲートの複数からなる半導体集積回路を検証するための回路シミュレーション方法であって、
   メモリに記憶された回路シミュレーションを実行する前記半導体集積回路を構成するための回路情報を取得するステップと、
   前記取得された回路情報に基づく前記半導体集積回路に対してゲートレベルに対する電圧変動解析を実行するステップと、
   前記電圧変動解析の解析結果を用いて前記半導体集積回路の一部領域に対してトランジスタレベルに対する信号解析を実行するステップと、
   前記信号解析の結果を出力装置に出力するステップとを備え、
   前記ゲートレベルに対する電圧変動解析を実行するステップは、前記半導体集積回路のチップ全体に対して、電源電圧の電圧降下および接地電圧の電圧上昇の少なくとも一方を解析するステップを含み、
   前記トランジスタレベルに対する信号解析を実行するステップは、前記電源電圧および接地電圧の少なくとも一方を解析した解析結果を電源入力情報として、前記半導体集積回路のチップを構成する複数のモジュールのうちの少なくとも１つのモジュールに対してトランジスタレベルに対する信号解析を実行するステップを含む、回路シミュレーション方法。
2. トランジスタを用いて特定の機能を実現するゲートの複数からなる半導体集積回路を検証するための回路シミュレーション装置であって、
   回路シミュレーションを実行する前記半導体集積回路を構成するための回路情報が記憶されたメモリと、
   前記メモリから取得された回路情報に基づく前記半導体集積回路に対してゲートレベルに対する電圧変動解析を実行する電圧変動解析部と、
   前記電圧変動解析の解析結果を用いて前記半導体集積回路の一部領域に対してトランジスタレベルに対する信号解析を実行する信号解析部と、
   前記信号解析部からの信号解析の結果を出力する出力装置とを備え、
   前記電圧変動解析部は、前記半導体集積回路のチップ全体に対して、電源電圧の電圧降下および接地電圧の電圧上昇の少なくとも一方を解析し、前記信号解析部は、前記電源電圧および接地電圧の少なくとも一方を解析した解析結果を電源入力情報として、前記半導体集積回路のチップを構成する複数のモジュールのうちの少なくとも１つのモジュールに対してトランジスタレベルに対する信号解析を実行する、回路シミュレーション装置。