JP5119506B2 - 半導体集積回路の設計装置、そのデータ処理方法、およびその制御プログラム - Google Patents

Description

本発明は、半導体集積回路の設計装置、そのデータ処理方法、およびその制御プログラムに関し、特に、半導体集積回路の遅延解析を行う半導体集積回路の設計装置、そのデータ処理方法、およびその制御プログラムに関する。

半導体集積回路は、演算および演算の制御を行うための論理素子１（図１１）と、論理素子群３の動作の同期を取るための順序回路素子５（フリップフロップとも呼ぶ）（図１１のＦＦ１、ＦＦ２）とから構成されている。各フリップフロップ５には周期的に発振するクロック信号ＣＬＫが供給され、クロック信号ＣＬＫの立ち上がりまたは立ち下がりに応じて、フリップフロップ５が保持しているデータを論理素子１に供給し、論理素子１は供給されたデータを入力として演算および演算の制御を行い、その結果をフリップフロップ５に保存する。以上の処理は周期的に変化するクロック信号ＣＬＫの立ち上がりまたは立ち下がりに応じて繰り返される。

半導体集積回路の設計工程においては、フリップフロップ５に供給されるクロック信号ＣＬＫの遅延解析を行い、回路がクロック信号ＣＬＫを基準にして、正常なタイミングで動作するかをシュミレーションして検証する。

半導体集積回路における電源配線の電圧降下を考慮して動作タイミングの検証を行うタイミング検証方法の一例が特許文献１に記載されている。特許文献１のタイミング検証方法は、半導体チップにおいて許容される電源電圧降下量の最大値を目標の電源電圧降下量として設定し、該目標の電源電圧降下量に基づいてタイミング検証用の電源電圧降下量を算出し、その電源電圧降下量に対応する遅延変動を考慮した第１タイミング検証を行った後、電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて電源電圧降下量に応じた遅延変動の見直しをして第２タイミング検証を行う。

また、ノイズを考慮した論理シミュレーション解析／ＳＴＡ解析を行う半導体設計支援装置の一例が特許文献２に記載されている。特許文献２の半導体設計支援装置は、半導体設計支援装置に電源ノイズ量ライブラリと出力信号変化量ライブラリとを備えており、その電源ノイズ量ライブラリは、入出力部に発生する電源ノイズを解析して得られた電源ノイズデータを格納する。また、出力信号変化量ライブラリは、電源ノイズデータに応答して変化する信号波形を示す出力信号変化データを格納する。この特許文献２に記載の半導体設計支援装置は、電源ノイズに対応する半導体装置の入出力部を示すノイズ対応Ｉ／Ｏレイアウトモデルを生成し、出力信号変化データと、ノイズ対応Ｉ／Ｏレイアウトモデルとに基づいて、半導体装置の動作タイミングを予測する。

また、特許文献３には、大規模ＣＭＯＳ ＬＳＩで問題となる電源電圧降下やグラウンドバウンスをチップの製造前の設計段階で検証することができ、電源配線を最適化するための指標を得ることができ、さらに、電源電圧降下やグラウンドバウンスが引き起こす伝搬遅延マージンを検出することができる論理回路動作検証装置が記載されている。

特許文献４には、時系列的な電圧変動情報を遅延シミュレーションに反映させることで、精度の良い遅延シミュレーション結果が得られる半導体集積回路のシミュレーション装置およびシミュレーション方法が記載されている。

特許文献５には、電源配線による電圧降下を算出し、各素子種別毎に電圧降下を考慮することで、信頼性の高い遅延計算やタイミング検証を行う半導体集積回路の遅延計算装置およびその方法並びに、タイミング検証装置およびその方法が記載されている。
この他にも、半導体集積回路における電源配線の電圧降下を考慮して動作タイミングの検証を行うタイミング検証方法の例が特許文献６乃至１２に記載されている。

特開２００４−１１８８０２号公報 特開２００８−８３８１５号公報 特開２０００−１４８８２６号公報 特開２０００−１９４７３２号公報 特開２０００−１９５９６０号公報 特開２００３−２７１６９６号公報 特開２００５−４２６８号公報 特開２００６−２１５９８７号公報 特開２００８−２５０６３０号公報 特開平６−１２４３１８号公報 特開平７−２３９８６５号公報 特開平９−５４７９８号公報

上述した上記文献記載の各技術においてはチップが通常の動作をする場合についてのみ考慮されていたため、チップの外部より突発的に印加されるノイズにより電圧が変動する場合には、遅延への影響を考慮にいれることができないという問題点があった。

その理由はチップが通常の動作をする場合、図１２（ａ）に示すようにクロック周期に合わせてほぼ等しい電圧変動を繰り返すが、外来ノイズによる電圧変動は図１２（ｂ）に示すようにクロック周期とは無関係に発生するためである。

本発明は上記事情に鑑みてなされたものであり、その目的とするところは、チップの外部より印加されるノイズにより電圧が変動する場合にその影響を考慮して遅延解析を行うことができる半導体集積回路の設計装置、そのデータ処理方法、およびその制御プログラムを提供することにある。

本発明の半導体集積回路の設計装置は、半導体集積回路のチップ情報に基づいて、前記半導体集積回路が有するフリップフロップ間の各パスの静的遅延解析を行う遅延解析手段と、
所定のノイズ定義に基づいて前記半導体集積回路に印加するノイズのノイズ情報を生成するノイズ生成手段と、
前記半導体集積回路の前記チップ情報に基づいて、前記半導体集積回路の所定箇所に前記ノイズ情報に基づいて前記ノイズを印加した時の前記半導体集積回路の電圧変動量を解析する電圧変動量解析手段と、
前記電圧変動量解析手段により解析された前記電圧変動量に基づいて、前記遅延解析手段に前記静的遅延解析を行わせ、前記半導体集積回路の前記各パスの前記静的遅延解析の結果に基づいて、前記半導体集積回路の動作のタイミング検証を行うタイミング検証手段と、を備え、
前記ノイズ生成手段は、所定の印加タイミングで印加されるノイズのノイズ情報を生成し、
前記タイミング検証手段は、前記所定の印加タイミングで印加される前記ノイズ毎に前記タイミング検証を行う。

本発明の半導体集積回路の設計装置のデータ処理方法は、半導体集積回路のチップ情報に基づいて、前記半導体集積回路が有するフリップフロップ間の各パスの静的遅延解析を行い、
所定のノイズ定義に基づいて、前記半導体集積回路に所定の印加タイミングで印加されるノイズのノイズ情報を生成し、
前記半導体集積回路の前記チップ情報に基づいて、前記半導体集積回路の所定箇所に、前記ノイズ情報に基づいて前記ノイズを印加した時の前記半導体集積回路の電圧変動量を解析し、
解析された前記電圧変動量に応じ、前記半導体集積回路の前記チップ情報に基づいて、前記半導体集積回路が有するフリップフロップ間の各パスの静的遅延解析を行い、
前記所定の印加タイミングで印加される前記ノイズ毎に、前記半導体集積回路の前記各パスの前記静的遅延解析の結果に基づいて、前記半導体集積回路の動作のタイミング検証を行う。

本発明の半導体集積回路の設計装置の制御プログラムは、半導体集積回路のチップ情報に基づいて、前記半導体集積回路が有するフリップフロップ間の各パスの静的遅延解析を行う手順と、
所定のノイズ定義に基づいて前記半導体集積回路に印加する所定のノイズのノイズ情報を生成する手順と、
前記半導体集積回路の前記チップ情報に基づいて、前記半導体集積回路の所定箇所に前記ノイズ情報に基づいて前記ノイズを印加した時の前記半導体集積回路の電圧変動量を解析する手順と、
前記電圧変動量を解析する手順により解析された前記電圧変動量に基づいて、前記静的遅延解析を行う手順に前記静的遅延解析を行わせる手順と、
前記半導体集積回路の前記各パスの前記静的遅延解析の結果に基づいて、前記半導体集積回路の動作のタイミング検証を行う手順と、
所定の印加タイミングで印加されるノイズのノイズ情報を生成する手順と、
前記所定の印加タイミングで印加される前記ノイズ毎に前記タイミング検証を行う手順と、をコンピュータに実行させるためのプログラム。

なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。

また、本発明の各種の構成要素は、必ずしも個々に独立した存在である必要はなく、複数の構成要素が一個の部材として形成されていること、一つの構成要素が複数の部材で形成されていること、ある構成要素が他の構成要素の一部であること、ある構成要素の一部と他の構成要素の一部とが重複していること、等でもよい。

また、本発明のデータ処理方法およびコンピュータプログラムには複数の手順を順番に記載してあるが、その記載の順番は複数の手順を実行する順番を限定するものではない。このため、本発明のデータ処理方法およびコンピュータプログラムを実施するときには、その複数の手順の順番は内容的に支障しない範囲で変更することができる。

さらに、本発明のデータ処理方法およびコンピュータプログラムの複数の手順は個々に相違するタイミングで実行されることに限定されない。このため、ある手順の実行中に他の手順が発生すること、ある手順の実行タイミングと他の手順の実行タイミングとの一部ないし全部が重複していること、等でもよい。

本発明によれば、チップの外部より印加されるノイズにより電圧が変動する場合にその影響を考慮して遅延解析を行うことができる半導体集積回路の設計装置、そのデータ処理方法、およびその制御プログラムが提供される。

上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。

本発明の実施の形態に係る半導体集積回路設計装置の構成を示す機能ブロック図である。 本発明の実施の形態に係る半導体集積回路設計装置で使用されるノイズ定義の一例を示す図である。 本発明の実施の形態に係る半導体集積回路設計装置の動作の一例を示すフローチャートである。 本発明の実施の形態に係る半導体集積回路設計装置の構成を示す機能ブロック図である。 本発明の実施の形態に係る半導体集積回路設計装置のノイズ生成部により生成されるノイズを説明するための図である。 本発明の実施の形態に係る半導体集積回路設計装置で遅延解析を行う半導体集積回路のパスを説明するための図である。 本発明の実施の形態に係る半導体集積回路設計装置の動作の一例を示すフローチャートである。 本発明の実施の形態に係る半導体集積回路設計装置の構成を示す機能ブロック図である。 本発明の実施の形態に係る半導体集積回路設計装置におけるパス遅延時間を説明するための図である。 本発明の実施の形態に係る半導体集積回路設計装置のノイズ生成部により生成されるノイズのノイズ数が削減された場合の一例を説明するための図である。 基本的な半導体集積回路の構成を示す回路図である。 半導体集積回路におけるノイズの影響による電圧変動を示す図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施の形態）
図１は、本発明の実施形態に係る半導体集積回路設計装置１００の構成を示す機能ブロック図である。
本実施形態の半導体集積回路設計装置１００は、半導体集積回路（不図示）のチップ情報に基づいて、半導体集積回路が有するフリップフロップ間の各パスの静的遅延解析を行う遅延解析部１０２と、所定のノイズ定義に基づいて半導体集積回路に印加するノイズのノイズ情報を生成するノイズ生成部１０４と、半導体集積回路のチップ情報に基づいて、半導体集積回路の所定箇所にノイズ情報に基づいてノイズを印加した時の半導体集積回路の電圧変動量を解析する電圧変動量解析部１０６と、電圧変動量解析部１０６により解析された電圧変動量に基づいて、遅延解析部１０２に静的遅延解析を行わせ、半導体集積回路の各パスの静的遅延解析の結果に基づいて、半導体集積回路の動作のタイミング検証を行うタイミング検証部１０８と、を備え、ノイズ生成部１０４は、所定の印加タイミングで印加されるノイズのノイズ情報を生成し、タイミング検証部１０８は、所定の印加タイミングで印加されるノイズ毎にタイミング検証を行う。

本実施形態の半導体集積回路設計装置１００は、制御装置、記憶装置、入力装置および表示装置からなる一般的なコンピュータにより構成することができる。これらの各部については図示しない。また、上記の各ユニットは、記憶装置に格納されたコンピュータプログラムにより動作する制御装置により、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などの記憶装置上に構築されて制御される。なお、以下の図において、本発明の本質に関わらない部分の構成については省略してあり、図示されていない。

すなわち、半導体集積回路設計装置１００の各構成要素は、任意のコンピュータのＣＰＵ（Central Processing Unit）、メモリ、メモリにロードされた本図の構成要素を実現するプログラム、そのプログラムを格納するハードディスクなどの記憶ユニット、ネットワーク接続用インタフェースを中心にハードウエアとソフトウエアの任意の組合せによって実現される。そして、その実現方法、装置にはいろいろな変形例があることは、当業者には理解されるところである。以下説明する各図は、ハードウエア単位の構成ではなく、機能単位のブロックを示している。

半導体集積回路設計装置１００は、たとえば、ＣＡＤ（Computer Aided Design）システムに含むことができる。そして、半導体集積回路設計装置１００により、半導体集積回路のレイアウト設計時の遅延解析を行う際、外部から印加されるノイズによる電圧の変動を考慮した解析を行うことができる。

詳細には、本実施形態の半導体集積回路設計装置１００は、遅延解析部１０２と、ノイズ生成部１０４と、電圧変動量解析部１０６と、タイミング検証部１０８と、を備える。半導体集積回路設計装置１００には、チップ情報記憶部（図中、「チップ情報」と示す）１０、パッケージ情報記憶部（図中、「パッケージ情報」と示す）１２、およびノイズ定義記憶部（図中、「ノイズ定義」と示す）１４が接続される。半導体集積回路設計装置１００は、チップ情報記憶部１０、パッケージ情報記憶部１２、およびノイズ定義記憶部１４に記憶されている半導体集積回路のチップ情報、パッケージ情報、およびノイズ定義情報をそれぞれ読み込むことができる。

各記憶部は、半導体集積回路設計装置１００に含まれてもよいし、ネットワークを介して半導体集積回路設計装置１００に接続されるサーバ装置に含まれてもよいし、半導体集積回路設計装置１００に接続される外部記憶装置に含まれてもよいし、半導体集積回路設計装置１００に接続される記録媒体読取装置によりアクセス可能な各種記録媒体に含まれてもよい。

チップ情報記憶部１０に記憶されるチップ情報は、たとえば、半導体集積回路のネットリスト、レイアウト情報、セル遅延ライブラリ、およびテクノロジライブラリを含む。

ノイズ定義記憶部１４に記憶されるノイズ定義情報は、半導体集積回路に印加するノイズを定義する情報である。たとえば、図２に示すように、ノイズ定義情報で定義されるノイズＮ０は、時刻ｔ０をノイズ印加開始時刻として、時刻ｔと電圧Ｖの関係で表される。図２では、ノイズＮ０は、典型的な例として台形波を示したが、これに限定されるものではなく、どのようなノイズ波形であってもよい。

遅延解析部１０２は、半導体集積回路の設計時に一般的に使用される遅延解析装置である。遅延解析部１０２は、半導体集積回路のチップ情報のデータをチップ情報記憶部１０から入力し、静的遅延を解析し、そのレポートを出力する。遅延解析部１０２では、たとえば、レイアウト情報とテクノロジライブラリからＲＣ抽出を行い、抽出されたＲＣ情報と、ネットリスト、およびセル遅延ライブラリを用いて静的遅延解析を行う。遅延解析部１０２で遅延解析を行った結果、設計制約条件を満たさないパスが見つかった場合には、セルの再配置および配線をやり直すことで、設計制約条件を満たす回路を設計することが可能になる。なお、遅延解析や、その解析結果のレポート出力などについては、当業者にとって理解されるところであり、本発明の本質に関わらないので詳細な説明は省略する。

ノイズ生成部１０４は、ノイズ定義記憶部１４に記憶される所定のノイズ定義情報（図２）に基づいて半導体集積回路に印加するノイズのノイズ情報を生成し、後述する電圧変動量解析部１０６に入力する。ノイズ生成部１０４は、クロック周期内のさまざまなタイミングで、ノイズ定義で定義されたノイズを半導体集積回路に印加させるノイズ情報を生成することができる。

電圧変動量解析部１０６は、チップ情報記憶部１０からチップ情報、パッケージ情報記憶部１２からパッケージ情報、ノイズ生成部１０４からノイズ情報を入力として受け付け、パッケージの所定の箇所、たとえば、電源電圧部（不図示）に、ノイズを印加した場合に、チップ内の各セルのＶＤＤ端子およびＧＮＤ端子に現れる電圧（ＶＶＤＤおよびＶＧＮＤ）波形を求める。ここで、パッケージとは、基盤とチップを接続する回路であるが、ここで扱うパッケージはそのうち電源回路をＲＬＣでモデル化したものである。電圧変動量解析部１０６で求められる電圧波形には、回路動作時の通常の電圧変動と、パッケージに印加するノイズによる電圧変動とを含む。

すなわち、図１２（ａ）に示したような、クロック周期（Ｃ１、Ｃ２、Ｃ３、．．．）に合わせて変動するクロック電圧（ＶＣＬＫ）の変動に、ほぼ等しい変動を繰り返す電圧（ＶＶＤＤ、ＶＧＮＤ）と、図１２（ｂ）に示したようなクロック周期（Ｃ１、Ｃ２、Ｃ３、．．．）に合わせて変動するクロック電圧（ＶＣＬＫ）の変動とは無関係なタイミングで発生するノイズの影響によって変動する電圧（ＶＶＤＤ、ＶＧＮＤ）の波形を求めることができる。

タイミング検証部１０８は、半導体集積回路の設計時に一般的に用いられる回路シミュレータにより行われる。半導体集積回路の各セル間のパスの遅延解析を行う。このとき、各セルのＶＤＤ端子とＧＮＤ端子の電圧（ＶＶＤＤおよびＶＧＮＤ）に、電圧変動量解析部１０６から出力された電圧データを使用する。すなわち、本実施形態において、タイミング検証部１０８は、電圧変動量解析部１０６から出力された電圧データを用いることで、外部から印加されたノイズの影響を考慮してパスの遅延解析を行うことができる。

本実施形態の半導体集積回路設計装置１００において、ＣＰＵが、ハードディスクに記憶されるプログラムをメモリに読み出して実行することにより、上記各ユニットの各機能を実現することができる。

本実施形態のコンピュータプログラムは、半導体集積回路設計装置１００を実現させるためのコンピュータに、半導体集積回路のチップ情報に基づいて、半導体集積回路が有するフリップフロップ間の各パスの静的遅延解析を行う手順と、所定のノイズ定義に基づいて半導体集積回路に印加する所定のノイズのノイズ情報を生成する手順と、半導体集積回路のチップ情報に基づいて、半導体集積回路の所定箇所にノイズ情報に基づいてノイズを印加した時の半導体集積回路の電圧変動量を解析する手順と、電圧変動量を解析する手順により解析された電圧変動量に基づいて、静的遅延解析を行う手順に静的遅延解析を行わせる手順と、半導体集積回路の各パスの静的遅延解析の結果に基づいて、半導体集積回路の動作のタイミング検証を行う手順と、所定の印加タイミングで印加されるノイズのノイズ情報を生成する手順と、所定の印加タイミングで印加されるノイズ毎にタイミング検証を行う手順と、を実行させるように記述されている。

なお、半導体集積回路の設計装置の制御プログラムは、コンピュータで読み取り可能な記録媒体に記録されてもよい。

このように構成された本実施形態の半導体集積回路設計装置１００の動作について、以下に説明する。
図３は、本実施形態の半導体集積回路設計装置１００の動作の一例を示すフローチャートである。

本実施形態の半導体集積回路設計装置１００のデータ処理方法は、半導体集積回路のチップ情報に基づいて、半導体集積回路が有するフリップフロップ間の各パスの静的遅延解析を行い、所定のノイズ定義に基づいて、半導体集積回路に所定の印加タイミングで印加されるノイズのノイズ情報を生成し（ステップＳ１０１）、半導体集積回路のチップ情報に基づいて、半導体集積回路の所定箇所に、ノイズ情報に基づいてノイズを印加した時の半導体集積回路の電圧変動量を解析し（ステップＳ１０３）、解析された電圧変動量に応じ、半導体集積回路のチップ情報に基づいて、半導体集積回路が有するフリップフロップ間の各パスの静的遅延解析を行い（ステップＳ１０５）、所定の印加タイミングで印加されるノイズ毎に、半導体集積回路の各パスの静的遅延解析の結果に基づいて、半導体集積回路の動作のタイミング検証を行う（ステップＳ１０７）。

詳細には、ノイズ生成部１０４により、所定のノイズ定義に基づいて、ある印加タイミングで印加されるノイズのノイズ情報を生成する（ステップＳ１０１）。電圧変動量解析部１０６は、ノイズ生成部１０４により生成されたあるタイミングで半導体集積回路に印加されるノイズを、半導体集積回路のある箇所に印加するときの電圧変動を解析する（ステップＳ１０３）。

上述したように、電圧変動量解析部１０６は、チップ情報記憶部１０からチップ情報、パッケージ情報記憶部１２からパッケージ情報、ノイズ生成部１０４からノイズ情報を入力として受け付ける。そして、電圧変動量解析部１０６は、パッケージの所定の箇所、たとえば、電源電圧部（不図示）に、ノイズを印加した場合に、チップ内の各セルのＶＤＤ端子およびＧＮＤ端子に現れる電圧（ＶＶＤＤおよびＶＧＮＤ）波形を求め、回路動作時の通常の電圧変動と、外来ノイズの影響を考慮した電圧変動とをタイミング検証部１０８に出力する。なお、電圧変動は電圧降下またはＩＲ（Interconnection Resistance）−ｄｒｏｐとも呼称される。

そして、タイミング検証部１０８は、電圧変動量解析部１０６から出力された電圧を用いて、各セルのＶＤＤ端子とＧＮＤ端子に入力し、各セル間のパスの遅延を遅延解析部１０２に解析させ（ステップＳ１０５）、半導体集積回路の動作のタイミングを検証する（ステップＳ１０７）。

以上説明したように、本発明の実施の形態の半導体集積回路設計装置１００によれば、外部から印加されるノイズによる影響を考慮した遅延解析を行うことができる。その理由は、チップの動作による通常の電圧変動量は、クロック周期ごとにほぼ同じであるが、チップ外部から印加される電源ノイズは、いつ発生するかわからない。本実施の形態では、任意のタイミングでチップ外部にノイズを印加することで、いつチップ外部からノイズが印加されても回路が正しく動作できるかを判定することができる。

（第２の実施の形態）
本実施形態の半導体集積回路設計装置２００は、上記実施の形態とは、複数のノイズをクロック周期内で間隔をずらして、半導体集積回路に印加した場合の電圧変動を考慮して遅延解析を行う点で相違する。

図４は、本実施形態の半導体集積回路設計装置２００の構成を示す機能ブロック図である。本実施形態の半導体集積回路設計装置２００は、図１の上記実施形態の半導体集積回路設計装置１００と同じ遅延解析部１０２、ノイズ生成部１０４、電圧変動量解析部１０６を含むとともに、ノイズ情報記憶部２０２（図中、「ノイズ情報」と示す）と、パス抽出部２０４と、判定部２０６と、タイミング検証部２０８と、をさらに備える。

ノイズ情報記憶部２０２は、ノイズ生成部１０４が生成したノイズ情報を記憶する。本実施形態において、ノイズ生成部１０４は、クロック周期内で間隔をずらして印加される複数のノイズを模擬するノイズ情報を生成し、ノイズ情報記憶部２０２に記憶する。すなわち、ノイズ生成部１０４は、半導体集積回路の外部より不定期に印加されるノイズを模擬するようにノイズ情報を生成することができる。

電圧変動量解析部１０６は、ノイズ情報記憶部２０２に記憶された複数のノイズのノイズ情報を順次読み出して、クロック周期内で間隔をずらして印加されるノイズを模擬することができる。典型的には、図５に示すように、クロック周期ＣＰをｎ個（ｎは自然数）に等分し、ｎ個の異なるタイミングで、間隔をずらしながら、ｎ回繰り返して印加されるノイズＮｎを模擬することができる。すなわち、電圧変動量解析部１０６は、図５のノイズＮ１から順に、ノイズＮ２、．．．、ノイズＮｎについて、順に解析をｎ回繰り返し行う。これにより、ｎ個の異なるタイミングで印加されたノイズの影響を考慮できることとなる。このように、生成されたｎ個のノイズは、クロック周期ＣＰに合わせて変動するクロック電圧ＶＣＬＫの変動とは無関係なタイミングで発生するノイズを模擬することができる。

なお、ノイズ定義記憶部１４には、様々なノイズ定義を記憶させておいてもよい。ノイズ定義を変更して、半導体集積回路のタイミング検証を繰り返し実行することができる。たとえば、はじめ低い電圧や波形の波長の短いノイズを用いて検証し、徐々に電圧を高くしたり、波長を長くするなど条件を変更して検証を繰り返すことで、最大ノイズを求めることもできる。また、ノイズを印加する箇所を変更して、検証を繰り返してみてもよい。

パス抽出部２０４は、遅延解析部１０２により解析された結果から、所定の抽出条件に基づいて、半導体集積回路内のセル間の各パスの中から、ノイズの影響により設計制約条件を満たさなくなる可能性のあるパスを抽出する。これらのパスは回路シミュレータであるタイミング検証部２０８に適用可能な形態で出力される。すなわち、遅延解析部１０２が求めた配線の抵抗や寄生容量なども含めて出力される。パス抽出方法等についても、本発明の本質に関わらないので詳細な説明は省略する。

なお、図６に示すようなパスでは、演算および演算の制御を行うための論理素子１１（図６では、ＡＮＤセルおよびＯＲセルが示されている）が、２つのフリップフロップ１５（図６のＦＦ１、ＦＦ２）の間に配置されている。本実施形態の半導体集積回路設計装置１００において、遅延解析処理、電圧変動量解析処理およびタイミング検証処理等では、パス上の各論理素子１１の他の入力端子については、各論理素子１１の演算処理をマスクする目的で、ＡＮＤセルは常にＨｉｇｈの信号が入力され、ＯＲセルは常にＬｏｗの信号が入力される。

タイミング検証部２０８は、パス抽出部２０４によって抽出された各パスについて、電圧変動量解析部１０６から出力された各ノイズの影響を考慮した電圧データに基づいて、遅延解析部１０２に遅延解析を行わせる。

本実施形態の半導体集積回路設計装置２００において、タイミング検証部２０８は、ノイズの印加タイミングを、クロック周期ＣＰ内で間隔をずらして、上記遅延解析を遅延解析部１０２に実行させ、半導体集積回路のタイミング検証を繰り返し実行する。すなわち、ノイズ生成部１０４は、ｎ個のノイズＮ１〜Ｎｎのノイズ情報を生成し、ノイズ情報記憶部２０２に記憶し、電圧変動量解析部１０６は、ノイズ情報記憶部２０２を参照し、各ノイズＮｉ（ｉは、１〜ｎの整数）について、電圧変動量解析を順に行う。ノイズＮｉの影響を考慮して解析された電圧変動量に基づいて遅延解析部１０２が遅延解析を行う。このようにノイズＮｉの影響を考慮した解析結果に基づいて、各ノイズＮｉ毎にタイミング検証部２０８がタイミング検証をｎ回繰り返し行う。

判定部２０６は、タイミング検証部２０８の検証結果に基づいて、半導体集積回路の設計制約条件を満たしているか否かを判定する。判定部２０６は、タイミング検証部２０８により、印加タイミングをクロック周期ＣＰ内で間隔をずらして検証した複数の結果を集計し、各パスについてｎ回実行したタイミング検証の結果を調べ、その全てにおいて設計制約条件を満たしたか、または１回でも設計制約条件を満たさなかったかを判定する。

設計制約条件は、クロック周期内で半導体集積回路が同期して動作できるための条件である。たとえば、クロック周波数が２００Ｈｚの場合、クロック周期は５ｎ秒であるため、図６のフリップフロップ１５間のパスの遅延時間は５ｎ秒以下とするように設計制約条件は設定される。

このように構成された本実施形態の半導体集積回路設計装置２００の動作について、以下に説明する。
図７は、本実施形態の半導体集積回路設計装置２００の動作の一例を示すフローチャートである。本実施形態の半導体集積回路設計装置２００は、上記実施形態の半導体集積回路設計装置１００と同じステップＳ１０５およびステップＳ１０７を有し、さらに、ステップＳ２０１〜ステップＳ２１３を有する。

図７に示すように、本実施形態では、パス抽出部２０４が、遅延解析部１０２から出力された遅延解析結果より、設計制約条件を充足しない可能性のあるパスを抽出する（ステップＳ２０１）。そして、ノイズ生成部１０４が、ｎ個のノイズＮ１〜Ｎｎのノイズ情報を生成し、ノイズ情報記憶部２０２に記憶する（ステップＳ２０３）。ここで、カウンタｉに１をセットする（ステップＳ２０５）。

そして、電圧変動量解析部１０６は、ノイズ情報記憶部２０２を参照し、各ノイズＮｉについて、電圧変動量解析を行う（ステップＳ２０７）。タイミング検証部２０８が、遅延解析部１０２に、このノイズＮｉの影響を考慮した電圧変動量解析結果に基づいて遅延解析を行わせ（ステップＳ１０５）、この解析結果に基づいて、タイミング検証を行う（ステップＳ１０７）。そして、カウンタｉをインクリメントする（ステップＳ２０９）。ｎ個のノイズについてｎ回検証が行われたことを確認するために、ｉがｎより大きいか否かを判定する（ステップＳ２１１）。ｉがｎより大きくなるまで、ステップＳ２０７に戻り、ｎ回各ノイズＮｉの影響を考慮したタイミング検証を繰り返す（ステップＳ２１１のＮＯ）。

ｎ回タイミング検証が終了した場合（ステップＳ２１１のＹＥＳ）、判定部２０６がｎ個の検証結果を集計し、設計制約条件を満たすか否かを判定する（ステップＳ２１３）。ｎ個のノイズについて検証した結果、たとえば、１回でも設計制約条件を満たさなかった場合、そのノイズによる影響が半導体集積回路の動作に及ぶ可能性があることがわかる。これらの結果に基づいて、半導体集積回路のセルの再配置および配線をやり直すことで、外部より印加されるノイズの影響を考慮して、設計制約条件を満たす回路を設計することが可能になる。

以上説明したように、本発明の実施の形態の半導体集積回路設計装置２００によれば、さまざまなタイミングでチップ外部から印加されるノイズを想定した解析および検証を行うことで、いつチップ外部からノイズが印加されても、回路が正しく動作できるかを判定することができる。

（第３の実施の形態）
本実施形態の半導体集積回路設計装置３００は、上記実施の形態とは、解析に使用するノイズ数を絞る点で相違する。本実施形態の半導体集積回路設計装置３００は、半導体集積回路の各パスの静的遅延解析の結果に基づいて、タイミング検証部２０８がタイミング検証を繰り返す回数を削減する制御部３０２をさらに備える。

図８は、本実施形態の半導体集積回路設計装置３００の構成を示す機能ブロック図である。本実施形態の半導体集積回路設計装置３００は、上記実施形態の半導体集積回路設計装置１００または半導体集積回路設計装置２００と同様な、遅延解析部１０２と、電圧変動量解析部１０６と、ノイズ情報記憶部２０２、パス抽出部２０４と、判定部２０６と、タイミング検証部２０８とを備え、さらに、制御部３０２と、ノイズ生成部３０４とを備える。

図９に示すように、ＦＦ１を出発し、ＦＦ２に到着するパスを解析する場合を考え、クロックソースＣＬＫからＦＦ１に信号が伝達される時間をｔ１、ＦＦ１からＦＦ２に信号が伝達される時間をｔ２とする。時刻ｔ０にクロックソースＣＬＫから信号が送られた場合、ＦＦ２に信号が到着する時刻はｔ１＋ｔ２であり、時刻ｔ０からｔ１＋ｔ２までの時間に印加されたチップ外ノイズのみが、このパスの設計制約充足性に影響する。

制御部３０２は、遅延解析部１０２から入力される各パスの静的遅延解析の結果に基づいて、クロックソースから各パスの一方のフリップフロップＦＦ１に信号が伝達される第１遅延時間ｔ１と、他方のフリップフロップＦＦ２に伝達される第２遅延時間ｔ２との合計時間を算出し、クロック周期ＣＰの始まりから合計時間ｔ１＋ｔ２内で、タイミング検証手段がタイミング検証を繰り返すように回数を削減する。

したがって、本実施形態において、ノイズ生成部３０４は、制御部３０２からの指示に従い、遅延解析部１０２の解析結果に基づいて、図１０に示すように、クロック周期ＣＰ内のｔ１＋ｔ２までの時間に印加されるノイズのみを生成することができる。これにより、生成するノイズを絞ることができ、解析実行速度が改善できる。また、ここでも生成されたノイズは、クロック周期ＣＰに合わせて変動するクロック電圧ＶＣＬＫの変動とは無関係なタイミングで発生するノイズを模擬することができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

以下に、具体的な実施例を用いて本発明を実施するための最良の形態の構成及び動作を説明する。
あるチップについてノイズ影響を考慮した遅延解析を実施した。静的遅延解析を行う遅延解析部として、Ｃａｄｅｎｃｅ社製Ｅｎｃｏｕｎｔｅｒ（登録商標）を用い、電圧変動量解析を行う電圧変動量解析部としてＡｐａｃｈｅ社製ＲｅｄＨａｗｋ（商標）を用い、タイミング検証を行うタイミング検証部としてＳＰＩＣＥ（商標）を使用した。

ノイズ定義を変更しながら何度か遅延解析を実施した。その結果、そのチップが正常に動作する、すなわち、設計制約条件を満たす最大のノイズが判明した。

半導体集積回路の設計制約条件は、たとえば、クロック信号の遅延がクロック周期を超えないことなどである。たとえば、クロック周期が１／２００ミリ秒（５ｎ秒）の場合、遅延条件は、５ｎ秒以下となる。

以上、実施形態および実施例を参照して本願発明を説明したが、本願発明は上記実施形態および実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。たとえば、本発明は、以下の構成を適用することも可能である。
（１）
半導体集積回路のチップ情報に基づいて、前記半導体集積回路が有するフリップフロップ間の各パスの静的遅延解析を行う遅延解析手段と、
所定のノイズ定義に基づいて前記半導体集積回路に印加するノイズのノイズ情報を生成するノイズ生成手段と、
前記半導体集積回路の前記チップ情報に基づいて、前記半導体集積回路の所定箇所に前記ノイズ情報に基づいて前記ノイズを印加した時の前記半導体集積回路の電圧変動量を解析する電圧変動量解析手段と、
前記電圧変動量解析手段により解析された前記電圧変動量に基づいて、前記遅延解析手段に前記静的遅延解析を行わせ、前記半導体集積回路の前記各パスの前記静的遅延解析の結果に基づいて、前記半導体集積回路の動作のタイミング検証を行うタイミング検証手段と、を備え、
前記ノイズ生成手段は、所定の印加タイミングで印加されるノイズのノイズ情報を生成し、
前記タイミング検証手段は、前記所定の印加タイミングで印加される前記ノイズ毎に前記タイミング検証を行う半導体集積回路の設計装置。
（２）
（１）に記載の半導体集積回路の設計装置において、
前記タイミング検証手段は、
前記ノイズの前記印加タイミングの間隔を、クロック周期内でずらして、前記半導体集積回路の前記タイミング検証を繰り返し実行する半導体集積回路の設計装置。
（３）
（２）に記載の半導体集積回路の設計装置において、
前記半導体集積回路の前記各パスの前記静的遅延解析の結果に基づいて、前記タイミング検証手段が前記タイミング検証を繰り返す回数を削減する制御手段をさらに備える半導体集積回路の設計装置。
（４）
（３）に記載の半導体集積回路の設計装置において、
前記制御手段は、
前記各パスの前記静的遅延解析の結果に基づいて、クロックソースから前記各パスの一方のフリップフロップに信号が伝達される第１遅延時間と、前記一方のフリップフロップから他方のフリップフロップに信号が伝達される第２遅延時間との合計時間を算出し、前記クロック周期の始まりから前記合計時間内で、前記タイミング検証手段が前記タイミング検証を繰り返すように前記回数を削減する半導体集積回路の設計装置。
（５）
（１）乃至（４）いずれかに記載の半導体集積回路の設計装置において、
前記タイミング検証手段の検証結果に基づいて、前記半導体集積回路の設計制約条件を満たしているか否かを判定する判定手段を備える半導体集積回路の設計装置。
（６）
（１）乃至（５）いずれかに記載の半導体集積回路の設計装置において、
前記ノイズ定義を変更して、前記半導体集積回路の前記タイミング検証を繰り返し実行する半導体集積回路の設計装置。
（７）
（１）乃至（６）いずれかに記載の半導体集積回路の設計装置において、
前記ノイズ生成手段が生成した前記ノイズ情報を記憶するノイズ情報記憶手段を備える半導体集積回路の設計装置。
（８）
（１）乃至（７）いずれかに記載の半導体集積回路の設計装置において、
前記ノイズ生成手段は、前記ノイズ情報を、前記半導体集積回路の外部より不定期に印加されるノイズを模擬するように生成する半導体集積回路の設計装置。
（９）
半導体集積回路のチップ情報に基づいて、前記半導体集積回路が有するフリップフロップ間の各パスの静的遅延解析を行い、
所定のノイズ定義に基づいて、前記半導体集積回路に所定の印加タイミングで印加されるノイズのノイズ情報を生成し、
前記半導体集積回路の前記チップ情報に基づいて、前記半導体集積回路の所定箇所に、前記ノイズ情報に基づいて前記ノイズを印加した時の前記半導体集積回路の電圧変動量を解析し、
解析された前記電圧変動量に応じ、前記半導体集積回路の前記チップ情報に基づいて、前記半導体集積回路が有するフリップフロップ間の各パスの静的遅延解析を行い、
前記所定の印加タイミングで印加される前記ノイズ毎に、前記半導体集積回路の前記各パスの前記静的遅延解析の結果に基づいて、前記半導体集積回路の動作のタイミング検証を行う半導体集積回路の設計装置のデータ処理方法。
（１０）
（９）に記載の半導体集積回路の設計装置のデータ処理方法において、
前記ノイズの前記印加タイミングの間隔を、クロック周期内でずらして、前記半導体集積回路の前記タイミング検証を繰り返し実行する半導体集積回路の設計装置のデータ処理方法。
（１１）
（１０）に記載の半導体集積回路の設計装置のデータ処理方法において、
前記半導体集積回路の前記各パスの前記静的遅延解析の結果に基づいて、前記タイミング検証を繰り返す回数を削減する半導体集積回路の設計装置のデータ処理方法。
（１２）
（９）乃至（１１）いずれかに記載の半導体集積回路の設計装置のデータ処理方法において、
前記ノイズ情報を、前記半導体集積回路の外部より不定期に印加されるノイズを模擬するように生成する半導体集積回路の設計装置のデータ処理方法。
（１３）
半導体集積回路のチップ情報に基づいて、前記半導体集積回路が有するフリップフロップ間の各パスの静的遅延解析を行う手順と、
所定のノイズ定義に基づいて前記半導体集積回路に印加する所定のノイズのノイズ情報を生成する手順と、
前記半導体集積回路の前記チップ情報に基づいて、前記半導体集積回路の所定箇所に前記ノイズ情報に基づいて前記ノイズを印加した時の前記半導体集積回路の電圧変動量を解析する手順と、
前記電圧変動量を解析する手順により解析された前記電圧変動量に基づいて、前記静的遅延解析を行う手順に前記静的遅延解析を行わせる手順と、
前記半導体集積回路の前記各パスの前記静的遅延解析の結果に基づいて、前記半導体集積回路の動作のタイミング検証を行う手順と、
所定の印加タイミングで印加されるノイズのノイズ情報を生成する手順と、
前記所定の印加タイミングで印加される前記ノイズ毎に前記タイミング検証を行う手順と、をコンピュータに実行させるための半導体集積回路の設計装置の制御プログラム。
（１４）
（１３）に記載の半導体集積回路の設計装置の制御プログラムにおいて、
前記ノイズ情報を生成する手順による前記ノイズの前記印加タイミングの間隔を、クロック周期内でずらして、前記半導体集積回路の前記タイミング検証を繰り返し実行する手順をさらにコンピュータに実行させるための半導体集積回路の設計装置の制御プログラム。
（１５）
（１４）に記載の半導体集積回路の設計装置の制御プログラムにおいて、
前記半導体集積回路の前記各パスの前記静的遅延解析の結果に基づいて、前記タイミング検証を繰り返す回数を削減する手順をコンピュータに実行させるための半導体集積回路の設計装置の制御プログラム。
（１６）
（１３）乃至（１５）いずれかに記載の半導体集積回路の設計装置の制御プログラムにおいて、
前記ノイズ情報を、前記半導体集積回路の外部より不定期に印加されるノイズを模擬するように生成する手順をコンピュータに実行させるための半導体集積回路の設計装置の制御プログラム。

この出願は、２００９年５月２０日に出願された日本出願特願２００９−１２１７８３号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (9)

1. 半導体集積回路のチップ情報に基づいて、前記半導体集積回路が有するフリップフロップ間の各パスの静的遅延解析を行う遅延解析手段と、
   所定のノイズ定義に基づいて前記半導体集積回路に印加するノイズのノイズ情報を生成するノイズ生成手段と、
   前記半導体集積回路の前記チップ情報に基づいて、前記半導体集積回路の所定箇所に前記ノイズ情報に基づいて前記ノイズを印加した時の前記半導体集積回路の電圧変動量を解析する電圧変動量解析手段と、
   前記電圧変動量解析手段により解析された前記電圧変動量に基づいて、前記遅延解析手段に前記静的遅延解析を行わせ、前記半導体集積回路の前記各パスの前記静的遅延解析の結果に基づいて、前記半導体集積回路の動作のタイミング検証を行うタイミング検証手段と、を備え、
   前記ノイズ生成手段は、所定の印加タイミングで印加されるノイズのノイズ情報を生成し、
   前記タイミング検証手段は、前記所定の印加タイミングで印加される前記ノイズ毎に前記タイミング検証を行い、
   前記タイミング検証手段は、
   前記ノイズの前記印加タイミングの間隔を、クロック周期内でずらして、前記半導体集積回路の前記タイミング検証を繰り返し実行し、
   前記半導体集積回路の前記各パスの前記静的遅延解析の結果に基づいて、前記タイミング検証手段が前記タイミング検証を繰り返す回数を削減する制御手段をさらに備え、
   前記制御手段は、
   前記各パスの前記静的遅延解析の結果に基づいて、クロックソースから前記各パスの一方のフリップフロップに信号が伝達される第１遅延時間と、前記一方のフリップフロップから他方のフリップフロップに信号が伝達される第２遅延時間との合計時間を算出し、前記クロック周期の始まりから前記合計時間内で、前記タイミング検証手段が前記タイミング検証を繰り返すように前記回数を削減する半導体集積回路の設計装置。
2. 請求項１に記載の半導体集積回路の設計装置において、
   前記タイミング検証手段の検証結果に基づいて、前記半導体集積回路の設計制約条件を満たしているか否かを判定する判定手段を備える半導体集積回路の設計装置。
3. 請求項１または２に記載の半導体集積回路の設計装置において、
   前記ノイズ定義を変更して、前記半導体集積回路の前記タイミング検証を繰り返し実行する半導体集積回路の設計装置。
4. 請求項１乃至３いずれかに記載の半導体集積回路の設計装置において、
   前記ノイズ生成手段が生成した前記ノイズ情報を記憶するノイズ情報記憶手段を備える半導体集積回路の設計装置。
5. 請求項１乃至４いずれかに記載の半導体集積回路の設計装置において、
   前記ノイズ生成手段は、前記ノイズ情報を、前記半導体集積回路の外部より不定期に印加されるノイズを模擬するように生成する半導体集積回路の設計装置。
6. 半導体集積回路のチップ情報に基づいて、前記半導体集積回路が有するフリップフロップ間の各パスの静的遅延解析を行い、
   所定のノイズ定義に基づいて、前記半導体集積回路に所定の印加タイミングで印加されるノイズのノイズ情報を生成し、
   前記半導体集積回路の前記チップ情報に基づいて、前記半導体集積回路の所定箇所に、前記ノイズ情報に基づいて前記ノイズを印加した時の前記半導体集積回路の電圧変動量を解析し、
   解析された前記電圧変動量に応じ、前記半導体集積回路の前記チップ情報に基づいて、前記半導体集積回路が有するフリップフロップ間の各パスの静的遅延解析を行い、
   前記所定の印加タイミングで印加される前記ノイズ毎に、前記半導体集積回路の前記各パスの前記静的遅延解析の結果に基づいて、前記半導体集積回路の動作のタイミング検証を行い、
   前記ノイズの前記印加タイミングの間隔を、クロック周期内でずらして、前記半導体集積回路の前記タイミング検証を繰り返し実行し、
   前記半導体集積回路の前記各パスの前記静的遅延解析の結果に基づいて、前記タイミング検証を繰り返す回数を削減し、
   前記各パスの前記静的遅延解析の結果に基づいて、クロックソースから前記各パスの一方のフリップフロップに信号が伝達される第１遅延時間と、前記一方のフリップフロップから他方のフリップフロップに信号が伝達される第２遅延時間との合計時間を算出し、前記クロック周期の始まりから前記合計時間内で、前記タイミング検証を繰り返すように前記回数を削減する半導体集積回路の設計装置のデータ処理方法。
7. 請求項６に記載の半導体集積回路の設計装置のデータ処理方法において、
   前記ノイズ情報を、前記半導体集積回路の外部より不定期に印加されるノイズを模擬するように生成する半導体集積回路の設計装置のデータ処理方法。
8. 半導体集積回路のチップ情報に基づいて、前記半導体集積回路が有するフリップフロップ間の各パスの静的遅延解析を行う手順と、
   所定のノイズ定義に基づいて前記半導体集積回路に印加する所定のノイズのノイズ情報を生成する手順と、
   前記半導体集積回路の前記チップ情報に基づいて、前記半導体集積回路の所定箇所に前記ノイズ情報に基づいて前記ノイズを印加した時の前記半導体集積回路の電圧変動量を解析する手順と、
   前記電圧変動量を解析する手順により解析された前記電圧変動量に基づいて、前記静的遅延解析を行う手順に前記静的遅延解析を行わせる手順と、
   前記半導体集積回路の前記各パスの前記静的遅延解析の結果に基づいて、前記半導体集積回路の動作のタイミング検証を行う手順と、
   所定の印加タイミングで印加されるノイズのノイズ情報を生成する手順と、
   前記所定の印加タイミングで印加される前記ノイズ毎に前記タイミング検証を行う手順と、
   前記ノイズ情報を生成する手順による前記ノイズの前記印加タイミングの間隔を、クロック周期内でずらして、前記半導体集積回路の前記タイミング検証を繰り返し実行する手順と、
   前記半導体集積回路の前記各パスの前記静的遅延解析の結果に基づいて、前記タイミング検証を繰り返す回数を削減する手順と、
   前記各パスの前記静的遅延解析の結果に基づいて、クロックソースから前記各パスの一方のフリップフロップに信号が伝達される第１遅延時間と、前記一方のフリップフロップから他方のフリップフロップに信号が伝達される第２遅延時間との合計時間を算出し、前記クロック周期の始まりから前記合計時間内で、前記タイミング検証を繰り返すように前記回数を削減する手順と、をコンピュータに実行させるための半導体集積回路の設計装置の制御プログラム。
9. 請求項８に記載の半導体集積回路の設計装置の制御プログラムにおいて、
   前記ノイズ情報を、前記半導体集積回路の外部より不定期に印加されるノイズを模擬するように生成する手順をコンピュータに実行させるための半導体集積回路の設計装置の制御プログラム。

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