JP2002270695A - 電磁波障害解析方法および電磁波障害解析装置およびこれを用いた半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＬＳＩの大規模化・高速化を維持しつつも電
磁波障害を低減する。 【解決手段】 本発明の半導体集積回路への外部からの
ノイズを解析する方法は、対象となる半導体集積回路内
部および前記半導体集積回路装置外部の電源配線のイン
ピーダンス情報を抽出する工程と、前記インピーダンス
情報から等価回路を作成する等価回路作成工程と、前記
等価回路の入力情報として、外部からノイズ波形を供給
し、前記半導体集積回路へのノイズの影響を解析する解
析工程とを含むことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電磁波障害（ＥＭ
Ｓ：Electromagnetic susceptibility）解析方法および
電磁波障害解析装置およびこれを用いた半導体装置の製
造方法に係り、特に、大規模でかつ高速駆動のＬＳＩ
(大規模半導体集積回路)に対して高速かつ高精度のＥＭ
Ｓ解析を行い、電磁放射による直接ＥＭＳと電源からの
間接ＥＭＳとを解析する方法に関する。

【０００２】

【従来の技術】半導体集積回路の高速化、高集積化に伴
い、半導体集積回路が外部からのノイズにより誤動作を
起こす電磁波障害(ＥＭＳ)が問題となっている。

【０００３】ＥＭＳが発生する原因の１つとして、半導
体集積回路外部から電源線に入ったノイズが半導体集積
回路内部へと伝播し、これが信号線や各機能素子に影響
を与え、誤動作を引き起こすことが考えられる。従来、
半導体集積回路が受けるノイズによる誤動作を解析する
ために設計段階において回路シミュレータやより高速な
遅延シミュレータによって半導体集積回路の信号線にノ
イズが発生した場合のシミュレーションを行い、ノイズ
によって誤動作を引き起こすかどうかを調べるという取
り組みはおこなっていた。

【０００４】また、ＥＭＳノイズ以外のノイズの解析方
法として、ＬＳＩの信号配線間のクロストークノイズを
解析する方法がある。その一例として、図３２に示すよ
うに、信号配線間のノイズを解析すべく、加害者側の回
路素子が出力した信号変化が並行した信号配線間のカッ
プリング容量により被害者側の回路素子に伝播するノイ
ズを解析する方法が提案されている（特許第２０７６８
５８号）。この技術では信号線と電源線の間に発生する
影響を考慮してはおらず、したがって、ＥＭＳノイズを
解析することが出来ないという問題があった。

【０００５】また、ＳＰＩＣＥなどのトランジスタレベ
ルシミュレータにより、図３３に示すように電源にノイ
ズを含む信号Ｓをいれて解析することはできるが、誤動
作の解明には多数のテストパターンを流し、各回路素子
（ゲート）の出力信号をチェックし、期待する出力と異
なる値がでることを確認しなければ、問題発生個所をつ
かむことができない。

【０００６】つまり、全てのセルにプローブを配するこ
となしには完全に問題発生個所をつかむことはできず、
大規模ＬＳＩの場合はこの作業が究めて困難である。

【０００７】また、問題発生個所をつかむことはできて
も、どのゲートを修正すべきかわからないという問題が
あった。

【０００８】また、多数のテストベクタを使用しても、
ＬＳＩが動いている状態にしないことには１００％は問
題発生個所をつかむことはできない。

【０００９】

【発明が解決しようとする課題】このように、上述した
従来技術は、大規模な集積回路に対しては膨大なシミュ
レーション時間が必要となる。また、回路内部の回路素
子が引き起こす信号変化が原因で信号線にノイズが発生
した場合すなわちクロストークノイズについては考慮し
ているが、電源線にノイズが発生した場合すなわち間接
ＥＭＳの半導体集積回路内部への影響や、電磁放射によ
り半導体集積回路内部にノイズが発生した場合すなわち
直接ＥＭＳについては考慮されていない。また、ＥＭＳ
の影響の仕方の解析やＥＭＳ対策のための回路の修正が
困難である。

【００１０】このため、回路の大型化が進むにつれて、
半導体集積回路では外部からの電源ノイズ（間接ＥＭ
Ｓ）や電磁波による輻射ノイズ（直接ＥＭＳ）による誤
動作が深刻な問題となっている。従来、外部からのノイ
ズに対する半導体集積回路の耐性を調べるため、半導体
集積回路を製品化した後、実際に半導体集積回路に電源
ノイズを与えたり外部より強い電磁波を与えて外部のノ
イズに対する半導体集積回路の耐性を評価するという方
法がとられている。そして、当該半導体集積回路が、ノ
イズに対する耐性が低い場合は半導体集積回路内にデカ
ップリングコンデンサを挿入したり、回路を修正するこ
とでノイズに対する耐性強化を行なっていた。

【００１１】このように従来は、半導体集積回路を製品
化した後に外部からのノイズに対する耐性について検査
を行なっているため、検査時に外部からのノイズに対す
る問題があった場合は半導体集積回路の修正が必要とな
り設計期間が増大すると言う問題があった。

【００１２】本発明は前記実情に鑑みてなされたもの
で、ＬＳＩの大規模化・高速化を維持しつつも電磁波障
害を低減するための方法に関するものである。

【００１３】すなわち、本発明は、外部から電源にノイ
ズが入る間接ＥＭＳによる誤動作および、電磁波放射に
よる直接ＥＭＳによる誤動作を防止し、容易に信頼性の
高い半導体集積回路装置のレイアウトを提供することを
目的とする。

【００１４】また、本発明は、大規模な半導体集積回路
において、電源配線のノイズ波形の伝播を求めることに
より設計段階でノイズの影響で潜在的に回路の誤動作を
引き起こしやすい箇所を容易に特定する方法を提供する
ことを目的とする。

【００１５】さらにまた、本発明は、電源ノイズに対す
る回路動作の検証をシミュレーションで行うことによ
り、製品化する前に半導体集積回路のノイズの耐性を強
化することを目的とする。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路への外部からのノイズを解
析する方法は、対象となる半導体集積回路内部の電源配
線または半導体集積回路内部の電源配線および半導体集
積回路の外部電源配線のインピーダンス情報を抽出する
インピーダンス抽出工程と、前記インピーダンス情報か
ら等価回路を作成する等価回路作成工程と、前記等価回
路の入力情報として、外部からノイズ波形を供給し、前
記半導体集積回路へのノイズの影響を解析する解析工程
とを含むことを特徴とする。

【００１７】かかる工程によれば、インピーダンス情報
から等価回路を作成し、この等価回路に、外部からノイ
ズ波形を供給し、前記半導体集積回路へのノイズの影響
を解析するようにしているため、容易に高精度のＥＭＳ
対策を行うことが可能となる。

【００１８】本発明の第２では、前記解析工程は、前記
等価回路の入力情報として起点電源ノイズ波形を供給す
るノイズ波形供給工程と、前記半導体集積回路の内部節
点および端子の電源ノイズ波形を求める電源ノイズ波形
計算工程と、外部からのノイズの半導体集積回路への影
響を求め、前記半導体集積回路に外部からノイズが入っ
たときの影響を受けやすい箇所を検出するエラー箇所検
出工程を含むことを特徴とする。

【００１９】かかる構成によれば、外部からノイズが入
ったときの影響を受けやすい箇所を容易に検出すること
ができ、容易に効率よく高精度のＥＭＳ対策を行うこと
が可能となる。

【００２０】本発明の第３では、前記等価回路作成工程
は、前記インピーダンス情報から半導体集積回路内の各
機能ブロックの縮退インピーダンス回路を作成する機能
ブロック電源等価回路作成工程と、前記インピーダンス
情報から、半導体集積回路内のブロック間電源配線解析
用回路を作成するブロック間電源等価回路作成工程と含
み、前記解析工程は、前記等価回路として前記縮退イン
ピーダンス回路、前記ブロック間電源配線解析用回路の
少なくとも１つを用いる工程であることを特徴とする。

【００２１】本発明の第４によれば、前記等価回路作成
工程は、前記インピーダンス情報から半導体集積回路内
の各機能ブロックの縮退インピーダンス回路を作成する
機能ブロック電源等価回路作成工程と、前記インピーダ
ンス情報から、半導体集積回路内のブロック間電源配線
解析用回路を作成するブロック間電源等価回路作成工程
と、前記インピーダンス情報から、半導体集積回路の外
部電源配線解析用回路を作成する外部電源等価回路作成
工程とを含み、前記解析工程は、前記等価回路として前
記縮退インピーダンス回路、前記ブロック間電源配線解
析用回路、前記外部電源配線解析用回路の少なくとも１
つを用いる工程であることを特徴とする。

【００２２】上記第3および第4によれば、電源ノイズ波
形を半導体集積回路外部の電源線に入力し、その電源ノ
イズ波形の伝播の様子をシミュレーションにより解析
し、半導体集積回路内の各地点での電源波形を求めるこ
とで、ＥＭＳの影響を受けやすい箇所の特定を行うこと
が容易に可能となる。

【００２３】本発明の第5によれば、前記ブロック間電
源等価回路作成工程は、前記機能ブロック電源等価回路
作成工程により作成された前記縮退インピーダンス回路
に、前記ブロック間電源配線のインピーダンス情報を付
加することにより、前記ブロック間電源配線解析用回路
を作成する工程であり、前記解析工程は、前記等価回路
として前記縮退インピーダンス回路、前記ブロック間電
源配線解析用回路の少なくとも１つを用いる工程である
ことを特徴とする。

【００２４】本発明の第6によれば、前記ブロック間電
源等価回路作成工程は、前記機能ブロック電源等価回路
作成工程により作成された前記縮退インピーダンス回路
に、前記ブロック間電源配線のインピーダンス情報を付
加することにより、前記ブロック間電源配線解析用回路
を作成する工程であり、前記外部電源等価回路作成工程
は、前記ブロック間電源配線解析用回路の縮退インピー
ダンス回路を作成し、前記縮退インピーダンス回路に半
導体集積回路外部のインピーダンス情報を付加すること
により半導体集積回路外部電源配線解析用回路を構成す
る工程であり、前記解析工程は、前記等価回路として前
記縮退インピーダンス回路、前記ブロック間電源配線解
析用回路、前記半導体集積回路外部電源配線解析用回路
の少なくとも１つを用いる工程であることを特徴とす
る。

【００２５】上記第５乃至第６によれば、上記第３およ
び４による効果に加え、縮退インピーダンス回路を用い
ているため、演算が簡略化され、容易に信頼性の高い解
析を行なうことが可能となる。本発明の第７では、前記
ノイズ波形供給工程は、前記インピーダンス情報より作
成したブロック間電源配線解析用回路の電源端子に起点
電源ノイズ波形を与える工程であり、前記電源ノイズ波
形計算工程は、前記ブロック間電源配線解析用回路の各
内部節点におけるブロック間電源ノイズ波形を求めると
共に各機能ブロックの端子部でのブロック端子部電源ノ
イズ波形を求めるブロック間電源ノイズ波形計算工程
と、前記インピーダンス情報より作成された機能ブロッ
クのインピーダンス回路に入力として前記ブロック端子
部電源ノイズ波形を与えることにより、前記機能ブロッ
ク内の各内部節点における機能ブロック電源ノイズ波形
を求めると共に各素子の電源端子での素子端子部電源ノ
イズ波形を求める機能ブロック内電源ノイズ波形計算工
程からなり、前記ブロック端子部電源ノイズ波形、前記
ブロック間電源ノイズ波形、前記機能ブロック電源ノイ
ズ波形および前記素子端子部電源ノイズ波形の少なくと
も一つを用いて外部からのノイズの影響が大きくなると
予想される回路部分の特定を行うことを特徴とする。

【００２６】本発明の第８では、前記ノイズ波形供給工
程は、前記インピーダンス情報より作成した半導体集積
回路外部電源配線解析用回路の電源端子に起点電源ノイ
ズ波形を与える工程であり、前記電源ノイズ波形計算工
程は、前記半導体集積回路外部電源配線解析用回路によ
り、前記インピーダンス情報より作成したブロック間電
源配線解析用回路の電源端子の端子部電源ノイズ波形を
求める外部電源ノイズ波形計算工程と、ブロック間電源
配線の各内部節点におけるブロック間電源ノイズ波形を
求めると共に各機能ブロックの端子部のブロック端子部
電源ノイズ波形を求めるブロック間電源ノイズ波形計算
工程と、機能ブロックのインピーダンス回路に入力とし
て前記ブロック端子部電源ノイズ波形を与えることによ
り、ブロック内の各内部節点における機能ブロック電源
ノイズ波形を求めると共に各素子の電源端子の素子端子
部電源ノイズ波形を求める機能ブロック内電源ノイズ波
形計算工程からなり、前記端子部電源ノイズ波形、前記
ブロック端子部電源ノイズ波形、前記ブロック間電源ノ
イズ波形、前記機能ブロック電源ノイズ波形および前記
素子端子部電源ノイズ波形の少なくとも一つを用いて外
部からのノイズの影響が大きくなると予想される回路部
分の特定を行うことを特徴とする。

【００２７】かかる構成によれば、、電源配線のインピ
ーダンスモデルを半導体集積回路外部と半導体集積回路
内部のブロック間配線と半導体集積回路内部のブロック
内部の配線に分け階層的に電源ノイズ波形を求めること
で、大規模な半導体集積回路の解析も可能となる。

【００２８】本発明の第9によれば、前記エラー箇所検
出工程は、前記電源ノイズ波形に対して電源ノイズのピ
ーク値の閾値を設け、前記閾値を超えたところをエラー
とするエラーチェックを行うことで外部からのノイズに
よりエラーを起こすと予想される回路箇所の特定を行う
エラーチェック工程を含むことを特徴とする。

【００２９】かかる構成によれば、あらかじめ決定され
た閾値に従ってエラーチェックを行なうようにしている
ため、容易に、効率良くエラーを起こすと予想される回
路箇所の特定を行なうことが可能となる。

【００３０】本発明の第１０によれば、前記エラー箇所
検出工程は、前記ブロック間電源配線解析用回路の電源
端子における閾値を設け、前記閾値を超えたところをエ
ラーとするノイズチェックを行うノイズチェック工程
と、エラーと判定された場合のみ、前記ブロック間電源
ノイズ波形計算工程を行うことを特徴とする。

【００３１】かかる構成によれば、ブロック間電源配線
解析用回路の電源端子における閾値を越えているとして
エラーと判定された場合のみ、ブロック間電源ノイズ波
形計算工程を実行するようにしているため、無駄な工程
がなく、効率良いチェックが可能となる。

【００３２】本発明の第１１では、前記ブロック間電源
配線解析用回路の電源端子における閾値は、前記半導体
集積回路内の機能ブロックの端子、ブロック間電源配線
の閾値の中で最大のものとすることを特徴とする。

【００３３】かかる構成によれば、ブロック間電源配線
解析用回路の電源端子における閾値を半導体集積回路内
の機能ブロックの端子、ブロック間電源配線の閾値の中
で最大のものに設定しているため、無駄な計算が実行さ
れるのを防止し、効率良いチェックを行なうことが可能
となる。

【００３４】本発明の第１２では、前記エラー箇所検出
工程は、半導体集積回路内の各機能ブロックについて電
源ノイズのピークに閾値を設け、前記機能ブロックの電
源端子において電源ノイズのピーク値が前記閾値を超え
たところをエラーとするノイズチェックを行う、ノイズ
チェック工程と、エラーと判定された場合のみ、前記機
能ブロック内電源ノイズ波形計算工程を行うことを含む
ことを特徴とする。

【００３５】かかる構成によれば、各機能ブロックにつ
いての電源ノイズのピークに設けた閾値を越えていると
してエラーと判定された場合のみ、ブロック内電源ノイ
ズ波形計算工程を実行するようにしているため、無駄な
工程がなく、効率良いチェックが可能となる。

【００３６】本発明の第１３では、前記半導体集積回路
内の各機能ブロックの電源端子の電源ノイズの閾値は、
各機能ブロック内部の機能素子、電源配線の閾値の中で
最大のものとすることを特徴とする。

【００３７】かかる構成によれば、ブロック内電源配線
解析用回路の電源端子における閾値を半導体集積回路内
の機能素子、機能ブロック内部の機能素子、電源配線の
閾値の中で最大のものに設定しているため、無駄な計算
が実行されるのを防止し、効率良いチェックを行なうこ
とが可能となる。

【００３８】本発明の第１４は、前記エラーチェック工
程は、半導体集積回路内の各機能素子について電源ノイ
ズのピークの閾値を設け、前記機能素子の電源端子にお
いて電源ノイズのピーク値が前記閾値を超えたところを
エラーとするノイズチェックを行うノイズチェック工程
を含むことを特徴とする。

【００３９】かかる構成によれば、あらかじめ決定され
た閾値に従ってエラーチェックを行なうようにしている
ため、容易に、効率良くエラーを起こすと予想される回
路箇所の特定を行なうことが可能となる。

【００４０】本発明の第１５によれば、前記エラーチェ
ック工程は、前記半導体集積回路内の各機能ブロック内
の電源配線またはブロック間の電源配線について隣接す
る信号線との距離、並行配線長により決まる電源ノイズ
のピークの閾値を設け、前記電源配線の各内部節点にお
いて電源ノイズのピーク値が前記閾値を超えたところを
エラーとするチェックを行うノイズチェック工程を含む
ことを特徴とする。

【００４１】かかる構成によれば、各機能ブロック内の
電源配線又はブロック間の電源配線についての電源ノイ
ズのピークに設けた閾値を越えているとしてエラーと判
定された場合のみ、ブロック内電源ノイズ波形計算工程
を実行するようにしているため、無駄な工程がなく、効
率良いチェックが可能となる。

【００４２】本発明の第１6によれば、半導体集積回路
への外部からのノイズを解析する解析装置であって、対
象となる半導体集積回路内部の電源配線または半導体集
積回路内部の電源配線および半導体集積回路の外部電源
配線のインピーダンス情報を抽出する抽出手段と、前記
インピーダンス情報から等価回路を作成する等価回路作
成手段と、前記等価回路の入力情報として、外部からノ
イズ波形を供給し、前記半導体集積回路へのノイズの影
響を解析する解析手段と含むことを特徴とする。

【００４３】かかる構成によれば、インピーダンス情報
から等価回路を作成し、この等価回路に、外部からノイ
ズ波形を供給し、前記半導体集積回路へのノイズの影響
を解析するようにしているため、容易に高精度のＥＭＳ
対策を行うことが可能となる。

【００４４】本発明の第１７によれば、前記解析工程
は、前記半導体集積回路の各回路素子の電源端子での電
源波形を求める工程と、前記各回路素子の電源端子での
電源波形に基づいて、前記回路素子の遅延時間を計算す
る計算工程と、前記回路素子の遅延時間が、許容範囲内
であるか否かを判定するタイミング検証工程とを含むこ
とを特徴とする。

【００４５】かかる構成によれば、各回路素子の電源端
子での電源波形に基づいて、算出された遅延時間に基づ
いて、タイミング検証をしているため、容易に高精度の
検証が可能となる。

【００４６】本発明の第１８によれば、前記解析工程
は、前記半導体集積回路の各回路素子の電源端子での電
源波形を求める工程と、前記各回路素子の電源端子での
電源波形に基づいて、前記回路素子の遅延時間を計算す
る計算工程と、連続する前記回路素子列の遅延時間の和
が、許容範囲内であるか否かを判定するタイミング検証
工程とを含むことを特徴とする。

【００４７】かかる構成によれば、請求項１７の効果に
加えて、さらに高精度の検証を行なうことが可能とな
る。

【００４８】本発明の第１９によれば、前記解析工程
は、前記電源端子のノイズ波形の入力タイミングとピー
ク値の少なくとも一方を変化させた時の回路素子の遅延
時間の変化量を算出し、その算出結果に基づいて遅延変
化量データベースを作成するデータベース作成工程を含
み、前記計算工程は、前記遅延変化量データベースか
ら、所望のノイズ波形に対する前記回路素子の遅延時間
の変化量を求める工程を含むことを特徴とする。

【００４９】本発明の第２０によれば、前記解析工程
は、前記電源端子のノイズ波形の入力タイミングとピー
ク値の少なくとも一方を変化させた時の回路素子の遅延
時間の変化量を算出し、この算出結果を、電源ノイズが
ない場合の回路素子の遅延時間に対する割合として求め
て遅延変化割合データベースを作成するデータベース作
成工程を含み、前記計算工程は、電源ノイズがない場合
の回路素子の遅延時間に、前記遅延変化割合データベー
スから読み出された前記割合を掛け合わせることで所望
のノイズに対する回路素子の遅延変化量を求める工程を
含むことを特徴とする。

【００５０】本発明の第２１によれば、前記解析工程
は、連続した回路素子列に対し、各回路素子の遅延時間
の変化量が最大となる電源ノイズの入力タイミングでの
前記連続した回路素子列の遅延変化量を、前記連続した
回路素子列の最大の遅延変化量として求める工程を含む
ことを特徴とする。

【００５１】本発明の第２２によれば、前記解析工程
は、電源ノイズにより回路素子の遅延時間が変化するこ
とにより、回路の動作に必要な時間内に信号が到達せ
ず、回路動作が想定した動作とは異なる結果となってし
まう回路部分を検出する工程を含むことを特徴とする。

【００５２】本発明の第２３によれば、さらに、検出さ
れた前記回路部分から、電源ノイズによりもっとも遅延
時間に影響する回路素子を探索し、エラー素子として検
出するエラー素子検出工程を含むことを特徴とする。

【００５３】本発明の第２４によれば、さらに前記エラ
ー素子に対して電源ノイズ耐性強化対策を実行する強化
工程を含むことを特徴とする。

【００５４】本発明の第２５によれば、さらに、前記エ
ラー素子検出工程でエラー素子とされた回路素子を、電
源ノイズに対して遅延変化量が小さい回路素子に置換す
る置換工程を含むことを特徴とする。

【００５５】本発明の第２６によれば、さらに、前記エ
ラー素子検出工程でエラー素子とされた回路素子を、制
約時間を満たす回路素子に置換する置換工程を含むこと
を特徴とする。

【００５６】本発明の第２７によれば、前記請求項１乃
至２６のいずれかに記載の電磁波障害解析方法を用いた
解析結果にもとづき、エラーを回避したレイアウト設計
を行い、半導体装置を製造する工程を含むことを特徴と
する。

【００５７】かかる構成によれば、半導体集積回路の各
回路素子の電源端子の信号波形を求め、前記半導体集積
回路の各回路素子の電源端子での電源ノイズの入力タイ
ミング、ピーク値を求めている。また、電源ノイズの入
力タイミングやピーク値を変化させた場合の回路素子の
遅延時間の変化量をシミュレーションにより求めてデー
タベースを作成し、回路素子の電源端子でのノイズ波形
と前記遅延時間変化量のデータベースから回路素子の遅
延時間の変化量の計算を行うようにしてもよい。さらに
また任意の電源ノイズを与えた場合に回路素子の遅延時
間が変化することにより、回路の動作に必要な時間内に
信号が到達せず、回路動作が想定した動作とは異なる結
果となってしまう回路部分を検出するようにしてもよ
い。また、任意の電源ノイズを与えた場合に回路動作が
想定した動作とは異なる結果となってしまう回路部分に
対し、制約時間を満たすように回路素子を変更すること
によりノイズの耐性を強化することも可能となる。

【００５８】本発明の第２８によれば、ＬＳＩの電磁波
障害を解析する方法であって、電源ノイズの伝播経路に
おいて、電源ノイズにより出力結果あるいは内部状態を
変えるノイズの閾値を算出しこれをライブラリに格納す
るライブラリ化工程と、前記ライブラリを参照しつつ、
前記ＬＳＩの全回路素子について、電源ノイズの影響を
受けるか否かを解析する解析工程とを含むことを特徴と
する。

【００５９】かかる構成によれば、閾値をライブラリ化
することにより、容易に効率良く解析を行なうことが可
能となる。

【００６０】本発明の第２９は、前記ライブラリ化工程
が、回路素子の通過可能な最小の電源ノイズの電圧ある
いは電流波形のピーク、幅、形状のいずれかの関数ある
いは値をライブラリに格納する工程を含むことを特徴と
する。

【００６１】本発明の第３０は、前記ライブラリ化工程
が、回路素子の端子に入力し、回路素子の端子を出力す
るあるいは内部状態を変更する経路のノイズの閾値を前
記ライブラリに格納する工程を含むことを特徴とする。

【００６２】上記第２９および３０の構成によれば、よ
り高効率の解析を行なうことが可能となる。

【００６３】本発明の第３１は、前記解析工程が、回路
素子の端子に入力し、回路素子の端子を出力するあるい
は内部状態を変更する経路を解析する工程を含むことを
特徴とする。

【００６４】本発明の第３２は、前記解析工程が、経路
の情報を記録する記録工程を含むことを特徴とする。

【００６５】本発明の第３３は、前記記録工程が、ノイ
ズの伝播する回路素子を記録する工程を含むことを特徴
とする。

【００６６】本発明の第３４は、前記記録工程が、ノイ
ズの伝播するレジスタ素子を記録する工程を含むことを
特徴とする。

【００６７】本発明の第３５は、前記記録工程が、ノイ
ズの伝播する回路素子を仮想的に異なるドライブ能力の
回路素子に変更した際のダメージを記録する工程を含む
ことを特徴とする。

【００６８】本発明の第３６は、前記記録工程が、経路
上のノイズに弱い回路素子を記録する工程を含むことを
特徴とする。

【００６９】本発明の第３７は、前記解析工程が、電磁
波解析を行う電磁波解析工程により、前記電源ノイズを
算出する工程を含むことを特徴とする。

【００７０】本発明の第３８は、前記解析工程が、指定
された回路素子への経路上のノイズに弱い回路素子を記
録する工程を含むことを特徴とする。

【００７１】本発明の第３９は、前記解析工程が、レジ
スタ素子への経路上のノイズに弱い回路素子を記録する
ことを特徴とする。

【００７２】上記第３１乃至３９の構成によれば、電磁
波障害を生じやすい個所をより容易に検出し記録するこ
とにより、対策処理を行なう際の効率が大幅に向上す
る。

【００７３】本発明の第４０によれば、ＬＳＩの電磁波
障害を解析する解析装置であって、電源ノイズの伝播経
路において、電源ノイズにより出力結果あるいは内部状
態を変えるノイズの閾値を格納するライブラリと、前記
ライブラリを参照しつつ、前記ＬＳＩの全回路素子につ
いて、電源ノイズの影響を受けるか否かを解析する解析
手段とを含むことを特徴とする。

【００７４】かかる構成によれば、閾値をライブラリ化
することにより、容易に効率良く解析を行なうことが可
能となる。

【００７５】本発明の第４１によれば、ＬＳＩの電磁波
障害を解析する工程と、前記解析結果に基づいて対策を
必要とするブロック又はインスタンスをソートするソー
ト工程と、前記ソート工程で配列された順序に従って、
各ブロック又はインスタンスに電源ノイズを消去するた
めの対策処理を施す処理工程とを含むことを特徴とす
る。

【００７６】かかる構成によれば、対策を必要とするブ
ロック又はインスタンスがソートされるため、この順序
にしたがって効率良く対策処理を施すことが可能とな
る。

【００７７】本発明の第４２によれば、さらに前記処理
工程後の当該ブロック又はインスタンスのＥＭＳ解析を
行う解析工程と、前記解析工程で電源ノイズの影響が所
定の値以下で有ると判断されるまで、前記処理工程およ
び解析工程を繰り返すようにしたことを特徴とする。

【００７８】かかる構成によれば、解析工程で電源ノイ
ズの影響が所定の値以下で有ると判断されるまで、処理
工程および解析工程を繰り返すようにしているため、効
率良く信頼性の高い処理を行なうことが可能となる。

【００７９】本発明の第４３によれば、前記処理工程
は、ノイズを含む電流がスイッチ素子に入るタイミング
で前記スイッチ素子が高抵抗となるように遅延調整を行
う遅延調整素子と、前記スイッチ素子と容量素子とで形
成されるＲＣフィルタ回路を挿入する工程であることを
特徴とする。

【００８０】かかる構成によれば、挿入するスイッチ素
子と容量素子の調整のみで効率よくノイズ除去を行なう
ことが可能となる。

【００８１】本発明の第４４によれば、前記処理工程
は、インダクタを挿入する工程であることを特徴とす
る。

【００８２】本発明の第４５によれば、前記処理工程
は、電源配線長距離を調整する工程であることを特徴と
する。

【００８３】本発明の第４６によれば、前記処理工程
は、タイミングに余裕のあるセルの駆動能力を下げるよ
うにセルランクを変更する工程であることを特徴とす
る。

【００８４】上記構成によれば、効率よくノイズ除去を
行なうことが可能となる。

【００８５】本発明の第４７によれば、ＬＳＩの電磁波
障害を解析する解析手段と、前記解析手段の解析結果に
基づいて対策を必要とするブロック又はインスタンスを
ソートするソーティング手段と、前記ソーティング手段
で配列された順序に従って、各ブロック又はインスタン
スに電源ノイズを消去するための対策処理を施す処理手
段とを含むことを特徴とする。

【００８６】かかる構成によれば、対策を必要とするブ
ロック又はインスタンスがソートされるため、この順序
にしたがって効率良く対策処理を施すことが可能とな
る。

【００８７】本発明の第４８によれば、さらに前記処理
装置で処理のなされた当該ブロック又はインスタンスの
ＥＭＳ解析を行う解析手段とを含み、前記解析手段で電
源ノイズの影響が所定の値以下で有ると判断されるま
で、前記処理および解析を繰り返すようにしたことを特
徴とする。

【００８８】かかる構成によれば、解析手段で電源ノイ
ズの影響が所定の値以下で有ると判断されるまで、処理
および解析を繰り返すように構成されているため、効率
良く信頼性の高い処理を行なうことが可能となる。ま
た、かかる構成によれば、ノイズが伝播しないように例
えばバッファを駆動能力の大きいものに置き換えた際の
消費電力などの増加を検出するようにすることも可能で
ある。

【００８９】本発明の第４９によれば、前記解析工程で
解析されたノイズに対して弱いセルとそれらの間の経路
をハイライト表示する表示工程を含むことを特徴とす
る。

【００９０】本発明の第５０によれば、メモリセルなど
のレジスタセルをハイライト表示する表示工程を含むこ
とを特徴とする。

【００９１】本発明の第５１によれば、前記解析工程で
ノイズに弱く交換すべきであると解析されたセル情報を
表示する表示工程を含むことを特徴とする。

【００９２】本発明の第５２によれば、前記解析工程で
交換すべきであると解析されたセル情報に基づき、仮想
的に変更して各セルに対してパラメータを書きなおして
表示する仮想表示工程を含むことを特徴とする。

【００９３】本発明の第５３によれば、前記解析工程で
対策が必要であると判断されたブロックまたはインスタ
ンスをソートするソーティング工程を含むことを特徴と
する。

【００９４】本発明の第５４によれば、前記解析工程で
対策が必要であると判断されたブロックまたはインスタ
ンスに対して行う対策をソートする対策ソート工程を含
むことを特徴とする。

【００９５】上記第４９乃至５４の構成によれば、ＥＭ
Ｓ解析およびその対策処理がなされるが、前述のプロセ
スを逐次表示し、どの対象に対してどの対策を行うか、
またそれによりどのような変化が行われるかについて表
示を行うようにすることが可能である。これにより、よ
り効率よく対策を実行することが可能となる。

【００９６】このようにして、良好なＥＭＳ対策がなさ
れ信頼性の高い半導体集積回路のレイアウト構造を自動
的に高速で提供することが可能となる。なお、このよう
にして得られたレイアウトに従って半導体集積回路装置
が製造され、ＥＭＳのない極めて信頼性の高いものを得
ることが可能となる。

【００９７】

【発明の実施の形態】以下、本発明に係る不要輻射解析
方法の実施形態について説明する。 実施形態１ 図1は、本実施形態におけるノイズシミュレーション方
法の原理図を示したブロック図、図３７は図1の解析部
の詳細を示すブロック図、図２は等価回路作成手順を説
明するブロック図、図３は実施の形態の動作を示すフロ
ーチャートである。

【００９８】図1に示すように、本発明の実施形態のノ
イズシミュレーションを用いた解析装置は、レイアウト
情報１１と、インピーダンス情報抽出部１２と、等価回
路作成部１３と、解析部１４と、電源ノイズ波形データ
ベース１５により構成される。さらに、解析部１４は図
３７に示すノイズ波形供給部３７１と、電源ノイズ波形
計算部３７２と、電源ノイズ閾値ライブラリ３７３と、
エラー箇所検出部３７４により構成される。

【００９９】かかる解析装置では、レイアウト情報１１
から、インピーダンス情報抽出部１２において、半導体
集積回路の外部端子につながる電源配線と、半導体集積
回路内部のブロック間電源配線と半導体集積回路内部の
各機能ブロック内電源配線のインピーダンス情報をそれ
ぞれ抽出する。そして半導体集積回路外部の電源配線に
ついては電源配線の抵抗成分、容量成分、インダクタン
ス成分を抽出し、半導体集積回路内部のブロック間電源
配線と各機能ブロック内部の電源配線については、電源
配線の抵抗成分、容量成分を抽出する。

【０１００】等価回路作成部13は、インピーダンス情報
抽出部12において抽出されたインピーダンス情報より、
各機能ブロック内電源配線解析用回路、ブロック間電源
配線解析用回路、半導体集積回路外部電源配線解析用回
路を作成する。

【０１０１】等価回路作成手順を図２に示す。図２
（a）は、対象となる半導体集積回路のインピーダンス
回路である。２１は半導体集積回路、２２は機能ブロッ
クである。まず、各機能ブロックの抵抗成分、容量成分
の接続情報を表したインピーダンス回路を機能ブロック
内電源配線解析用回路とする（図２(b)）。

【０１０２】次に、各機能ブロックのインピーダンス情
報を圧縮した各機能ブロックの縮退インピーダンス回路
を複数の機能ブロック全てについて作成する。これにブ
ロック間電源配線のインピーダンス情報を付加したもの
をブロック間電源配線解析用回路とする（図２(c)）。

【０１０３】さらに、ブロック間電源配線解析用回路を
圧縮した縮退インピーダンス回路に半導体集積回路外部
の電源配線のインピーダンス情報を付加したものを半導
体集積回路外部電源配線解析用回路とする（図２
(d)）。圧縮法としては例えばAWE(Asymptotic Waveform
Evaluation)等の圧縮方法を用いる。なお、このように
RCを縮退させることで、それを用いた上位の階層の計算
時間を短縮することが可能となる。

【０１０４】解析部１４は、前記各等価回路を用いて、
半導体集積回路へのノイズの影響を解析する。解析部の
詳細を図３７を用いて説明する。ノイズ波形供給部３７
１は、前記等価回路の電源線に入力情報として、起点ノ
イズ波形を供給する。次に、電源ノイズ波形計算部３７
２で、半導体集積回路の各地点での電源波形を計算す
る。この計算は、半導体集積回路の外部電源配線、ブロ
ック間電源配線、ブロック内電源配線の３段階に分けて
行う。電源ノイズ閾値ライブラリ３７３は半導体集積回
路の各地点における電源ノイズのピーク値を記憶してお
く。閾値は、半導体集積回路、各機能ブロック、各機能
素子、電源配線に対して定める。電源配線の閾値は隣接
する信号線との距離と、並行配線長により決定する。各
機能素子についてはシミュレーションによりエラー出力
を引き起こす電源ノイズレベルの最小値を求め、これを
閾値とする。

【０１０５】また、各機能ブロックの閾値は、ブロック
内の電源配線、各機能素子の閾値の中で最大のものとす
る。半導体集積回路の閾値は、半導体集積回路内の各機
能ブロックの閾値、ブロック間電源配線の閾値の中で最
大のものとする。エラー箇所検出部３７４は電源ノイズ
閾値ライブラリ３７３の各地点における電源ノイズのピ
ーク値の閾値と電源ノイズ波形を比較し、閾値を超えた
ところをエラーとするチェックを行う。

【０１０６】電源配線の閾値と電源配線の各内部節点に
おける波形の比較を行う際には、電源配線のモデルをT
型モデルとし、その電源配線の中間の内部節点において
比較を行う。ここで、エラーと判定された箇所の電源波
形は電源ノイズ波形データベース１５に記憶しておく。

【０１０７】次に、図３を参照して、本発明の実施の形
態の動作について説明する。ここで、半導体集積回路外
部電源配線に入力するノイズののった電源波形を起点電
源ノイズ波形、半導体集積回路の電源端子でのノイズの
のった電源波形を半導体集積回路端子部電源ノイズ波
形、各機能ブロックの電源端子での電源波形をブロック
端子部電源ノイズ波形とする。

【０１０８】まず、ステップ３１で半導体集積回路外部
電源配線解析用回路の電源線に入力として起点電源ノイ
ズ波形を与え、半導体集積回路外部電源配線の電源ノイ
ズ解析を行い、半導体集積回路端子部電源ノイズ波形を
求める。

【０１０９】そして、ステップ３２で前記端子部電源ノ
イズ波形と半導体集積回路に対して設けた電源ノイズの
ピークの閾値との比較を行う。前記判断ステップ３２
で、端子部電源ノイズ波形が閾値を超えると判断された
場合は、ステップ３３に進み半導体集積回路内ブロック
間電源配線の解析を行う。

【０１１０】前記解析ステップ３３では、ブロック間電
源配線解析用回路に前記端子部電源ノイズ波形を入力
し、ブロック間電源配線の各内部節点での電源ノイズ波
形および各機能ブロック端子部電源ノイズ波形を求め
る。

【０１１１】そしてステップ３４で求められた電源ノイ
ズ波形をブロック間電源配線の各ノードに対して設けた
電源ノイズのピークの閾値と比較する。

【０１１２】前記ステップ３４で閾値を超えると判断さ
れた場合はエラーとする。そして必要に応じて、当該個
所はノイズ伝播個所であるとして表示を行う。また、ス
テップ３５で各機能ブロックに対して設けた電源ノイズ
のピークの閾値と各機能ブロックの端子部電源ノイズ波
形との比較を行う。

【０１１３】この判断ステップ３５で、ブロック端子部
電源ノイズ波形が閾値を超える場合は、ステップ３６に
進み、機能ブロック内電源配線解析用回路にブロック端
子部電源ノイズ波形を入力し、ブロック内電源配線の各
接点での電源ノイズ波形および各機能素子の電源供給口
の電源ノイズ波形を求める。

【０１１４】ステップ３７でブロック内電源配線に対し
て設けた電源ノイズのピークの閾値と電源ノイズ波形を
比較し、閾値を超える場合はエラーとする。そして必要
に応じて当該個所はノイズ伝播個所であるとして表示を
行う。

【０１１５】また、ステップ３８で各機能素子に対して
設けた電源ノイズのピークの閾値と各機能素子の電源供
給口の電源ノイズ波形を比較し、閾値を超える場合はエ
ラーとする。そして必要に応じて当該個所はノイズ伝播
個所であるとして表示を行う。

【０１１６】以上の解析によりエラーと判定された地点
が、外部から電源線に入ったノイズが減衰せずに伝播す
るところであり、ＥＭＳに対して弱い箇所である。

【０１１７】なお、半導体集積回路への電源端子が複数
ある場合はワーストケースとして、各電源供給口から入
った電源ノイズが同じタイミングで半導体集積回路の各
地点に伝播した場合を考える。つまり、電源毎に前記手
法で半導体集積回路の各地点でのノイズ波形を求め、そ
れを合計する。

【０１１８】また、半導体集積回路内が階層化されてお
らず、フラットな設計の場合は、半導体集積回路内部の
電源配線シミュレーションモデルと半導体集積回路外部
の電源配線シミュレーションモデルの2つのモデルを構
成し、半導体集積回路外部と内部にわけて階層的にシミ
ュレーションを行い、同様にエラー箇所の特定を行う。

【０１１９】本実施形態によれば、半導体集積回路の電
源配線に外部からノイズが入ったときに影響を受けやす
い箇所を設計段階で特定することができるため、半導体
集積回路製造前に対策を行い、ノイズ耐性を上げること
ができる。対策についてはスイッチ回路の挿入、インダ
クタの挿入、電源配線長の短縮、セルランクの変更など
種々の対策があるがこれらについては後述する。

【０１２０】また、エラー表示についても適宜選択可能
であるが、詳細は後述する。

【０１２１】実施形態２ 以下、本発明の第２の実施の形態について、図を参照し
つつ説明する。本発明の第２の実施形態の回路動作検証
方法は、図４に原理図を示すように、レイアウト情報か
ら抽出されたインピーダンス情報４１と、前記インピー
ダンス情報に入力される電源ノイズ波形から半導体集積
回路の各地点での電源ノイズ波形を計算する電源波形計
算部４２と、電源ノイズの入力タイミングやピーク値を
変化させた場合の回路素子の遅延時間の変化量をシミュ
レーションにより求めてデータベースを作成する遅延変
化量データベース作成部４６と、前記電源波形計算部で
作成された回路素子の電源端子でのノイズ波形と前記遅
延時間変化量のデータベース４７から回路動作を検証す
る回路動作検証部４８とから構成されている。この回路
動作検証部４８は回路素子の電源端子でのノイズ波形か
ら遅延時間を計算する遅延計算部４３と、この計算され
た遅延時間と、前記遅延時間変化量のデータベース４７
とから、任意の電源ノイズを与えた場合に回路素子の遅
延時間が変化することにより、回路の動作に必要な時間
内に信号が到達せず、回路動作が想定した動作とは異な
る結果となってしまう回路部分を検出するエラー検出部
４４と、任意の電源ノイズを与えた場合に回路動作が想
定した動作とは異なる結果となってしまう回路部分に対
し、制約時間を満たすように回路素子を変更する回路修
正部４５とから構成されており、この修正によりノイズ
耐性を強化された半導体集積回路を提供するものであ
る。

【０１２２】すなわち、電源配線のインピーダンス情報
４１と電源端子に入力された電源ノイズ波形から各回路
素子での電源波形を求める電源波形計算部４２と各回路
素子の遅延時間が変化することにより、回路の動作に必
要な時間内に信号が到達せず、回路動作が想定した動作
とは異なる結果となってしまう回路部分を検出する回路
動作検証部４８と電源ノイズによる回路素子の遅延の変
化量を記述した遅延変化量データベース４７を作成する
遅延変化量データベース作成部４６とを備えた構造をと
ることを特徴とする。

【０１２３】そして、前記回路動作検証部４８は回路素
子の電源端子でのノイズ波形と遅延時間変化量のデータ
ベース４７から回路素子の遅延の変化量の計算を行ない
ノイズを考慮した遅延値を計算する遅延計算部４３と回
路素子の遅延時間が変化することにより、回路の動作に
必要な時間内に信号が到達せず、回路動作が想定した動
作とは異なる結果となってしまう回路部分を検出するエ
ラー箇所検出部４４とエラー箇所に対し電源ノイズ強化
を行う回路修正部４５から構成される。

【０１２４】図５は本発明の実施の形態における回路動
作検証方法のフロー図である。今後、ある特定の機能を
持った回路素子をセル、連続した回路素子列をパスとし
て説明する。図５においてまず、半導体集積回路の電源
配線に入力する電源ノイズ波形を設定し(ｓｔｅｐ１：
ステップ１)、次に電源波形計算部４２にてインピーダ
ンス情報４１および入力された電源ノイズ波形から各回
路素子での電源波形を求める(ｓｔｅｐ２：ステップ
２)。また遅延変化量データベース作成部４６にてセル
毎にピーク値および入力信号の変化時間に対する電源ノ
イズの入力タイミングを変えた場合の遅延値を計算して
遅延変化量データベース４７を作成しておく(ｓｔｅｐ
６：ステップ６)。

【０１２５】次に電源ノイズによる遅延変化量を求める
パスを選択する(ｓｔｅｐ３：ステップ３)。パスの選択
は電源ノイズがない場合のパスの遅延値に電源ノイズに
よる各セルでの最大の遅延変化量を合計した遅延値が制
約時間を越えるパスに対して遅延変化量を計算すること
でパスを絞り込むことができる。

【０１２６】そして選択したパスに対し電源ノイズの入
力タイミングを変化させた場合のパスの遅延時間を遅延
計算部４３にて計算を行う。遅延計算部４３ではまず電
源ノイズがない場合のパスの遅延値T1を計算し(ｓｔｅ
ｐ４：ステップ４)、電源ノイズの初期の入力タイミン
グTnを設定し(ｓｔｅｐ５：ステップ５)、そのパスの電
源ノイズによる遅延変化量T2を計算し(ｓｔｅｐ７：ス
テップ７)、T1とT2を合計することで電源ノイズを考慮
したパスの遅延値T3を求める(ｓｔｅｐ8：ステップ
８)。

【０１２７】次にそのパス遅延が制約時間を満たしてい
るか否かの判定を行ない(ｓｔｅｐ９：ステップ９)、そ
のパス遅延が制約時間を越えていた場合は、エラー箇所
検出部４４にてそのパスで電源ノイズによる遅延の変化
量がもっとも大きいセルを検出する(ｓｔｅｐ１０：ス
テップ１０)。パス遅延が制約時間内であった場合は電
源ノイズの入力タイミングをあるステップ幅で変化させ
て、ステップ５からステップ１１を繰り返し、与えた電
源ノイズの入力タイミングにおいてパスの遅延値が制約
時間を満たす場合はそのパスは電源ノイズに対して問題
なしとする。

【０１２８】そしてすべてのパスに対し：ステップ３か
ら：ステップ１２を繰り返す。

【０１２９】電源ノイズによるパスの最大変化量を求め
る方法として、遅延変化量のデータベースから各セルの
最大変化量を求め、その中でもっとも変化量が大きい電
源ノイズの入力タイミングを求め、その入力タイミング
でのパスの遅延変化量を最大の遅延変化量とすることで
パスの遅延変化量の計算を一回で行うことができる。

【０１３０】図６は遅延変化量計算部４３のフロー図で
あり、図６においてまず選択されたパスからセルを選択
し(ｓｔｅｐ１３：ステップ１３)、そのセルの入力信号
変化に対する電源ノイズの入力タイミングを計算し(ｓ
ｔｅｐ１４：ステップ１４)、そのセルでの電源ノイズ
のピーク値および電源ノイズの入力タイミングより遅延
変化量データベース４７を用いて遅延の変化量を計算す
る(ｓｔｅｐ１５：ステップ１５)。

【０１３１】そしてそのパスでのすべてのセルの遅延変
化量が計算されるまでステップ１３からステップ１６を
繰り返す。

【０１３２】次に電源ノイズによる遅延変化量の計算方
法について説明する。まず遅延変化量データベース作成
部４６にてセル毎にピーク値および入力信号の変化時間
に対する電源ノイズの入力タイミングを変えた場合の遅
延時間を求め、遅延変化量データベースを作成する。図
８は遅延変化量データベースの内容について示したもの
であり、セル名、ピーク値、電源ノイズの入力タイミン
グ毎の遅延変化量の３つの要素からなっている。セル遅
延の変化量を計算する際にはセル名、ピーク値、電源ノ
イズの入力タイミングから遅延変化量データベースを参
照して遅延時間の変化量を求める。また遅延変化量を、
電源ノイズを入力しない場合の遅延時間に対する変化の
割合として遅延時間の変化量を１００分率で求めて遅延
変化割合データベースを作成し、電源ノイズを考慮しな
い場合の遅延値にその割合を掛け合わせた値を遅延変化
量として求めてもよい。またデータベースではピーク値
および電源ノイズの入力タイミングはあるｓｔｅｐ幅で
データとして持つが、遅延変化量を計算する際にピーク
値、入力タイミングがデータにない場合はデータを近似
して遅延変化量の計算を行う。

【０１３３】図７はエラー箇所検出部４４のフロー図で
あり、図７においてまずパスから電源ノイズによるセル
遅延値の変化量がもっとも大きいセルを選択し(ｓｔｅ
ｐ１７：ステップ１７)、そのセルが同じ種類のセルで
ノイズによる遅延変化量の小さいセルに置き換えが可能
か否かの判定を行う(ｓｔｅｐ１８：ステップ１８)。

【０１３４】そして、置き換えが可能ならば遅延変化量
の小さいセルに置き換えを行う(ｓｔｅｐ２０：ステッ
プ２０)。一方、置き換えができない場合は、セルタイ
プの変更により制約時間を満たすことができるかどうか
判定を行ない(ｓｔｅｐ１９：ステップ１９)、変更によ
り制約時間を満たせるならばセルタイプを変更する(ｓ
ｔｅｐ２１：ステップ２１)。

【０１３５】このように本実施形態によれば、電源ノイ
ズが半導体集積装置に入力された場合の各回路素子での
遅延時間の変化を求めることができ、それにより遅延時
間が変化したことにより回路動作が想定した動作とは異
なる結果となる回路素子を検出することができる。そし
てさらに、その回路素子にノイズに対する耐性強化を行
うことで、電源ノイズに対する耐性を強化することがで
きる。

【０１３６】このようにして半導体集積回路を製品化す
る前に電源ノイズに対する耐性をシミュレーションで評
価し、対策を行うことができるため、設計期間の短縮や
開発費の削減、設計完成度の向上を行うことが出来る。

【０１３７】実施形態３ 本発明の第３の実施形態として、ＬＳＩ９０１の電磁波
障害を解析するに際し、図９（ａ）に示すような電磁放
射(radiation)９０２による直接ＥＭＳと電源９０３か
らの間接ＥＭＳとを考慮し、ノイズの侵入に対してＬＳ
Ｉ９０１のどの部分が弱く修正すべき点がどこにあるか
を解析し、ＬＳＩの耐ノイズ性を向上する方法について
説明する。

【０１３８】この方法では図１０に示すように、電源ノ
イズの伝播経路において、電源ノイズによりＬＳＩの出
力結果あるいは内部状態を変えるノイズの閾値を算出し
これをライブラリ化することにより電源ノイズ閾値ライ
ブラリ１００１を形成しておき、この電源ノイズ閾値ラ
イブラリ１００１を参照しつつ静的電源ノイズ解析手段
１００２で、前記ＬＳＩの全回路素子について、電源ノ
イズの影響を受けるか否かを解析し、電源ノイズ解析結
果１００３として出力するものである。かかる構成によ
れば静的かつ網羅的にＬＳＩ中の全回路素子について回
路を解析することができ、テストベクタを不要とし、全
ての回路チェックが可能となる。そしてさらに、解析時
間の短縮も可能となる。

【０１３９】次に、電源ノイズ閾値ライブラリについて
説明する。電源ノイズ閾値ライブラリとしては、通過す
るか否かの閾値を関数としてあるいは値そのものとして
もつようにする。そして更に、望ましくは通過するか否
か以外に静電破壊されるかどうかという情報を持たせる
ようにする。

【０１４０】この電源ノイズ閾値ライブラリの詳細を図
１１（ａ）乃至（ｃ）に示す。図１１（ａ）又は（ｂ）
に示すように、この通過するか否かの閾値は、各回路素
子（容量素子や論理ゲートおよびレジスタ素子を含む）
に入り込むノイズの電流あるいは電圧のピーク値、ノイ
ズの幅、ノイズの形状のいずれかもしくは２つ以上の組
み合わせとする。

【０１４１】そして種々のデータに対するライブラリを
作成する。このライブラリはまた、各回路素子における
入力側の電源の抵抗、入力側の抵抗容量、出力側の抵
抗、出力側の容量、および入力側に回路素子がある場合
は入力側の駆動能力のうち、１つ以上のパラメータの関
数であってもよい。

【０１４２】また、通過する経路は図１１（ｃ）に示す
ように、電源線（ＶＤＤ，ＶＳＳ）から回路素子の電源
端子を経由して回路素子の出力端子への経路（Ｒ１、Ｒ
６）、電源（ＶＤＤ，ＶＳＳ）からレジスタ素子（Ｆ
Ｆ，メモリなど）の電源端子を経由してレジスタ素子の
内部状態への経路（Ｒ２）、回路素子の入力端子から出
力端子への経路（Ｒ３）、レジスタ素子の入力端子から
レジスタ素子の内部状態への経路（Ｒ４）、電源線から
容量素子などを経由して信号線への経路（Ｒ５，Ｒ
７）、以上５つの経路の少なくとも一つ以上の情報とし
て持たせるようにする。

【０１４３】次に実際の解析処理について説明する。図
１２は解析処理の基本のフローチャートである。まず図
１２に示すように、使用者指定の電源ネット上のノイズ
波形の読み込みを行う（ステップ１２０１）。

【０１４４】次に電源ネットを起点とし（ステップ１２
０２）、各経路について処理が終わったか否かを判断
し、全ての経路について処理が終わるまで繰り返し実行
する（ステップ１２０３）。

【０１４５】また、前記経路上の全ての回路素子につい
て処理するまで繰り返し（ステップ１２０４）、次の伝
播先側の回路素子でのノイズ通過可能性をライブラリに
基づき計算する（ステップ１２０５）。

【０１４６】そして、伝播先側の回路素子でのノイズ通
過可能性を判断し（ステップ１２０６）、ノイズが通過
して伝播すると判断された場合は前記伝播先側の回路素
子の出力でのノイズ波形をライブラリの通過波形に基づ
き計算する（ステップ１２０７）。

【０１４７】前記判断ステップ１２０４で前記経路上の
全ての回路素子について処理が終了していないと判断さ
れた場合は、再度ステップ１２０５に戻り、前記経路上
の全ての回路素子について処理を行うまで繰り返す。

【０１４８】判断ステップ１２０６で伝播しないと判断
された場合、もしくは判断ステップ１２０４で前記経路
上の全ての回路素子について処理が終了したと判断され
た場合には、ステップ１２０３に戻り全ての経路につい
て処理するまで繰り返す。

【０１４９】このようにして、電源ノイズの全ての伝播
経路において、電源ノイズにより出力結果あるいは内部
状態を変えるノイズの閾値を格納するライブラリを参照
しつつ、ＬＳＩの全回路素子について、電源ノイズの影
響を受けるか否かを解析するようにしているため、確実
で信頼性の高いＥＭＳ解析を行うことが可能となる。

【０１５０】なお、この図１２に示したフローチャート
を基本フローチャートとして、種々の変形が可能であ
る。

【０１５１】変形例１ 図１３は、この図１２の基本フローチャートの変形例で
ある。図１２に示した基本フローチャートの判断ステッ
プ１２０６と、伝播先でのノイズ波形を計算する計算ス
テップ１２０７との間に、記録ステップ１３０１を挿入
することで、判断ステップ１２０６に基づき、伝播する
と判断されたときには、伝播経路の情報を記録するよう
にしている。

【０１５２】図１４は、記録ステップ１３０１の第１の
例である。ステップ１３０１１において、伝播経路の情
報として伝播先側の回路素子の情報を記録する（あるい
はフラグを立てる）ようにしている。図１５は、記録ス
テップ１３０１の第２の例である。ステップ１３０１２
において、伝播先側の回路素子がレジスタ素子や非同期
回路であれば、伝播経路の情報として伝播先側の回路素
子の情報を記録する（あるいはフラグを立てる）ように
している。すなわち、ＬＳＩの出力結果が期待値と異な
るようになる致命的な部分であるか否かを判断し、その
ような回路素子のみを記録する（あるいはフラグを立て
る）ようにしている。

【０１５３】図１６は、記録ステップ１３０１の第３の
例である。まず、伝播先側の回路素子を、置換前よりも
ドライブ能力の高い回路素子のうち、仮想置換処理を行
っていない最小のドライブ能力の回路素子と仮想的に置
き換える（ステップ１３０１３１）。次に仮想的に置き
換えた回路素子でのノイズ通過可能性をライブラリに基
づき計算する（ステップ１３０１３２）。仮想的に置き
換えたセルでノイズが伝播するかどうかを判断し（ステ
ップ１３０１３３）、ノイズが伝播しないようであれ
ば、当初の回路素子に対する仮想的に置き換えた回路素
子によるダメージ（消費電力もしくはタイミングの差
分）を記録する（ステップ１３０１３４）。判断ステッ
プ１３０１３３でノイズが伝播すると判断された場合に
は、ステップ１３０１３１に戻り、置換する回路素子が
無くなるまで繰り返す。

【０１５４】かかる構成によれば、ノイズが伝播しない
ように例えばバッファを駆動能力の大きいものに置き換
えた際の消費電力などの増加を検出することも可能であ
る。

【０１５５】変形例２ 図１７は、この図１２の基本フローチャートの第２の変
形例である。図１２に示した基本フローチャートの判断
ステップ１２０６と、伝播先でのノイズ波形を計算する
計算ステップ１２０７との間に、条件付き記録ステップ
１７０１を挿入し、判断ステップ１２０６でノイズが伝
播されると判断された場合には、ライブラリに基づき通
過可能な最小のノイズ波形を計算し、前記回路素子の入
力でのノイズ波形との差分を記録する。

【０１５６】また、図１２に示した基本フローチャート
の判断ステップ１２０４および１２０６と、判断ステッ
プ１２０３との間に、記録ステップ１７０２を挿入し、
記録ステップ１７０１で記録された差分情報に基づき、
経路上の最小の差分を持つ回路素子を記録することで、
伝播したノイズ波形と通過可否の閾値のノイズ波形の差
分を記録し、交換セルを特定するようにしている。

【０１５７】かかる構成によれば、ノイズの大きなセル
をノイズの小さなセルに置き換えるようにしているた
め、確実で信頼性の高い製品を得ることが可能となる。

【０１５８】変形例３ 図１８は、この図１２の基本フローチャートの第３の変
形例である。図１２に示した基本フローチャートの使用
者指定の電源ネット上のノイズ波形読みこみを行うステ
ップ１２０１の直前に、電磁波の強度と電源のインピー
ダンス（抵抗・容量・インダクタンス）から電磁界解析
を行い電源ネットに発生するノイズ波形を計算する計算
ステップ１８０１を加えたことを特徴とする。

【０１５９】実施形態４ 本発明の第４の実施形態として、第３の実施形態とは逆
に、伝播先の回路素子から逆にたどり、伝播先に到達す
る最小のノイズ量とその伝播を押さえるのに最も有効な
回路素子を検出する方法について説明する。

【０１６０】図１９は解析処理のフローチャートであ
る。まず図１９に示すように、使用者指定の部分を起点
とする（ステップ１９０１）。

【０１６１】次に、電源までの全ての逆方向の各経路に
ついて処理が終わったか否かを判断し、全ての経路につ
いて処理が終わるまで繰り返し実行する（ステップ１９
０２）。

【０１６２】次に、経路上の一番伝播先側の回路素子の
ライブラリの情報から起点に伝播しうる前記回路素子の
入力における最小のノイズ波形を計算する（ステップ１
９０３）。

【０１６３】さらに、前記起点の回路素子を除く経路上
の全ての各回路素子について処理が終わったか否かを判
断し、全ての経路について処理が終わるまで繰り返し実
行する（ステップ１９０４）。

【０１６４】次に、伝播先から計算されたノイズ波形の
前記伝播先側の回路素子でのノイズ通過可能性をライブ
ラリに基づき計算する（ステップ１９０５）。

【０１６５】伝播先での通過可能性を判断し（ステップ
１９０６）、通過して伝播すると判断された場合は、伝
播先から計算されたノイズ波形が前記伝播元側の回路素
子を経て伝播される際の入力がわのノイズ波形をライブ
ラリから逆算し（ステップ１９０７）、ステップ１９０
４に戻り全ての伝播元について処理するまで繰り返す。

【０１６６】一方ステップ１９０４で全ての経路につい
て処理がされた場合あるいはステップ１９０６で伝播し
ないと判断された場合は再度ステップ１９０２に戻り、
電源までの全ての経路について処理するまで繰り返し処
理を行う。

【０１６７】このようにして、最大通過ノイズを計算す
ることができる。

【０１６８】実施形態５ 図２０は、この図１９のフローチャートの変形例であ
る。図１９に示したフローチャートの起点指定ステップ
１９０１の代わりに、繰り返しステップ２００１を用い
ることで、全てのレジスタ素子を起点として図１９のフ
ローチャートを繰り返し処理するようにしている。

【０１６９】実施形態６ 次に、上記解析方法を用いて解析を行なった後の処理に
ついて説明する。図２１は処理フローを示す図である。
この処理では、ＬＳＩの電磁波障害を解析するステップ
２１０１と、この解析結果２１０２に基づいて対策を必
要とするブロック又はインスタンスをソートするソート
ステップ２１０３と、順次伝搬経路を検出し対策対象ブ
ロックを取り出す（ステップ２１０４）、前記ソート工
程で配列された順序に従って、各ブロック又はインスタ
ンスに電源ノイズを消去するための対策処理を施す第１
乃至第４の対策ステップ２１０５から２１０８と、この
対策処理のなされたブロック又はインダクタンスに対し
てＥＭＳ解析を行ない、ノイズ対策が実行されたかどう
かを解析する解析ステップ２１０９と、前記解析ステッ
プで電源ノイズの影響が所定の値以下で有ると判断され
るまで、処理ステップおよび解析ステップを繰り返すよ
うにしたことを特徴とする。

【０１７０】ここで問題とするノイズは図２２にその伝
搬経路の説明図を示すように、電源パッドＰを介してさ
らに外部電源から内部電源に入り込むノイズＡおよびＢ
と、電源と信号線によるクロストークによるノイズＣ
と、電源変動がセルを通して信号線に乗るノイズＤとで
ある。

【０１７１】このような各伝搬経路をとるノイズそれぞ
れに対して順次第１乃至第４の対策ステップ２１０５〜
２１０９を実行する。

【０１７２】まず、図２１に示した、解析結果２１０２
に基いて、ステップ２１０３において、対策が必要なブ
ロックをソートし、順次伝搬経路が前述の内のいずれで
あるか否かを判断し、外部電源から内部電源に入り込む
ノイズＡおよびＢ（図２２参照）である場合は夫々第1
の対策としてスイッチング素子を挿入する第1の対策ス
テップ（２１０５）およびインダクタを挿入する第２の
対策ステップ（２１０６）が実行される。

【０１７３】まず、第1の対策ステップでは図２３にフ
ローチャート、図２４にスイッチ回路を示すようにノイ
ズ電流がスイッチ素子に入るタイミングでスイッチがＯ
ＦＦ（高抵抗）になるように、遅延調整素子で制御する
ものである。ここではスイッチ素子と容量素子でＲＣフ
ィルタが形成されノイズ成分をフィルタリングすること
ができるようになっている。

【０１７４】このスイッチ回路は図２４に等価回路を示
すように外部電源２４１から、ノイズ電流２４２が内部
電源２４７に入力されるに際し、この間にカット信号生
成素子２４４と入力信号の遅延時間を調整する遅延調整
素子２４３とこの遅延信号調整素子で遅延されたノイズ
電流をカット信号生成素子２４４で生成されたカット信
号でスイッチ素子２４５が高抵抗となるようにし、この
高抵抗と容量２４６とでＲＣフィルタを形成し、所定の
周波数のノイズをカットするようにしたものである。

【０１７５】なお、このスイッチ回路の変形例として図
２５に等価回路を示すように、カット信号生成素子２４
４と入力信号の遅延時間を調整する遅延調整素子２４３
とについては、省略してもよく、この場合もタイミング
は少しずれるが基本的にはノイズ信号をカットすること
が可能となる。

【０１７６】第1の対策ステップは図２３に示すように
ステップ２１０４で対象ブロックを抽出し、得られた対
象ブロックの解析結果２３０１からスイッチを挿入する
個所を決定する（ステップ２３０２）。

【０１７７】この後前記ステップ２３０２の決定に従い
電源ラインにスイッチを挿入し（ステップ２３０３）、
再度ＥＭＳ解析処理２３０４を行う。そしてこのＥＭＳ
解析処理ステップ２３０４で、ノイズ対策が達成された
か否かを解析する（ステップ２３０５）。

【０１７８】このようにして第1の対策が施されてもノ
イズ除去がなされていない場合、再度ステップ２３０２
に戻り第1の対策を繰り返すようにしてもよいが、第２
の対策処理に移行してもよい。

【０１７９】次に第２の対策としてＬＣフィルタの挿入
について説明する。まず、前記第1の対策処理における
ＥＭＳ解析ステップでノイズがまだ存在すると判断さ
れ、かつ第２の対策処理に移行すると判断されたとき、
図２６に示すようにＬＣフィルタ挿入処理に入る。

【０１８０】まず、ＥＭＳ解析ステップ２３０５で得ら
れた解析結果２６０１に基いて、図２７に示すような、
電源パッド２７１と内部電源との間で、電源配線を変更
し、電源分離を行う工程および、図２８に示すように電
源パッド２７１と内部電源との間にＬＣフィルタを挿入
する工程とを順次実行する。どのように電源分離するか
は、ＥＭＳ解析結果から判断し、外部ノイズに弱い箇
所、すなわちＥＭＳ対策が必要な箇所と、外部ノイズに
強い箇所、すなわちＥＭＳ対策の必要がない箇所に分け
る。本実施例では、図２７に示すようにクロック系ある
いはデータパス系の電源ラインを切り分けることで大き
な面積を必要とするＬＣフィルタを必要個所に限定配置
するもので、かかる構成によればＥＭＳ対策による面積
の過剰な増大を抑制しつつ、ＬＣフィルタを必要個所に
限定配置することが可能となる。

【０１８１】また図２８に示すようにこのようにして切
り分けられた電源ラインにインダクタ２７２と容量２７
３とからなるＬＣフィルタを挿入するものである。

【０１８２】次にこの第２の対策を行う場合の実際の処
理工程について説明する。第２の対策ステップは図２６
に示すように第1の対策ステップのＥＭＳ解析ステップ
２３０４の解析結果から対象ブロックを抽出し、得られ
た対象ブロックの解析結果２６０１から電源配線を変更
する個所を決定する（ステップ２６０２）。

【０１８３】この後前記ステップ２６０２の決定に従い
当該個所の電源配線を変更し、電源分離をする（２６０
３）。そして電源分離した個所にインダクタおよび容量
を挿入しＬＣフィルタを構成する（ステップ２６０
４）。

【０１８４】そして、再度ＥＭＳ解析処理ステップ２６
０５を行う。そしてこのＥＭＳ解析処理ステップ２６０
５で、ノイズ対策が達成されたか否かを解析する（ステ
ップ２６０６）。ノイズ対策が達成されていると判断さ
れた場合は終了である。

【０１８５】一方達成されていない場合はステップ２６
０２に戻り再度電源配線を変更する個所を決定する工程
から、一連の処理工程を繰り返し続行する。

【０１８６】あるいはまた、第３の対策として電源配線
長を短縮する工程を実行する。

【０１８７】この工程は図２９にフローチャートを示す
ように、第２の対策ステップのＥＭＳ解析ステップ２６
０５の解析結果から対象セルおよび対象ブロックを抽出
し、得られた対象ブロックの解析結果２９０１および２
９０２として対象セルの解析結果としての瞬時電流量情
報および対象ブロックの解析結果としての瞬時電流量情
報を得、この結果に基づいて、電源配線長を変更する個
所を決定する（ステップ２９０３）。

【０１８８】この後前記ステップ２９０３の決定に従い
当該個所の電源配線長を短く変更する（２９０４）。そ
して、再度ＥＭＳ解析処理２９０５を行う。

【０１８９】そしてこのＥＭＳ解析処理ステップ２９０
５で、ノイズ対策が達成されたか否かを解析する。

【０１９０】この解析処理ステップでノイズ対策が達成
されていると判断された場合は終了である。

【０１９１】一方達成されていない場合はステップ２９
０３に戻り再度電源配線長を変更する個所を決定する工
程から、一連の処理工程を繰り返し続行する。

【０１９２】あるいはまた、第４の対策として図３０に
示すようにセルランクの変更処理を行う工程を実行す
る。

【０１９３】この工程は図３０にフローチャートを示す
ように、第３の対策ステップのＥＭＳ解析ステップ２９
０５の解析結果から対象インスタンスを抽出し、得られ
た対象インスタンスの解析結果３００１に基いて、タイ
ミングに余裕があるセルの駆動能力を下げるべくセルラ
ンクの変更を行う（ステップ３００２）。そしてこの変
更後の対象インスタンスについて、再度ＥＭＳ解析処理
３００３を行う。

【０１９４】そしてこのＥＭＳ解析処理ステップ３００
３で、ノイズ対策が達成されたか否かを解析する。

【０１９５】このＥＭＳ解析処理ステップでノイズ対策
が達成されていると判断された場合は終了である。

【０１９６】一方達成されていない場合はステップ３０
０２に戻り再度セルランクの変更処理をから、一連の処
理工程を繰り返し続行する。

【０１９７】このようにして、良好なＥＭＳ対策がなさ
れ信頼性の高い半導体集積回路のレイアウト構造が自動
的に高速で提供される。

【０１９８】なお、このようにして得られたレイアウト
に従って半導体集積回路装置が製造され、ＥＭＳのない
極めて信頼性の高いものを得ることが可能となる。

【０１９９】このようにして、ＥＭＳ解析およびその対
策処理がなされるが、前述のプロセスを逐次表示し、ど
の対象に対してどの対策を行うか、またそれによりどの
ような変化が行われるかについて表示を行うようにする
ことも可能である。これにより、より効率よく対策を実
行することが可能となる。

【０２００】表示方法としては図３１にハッチングで示
すように、ノイズの問題が発生する部分をハイライト表
示するとともに、その伝搬経路を太線で表示するように
すれば、表示も対策も良好に行うことが可能である。

【０２０１】また、図３２に示すように、セルＣをクリ
ックするとそのセルに伝搬する経路上のノイズに対して
最も弱いセルのセル名を表示するとともに、セルをハイ
ライト表示するようにしてもよい。

【０２０２】さらにまた、図３３に示すように経路をク
リックするとその経路上のノイズに対して最も弱いセル
のセルのセル名を表示するとともに、セルをハイライト
表示するようにすることも可能である。

【０２０３】また、図３４に示すように、ノイズに弱い
セルに対してバッファの交換などを仮想的に行う場合、
単に強い大きなバッファに交換すると消費電力があがっ
てしまうという問題がある。そこで最小限の変更で論理
上矛盾の生じない変更を図３１にパラメータ表示および
セル名表示として提案するようにすることも可能であ
る。

【０２０４】そしてこのようにして仮想的に変更した
後、再度各トランジスタ、またはセルに対してノイズ推
定を行う。その結果の消費電力情報などをレポートす
る。これにより、何度かのプロセスを経て容易に最良の
レイアウトを得ることが可能となる。この方法はクロッ
クツリーやレジスタセルが多く存在する回路に対して特
に効果が大きい。

【０２０５】

【発明の効果】以上説明したように、第１に、本発明に
よれば、半導体集積回路の電源配線に外部からノイズが
入ったときに影響を受けやすい箇所を設計段階で特定す
ることができるため、半導体集積回路製造前に対策を行
い、ノイズ耐性を向上することができる。

【０２０６】また、第２に、本発明によれば、電源ノイ
ズが半導体集積装置に入力された場合の各回路素子での
遅延時間の変化を求めることができ、それにより遅延時
間が変化したことにより回路動作が想定した動作とは異
なる結果となる回路素子を検出することができ、その回
路素子にノイズに対する耐性強化を行うことで、電源ノ
イズに対する耐性を強化することができる。このため半
導体集積回路を製品化する前に電源ノイズに対する耐性
をシミュレーションで評価し、対策を行うことができる
ため、設計期間の短縮や開発費の削減、設計完成度の向
上を行うことが出来る。

【０２０７】また第３に、本発明によれば、対策の必要
なブロック又はインスタンスをソートし、対策の対象を
選定した上で、順次種々の対策を実行し、解析を行うよ
うにしているため、短時間に的確で信頼性の高いノイズ
対策処理を行うことが可能となる。

【０２０８】また第４に、本発明によれば、電源にかか
わるノイズ伝搬の閾値ライブラリを持たせることによ
り、高速にノイズの影響個所を判断することが可能とな
る。またレジスタ素子のようなEMSノイズによる回路誤
動作に通じる部品に着目し、解析を行うことにより、対
策すべき部品を限定することができる。さらにまた伝搬
するノイズ量と閾値の差を分析したり、仮想的な部品交
換による影響を判断することで、EMSノイズ対策を行っ
た際の消費電力やタイミングに与えるダメージを抑える
ことができる。

【０２０９】またノイズに対して弱いセルとそれらの間
の経路をハイライト表示するなど、適宜表示しつつ処理
を続行するようにしているため、容易に効率よくノイズ
対策を実行することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態の構成を示すブロック図で
ある。

【図２】シミュレーションモデル作成手順を示す図であ
る。

【図３】本発明の実施の形態の動作を示すフローチャー
トである。

【図４】原理図

【図５】本発明の実施の形態における回路動作検証方法
のフロー図

【図６】遅延変化量計算部４３のフロー図

【図７】エラー箇所検出部４４のフロー図

【図８】遅延データベースの内容を示す図

【図９】本発明の実施形態を示す図

【図１０】本発明の実施形態を示す図

【図１１】本発明の実施形態を示す図

【図１２】本発明の実施形態を示す図

【図１３】本発明の実施形態を示す図

【図１４】本発明の実施形態を示す図

【図１５】本発明の実施形態を示す図

【図１６】本発明の実施形態を示す図

【図１７】本発明の実施形態を示す図

【図１８】本発明の実施形態を示す図

【図１９】本発明の実施形態を示す図

【図２０】本発明の実施形態を示す図

【図２１】本発明の実施形態を示す図

【図２２】本発明の実施形態を示す図

【図２３】本発明の実施形態を示す図

【図２４】本発明の実施形態を示す図

【図２５】本発明の実施形態を示す図

【図２６】本発明の実施形態を示す図

【図２７】本発明の実施形態を示す図

【図２８】本発明の実施形態を示す図

【図２９】本発明の実施形態を示す図

【図３０】本発明の実施形態を示す図

【図３１】本発明の実施形態を示す図

【図３２】本発明の実施形態を示す図

【図３３】本発明の実施形態を示す図

【図３４】本発明の実施形態を示す図

【図３５】従来例のＥＭＳ解析方法を示す図

【図３６】従来例のＥＭＳ解析方法を示す図

【図３７】本発明の実施形態を示す図

【符号の簡単な説明】 １１ レイアウト情報 １２ インピーダンス情報抽出部 １３ 等価回路作成部 １４ 解析部 １５ 電源ノイズ波形データベース ２１ 半導体集積回路 ２２ 機能ブロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者 倉薗 りつ子 大阪府門真市大字門真1006番地 松下電器 産業株式会社 (72)発明者 堤 正範 大阪府門真市大字門真1006番地 松下電器 産業株式会社 (72)発明者 松井 かおり 大阪府門真市大字門真1006番地 松下電器 産業株式会社 Ｆターム(参考） 5B046 AA08 BA05 CA04 DA05 GA01 HA09 JA10 5F038 AV13 AZ03 BH11 BH19 CD02 CD03 CD08 CD09 CD12 CD13 DT20 EZ08 EZ10 EZ20 5F064 BB12 BB19 BB26 CC22 CC23 DD50 EE08 EE19 EE42 EE43 EE45 EE46 EE47 EE52 HH09 HH10 HH12

Claims (54)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路への外部からのノイズを
   解析する方法であって、 対象となる半導体集積回路内部の電源配線または半導体
   集積回路内部の電源配線および半導体集積回路の外部電
   源配線のインピーダンス情報を抽出するインピーダンス
   抽出工程と、 前記インピーダンス情報から等価回路を作成する等価回
   路作成工程と、 前記等価回路の入力情報として、外部からノイズ波形を
   供給し、前記半導体集積回路へのノイズの影響を解析す
   る解析工程とを含むことを特徴とする電磁波障害解析方
   法。
2. 【請求項２】 前記解析工程は、前記等価回路の入力情
   報として起点電源ノイズ波形を供給するノイズ波形供給
   工程と、 前記半導体集積回路の内部節点および端子の電源ノイズ
   波形を求める電源ノイズ波形計算工程と、外部からのノ
   イズの半導体集積回路への影響を求め、前記半導体集積
   回路に外部からノイズが入ったときの影響を受けやすい
   箇所を検出するエラー箇所検出工程を含むことを特徴と
   する請求項１に記載の電磁波障害解析方法。
3. 【請求項３】 前記等価回路作成工程は、 前記インピーダンス情報から半導体集積回路内の各機能
   ブロックの縮退インピーダンス回路を作成する機能ブロ
   ック電源等価回路作成工程と、 前記インピーダンス情報から、半導体集積回路内のブロ
   ック間電源配線解析用回路を作成するブロック間電源等
   価回路作成工程とを含み、 前記解析工程は、前記等価回路として前記縮退インピー
   ダンス回路、前記ブロック間電源配線解析用回路の少な
   くとも１つを用いる工程であることを特徴とした請求項
   １記載の電磁波障害解析方法。
4. 【請求項４】 前記等価回路作成工程は、 前記インピーダンス情報から半導体集積回路内の各機能
   ブロックの縮退インピーダンス回路を作成する機能ブロ
   ック電源等価回路作成工程と、 前記インピーダンス情報から、半導体集積回路内のブロ
   ック間電源配線解析用回路を作成するブロック間電源等
   価回路作成工程と、 前記インピーダンス情報から、半導体集積回路の外部電
   源配線解析用回路を作成する外部電源等価回路作成工程
   とを含み、 前記解析工程は、前記等価回路として前記縮退インピー
   ダンス回路、前記ブロック間電源配線解析用回路、前記
   外部電源配線解析用回路の少なくとも１つを用いる工程
   であることを特徴とした請求項１記載の電磁波障害解析
   方法。
5. 【請求項５】 前記ブロック間電源等価回路作成工程
   は、 前記機能ブロック電源等価回路作成工程により作成され
   た前記縮退インピーダンス回路に、前記ブロック間電源
   配線のインピーダンス情報を付加することにより、前記
   ブロック間電源配線解析用回路を作成する工程であり、 前記解析工程は、前記等価回路として前記縮退インピー
   ダンス回路、前記ブロック間電源配線解析用回路の少な
   くとも１つを用いる工程であることを特徴とした請求項
   ３記載の電磁波障害解析方法。
6. 【請求項６】 前記ブロック間電源等価回路作成工程
   は、 前記機能ブロック電源等価回路作成工程により作成され
   た前記縮退インピーダンス回路に、前記ブロック間電源
   配線のインピーダンス情報を付加することにより、前記
   ブロック間電源配線解析用回路を作成する工程であり、 前記外部電源等価回路作成工程は、 前記ブロック間電源配線解析用回路の縮退インピーダン
   ス回路を作成し、前記縮退インピーダンス回路に半導体
   集積回路外部のインピーダンス情報を付加することによ
   り半導体集積回路外部電源配線解析用回路を構成する工
   程であり、 前記解析工程は、前記等価回路として前記縮退インピー
   ダンス回路、前記ブロック間電源配線解析用回路、前記
   半導体集積回路外部電源配線解析用回路の少なくとも１
   つを用いる工程であることを特徴とした請求項４記載の
   電磁波障害解析方法。
7. 【請求項７】 前記ノイズ波形供給工程は、前記インピ
   ーダンス情報より作成したブロック間電源配線解析用回
   路の電源端子に起点電源ノイズ波形を与える工程であ
   り、 前記電源ノイズ波形計算工程は、前記ブロック間電源配
   線解析用回路の各内部節点におけるブロック間電源ノイ
   ズ波形を求めると共に各機能ブロックの端子部でのブロ
   ック端子部電源ノイズ波形を求めるブロック間電源ノイ
   ズ波形計算工程と、 前記インピーダンス情報より作成された機能ブロックの
   インピーダンス回路に入力として前記ブロック端子部電
   源ノイズ波形を与えることにより、 前記機能ブロック内の各内部節点における機能ブロック
   電源ノイズ波形を求めると共に各素子の電源端子での素
   子端子部電源ノイズ波形を求める機能ブロック内電源ノ
   イズ波形計算工程とからなり、 前記ブロック端子部電源ノイズ波形、前記ブロック間電
   源ノイズ波形、前記機能ブロック電源ノイズ波形および
   前記素子端子部電源ノイズ波形の少なくとも一つを用い
   て外部からのノイズの影響が大きくなると予想される回
   路部分の特定を行うことを特徴とする請求項２記載の電
   磁波障害解析方法。
8. 【請求項８】 前記ノイズ波形供給工程は、前記インピ
   ーダンス情報より作成した半導体集積回路外部電源配線
   解析用回路の電源端子に起点電源ノイズ波形を与える工
   程であり、 前記電源ノイズ波形計算工程は、前記半導体集積回路外
   部電源配線解析用回路により、前記インピーダンス情報
   より作成したブロック間電源配線解析用回路の電源端子
   の端子部電源ノイズ波形を求める外部電源ノイズ波形計
   算工程と、 ブロック間電源配線の各内部節点におけるブロック間電
   源ノイズ波形を求めると共に各機能ブロックの端子部の
   ブロック端子部電源ノイズ波形を求めるブロック間電源
   ノイズ波形計算工程と、 機能ブロックのインピーダンス回路に入力として前記ブ
   ロック端子部電源ノイズ波形を与えることにより、ブロ
   ック内の各内部節点における機能ブロック電源ノイズ波
   形を求めると共に各素子の電源端子の素子端子部電源ノ
   イズ波形を求める機能ブロック内電源ノイズ波形計算工
   程とからなり、 前記端子部電源ノイズ波形、前記ブロック端子部電源ノ
   イズ波形、前記ブロック間電源ノイズ波形、前記機能ブ
   ロック電源ノイズ波形および前記素子端子部電源ノイズ
   波形の少なくとも一つを用いて外部からのノイズの影響
   が大きくなると予想される回路部分の特定を行うことを
   特徴とする請求項２記載の電磁波障害解析方法。
9. 【請求項９】 前記エラー箇所検出工程は、前記電源ノ
   イズ波形に対して電源ノイズのピーク値の閾値を設け、
   前記閾値を超えたところをエラーとするエラーチェック
   を行うことで外部からのノイズによりエラーを起こすと
   予想される回路箇所の特定を行うエラーチェック工程を
   含むことを特徴とする請求項２記載の電磁波障害解析方
   法。
10. 【請求項１０】 前記エラー箇所検出工程は、前記ブロ
    ック間電源配線解析用回路の電源端子における閾値を設
    け、前記閾値を超えたところをエラーとするノイズチェ
    ックを行うノイズチェック工程と、エラーと判定された
    場合のみ、前記ブロック間電源ノイズ波形計算工程を行
    うことを特徴とする請求項８記載の電磁波障害解析方
    法。
11. 【請求項１１】 前記ブロック間電源配線解析用回路の
    電源端子における閾値は、前記半導体集積回路内の機能
    ブロックの端子、ブロック間電源配線の閾値の中で最大
    のものとすることを特徴とする請求項１０記載の電磁波
    障害解析方法。
12. 【請求項１２】 前記エラー箇所検出工程は、半導体集
    積回路内の各機能ブロックについて電源ノイズのピーク
    に閾値を設け、前記機能ブロックの電源端子において電
    源ノイズのピーク値が前記閾値を超えたところをエラー
    とするノイズチェックを行う、ノイズチェック工程と、
    エラーと判定された場合のみ、前記機能ブロック内電源
    ノイズ波形計算工程を行うことを含むことを特徴とする
    請求項７または８記載の電磁波障害解析方法。
13. 【請求項１３】 前記半導体集積回路内の各機能ブロッ
    クの電源端子の電源ノイズの閾値は、各機能ブロック内
    部の機能素子、電源配線の閾値の中で最大のものとする
    ことを特徴とする請求項１２記載の電磁波障害解析方
    法。
14. 【請求項１４】 前記エラーチェック工程は、半導体集
    積回路内の各機能素子について電源ノイズのピークの閾
    値を設け、前記機能素子の電源端子において電源ノイズ
    のピーク値が前記閾値を超えたところをエラーとするノ
    イズチェックを行うノイズチェック工程を含むことを特
    徴とする請求項９記載の電磁波障害解析方法。
15. 【請求項１５】 前記エラーチェック工程は、前記半導
    体集積回路内の各機能ブロック内の電源配線またはブロ
    ック間の電源配線について隣接する信号線との距離、並
    行配線長により決まる電源ノイズのピークの閾値を設
    け、前記電源配線の各内部節点において電源ノイズのピ
    ーク値が前記閾値を超えたところをエラーとするチェッ
    クを行うノイズチェック工程を含むことを特徴とする請
    求項９記載の電磁波障害解析方法。
16. 【請求項１６】 半導体集積回路への外部からのノイズ
    を解析する解析装置であって、 対象となる半導体集積回路内部の電源配線または半導体
    集積回路内部の電源配線および半導体集積回路の外部電
    源配線のインピーダンス情報を抽出する抽出手段と、 前記インピーダンス情報から等価回路を作成する等価回
    路作成手段と、 前記等価回路の入力情報として、外部からノイズ波形を
    供給し、前記半導体集積回路へのノイズの影響を解析す
    る解析手段と含むことを特徴とする電磁波障害解析装
    置。
17. 【請求項１７】 前記解析工程は、前記半導体集積回路
    の各回路素子の電源端子での電源波形を求める工程と、 前記各回路素子の電源端子での電源波形に基づいて、前
    記回路素子の遅延時間を計算する計算工程と、 前記回路素子の遅延時間が、許容範囲内であるか否かを
    判定するタイミング検証工程とを含むことを特徴とする
    請求項１に記載の電磁波障害解析方法。
18. 【請求項１８】 前記解析工程は、前記半導体集積回路
    の各回路素子の電源端子での電源波形を求める工程と、 前記各回路素子の電源端子での電源波形に基づいて、前
    記回路素子の遅延時間を計算する計算工程と、 連続する前記回路素子列の遅延時間の和が、許容範囲内
    であるか否かを判定するタイミング検証工程とを含むこ
    とを特徴とする請求項１に記載の電磁波障害解析方法。
19. 【請求項１９】 前記解析工程は、前記電源端子のノイ
    ズ波形の入力タイミングとピーク値の少なくとも一方を
    変化させた時の回路素子の遅延時間の変化量を算出し、
    その算出結果に基づいて遅延変化量データベースを作成
    するデータベース作成工程を含み、前記計算工程は、前
    記遅延変化量データベースから、所望のノイズ波形に対
    する前記回路素子の遅延時間の変化量を求める工程を含
    むことを特徴とする請求項１７または１８に記載の電磁
    波障害解析方法。
20. 【請求項２０】 前記解析工程は、前記電源端子のノイ
    ズ波形の入力タイミングとピーク値の少なくとも一方を
    変化させた時の回路素子の遅延時間の変化量を算出し、
    この算出結果を、電源ノイズがない場合の回路素子の遅
    延時間に対する割合として求めて遅延変化割合データベ
    ースを作成するデータベース作成工程を含み、 前記計算工程は、電源ノイズがない場合の回路素子の遅
    延時間に、前記遅延変化割合データベースから読み出さ
    れた前記割合を掛け合わせることで所望のノイズに対す
    る回路素子の遅延変化量を求める工程を含むことを特徴
    とする請求項１７または１８に記載の電磁波障害解析方
    法。
21. 【請求項２１】 前記解析工程は、連続した回路素子列
    に対し、各回路素子の遅延時間の変化量が最大となる電
    源ノイズの入力タイミングでの前記連続した回路素子列
    の遅延変化量を、前記連続した回路素子列の最大の遅延
    変化量として求める工程を含むことを特徴とする請求項
    １８に記載の電磁波障害解析方法。
22. 【請求項２２】 前記解析工程は、電源ノイズにより回
    路素子の遅延時間が変化することにより、回路の動作に
    必要な時間内に信号が到達せず、回路動作が想定した動
    作とは異なる結果となってしまう回路部分を検出する工
    程を含むことを特徴とする請求項１記載の電磁波障害解
    析方法。
23. 【請求項２３】 さらに、検出された前記回路部分か
    ら、電源ノイズによりもっとも遅延時間に影響する回路
    素子を探索し、エラー素子として検出するエラー素子検
    出工程を含むことを特徴とする請求項２２に記載の電磁
    波障害解析方法。
24. 【請求項２４】 さらに前記エラー素子に対して電源ノ
    イズ耐性強化対策を実行する強化工程を含むことを特徴
    とする請求項２３に記載の電磁波障害解析方法。
25. 【請求項２５】 さらに、前記エラー素子検出工程でエ
    ラー素子とされた回路素子を、電源ノイズに対して遅延
    変化量が小さい回路素子に置換する置換工程を含むこと
    を特徴とする請求項２３に記載の電磁波障害解析方法。
26. 【請求項２６】 さらに、前記エラー素子検出工程でエ
    ラー素子とされた回路素子を、制約時間を満たす回路素
    子に置換する置換工程を含むことを特徴とする請求項２
    ３に記載の電磁波障害解析方法。
27. 【請求項２７】 前記請求項１乃至２６のいずれかに記
    載の電磁波障害解析方法を用いた解析結果にもとづき、
    エラーを回避したレイアウト設計を行い、半導体装置を
    製造する工程を含むことを特徴とする半導体装置の製造
    方法。
28. 【請求項２８】 ＬＳＩの電磁波障害を解析する方法で
    あって、 電源ノイズの伝播経路において、電源ノイズにより出力
    結果あるいは内部状態を変えるノイズの閾値を算出しこ
    れをライブラリに格納するライブラリ化工程と、 前記ライブラリを参照しつつ、前記ＬＳＩの全回路素子
    について、電源ノイズの影響を受けるか否かを解析する
    解析工程とを含むことを特徴とする電磁波障害解析方
    法。
29. 【請求項２９】 前記ライブラリ化工程は、回路素子の
    通過可能な最小の電源ノイズの電圧あるいは電流波形の
    ピーク、幅、形状のいずれかの関数あるいは値をライブ
    ラリに格納する工程を含むことを特徴とする請求項２８
    記載の電磁波障害解析方法。
30. 【請求項３０】 前記ライブラリ化工程は、回路素子の
    端子に入力し、回路素子の端子を出力するあるいは内部
    状態を変更する経路のノイズの閾値をライブラリに格納
    する工程を含むことを特徴とする請求項２８記載の電磁
    波障害解析方法。
31. 【請求項３１】 前記解析工程は、回路素子の端子に入
    力し、回路素子の端子を出力するあるいは内部状態を変
    更する経路を解析する工程を含むことを特徴とする請求
    項２８記載の電磁波障害解析方法。
32. 【請求項３２】 前記解析工程は、経路の情報を記録す
    る記録工程を含むことを特徴とする請求項２８記載の電
    磁波障害解析方法。
33. 【請求項３３】 前記記録工程は、ノイズの伝播する回
    路素子を記録する工程を含むことを特徴とする請求項３
    ２記載の電磁波障害解析方法。
34. 【請求項３４】 前記記録工程は、ノイズの伝播するレ
    ジスタ素子を記録する工程を含むことを特徴とする請求
    項３２記載の電磁波障害解析方法。
35. 【請求項３５】 前記記録工程は、ノイズの伝播する回
    路素子を仮想的に異なるドライブ能力の回路素子に変更
    した際のダメージを記録する工程を含むことを特徴とす
    る請求項３２記載の電磁波障害解析方法。
36. 【請求項３６】 前記記録工程は、経路上のノイズに弱
    い回路素子を記録する工程を含むことを特徴とする請求
    項３２記載の電磁波障害解析方法。
37. 【請求項３７】 前記解析工程は、電磁波解析を行う電
    磁波解析工程により、前記電源ノイズを算出する工程を
    含むことを特徴とする請求項２８記載の電磁波障害解析
    方法。
38. 【請求項３８】 前記解析工程は、指定された回路素子
    への経路上のノイズに弱い回路素子を記録する工程を含
    むことを特徴とする請求項２８記載の電磁波障害解析方
    法。
39. 【請求項３９】 前記解析工程は、レジスタ素子への経
    路上のノイズに弱い回路素子を記録する工程を含むこと
    を特徴とする請求項２８記載の電磁波障害解析方法。
40. 【請求項４０】 ＬＳＩの電磁波障害を解析する解析装
    置であって、 電源ノイズの伝播経路において、電源ノイズにより出力
    結果あるいは内部状態を変えるノイズの閾値を格納する
    ライブラリと、 前記ライブラリを参照しつつ、前記ＬＳＩの全回路素子
    について、電源ノイズの影響を受けるか否かを解析する
    解析手段とを含むことを特徴とする電磁波障害解析装
    置。
41. 【請求項４１】 ＬＳＩの電磁波障害を解析する工程
    と、 前記解析結果に基づいて対策を必要とするブロック又は
    インスタンスをソートするソート工程と、 前記ソート工程で配列された順序に従って、各ブロック
    又はインスタンスに電源ノイズを消去するための対策処
    理を施す処理工程とを含むことを特徴とする電磁波障害
    処理方法。
42. 【請求項４２】 さらに前記処理工程後の当該ブロック
    又はインスタンスのＥＭＳ解析を行う解析工程と、 前記解析工程で電源ノイズの影響が所定の値以下で有る
    と判断されるまで、前記処理工程および解析工程を繰り
    返すようにしたことを特徴とする請求項４１に記載の電
    磁波障害処理方法。
43. 【請求項４３】 前記処理工程は、ノイズを含む電流が
    スイッチ素子に入るタイミングで前記スイッチ素子が高
    抵抗となるように遅延調整を行う遅延調整素子と、前記
    スイッチ素子と容量素子とで形成されるＲＣフィルタ回
    路を挿入する工程であることを特徴とする請求項４２に
    記載の電磁波障害処理方法。
44. 【請求項４４】 前記処理工程は、インダクタを挿入す
    る工程であることを特徴とする請求項４２に記載の電磁
    波障害処理方法。
45. 【請求項４５】 前記処理工程は、電源配線長距離を調
    整する工程であることを特徴とする請求項４２に記載の
    電磁波障害処理方法。
46. 【請求項４６】 前記処理工程は、タイミングに余裕の
    あるセルの駆動能力を下げるようにセルランクを変更す
    る工程であることを特徴とする請求項４２に記載の電磁
    波障害処理方法。
47. 【請求項４７】 ＬＳＩの電磁波障害を解析する解析手
    段と、 前記解析手段の解析結果に基づいて対策を必要とするブ
    ロック又はインスタンスをソートするソーティング手段
    と、 前記ソーティング手段で配列された順序に従って、各ブ
    ロック又はインスタンスに電源ノイズを消去するための
    対策処理を施す処理手段とを含むことを特徴とする電磁
    波障害処理装置。
48. 【請求項４８】 さらに前記処理装置で処理のなされた
    当該ブロック又はインスタンスのＥＭＳ解析を行う解析
    手段とを含み、 前記解析手段で電源ノイズの影響が所定の値以下で有る
    と判断されるまで、前記処理および解析を繰り返すよう
    にしたことを特徴とする請求項４７に記載の電磁波障害
    処理装置。
49. 【請求項４９】 前記解析工程で解析されたノイズに対
    して弱いセルとそれらの間の経路をハイライト表示する
    表示工程を含むことを特徴とする請求項１乃至３９、４
    １乃至４６のいずれかに記載の電磁波障害解析方法。
50. 【請求項５０】 メモリセルなどのレジスタセルをハイ
    ライト表示する表示工程を含むことを特徴とする請求項
    １乃至３９、４１乃至４６のいずれかに記載の電磁波障
    害解析方法。
51. 【請求項５１】 前記解析工程でノイズに弱く交換すべ
    きであると解析されたセル情報を表示する表示工程を含
    むことを特徴とする請求項１乃至３９、４１乃至４６の
    いずれかに記載の電磁波障害解析方法。
52. 【請求項５２】 前記解析工程で交換すべきであると解
    析されたセル情報に基づき、仮想的に変更して各セルに
    対してパラメータを書きなおして表示する仮想表示工程
    を含むことを特徴とする請求項１乃至３９、４１乃至４
    ６のいずれかに記載の電磁波障害解析方法。
53. 【請求項５３】 前記解析工程で対策が必要であると判
    断されたブロックまたはインスタンスをソートするソー
    ティング工程を含むことを特徴とする請求項１乃至３
    ９、４１乃至４６のいずれかに記載の電磁波障害解析方
    法。
54. 【請求項５４】 前記解析工程で対策が必要であると判
    断されたブロックまたはインスタンスに対して行う対策
    をソートする対策ソート工程を含むことを特徴とする請
    求項４１に記載の電磁波障害解析方法。