JP2012099602A - 半導体装置 - Google Patents

Abstract

【課題】内部回路の動作時における電源ノイズの影響を抑え、少ピン化および小面積化を実現する半導体装置を提供することである。
【解決手段】第１の内部回路１０２に対する電源線ＰＬ１と第２の内部回路１０４に対する電源線ＰＬ２とは共通のピン端子３０ａに接続され、第１の内部回路１０２に対する接地線ＳＬ１と第２の内部回路１０４に対する接地線ＳＬ２とは共通のピン端子３０ｂに接続される。第１の内部回路１０２の動作時に電源線ＰＬ１上に発生した電源ノイズは、電源線ＰＬ１に介挿され、ゲートが接地線ＳＬ１に接続されたＰチャネルＭＯＳトランジスタＰ１および電源線ＰＬ１および接地線ＳＬ１の間に設けられたキャパシタＣ１により吸収される。接地線ＳＬ１上に発生した電源ノイズは、接地線ＳＬ１に介挿され、ゲートが電源線ＰＬ１に接続されたＮチャネルＭＯＳトランジスタＮ１およびキャパシタＣ１により吸収される。
【選択図】図３

Description

この発明は、半導体装置に関し、より特定的には、内部回路の動作時に発生する電源ノイズの影響を低減するための構成に関する。

現在、さまざまな電気製品に、マイクロコンピュータ、メモリおよびゲートアレイなどの半導体集積回路（ＬＳＩ）が搭載されている。このＬＳＩにおいては、ＬＳＩが封止されたパッケージの小型化を図る観点から、ピン端子の数を減らす少ピン化が検討されている。この少ピン化においては、たとえば、ＬＳＩに搭載される複数の内部回路の間で、電源電圧供給用のピン端子（電源ピン端子）を共用することによって、必要なピン端子数を減らす構成が採用されている。

しかしながら、上記のように、複数の内部回路に対して共通に電源ピン端子を設ける構成とした場合においては、一の内部回路に対する電源線および接地線と、他の内部回路に対する電源線および接地線とが当該電源ピン端子を介して電気的に接続されることとなる。そのため、該一の内部回路の動作時に電源線および接地線上に発生したノイズ（以下、「電源ノイズ」と称する）は、電源ピン端子を介して他の内部回路の電源線および接地線へ伝達されてしまう。この電源ノイズは、急激な電流変化により生じる高周波成分である。近年のＬＳＩの高集積化に伴なって、低消費電力化および高速動作のために、電源電圧を低くすることが一般的に行なわれている。そのため、電源ノイズが電源電圧に及ぼす影響度が大きくなり、この電源ノイズによって他の内部回路が誤動作を起こすという問題が起こり得る。

このような電源ノイズの影響を低減するために、たとえば特開平９−２０５３５７号公報（特許文献１）に記載される半導体装置においては、電源線および接地線の間にデカップリング容量を設け、電源ノイズをこのデカップリング容量によって吸収することにより、電源ノイズが他の内部回路へ伝達されるのを抑制している。また、この特許文献１は、電源線に介挿された抵抗と、電源線および接地線の間に設けられたキャパシタとによりローパスフィルタを形成し、電源線上の電源ノイズをこのローパスフィルタで吸収する構成を開示している。

特開平９−２０５３５７号公報 特開２００３−２５８６１２号公報

しかしながら、上記の特許文献１に記載の半導体装置においては、内部回路に対する電源電圧および接地電圧の電源ノイズを抑制するためには、有意の容量値（数ｎＨ程度）の容量値を有するデカップリング容量をチップ上に搭載することが必要となり、半導体装置の回路面積を増大させてしまう問題があった。

また、抵抗およびキャパシタにより形成されるローパスフィルタにより電源ノイズを吸収するためには、高周波成分を有効に濾波するために有意な抵抗値の抵抗を電源線および接地線に介挿することが必要となるため、当該抵抗において電源電圧の電圧降下が生じてしまうという問題があった。

それゆえ、この発明は係る課題を解決するためになされたものであり、その目的は、内部回路の動作時における電源ノイズの影響を抑え、少ピン化および小面積化を実現する半導体装置を提供することである。

この発明のある局面に従えば、半導体装置は、第１の電源電位および第２の電源電位を受けて動作する第１の回路と、第１の電源電位および該第１の電源電圧よりも低い第２の電源電位を受けて動作する第２の動作回路と、外部から与えられる第１の電源電位を受ける第１の端子と、外部から与えられる第２の電源電位を受ける第２の端子と、第１の端子および第１の回路の間を電気的に接続するための第１電源供給線と、第２の端子および第１の回路の間を電気的に接続するための第２電源供給線と、第１の端子および第２の回路の間を電気的に接続するための第３電源供給線と、第２の端子および第２の回路の間を電気的に接続するための第４電源供給線と、第１電源供給線および第２電源供給線の間に結合される容量素子と、第１電源供給線に介挿接続され、ゲートが第２電源供給線に接続される第１導電型の電界効果トランジスタと、第２電源供給線に介挿接続され、ゲートが第１電源供給線に接続される第２導電型の電界効果トランジスタとを備える。

この発明によれば、ピン端子に対し複数の内部回路が共通に接続される場合においても、内部回路の動作時における電源ノイズが他の内部回路に対し影響を及ぼすのを抑えることができる。その結果、半導体装置の少ピン化および小面積化を実現することができる。

この発明の実施の形態に従う半導体装置の全体の構成を概略的に示す図である。 図１に示す半導体装置の要部の構成を示す図である。 図２に示す半導体装置の動作を説明するための図である。 本実施の形態に係る半導体装置の比較例の構成を示す図である。 本実施の形態に係る半導体装置における電源ノイズのフィルタ効果を説明する図である。 図４に示す比較例に係る半導体装置における電源ノイズのフィルタ効果を説明する図である。 本実施の形態の変更例に係る半導体装置の要部の構成を示す図である。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当する部分には同一符号を付してその説明は繰返さない。

図１は、この発明の実施の形態に従う半導体装置の全体の構成を概略的に示す図である。

図１を参照して、本実施の形態に従う半導体装置１は、複数の半導体チップと、当該複数の半導体チップの外周に沿って配置された複数のピン端子３０とを備える。この図１においては、複数の半導体チップのうちの第１の半導体チップ１０と第２の半導体チップ１２とが代表的に図示されている。

第１の半導体チップ１０は、第１の内部回路１０２と、この第１の内部回路１０２に電源電圧を供給するためのパッド２０とを含む。同様に、第２の半導体チップ１２は、第２の内部回路１０４と、第２の内部回路１０４に電源電圧を供給するためのパッド２０とを含む。

なお、各半導体チップ１０，１２は、図示は省略するが、内部回路に電源電圧を供給するためのパッド２０の他に、信号またはデータを入出力するための複数のパッドをさらに含んでいる。

第１の半導体チップ１０のパッド２０は、ボンディングワイヤ４０を介してピン端子３０に電気的に接続される。第２の半導体チップ１２のパッド２０は、ボンディングワイヤ４０を介して同じピン端子３０に電気的に接続される。したがって、第１の内部回路１０２および第２の内部回路１０４に対して共通のピン端子３０から電源電圧が供給される。

このように、複数の半導体チップが１個のピン端子を共用する構成とすることにより、半導体装置の少ピン化を図ることができる。

図２は、図１に示す半導体装置１の要部の構成を示す図である。
図２を参照して、ピン端子３０（図中の符号３０ａ）には、電源電圧ＶＣＣが供給される。第１の内部回路１０２のパッド２０ａは、リード２２を介してピン端子３０ａに電気的に接続される。第１の内部回路１０２は、電源電圧ＶＣＣを受けるパッド２０ａから電源線ＰＬ１を介して一方電源電圧（第１の電源電圧）を受ける。第２の内部回路１０４のパッド２０ｃは、リード２２を介して同じピン端子３０ａに電気的に接続される。第２の内部回路１０４は、電源電圧ＶＣＣを受けるパッド２０ｃから電源線ＰＬ２を介して一方電源電圧を受ける。

ピン端子３０（図中の符号３０ｂ）には、接地電圧ＧＮＤが供給される。第１の内部回路１０２のパッド２０ｂは、リード２２を介してピン端子３０ｂに電気的に接続される。第１の内部回路１０２は、接地電圧ＧＮＤを受けるパッド２０ｂから接地線ＳＬ１を介して他方電源電圧（第１の電源電圧より低い第２の電源電圧）を受ける。第２の内部回路１０４のパッド２０ｄは、リード２２を介して同じピン端子３０ｂに電気的に接続される。第２の内部回路１０４は、接地電圧ＧＮＤを受けるパッド２０ｄから接地線ＳＬ２を介して他方電源電圧を受ける。

第１の内部回路１０２は、パッド２０ａに結合される電源線ＰＬ１を介して電源供給ノードＶＣＣに一方電源電圧を受け、かつ、パッド２０ｂに結合される接地線ＳＰＬ１を介して接地ノードＧＮＤに他方電源電圧を受ける。第１の内部回路１０２の電源供給ノードＶＣＣと電源線ＰＬ１との間には、ＰチャネルＭＯＳトランジスタＰ１が介挿される。このＰチャネルＭＯＳトランジスタＰ１は、そのゲートが接地線ＳＬ１に接続される。よって、接地線ＳＬ１の電位がＰチャネルＭＯＳトランジスタＰ１のしきい値電圧以上に上昇すると、ＰチャネルＭＯＳトランジスタＰ１がオフ状態となる。

また、第１の内部回路１０２の接地ノードＧＮＤと接地線ＳＬ１との間には、ＮチャネルＭＯＳトランジスタＮ１が介挿される。このＮチャネルＭＯＳトランジスタＮ１は、そのゲートが電源線ＰＬ１に接続される。したがって、電源線ＰＬ１の電位がＮチャネルＭＯＳトランジスタＮ１のしきい値電圧以下に降下すると、ＮチャネルＭＯＳトランジスタＮ１がオフ状態となる。

さらに、電源線ＰＬ１と接地線ＳＬ１との間には、有意の容量値を有するキャパシタＣ１が接続される。キャパシタＣ１は、たとえばＭＯＳキャパシタで構成されている。キャパシタＣ１をＭＯＳキャパシタで構成することにより、低占有面積で大きな容量値を有するキャパシタを実現することができる。

第２の内部回路１０４は、パッド２０ｃに結合される電源線ＰＬ２を介して電源供給ノードＶＣＣに一方電源電圧を受け、かつ、パッド２０ｄに結合される接地線ＳＬ２を介して接地ノードＧＮＤに他方電源電圧を受ける。なお、電源線ＰＬ２と接地線ＳＬ２との間には、有意の容量値を有するキャパシタは設けられていない。よって、電源線ＰＬ２と接地線ＳＬ２との間には浮遊容量のみが存在する。この浮遊容量は数ｐＦ程度の容量値を有しており、電源線ＰＬ２と接地線ＳＬ２とは交流的に分離される。容量結合による電位変化量は、そのキャパシタの容量値に比例するため、浮遊容量の容量値が十分に小さい場合、電源線ＰＬ２および接地線ＳＬ２の一方においてノイズが発生しても、他方へ伝達されるノイズの大きさは十分小さくなる。

第１の内部回路１０２および第２の内部回路１０４に対して共通にピン端子３０ａ，３０ｂが設けられている。ここで、第１の内部回路１０２は、第２の内部回路１０４と比較して、電流駆動力が十分に大きく、動作時において電源線ＰＬ１および接地線ＳＬ１の少なくとも一方に発生するノイズ（以下、「電源ノイズ」と称す）が大きいと想定する。第１の内部回路１０２に対する電源線ＰＬ１，接地線ＳＬ１と、第２の内部回路１０４に対する電源線ＰＬ２，接地線ＳＬ２とは、ピン端子３０ａ，３０ｂを介して電気的に接続されているため、第１の内部回路１０２の動作時に発生した電源ノイズが電源線ＰＬ２および接地線ＳＬ２へ伝達される可能性がある。第２の内部回路１０４が、電源ノイズの影響を受けやすいアナログ回路（たとえば、アナログ／デジタル変換器など）である場合には、回路の遅延が変動する、あるいは、論理回路のデータが反転するといった誤動作が生じるおそれがある。なお、第１の内部回路１０２としては、多少の電源電圧の降下によっても動作の精度が問われない回路、たとえばフラッシュメモリに搭載されるチャージポンプ回路が該当する。

図２に示す構成において、第１の内部回路１０２が動作し電源線ＰＬ１に電源ノイズが発生したときには、この電源ノイズは、図中の矢印ｋ１に示すように、パッド２０ａ〜リード２２〜ピン端子３０ａ〜パッド２０ｃ〜電源線ＰＬ２の順に経由して、第２の内部回路１０４の電源供給ノードＶＣＣに伝達される可能性がある。同様に、第１の内部回路１０２が動作して接地線ＳＬ１に電源ノイズが発生したときには、この電源ノイズは、図中の矢印ｋ２に示すように、パッド２０ｂ〜リード２２〜ピン端子３０ｂ〜パッド２０ｄ〜接地線ＳＬ２の順に経由して、第２の内部回路１０４の接地ノードＧＮＤに伝達される可能性がある。

しかしながら、この第１の内部回路１０２の動作時において電源線ＰＬ１に発生した電源ノイズは、ＰチャネルＭＯＳトランジスタＰ１およびキャパシタＣ１により構成されるローパスフィルタによりフィルタ処理されて吸収される。同様に、第１の内部回路１０２の動作時に接地線ＳＬ１に発生した電源ノイズは、ＮチャネルＭＯＳトランジスタＮ１およびキャパシタＣ１により構成されるローパスフィルタによりフィルタ処理されて吸収される。この結果、図中の矢印ｋ３，ｋ４に示すように、第１の内部回路１０２の動作時に発生した電源ノイズが、ピン端子３０ａ，３０ｂを介して電源線ＰＬ２または接地線ＳＬ２へ伝達されるのを遮断することができる。

図３は、図２に示す半導体装置１の動作を説明するための図である。
図３に示す構成において、第１の内部回路１０２が、電源線ＰＬ１上の電源電圧ＶＣＣを受け、かつ、接地線ＳＬ１上の接地電圧ＧＮＤを受けて動作を開始すると（図中（１）参照）、図中（２）に示すように、電源線ＰＬ１上に急峻な電流が流れる。この電流がリード２２、パッド２０ａおよび電源線ＰＬ１の寄生インダクタンスを流れることにより、図中（３）に示すように、電源線ＰＬ１上のノードＮＡに急峻な電位降下（電源ノイズ）が発生する。この電源線ＰＬ１に生じた電源ノイズは、Ｌを電源系の寄生インダクタンスとし、かつ、ｄＩ／ｄｔを電流の時間変化として、Ｌ・ｄＩ／ｄｔで表わされる成分を含んでいる。

また、第１の内部回路１０２からは急峻な電流が接地線ＳＬ１上に放電される。このとき、接地線ＳＬ２はこの第１の内部回路１０２から放電される大電流をすべて吸収することができず、図中（３）に示すように、接地線ＳＬ１上のノードＮＢに急峻な電位上昇（電源ノイズ）が発生する。

上記のように電源線ＰＬ１上の電位が急峻に降下すると、図中（４）に示すように、電源線ＰＬ１の電位をゲートに受けるＮチャネルＭＯＳトランジスタＮ１においては、ゲート電位の降下によってオン抵抗が増大する。そして、このＮチャネルＭＯＳトランジスタＮ１の抵抗成分とキャパシタＣ１とによりローパスフィルタが形成される。この結果、第１の内部回路１０２の動作時において接地線ＳＬ１に発生した電源ノイズは、このローパスフィルタによりフィルタ処理されて吸収される。これにより、ピン端子３０ｂを介して第２の内部回路１０４の接地線ＳＬ２へ電源ノイズが伝達されるのを遮断することができる。

同様に、接地線ＳＬ１上の電位が急峻に上昇すると、接地線ＳＬ１の電位をゲートに受けるＰチャネルＭＯＳトランジスタＰ１においては、ゲート電位の上昇によってオン抵抗が増大する。そして、このＰチャネルＭＯＳトランジスタＰ１の抵抗成分とキャパシタＣ１とによりローパスフィルタが形成される。したがって、第１の内部回路１０２の動作時において電源線ＰＬ１に発生した電源ノイズは、このローパスフィルタによりフィルタ処理されて吸収される。この結果、ピン端子３０ａを介して第２の内部回路１０４の電源線ＰＬ２へ電源ノイズが伝達されるのを遮断することができる。

以上のように、電源線ＰＬ１および接地線ＳＬ１のそれぞれにローパスフィルタを設けることにより、第１の内部回路１０２の動作時に電源線ＰＬ１または接地線ＳＬ１において発生した電源ノイズは、このローパスフィルタによって吸収され、ピン端子３０ａ，３０ｂを介して第２の内部回路１０４の電源線ＰＬ２または接地線ＳＬ２へ伝達されるのを遮断することができる。この結果、第２の内部回路１０４を安定に動作させることができる。

さらに、電源線ＰＬ１上に設けられたローパスフィルタは、電源線ＰＬ１上に介挿され、そのゲートに接地線ＳＬ１の電位を受けるＰチャネルＭＯＳトランジスタＰ１の抵抗成分と、キャパシタＣ１とにより形成される。このうちのＰチャネルＭＯＳトランジスタＰ１の抵抗成分は、電源ノイズの大きさに応じて変化する接地線ＳＬ１上のノードＮＢの電位に従って増減する。具体的には、電源ノイズが増加したときには、ノードＮＢの電位の上昇量が増大するため、ＰチャネルＭＯＳトランジスタＰ１の抵抗成分も大きくなる。一方、電源ノイズが減少したときには、ノードＮＢの電位の上昇量が減少するため、ＰチャネルＭＯＳトランジスタＰ１の抵抗成分も小さくなる。

以上のように、電源ノイズの大きさに応じてＰチャネルＭＯＳトランジスタＰ１の抵抗成分の大きさが変化すると、当該抵抗成分を含むローパスフィルタのフィルタ効果も変化する。ここで、ローパスフィルタの抵抗成分をＲとし、容量成分をＣとすると、遮断周波数ｆｃ＝１／２πＲＣとなる。したがって、電源ノイズの増加に応じてＰチャネルＭＯＳトランジスタＰ１の抵抗成分が増大したときには、ローパスフィルタの遮断周波数ｆｃが低下する。これにより、電源線ＰＬ１上に生じた高周波の電源ノイズを効果的に吸収することができる。

同様に、接地線ＳＬ１上に設けられたローパスフィルタは、接地線ＳＬ１上に介挿され、そのゲートに電源線ＰＬ１の電位を受けるＮチャネルＭＯＳトランジスタＮ１の抵抗成分と、キャパシタＣ１とにより形成される。ＮチャネルＭＯＳトランジスタＮ１の抵抗成分は、電源ノイズの増加によって電源線ＰＬ１上のノードＮＡの電位の降下量が増大するとき、大きくなる。この結果、電源ノイズの増加に応じてローパスフィルタの遮断周波数ｆｃが低下することとなり、接地線ＳＬ１に生じた高周波の電源ノイズを効果的に吸収することができる。

その一方で、電源ノイズが小さいときは、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１の抵抗成分が小さくなるため、フィルタ効果も低減される。この場合は、電源線ＰＬ１および接地線ＳＬ１における電源電圧の降下を抑制することが可能となる。

ここで、図２に示す本実施の形態に係る半導体装置の比較例として、ローパスフィルタを抵抗およびキャパシタにより形成した半導体装置の構成を説明する。

図４を参照して、本比較例に係る半導体装置は、図２に示した半導体装置の構成と比較して、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１およびキャパシタＣ１に代えて、電源線ＰＬ１上に介挿された抵抗Ｒ１、接地線ＳＬ１上に介挿された抵抗Ｒ２およびキャパシタＣ２を含む点で異なる。

図４に示す構成において、抵抗Ｒ１およびキャパシタＣ２によりローパスフィルタが形成され、電源線ＰＬ１上の電源ノイズがこのローパスフィルタにより吸収される。同様に、抵抗Ｒ２およびキャパシタＣ２によりローパスフィルタが形成され、接地線ＳＬ１上の電源ノイズがこのローパスフィルタにより吸収される。

抵抗Ｒ１，Ｒ２は、たとえばポリシリコンで構成され、電源線ＰＬ１および接地線ＳＬ１を構成するアルミニウム配線層と電気的に接続される。抵抗Ｒ１，Ｒ２は、たとえば数Ｋないし数十ＫΩの抵抗値を有する。キャパシタＣ２は、数百ｐＦの大きさの容量値を有する。

この図４に示す構成においても、第１の内部回路１０２が動作して電源線ＰＬ１および接地線ＳＬ１に電源ノイズが発生した場合、この電源ノイズは抵抗Ｒ１，Ｒ２およびキャパシタＣ２で構成されるローパスフィルタにより吸収される。これにより、電源線ＰＬ１および接地線ＳＬ１上の電源ノイズが、ピン端子３０ａ，３０ｂを介して第２の内部回路１０４の電源線ＰＬ２および接地線ＳＬ２に伝達されるのを遮断することができる。

しかしながら、図４に示す構成においては、ローパスフィルタのフィルタ効果は電源線ＰＬ１および接地線ＳＬ１のそれぞれに介挿される抵抗Ｒ１，Ｒ２の抵抗値によって決まるため、電源ノイズを確実に吸収するためには、抵抗値を高い値に設定する必要がある。そのため、電源線ＰＬ１および接地線ＳＬ１における電源電圧の降下が顕著となってしまい、第２の内部回路１０４の動作にも影響を及ぼす可能性が生じる。

一方、抵抗Ｒ１，Ｒ２の抵抗値を上げるのに代えて、キャパシタＣ２の容量値を増やした場合には、キャパシタＣ２の占有面積の増大に伴なって半導体装置の回路面積が大きくなってしまうという不具合が生じる。

これに対して、本実施の形態に従う半導体装置においては、ローパスフィルタのフィルタ効果は電源ノイズの大きさに応じて可変であるため、電源ノイズが大きいときにはフィルタ効果を高めることができる一方で、電源ノイズが小さいときには電源電圧の降下を抑えることが可能となる。したがって、高い抵抗値の抵抗を設ける必要がないため、電源電圧の降下を抑えることができる。また、容量値の小さいキャパシタで電源ノイズが吸収できるため、半導体装置の小面積化を実現できる。

以下に、本実施の形態に従う半導体装置および比較例に係る半導体装置の間で、第１の内部回路１０２の動作時における電源ノイズのフィルタ効果を比較した結果を、図面を参照して説明する。

図５は、本実施の形態に従う半導体装置において、第１の内部回路１０２が動作を開始した時点からの第１の内部回路１０２および第２の内部回路１０４の各々の電源供給ノードの電位が変化する様子を示す図である。図６は、比較例に係る半導体装置において、第１の内部回路１０２が動作を開始した時点からの第１の内部回路１０２および第２の内部回路１０４の各々の電源供給ノードの電位が変化する様子を示す図である。なお、図５および図６に示す特性は、図２および図４に示される回路構成のそれぞれに基づいて大信号非線形回路解析を実行することによって得られたシミュレーション結果である。

図５（ａ）を参照して、第１の内部回路１０２が動作を開始したときには、電源線ＰＬ１を流れる電流が急峻に変化するため、電源線ＰＬ１の電位には高周波の電源ノイズが重畳される。この高周波の電源ノイズは、ＰチャネルＭＯＳトランジスタＰ１およびキャパシタＣ１からなるローパスフィルタにより吸収される。これにより、図５（ｂ）に示すように、第２の内部回路１０４の電源供給ノードに伝達される電源ノイズも吸収されている。

同様に、図６（ａ）においても、電源線ＰＬ１の電位に重畳された高周波の電源ノイズは、抵抗Ｒ１およびキャパシタＣ２からなるローパスフィルタにより吸収されている。なお、抵抗Ｒ１の抵抗値を大きくするほどフィルタ効果が大きくなるため、電源ノイズが小さくなるが、電位が収束するまでの期間は抵抗値の大きさによらず略一定となっている。

さらに、図５および図６を対比して明らかなように、電源供給ノードの電位が収束するまでの期間は、本実施に形態に従う半導体装置の方がより短縮されている。これにより、本実施の形態に従う半導体装置によれば、電源線および接地線の電位レベルを安定に維持することができる。

以上に述べたように、本実施の形態に従う半導体装置によれば、第１の内部回路および第２の内部回路でピン端子を共用する場合においても、第１の内部回路の動作時において発生する電源ノイズが第２の内部回路に対して影響を及ぼすのを防止することができる。その結果、半導体装置の少ピン化を図ることができる。

また、電源線または接地線に発生した電源ノイズの大きさに応じてフィルタ効果が可変となるローパスフィルタを設けたことにより、抵抗およびキャパシタによるローパスフィルタと比較して、電源電圧の電圧降下を軽減できるとともに、半導体装置の小面積化を実現することができる。

（変更例）
図７は、本実施の形態の変更例に従う半導体装置の要部の構成を示す図である。

図７を参照して、本変更例に従う半導体装置は、図２に示した半導体装置と比較して、第１の内部回路１０２および第２の内部回路１０４がピン端子３０およびパッド２０を共用する点で異なる。

本変更例に従う半導体装置においても、電源線ＰＬ１にはＰチャネルＭＯＳトランジスタＰ１およびキャパシタＣ１によるローパスフィルタが形成される。また、接地線ＳＬ１にはＮチャネルＭＯＳトランジスタＮ１およびキャパシタＣ１によるローパスフィルタが形成される。したがって、電源線ＰＬ１または接地線ＳＬ１に発生した電源ノイズは、このローパスフィルタにより吸収され、パッド２０およびピン端子３０ａ，３０ｂを介して第２の内部回路１０４の電源供給ノードおよび接地ノードへ伝達されるのを防止することができる。この結果、パッドを第１の内部回路１０２および第２の内部回路１０４で共用する構成においても、第１の内部回路１０２の動作時における電源ノイズが第２の内部回路１０４に対し影響を及ぼすのを抑制することができる。よって、半導体装置の小面積化を実現する。

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 半導体装置、１０，１２ 各半導体チップ、２０，２０ａ〜２０ｆ パッド、２２ リード、３０，３０ａ，３０ｂ ピン端子、４０ ボンディングワイヤ、１０２，１０４ 内部回路、Ｃ１，Ｃ２ キャパシタ、Ｎ１ ＮチャネルＭＯＳトランジスタ、Ｐ１ ＰチャネルＭＯＳトランジスタ、ＰＬ１，ＰＬ２ 電源線、ＳＬ１，ＳＬ２ 接地線。

Claims (2)

1. 第１の電源電位および前記第１の電源電圧よりも低い第２の電源電位を受けて動作する第１の回路と、
   前記第１の電源電位および前記第２の電源電位を受けて動作する第２の動作回路と、
   外部から与えられる前記第１の電源電位を受ける第１の端子と、
   外部から与えられる前記第２の電源電位を受ける第２の端子と、
   前記第１の端子および前記第１の回路の間を電気的に接続するための第１電源供給線と、
   前記第２の端子および前記第１の回路の間を電気的に接続するための第２電源供給線と、
   前記第１の端子および前記第２の回路の間を電気的に接続するための第３電源供給線と、
   前記第２の端子および前記第２の回路の間を電気的に接続するための第４電源供給線と、
   前記第１電源供給線および前記第２電源供給線の間に結合される容量素子と、
   前記第１電源供給線に介挿接続され、ゲートが前記第２電源供給線に接続される第１導電型の電界効果トランジスタと、
   前記第２電源供給線に介挿接続され、ゲートが前記第１電源供給線に接続される第２導電型の電界効果トランジスタとを備える、半導体装置。
2. 前記第１導電型の電界効果トランジスタおよび前記第２導電型の電界効果トランジスタは、ＭＯＳトランジスタであり、
   前記容量素子は、ＭＯＳ容量である、請求項１に記載の半導体装置。

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