JPH0440863B2 - - Google Patents
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- JPH0440863B2 JPH0440863B2 JP61168548A JP16854886A JPH0440863B2 JP H0440863 B2 JPH0440863 B2 JP H0440863B2 JP 61168548 A JP61168548 A JP 61168548A JP 16854886 A JP16854886 A JP 16854886A JP H0440863 B2 JPH0440863 B2 JP H0440863B2
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- 230000003071 parasitic effect Effects 0.000 claims description 10
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- 238000010586 diagram Methods 0.000 description 8
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- 230000007257 malfunction Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/645—Inductive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Description
【発明の詳細な説明】
「発明の目的」
（産業上の利用分野）
本発明は半導体集積回路に係り、内部論理回路
と出力バツフア回路と電源配線とを所定の関係に
したがつて接続してなる半導体集積回路に関す
る。
と出力バツフア回路と電源配線とを所定の関係に
したがつて接続してなる半導体集積回路に関す
る。
（従来の技術）
半導体集積回路、たとえばスタテイツク型ラン
ダムアクセスメモリ（SRAM）は出力は１ビツ
ト構成のものと多ビツト（４ビツト、８ビツト、
９ビツトなど）構成のものとがある。出力が１ビ
ツト構成のものは、出力バツフア回路に電源から
供給される電流の時間変化値di／dtはそれほど大
きくない。しかし、出力が多ビツト構成のもの
は、多ビツトに対応する多数（たとえば９個）の
出力バツフア回路をほぼ同時に駆動するので、充
電電流あるいは放電電流のdi／dtが大きくなる。
このため、半導体チツプに電流を供給するチツプ
内の電源配線の寄生リアクタンス成分によつて大
きなパルス状の雑音信号が発生し、この電源配線
に接続されているチツプ入力回路等が誤動作する
おそれがあつた。即ち、従来の半導体チツプにお
いては、第５図に示すようにVDD電源端子５１お
よびVSS電源端子５２からのVDD電源線５３およ
びVSS電源５４の中間部および終端部に入力回路
用の内部論理回路５５およびその他の回路用の内
部論理回路５６が接続されているものと見倣すこ
とができ、さらに上記中間部から出力バツフア回
路５７1〜５７oにVDD電源線５８1〜５８oおよび
VSS電源線５９1〜５９oが配線されている。ここ
で、上記各電源線の寄生リアクタンス成分を図示
の如くL531〜L59oで表わすものとすれば、出力バ
ツフア回路５７1〜５７oのdi／dtによつてインダ
クタンス成分L581〜L59oに大きな雑音信号が誘起
されると、電源線５３，５４に大きな雑音信号が
重畳して内部論理回路５５の誤動作を引き起し原
因となる。
ダムアクセスメモリ（SRAM）は出力は１ビツ
ト構成のものと多ビツト（４ビツト、８ビツト、
９ビツトなど）構成のものとがある。出力が１ビ
ツト構成のものは、出力バツフア回路に電源から
供給される電流の時間変化値di／dtはそれほど大
きくない。しかし、出力が多ビツト構成のもの
は、多ビツトに対応する多数（たとえば９個）の
出力バツフア回路をほぼ同時に駆動するので、充
電電流あるいは放電電流のdi／dtが大きくなる。
このため、半導体チツプに電流を供給するチツプ
内の電源配線の寄生リアクタンス成分によつて大
きなパルス状の雑音信号が発生し、この電源配線
に接続されているチツプ入力回路等が誤動作する
おそれがあつた。即ち、従来の半導体チツプにお
いては、第５図に示すようにVDD電源端子５１お
よびVSS電源端子５２からのVDD電源線５３およ
びVSS電源５４の中間部および終端部に入力回路
用の内部論理回路５５およびその他の回路用の内
部論理回路５６が接続されているものと見倣すこ
とができ、さらに上記中間部から出力バツフア回
路５７1〜５７oにVDD電源線５８1〜５８oおよび
VSS電源線５９1〜５９oが配線されている。ここ
で、上記各電源線の寄生リアクタンス成分を図示
の如くL531〜L59oで表わすものとすれば、出力バ
ツフア回路５７1〜５７oのdi／dtによつてインダ
クタンス成分L581〜L59oに大きな雑音信号が誘起
されると、電源線５３，５４に大きな雑音信号が
重畳して内部論理回路５５の誤動作を引き起し原
因となる。
上記したように発生する雑音信号のレベルを抑
えるため、従来は、出力バツフア回路のMOSト
ランジスタの大きさを小さくすることによつて急
激な電流変化を制限したり、多ビツト用の出力バ
ツフア回路の全てを同時に充放電させないように
各出力バツフア回路が順次動作するように遅延さ
せて急激な電流変化が発生しないようにしてい
た。
えるため、従来は、出力バツフア回路のMOSト
ランジスタの大きさを小さくすることによつて急
激な電流変化を制限したり、多ビツト用の出力バ
ツフア回路の全てを同時に充放電させないように
各出力バツフア回路が順次動作するように遅延さ
せて急激な電流変化が発生しないようにしてい
た。
しかし、出力バツフア用トランジスタを小さく
することは、その負荷容量の充放電が遅くなるの
で回路動作の高速化の上で支障がある。また、複
数の出力バツフア回路を時間差をつけて動作させ
ることは、時間差をつけた時間だけ信号出力動作
が遅れることになり、SRAMの場合にはアクセ
スタイムが遅くなることになる。
することは、その負荷容量の充放電が遅くなるの
で回路動作の高速化の上で支障がある。また、複
数の出力バツフア回路を時間差をつけて動作させ
ることは、時間差をつけた時間だけ信号出力動作
が遅れることになり、SRAMの場合にはアクセ
スタイムが遅くなることになる。
（発明が解決しようとする問題点）
本発明は、上記したように出力バツフア回路の
充放電に伴なう電源線の雑音信号のレベルを抑え
ようとする出力バツフア回路の動作速度が低下す
るという問題を解決すべくなされたもので、出力
バツフア回路の高速性を維持し、かつ上記電源線
の雑音信号のレベルを抑えることができ、高速
SRAM等に適用して有効な半導体集積回路を提
供することを目的とする。
充放電に伴なう電源線の雑音信号のレベルを抑え
ようとする出力バツフア回路の動作速度が低下す
るという問題を解決すべくなされたもので、出力
バツフア回路の高速性を維持し、かつ上記電源線
の雑音信号のレベルを抑えることができ、高速
SRAM等に適用して有効な半導体集積回路を提
供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明の半導体集積回路は、半導体集積回路チ
ツプの電源端子から内部論理回路に電源線を配線
し、この電源線を延長して出力バツフア回路へ配
線してなることを特徴とするものである。
ツプの電源端子から内部論理回路に電源線を配線
し、この電源線を延長して出力バツフア回路へ配
線してなることを特徴とするものである。
（作用）
内部論理回路の大きな実効容量が電源端子と出
力バツフア回路との間に付加されたことになり、
電源線と出力バツフア回路との間で大きな電流変
化が生じても前記実効容量により吸収されるの
で、チツプの電源端子には少ない電流変化しか生
じなくなり、電源線に乗る雑音信号のレベルは抑
えられ、高速の出力バツフア回路の使用が可能に
なる。
力バツフア回路との間に付加されたことになり、
電源線と出力バツフア回路との間で大きな電流変
化が生じても前記実効容量により吸収されるの
で、チツプの電源端子には少ない電流変化しか生
じなくなり、電源線に乗る雑音信号のレベルは抑
えられ、高速の出力バツフア回路の使用が可能に
なる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図ａは半導体集積回路チツプ１上のVDD電
源端子（パツド）２、VSS電源端子（パツド）３、
VDD電源線４、VSS電源線５およびたとえば８ビ
ツト出力用の８個の出力バツフア回路６1〜６８
の配置関係の一例を示しており、上記電源線４，
５はそれぞれ金属配線（通常はAl配線）からな
る。上記チツプ１上の回路はたとえば第１図ｂに
示す等価回路図のように構成されており、電源端
子２，３から入力回路用の内部論理回路１１を経
てその他の論理回路用（但し、出力バツフア回路
は含まない）の内部論理回路１２に電源線４，５
が配線され、この電源線４，５がさらに延長され
た延長電源線１３，１４が出力バツフア回路６1
〜６８へ配線されている。上記出力バツフア回路
６1〜６８は内部論理回路１２の出力信号をチツ
プ外部へ出力するためのものであり、それぞれ
VDD電源側の延長電源線１３とVSS電源側の延長
電源線１４との間にたとえばMOS型の出力トラ
ンジスタが２個直列に接続されている。また、図
中、L41〜L14は前記各電源線の寄生インダクタン
スを示しており、C1およびC2は内部論理回路１
１，１２の実効容量を示している。この場合、内
部論理回路１１，１２のうち、一方の内部論理回
路１２にチツプ上の論理回路の大部分が含まれて
おり、たとえば32k×８ビツトのSRAMにおいて
はC2が数千PFであり、C1は10……100PFである。
また、上記内部論理回路１２から電源端子２，３
側を見た電源線４，５の寄生インダクタンス
（L41＋L42），（L51＋L52）が、上記内部論理回路
１２から出力バツフア回路６1〜６８側を見た延
長電源線１３，１４の寄生インダクタンスL13，
L14に比べて十分に大きくなるように、即ち（L41
＋L42）＞L13，（L51＋L52）＞L14となるように配線
することが望ましい。
源端子（パツド）２、VSS電源端子（パツド）３、
VDD電源線４、VSS電源線５およびたとえば８ビ
ツト出力用の８個の出力バツフア回路６1〜６８
の配置関係の一例を示しており、上記電源線４，
５はそれぞれ金属配線（通常はAl配線）からな
る。上記チツプ１上の回路はたとえば第１図ｂに
示す等価回路図のように構成されており、電源端
子２，３から入力回路用の内部論理回路１１を経
てその他の論理回路用（但し、出力バツフア回路
は含まない）の内部論理回路１２に電源線４，５
が配線され、この電源線４，５がさらに延長され
た延長電源線１３，１４が出力バツフア回路６1
〜６８へ配線されている。上記出力バツフア回路
６1〜６８は内部論理回路１２の出力信号をチツ
プ外部へ出力するためのものであり、それぞれ
VDD電源側の延長電源線１３とVSS電源側の延長
電源線１４との間にたとえばMOS型の出力トラ
ンジスタが２個直列に接続されている。また、図
中、L41〜L14は前記各電源線の寄生インダクタン
スを示しており、C1およびC2は内部論理回路１
１，１２の実効容量を示している。この場合、内
部論理回路１１，１２のうち、一方の内部論理回
路１２にチツプ上の論理回路の大部分が含まれて
おり、たとえば32k×８ビツトのSRAMにおいて
はC2が数千PFであり、C1は10……100PFである。
また、上記内部論理回路１２から電源端子２，３
側を見た電源線４，５の寄生インダクタンス
（L41＋L42），（L51＋L52）が、上記内部論理回路
１２から出力バツフア回路６1〜６８側を見た延
長電源線１３，１４の寄生インダクタンスL13，
L14に比べて十分に大きくなるように、即ち（L41
＋L42）＞L13，（L51＋L52）＞L14となるように配線
することが望ましい。
上記構成の半導体集積回路においては、内部論
理回路１２の出力信号により複数個の出力バツフ
ア回路６1〜６８が同時に充電あるいは放電する
ように駆動された場合、延長電源線１３，１４の
電流変化di／dtが大きく発生したとしても内部論
理回路１２の実効容量C2により上記電流変化を
吸収するので、内部論理回路１２と電源端子２，
３との間の電源線４，５における電流変化が抑え
られ、この電源線４，５および電源端子２，３に
発生する雑音信号のレベルが抑えられる。したが
つて、上記電源線４，５に接続されている入力回
路用の内部論理回路１１の誤動作が生じることは
なく、上記半導体集積回路と同一電源を使用する
他の回路に電源変動による誤動作が生じるおそれ
が少なくなる。また、上記半導体集積回路におい
て、電源線の寄生インダクタンスは内部論理回路
１２から電源端子２，３までの間の値が内部論理
回路１２から出力バツフア回路６1〜６８までの
間の値よりも大きいので、内部論理回路１２から
出力バツフア回路６1〜６８までの間の延長電源
線１３，１４の寄生インダクタンスL13，L14に生
じた雑音信号は実効容量C2に十分に吸収され、
電源端子２，３に殆んど現われることはない。
理回路１２の出力信号により複数個の出力バツフ
ア回路６1〜６８が同時に充電あるいは放電する
ように駆動された場合、延長電源線１３，１４の
電流変化di／dtが大きく発生したとしても内部論
理回路１２の実効容量C2により上記電流変化を
吸収するので、内部論理回路１２と電源端子２，
３との間の電源線４，５における電流変化が抑え
られ、この電源線４，５および電源端子２，３に
発生する雑音信号のレベルが抑えられる。したが
つて、上記電源線４，５に接続されている入力回
路用の内部論理回路１１の誤動作が生じることは
なく、上記半導体集積回路と同一電源を使用する
他の回路に電源変動による誤動作が生じるおそれ
が少なくなる。また、上記半導体集積回路におい
て、電源線の寄生インダクタンスは内部論理回路
１２から電源端子２，３までの間の値が内部論理
回路１２から出力バツフア回路６1〜６８までの
間の値よりも大きいので、内部論理回路１２から
出力バツフア回路６1〜６８までの間の延長電源
線１３，１４の寄生インダクタンスL13，L14に生
じた雑音信号は実効容量C2に十分に吸収され、
電源端子２，３に殆んど現われることはない。
ここで、本実施例の半導体集積回路における出
力バツフア回路６1〜６８の各出力が“１”レベ
ルから“０”レベルに変化したときに電流が流れ
込む側のVSS電源端子における電圧変化の様子の
一例を第２図中に実線で示している。同様に、従
来例における電圧変化の様子を第２図中に点線で
示しており、本実施例によれば電源雑音信号のレ
ベルが従来例の約1/3に減少している。また、出
力バツフア回路６1〜６８の各出力が“０”レベ
ルから“１”レベルに変化したときに電流が流れ
出す側のVDD電源端子における電圧変化の様子の
一例について、第３図中に本実施例の場合（実
線）と従来例の場合（点線）とを示しており、や
はり本実施例によれば電源雑音信号のレベルが従
来例の約1/3に減少している。
力バツフア回路６1〜６８の各出力が“１”レベ
ルから“０”レベルに変化したときに電流が流れ
込む側のVSS電源端子における電圧変化の様子の
一例を第２図中に実線で示している。同様に、従
来例における電圧変化の様子を第２図中に点線で
示しており、本実施例によれば電源雑音信号のレ
ベルが従来例の約1/3に減少している。また、出
力バツフア回路６1〜６８の各出力が“０”レベ
ルから“１”レベルに変化したときに電流が流れ
出す側のVDD電源端子における電圧変化の様子の
一例について、第３図中に本実施例の場合（実
線）と従来例の場合（点線）とを示しており、や
はり本実施例によれば電源雑音信号のレベルが従
来例の約1/3に減少している。
なお、上記実施例は各電源線として一層の金属
配線を用いた場合を示したが、二層金属配線を用
いる場合について第４図を参照して説明する。即
ち、第４図に示す半導体集積回路チツプ１′にお
いて、VDD電源端子２およびVSS電源端子３から
内部論理回路（第１図ｂの１２に相当する）まで
は実線で示すように第１層目の金属配線による電
源配線４′，５′を行なつており、上記内部論理回
路から出力バツフア回路６1〜６８までは点線で
示すように第２層目の金属配線による電源配線１
３′，１４′を行なつている。上記チツプ１′上の
回路も、前記第１図ｂを参照して前述した等価回
路図と同様に構成されている。したがつて、上記
実施例の半導体集積回路においても、前記実施例
と同様な効果が得られる。
配線を用いた場合を示したが、二層金属配線を用
いる場合について第４図を参照して説明する。即
ち、第４図に示す半導体集積回路チツプ１′にお
いて、VDD電源端子２およびVSS電源端子３から
内部論理回路（第１図ｂの１２に相当する）まで
は実線で示すように第１層目の金属配線による電
源配線４′，５′を行なつており、上記内部論理回
路から出力バツフア回路６1〜６８までは点線で
示すように第２層目の金属配線による電源配線１
３′，１４′を行なつている。上記チツプ１′上の
回路も、前記第１図ｂを参照して前述した等価回
路図と同様に構成されている。したがつて、上記
実施例の半導体集積回路においても、前記実施例
と同様な効果が得られる。
［発明の効果］
上述したように本発明の半導体集積回路によれ
ば、出力バツフア回路の充放電に伴なう電流変化
により生じるチツプ内電源線に生じる雑音信号を
内部論理回路の実効容量により吸収して雑音レベ
ルを抑えるようにチツプ内回路と電源配線との配
置関係を設定したものである。したがつて、出力
バツフア回路自体で雑音発生レベルを抑えるため
にその回路動作速度を犠牲にする必要がなくな
り、高速の出力バツフア回路を使用することが可
能となり、高速の半導体集積回路を実現できるよ
うになり、高速SRAM等に適用して特に効果的
である。また、前記雑音信号をチツプ内部回路で
吸収することによつてチツプ電源端子の雑音信号
レベルを抑えることができるので、この半導体集
積回路と同一電源を使用する他の回路端子に及ぼ
す悪影響が少なくなり、この半導体集積回路を装
着するボード上の電源ラインに従来は接続を必要
としていた雑音吸収用の大容量部品を省略するこ
とが可能となる。
ば、出力バツフア回路の充放電に伴なう電流変化
により生じるチツプ内電源線に生じる雑音信号を
内部論理回路の実効容量により吸収して雑音レベ
ルを抑えるようにチツプ内回路と電源配線との配
置関係を設定したものである。したがつて、出力
バツフア回路自体で雑音発生レベルを抑えるため
にその回路動作速度を犠牲にする必要がなくな
り、高速の出力バツフア回路を使用することが可
能となり、高速の半導体集積回路を実現できるよ
うになり、高速SRAM等に適用して特に効果的
である。また、前記雑音信号をチツプ内部回路で
吸収することによつてチツプ電源端子の雑音信号
レベルを抑えることができるので、この半導体集
積回路と同一電源を使用する他の回路端子に及ぼ
す悪影響が少なくなり、この半導体集積回路を装
着するボード上の電源ラインに従来は接続を必要
としていた雑音吸収用の大容量部品を省略するこ
とが可能となる。
第１図ａ，ｂは本発明の半導体集積回路の一実
施例を示すもので、同図ａはチツプ上の電源配線
と出力バツフア回路との配置関係を示す図、同図
ｂは同図ａのチツプ上の回路の等価回路図、第２
図および第３図は第１図ｂの回路における出力バ
ツフア回路の出力変化時におけるVSS電源端子、
VDD電源端子の電圧変化の様子を示す図、第４図
は本発明の他の実施例における半導体集積回路チ
ツプ上の電源配線と出力バツフア回路との配置関
係を示す図、第５図は従来の半導体集積回路の等
価回路図である。 １，１′……半導体集積回路チツプ、２……
VDD電源端子（パツド）、３……VSS電源端子（パ
ツド）、４，４′，５，５′……電源線、６1〜６８
……出力バツフア回路、１１，１２……内部論理
回路、１３，１３′，１４，１４′……延長電源
線、L41，L42，L51，L52，L13，L14……寄生イン
ダクタンス。
施例を示すもので、同図ａはチツプ上の電源配線
と出力バツフア回路との配置関係を示す図、同図
ｂは同図ａのチツプ上の回路の等価回路図、第２
図および第３図は第１図ｂの回路における出力バ
ツフア回路の出力変化時におけるVSS電源端子、
VDD電源端子の電圧変化の様子を示す図、第４図
は本発明の他の実施例における半導体集積回路チ
ツプ上の電源配線と出力バツフア回路との配置関
係を示す図、第５図は従来の半導体集積回路の等
価回路図である。 １，１′……半導体集積回路チツプ、２……
VDD電源端子（パツド）、３……VSS電源端子（パ
ツド）、４，４′，５，５′……電源線、６1〜６８
……出力バツフア回路、１１，１２……内部論理
回路、１３，１３′，１４，１４′……延長電源
線、L41，L42，L51，L52，L13，L14……寄生イン
ダクタンス。
Claims (1)
- 【特許請求の範囲】 １ 内部論理回路の出力信号を外部に出力するた
めの出力バツフア回路を有する半導体集積回路に
おいて、半導体集積回路チツプ上の電源端子から
前記内部論理回路に電源線を配線し、この電源線
を延長して前記出力バツフア回路まで配線してな
ることを特徴とする半導体集積回路。 ２ 前記出力バツフア回路は同時に駆動される複
数個の出力バツフア回路を有することを特徴とす
る前記特許請求の範囲第１項記載の半導体集積回
路。 ３ 前記電源線およびその延長部分の電源線は同
一配線層に形成された金属配線であることを特徴
とする前記特許請求の範囲第１項記載の半導体集
積回路。 ４ 前記電源線およびその延長部分の電源線は二
層金属配線の相異なる一方の層に形成されてなる
ことを特徴とする前記特許請求の範囲第１項記載
の半導体集積回路。 ５ 前記内部論理回路から電源端子までの電源線
の寄生インダクタンスが、内部論理回路から出力
バツフア回路までの延長部分の電源線の寄生イン
ダクタンスより大きいことを特徴とする前記特許
請求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168548A JPS6324653A (ja) | 1986-07-17 | 1986-07-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168548A JPS6324653A (ja) | 1986-07-17 | 1986-07-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324653A JPS6324653A (ja) | 1988-02-02 |
| JPH0440863B2 true JPH0440863B2 (ja) | 1992-07-06 |
Family
ID=15870060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61168548A Granted JPS6324653A (ja) | 1986-07-17 | 1986-07-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324653A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4504648B2 (ja) * | 2003-09-10 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP4736819B2 (ja) * | 2006-01-20 | 2011-07-27 | ソニー株式会社 | 物理情報取得方法および物理情報取得装置ならびに駆動装置 |
| JP4726756B2 (ja) * | 2006-09-22 | 2011-07-20 | 三菱電機株式会社 | 半導体装置 |
-
1986
- 1986-07-17 JP JP61168548A patent/JPS6324653A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6324653A (ja) | 1988-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |