JPS6324653A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6324653A JPS6324653A JP61168548A JP16854886A JPS6324653A JP S6324653 A JPS6324653 A JP S6324653A JP 61168548 A JP61168548 A JP 61168548A JP 16854886 A JP16854886 A JP 16854886A JP S6324653 A JPS6324653 A JP S6324653A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 239000000872 buffer Substances 0.000 claims abstract description 33
- 230000003071 parasitic effect Effects 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 7
- 239000004020 conductor Substances 0.000 abstract 2
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- 238000007599 discharging Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
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- 230000003068 static effect Effects 0.000 description 1
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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- H01L23/64—Impedance arrangements
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- H01—ELECTRIC ELEMENTS
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01L2924/14—Integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は半導体集積回路に係シ，内部論理回路と出力バ
ッファ回路と電源配線とを所定の関係にしたがって接続
してなる半導体集積回路に関する。
ッファ回路と電源配線とを所定の関係にしたがって接続
してなる半導体集積回路に関する。
（従来の技術）
半導体集積回路、たとえばスタティック型ランダムアク
セスメモリ（ ＳＲＡＭ ）は出力！＞Ｅｌピット構成
のものと多ピット（４ピット，８ピット，９ピツトなど
）構成のものとがある。出力が１ビツト構成のものは、
出力バッファ回路に電源から供給される電流の時間変化
値ｄ１／ｄｔはそれほど大きくない。しかし、出力が多
ぎット構成のものは、多ピットに対応する多数（たとえ
ば９個）の出力８１７７回路をほぼ同時に駆動するので
、充電電流あるいは放電電流のｄｉ／ｄｔが大きくなる
。このため、半導体チップに電流を供給するチップ内の
電源配線の寄生リアクタンス成分によって大きな・−ル
ス状の雑音信号が発生し、この電源配線に接続されてい
るチップ入力回路等が誤動作するおそれがあった。即ち
、従来の半導体チップにおいては、第５図に示すように
ｖＤＤ電源端子５ノおよびｖｓ１１電源端子５２からの
ｖＤＤ電源ＷｉＡ５３およびＶａｌｌ電源５４の中間部
および終端部に入力回路用の内部論理回路５５およびそ
の他の回路用の内部論理回路５６が接続されているもの
と見做すことができ、さらに上記中間部から出力バック
７回路５７、〜５７ｎＫｖＤＤ電源線５８．〜５８ｎお
よびｖａｓ電源線５９．〜５八が配線されている。ここ
で、上記各電源線の寄生リアクタンス成分を図示の如＜
Ｌ５！１〜Ｌ５９ｎで表わすものとすれば、出力バッ
ファ回路５７．〜５７１１のｄｉ／ｄｔによってインダ
クタンス成分Ｌ５８．〜Ｌ５９ｎに大きな雑音信号が誘
起されると、電源線５３．５４に大きな雑音信号が重畳
して内部論理回路５５の誤動作を引き起す原因となる。
セスメモリ（ ＳＲＡＭ ）は出力！＞Ｅｌピット構成
のものと多ピット（４ピット，８ピット，９ピツトなど
）構成のものとがある。出力が１ビツト構成のものは、
出力バッファ回路に電源から供給される電流の時間変化
値ｄ１／ｄｔはそれほど大きくない。しかし、出力が多
ぎット構成のものは、多ピットに対応する多数（たとえ
ば９個）の出力８１７７回路をほぼ同時に駆動するので
、充電電流あるいは放電電流のｄｉ／ｄｔが大きくなる
。このため、半導体チップに電流を供給するチップ内の
電源配線の寄生リアクタンス成分によって大きな・−ル
ス状の雑音信号が発生し、この電源配線に接続されてい
るチップ入力回路等が誤動作するおそれがあった。即ち
、従来の半導体チップにおいては、第５図に示すように
ｖＤＤ電源端子５ノおよびｖｓ１１電源端子５２からの
ｖＤＤ電源ＷｉＡ５３およびＶａｌｌ電源５４の中間部
および終端部に入力回路用の内部論理回路５５およびそ
の他の回路用の内部論理回路５６が接続されているもの
と見做すことができ、さらに上記中間部から出力バック
７回路５７、〜５７ｎＫｖＤＤ電源線５８．〜５８ｎお
よびｖａｓ電源線５９．〜５八が配線されている。ここ
で、上記各電源線の寄生リアクタンス成分を図示の如＜
Ｌ５！１〜Ｌ５９ｎで表わすものとすれば、出力バッ
ファ回路５７．〜５７１１のｄｉ／ｄｔによってインダ
クタンス成分Ｌ５８．〜Ｌ５９ｎに大きな雑音信号が誘
起されると、電源線５３．５４に大きな雑音信号が重畳
して内部論理回路５５の誤動作を引き起す原因となる。
上記したように発生する雑音信号のレベルを抑えるため
、従来は、出力バッファ回路のＭＯＳ ）ランノスタの
大きさを小さくすることによって急激な電流変化を制限
したシ、多ピット用の出力バッファ回路の全てを同時に
充放電させないように各出力バッファ回路が順次動作す
るように遅延させて急激な電流変化が発生しないように
していた。
、従来は、出力バッファ回路のＭＯＳ ）ランノスタの
大きさを小さくすることによって急激な電流変化を制限
したシ、多ピット用の出力バッファ回路の全てを同時に
充放電させないように各出力バッファ回路が順次動作す
るように遅延させて急激な電流変化が発生しないように
していた。
しかし、出力バッファ用トランソスタを小さくすること
は、その負荷容量の充放電が遅くなるので回路動作の高
速化の上で支障がある。また、複数の出力バッファ回路
を時間差をつけて動作させることは、時間差をつけた時
間だけ信号出力動作が遅れることになフ、ＳＲＡＭの場
合にはアクセスタイムが遅くなることになる。
は、その負荷容量の充放電が遅くなるので回路動作の高
速化の上で支障がある。また、複数の出力バッファ回路
を時間差をつけて動作させることは、時間差をつけた時
間だけ信号出力動作が遅れることになフ、ＳＲＡＭの場
合にはアクセスタイムが遅くなることになる。
（発明が解決しようとする問題点）
本発明は、上記したように出力バッファ回路の充放電に
伴なう電源線の雑音信号のレベルを抑えようとすると出
力バッファ回路の動作速度が低下するという問題を解決
すべくなされたもので。
伴なう電源線の雑音信号のレベルを抑えようとすると出
力バッファ回路の動作速度が低下するという問題を解決
すべくなされたもので。
出力バッファ回路の高速性を維持し、かつ上記電源線の
雑音信号のレベルを抑えることができ、高速ＳＲＡＭ等
に適用して有効な半導体集積回路を提供することを目的
とする。
雑音信号のレベルを抑えることができ、高速ＳＲＡＭ等
に適用して有効な半導体集積回路を提供することを目的
とする。
［発明の構成コ
（問題点を解決するための手段）
本発明の半導体集積回路は、半導体集積回路チップの電
源端子から内部論理回路に電源線を配線し、この電源線
を延長して出カッ４ツ７ア回路へ配線してなることを特
徴とするものである。
源端子から内部論理回路に電源線を配線し、この電源線
を延長して出カッ４ツ７ア回路へ配線してなることを特
徴とするものである。
（作用）
内部論理回路の大きな実効容量が電源端子と出力バッフ
ァ回路との間に付加されたことになシ。
ァ回路との間に付加されたことになシ。
電源線と出力バッファ回路との間で大きな電流変化が生
じても前記実効容量によシ吸収されるので、チップの電
源端子には少ない電流変化しか生じなくなり、電源線に
乗る雑音信号のレベルは抑えられ、高速の出力８１７７
回路の使用が可能になる。
じても前記実効容量によシ吸収されるので、チップの電
源端子には少ない電流変化しか生じなくなり、電源線に
乗る雑音信号のレベルは抑えられ、高速の出力８１７７
回路の使用が可能になる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（＆）は半導体集積回路チツｆ１上のｖＤＤ電源
端子（・ザッド）２．ｖｓ、電源端子（・ぐラド）３、
ｖＤＤ電源電源線４ェｖｏ電源線５びたとえば８ビツト
出力用の８個の出力８１７７回路６１〜６８の配置関係
の一例を示しており、上記電源線４゜５はそれぞれ金属
配線（通常はＡｔ配線）からなる。
端子（・ザッド）２．ｖｓ、電源端子（・ぐラド）３、
ｖＤＤ電源電源線４ェｖｏ電源線５びたとえば８ビツト
出力用の８個の出力８１７７回路６１〜６８の配置関係
の一例を示しており、上記電源線４゜５はそれぞれ金属
配線（通常はＡｔ配線）からなる。
上記チッｆ１上の回路はたとえば第１図（ｂ）に示す等
価回路図のように構成されており、電源端子２゜３から
入力回路用の内部論理回路１１を経てその他の論理回路
用（但し、出力バッファ回路は含まない）の内部論理回
路１２に電源線４．５が配線され、この電源線４，５が
さらに延長された延長電源線１３．１４が出力バッファ
回路６１〜６８へ配線されている。上記出力パツファ回
路６１〜６、は内部論理回路１２の出力信号をチップ外
部へ出力するためのものであり、それぞれｖＤＤ電源側
の延長電源ＰＪＡ１３とｖ０電源側の延長電源線１４と
の間にたとえばｙＩＤＳ型の出力トランジスタが２個直
列に接続されて匹る。また、図中、Ｌ４１〜Ｌ１４は前
記各電源線の寄生インダクタンスを示しておシｓＣ１お
よびＣ！は内部論理回路１１゜１２の冥効容量を示して
いる。この場合、内部論理回路１１．１２のうち、一方
の内部論理回路１２にチップ上の論理回路の大部分が含
まれておシ、たとえば３２ ｋＸ８ビットのＳＲＡＭに
おいてはＣ１が数千ＰＦであり、ＣＩは１０・・・１０
０ＦＦ’である。また、上記内部論理回路１２から電源
端子２＃３側を見た電源線４．５の寄生インダクタンス
（Ｌ４１＋Ｌ４□）、（Ｌ５．＋ Ｌ５□）が、上記内
部論理回路１２から出力バッファ回路６１〜６８側を見
た延長電源線１３，１４の寄生インダクタンスＬ１３ｍ
Ｌ１４に比べて十分に大きくなるように、即ち（Ｌ４１
＋Ｌ４□）＞Ｌ、、、 （Ｌ、 ＋Ｌ５□）＞Ｌｉ２
となるように配線する仁とが望ましい。
価回路図のように構成されており、電源端子２゜３から
入力回路用の内部論理回路１１を経てその他の論理回路
用（但し、出力バッファ回路は含まない）の内部論理回
路１２に電源線４．５が配線され、この電源線４，５が
さらに延長された延長電源線１３．１４が出力バッファ
回路６１〜６８へ配線されている。上記出力パツファ回
路６１〜６、は内部論理回路１２の出力信号をチップ外
部へ出力するためのものであり、それぞれｖＤＤ電源側
の延長電源ＰＪＡ１３とｖ０電源側の延長電源線１４と
の間にたとえばｙＩＤＳ型の出力トランジスタが２個直
列に接続されて匹る。また、図中、Ｌ４１〜Ｌ１４は前
記各電源線の寄生インダクタンスを示しておシｓＣ１お
よびＣ！は内部論理回路１１゜１２の冥効容量を示して
いる。この場合、内部論理回路１１．１２のうち、一方
の内部論理回路１２にチップ上の論理回路の大部分が含
まれておシ、たとえば３２ ｋＸ８ビットのＳＲＡＭに
おいてはＣ１が数千ＰＦであり、ＣＩは１０・・・１０
０ＦＦ’である。また、上記内部論理回路１２から電源
端子２＃３側を見た電源線４．５の寄生インダクタンス
（Ｌ４１＋Ｌ４□）、（Ｌ５．＋ Ｌ５□）が、上記内
部論理回路１２から出力バッファ回路６１〜６８側を見
た延長電源線１３，１４の寄生インダクタンスＬ１３ｍ
Ｌ１４に比べて十分に大きくなるように、即ち（Ｌ４１
＋Ｌ４□）＞Ｌ、、、 （Ｌ、 ＋Ｌ５□）＞Ｌｉ２
となるように配線する仁とが望ましい。
上記構成の半導体集積回路においては、内部論理回路１
２の出力信号により複数個の出力バッフ７回路６１〜６
ｓが同時に充電あるいは放電するよりに駆動された場合
、延長電源線１３．１４の電流変化ｄｉ／ｄｔが大きく
発生したとしても内部論理回路１２の実効容量Ｃ２によ
シ上記電流変化を吸収するので、内部論理回路１２と電
源端子２゜３との間の電源ｍ４ｅ５における電流変化が
抑えられ、この電源線４，５および電源端子２．３に発
生する雑音信号のレベルが抑えられる。したがって、上
記電源ＩＩ４，５に接続されている入力回路用の内部論
理回路１１の誤動作が生じることはなく、上記半導体集
積回路と同一電源゛を使用する他の回路に電源変動によ
る誤動作が生じるおそれが少なくなる。′１走、上記半
導体集積回路において、電源線の寄生インダクタンスは
内部論理回路１２から電源端子２，３までの間の値が内
部論理回路１２から出力バッファ回路６１〜６８までの
間の値よシも大きいので、内部論理回路１２から出力バ
ッファ回路６１〜６．までの間の延長電源線１３．１４
の寄生インダクタンスＩＪＩＳ ｗ Ｌｉ１４ に生じ
た雑音信号は実効容量Ｃ意に十分に吸収され、電源端子
２．３に殆んど現われることはない。
２の出力信号により複数個の出力バッフ７回路６１〜６
ｓが同時に充電あるいは放電するよりに駆動された場合
、延長電源線１３．１４の電流変化ｄｉ／ｄｔが大きく
発生したとしても内部論理回路１２の実効容量Ｃ２によ
シ上記電流変化を吸収するので、内部論理回路１２と電
源端子２゜３との間の電源ｍ４ｅ５における電流変化が
抑えられ、この電源線４，５および電源端子２．３に発
生する雑音信号のレベルが抑えられる。したがって、上
記電源ＩＩ４，５に接続されている入力回路用の内部論
理回路１１の誤動作が生じることはなく、上記半導体集
積回路と同一電源゛を使用する他の回路に電源変動によ
る誤動作が生じるおそれが少なくなる。′１走、上記半
導体集積回路において、電源線の寄生インダクタンスは
内部論理回路１２から電源端子２，３までの間の値が内
部論理回路１２から出力バッファ回路６１〜６８までの
間の値よシも大きいので、内部論理回路１２から出力バ
ッファ回路６１〜６．までの間の延長電源線１３．１４
の寄生インダクタンスＩＪＩＳ ｗ Ｌｉ１４ に生じ
た雑音信号は実効容量Ｃ意に十分に吸収され、電源端子
２．３に殆んど現われることはない。
ここで、本実施例の半導体集積回路における出力２フフ
ァ回路６五〜５＄の各出力が“１２レベルから′″０”
レベルに変化したときに電流が流れ込む側のｖ、ｓ電源
端子における電圧変化の様子の一例を第２図中に実線で
示している。同様に、従来例における電圧変化の様子を
第２図中に点線で示してお）、本実施例によれば電源雑
音信号のレベルが従来例の約１７３に減少している。ま
た、出力バッフ７回路６１〜６・の各出力が″（Ｏａレ
ベルから′１”レベル（変化したときに電流が流れ出す
側のｖＤＤ電源端子における電圧変化の様子の一例につ
いて、第３図中に本実施例の場合（実ＷＪ）と従来例の
場合（点線）とを示しておシ、やは〕本本実例によれば
電源雑音信号のレベルが従来例の約１７３に減少してい
る。
ァ回路６五〜５＄の各出力が“１２レベルから′″０”
レベルに変化したときに電流が流れ込む側のｖ、ｓ電源
端子における電圧変化の様子の一例を第２図中に実線で
示している。同様に、従来例における電圧変化の様子を
第２図中に点線で示してお）、本実施例によれば電源雑
音信号のレベルが従来例の約１７３に減少している。ま
た、出力バッフ７回路６１〜６・の各出力が″（Ｏａレ
ベルから′１”レベル（変化したときに電流が流れ出す
側のｖＤＤ電源端子における電圧変化の様子の一例につ
いて、第３図中に本実施例の場合（実ＷＪ）と従来例の
場合（点線）とを示しておシ、やは〕本本実例によれば
電源雑音信号のレベルが従来例の約１７３に減少してい
る。
なお、上記実施例ｄパ各電源線として−Ｊ−の金属配線
を用いた場合を示し九が、二ｊ−金属配線を用する場合
について第４図を参照して説明する。即ち、第４図に示
す半導体集積回路チップ１′にお込で、ｖＤＤ電源端子
２およびｖｓＪｌ電源端子３から内部論理回路（第１図
（ｂ）の１２に相当する）までは実線で示すように第１
層目の金属配線による電源配線４１．５１を行なりてお
り、上記内部論理回路から出力２フク７回路６１〜６畠
までは点線で示すように第２層目の金属配線による電源
配線１３／。
を用いた場合を示し九が、二ｊ−金属配線を用する場合
について第４図を参照して説明する。即ち、第４図に示
す半導体集積回路チップ１′にお込で、ｖＤＤ電源端子
２およびｖｓＪｌ電源端子３から内部論理回路（第１図
（ｂ）の１２に相当する）までは実線で示すように第１
層目の金属配線による電源配線４１．５１を行なりてお
り、上記内部論理回路から出力２フク７回路６１〜６畠
までは点線で示すように第２層目の金属配線による電源
配線１３／。
１４′を行なっている。上記チッｆ １’上の回路も、
前記第１図（ｂ）を参照して前述した等価回路図と同様
に構成されている。したがって、上記実施例の半導体集
積回路においても、前記実施例とｒ！ｆＪ様な効果が得
られる。
前記第１図（ｂ）を参照して前述した等価回路図と同様
に構成されている。したがって、上記実施例の半導体集
積回路においても、前記実施例とｒ！ｆＪ様な効果が得
られる。
［発明の効果コ
上述したように本発明の半導体集積回路によれば、出力
２２２７回路の充放［Ｋ伴なう電流変化により生じるテ
ッグ内電源線に生じる雑音信号を内部論理回路の実効容
量により吸収して雑音レベルを抑えるようにチップ内回
路と電源配線との配置関係を設定したものである。した
がって、出カバッファ回路自体で雑音発生レベルを抑え
るためにその回路動作速度を犠牲にする必要がなくなシ
、高速の出力パラフッ回路を使用することが可能となシ
、高速の半導体集積回路を実現できるようになり、高速
ＳＲＡＭ等に適用して特に効果的である。また、前記雑
音信号をチップ内部回路で吸収することによってチップ
電源端子の雑音信号レベルを抑えることができるので、
この半導体集積回路と同一電源を使用する他の回路素子
に及ぼす悪影響が少なくなり、この半導体集積回路を装
着するが−ド上の電源ラインに従来は接続を必要として
いた雑音吸収用の大容量部品を省略することが可能とな
る。
２２２７回路の充放［Ｋ伴なう電流変化により生じるテ
ッグ内電源線に生じる雑音信号を内部論理回路の実効容
量により吸収して雑音レベルを抑えるようにチップ内回
路と電源配線との配置関係を設定したものである。した
がって、出カバッファ回路自体で雑音発生レベルを抑え
るためにその回路動作速度を犠牲にする必要がなくなシ
、高速の出力パラフッ回路を使用することが可能となシ
、高速の半導体集積回路を実現できるようになり、高速
ＳＲＡＭ等に適用して特に効果的である。また、前記雑
音信号をチップ内部回路で吸収することによってチップ
電源端子の雑音信号レベルを抑えることができるので、
この半導体集積回路と同一電源を使用する他の回路素子
に及ぼす悪影響が少なくなり、この半導体集積回路を装
着するが−ド上の電源ラインに従来は接続を必要として
いた雑音吸収用の大容量部品を省略することが可能とな
る。
第１図（ａ）、（１は本発明の半導体集積回路の一実施
例を示すもので、同図（＆）はチップ上の電源配線と出
力パラフッ回路との配置関係を示す図、同図（ｂ）は同
図（ａ）のチップ上の回路の等価回路図、第２図および
第３図は第１図（ｂ）の回路における出力パラフッ回路
の出力変化時におけるｖ８８電源端子、ｖ０電源端子の
電圧変化の様子を示す図、第４図は本発明の他の実施例
における半導体集積回路チップ上の電源配線と出力パラ
フッ回路との配置関係を示す図、第５図は従来の半導体
集積回路の等価回路図である。 １．１′・・・半導体集積回路チップ、２・・・ｖＤＤ
電源端子（パッド）、３・−Ｖ□電源端子（パッド）。 ４ 、４’ 、 ５ 、５’・・・電源線、６１〜６８
・・・出力バッファ回路、１１ 、１２−・・内部論理
回路、１３゜１３’、１４．１４’・・・延長電源線、
Ｌ４．、Ｌ４□”５１１Ｌ５□、Ｌ１３”１４・・・寄
生インダクタンス。 出願人代理人 弁理士 鈴 江 武 彦（ａ） （ｂ） 第１図 □晴間 第２図 ７Ｉｌ紡 ＠３図
例を示すもので、同図（＆）はチップ上の電源配線と出
力パラフッ回路との配置関係を示す図、同図（ｂ）は同
図（ａ）のチップ上の回路の等価回路図、第２図および
第３図は第１図（ｂ）の回路における出力パラフッ回路
の出力変化時におけるｖ８８電源端子、ｖ０電源端子の
電圧変化の様子を示す図、第４図は本発明の他の実施例
における半導体集積回路チップ上の電源配線と出力パラ
フッ回路との配置関係を示す図、第５図は従来の半導体
集積回路の等価回路図である。 １．１′・・・半導体集積回路チップ、２・・・ｖＤＤ
電源端子（パッド）、３・−Ｖ□電源端子（パッド）。 ４ 、４’ 、 ５ 、５’・・・電源線、６１〜６８
・・・出力バッファ回路、１１ 、１２−・・内部論理
回路、１３゜１３’、１４．１４’・・・延長電源線、
Ｌ４．、Ｌ４□”５１１Ｌ５□、Ｌ１３”１４・・・寄
生インダクタンス。 出願人代理人 弁理士 鈴 江 武 彦（ａ） （ｂ） 第１図 □晴間 第２図 ７Ｉｌ紡 ＠３図
Claims (5)
- （１）内部論理回路の出力信号を外部に出力するための
出力バッファ回路を有する半導体集積回路において、半
導体集積回路チップ上の電源端子から前記内部論理回路
に電源線を配線し、この電源線を延長して前記出力バッ
ファ回路まで配線してなることを特徴とする半導体集積
回路。 - （２）前記出力バッファ回路は同時に駆動される複数個
の出力バッファ回路を有することを特徴とする前記特許
請求の範囲第１項記載の半導体集積回路。 - （３）前記電源線およびその延長部分の電源線は同一配
線層に形成された金属配線であることを特徴とする前記
特許請求の範囲第１項記載の半導体集積回路。 - （４）前記電源線およびその延長部分の電源線は二層金
属配線の相異なる一方の層に形成されてなることを特徴
とする前記特許請求の範囲第１項記載の半導体集積回路
。 - （５）前記内部論理回路から電源端子までの電源線の寄
生インダクタンスが、内部論理回路から出力バッファ回
路までの延長部分の電源線の寄生インダクタンスより大
きいことを特徴とする前記特許請求の範囲第１項記載の
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168548A JPS6324653A (ja) | 1986-07-17 | 1986-07-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168548A JPS6324653A (ja) | 1986-07-17 | 1986-07-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324653A true JPS6324653A (ja) | 1988-02-02 |
| JPH0440863B2 JPH0440863B2 (ja) | 1992-07-06 |
Family
ID=15870060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61168548A Granted JPS6324653A (ja) | 1986-07-17 | 1986-07-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324653A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005086050A (ja) * | 2003-09-10 | 2005-03-31 | Nec Yamagata Ltd | 半導体集積回路 |
| JP2007059924A (ja) * | 2006-09-22 | 2007-03-08 | Mitsubishi Electric Corp | 半導体装置 |
| JP2007194981A (ja) * | 2006-01-20 | 2007-08-02 | Sony Corp | 物理情報取得方法および物理情報取得装置ならびに駆動装置 |
-
1986
- 1986-07-17 JP JP61168548A patent/JPS6324653A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005086050A (ja) * | 2003-09-10 | 2005-03-31 | Nec Yamagata Ltd | 半導体集積回路 |
| JP4504648B2 (ja) * | 2003-09-10 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP2007194981A (ja) * | 2006-01-20 | 2007-08-02 | Sony Corp | 物理情報取得方法および物理情報取得装置ならびに駆動装置 |
| JP2007059924A (ja) * | 2006-09-22 | 2007-03-08 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0440863B2 (ja) | 1992-07-06 |
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Legal Events
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| EXPY | Cancellation because of completion of term |