JP2629463B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JP2629463B2 JP2629463B2 JP3025504A JP2550491A JP2629463B2 JP 2629463 B2 JP2629463 B2 JP 2629463B2 JP 3025504 A JP3025504 A JP 3025504A JP 2550491 A JP2550491 A JP 2550491A JP 2629463 B2 JP2629463 B2 JP 2629463B2
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- JP
- Japan
- Prior art keywords
- circuit
- redundant
- signal
- line
- selecting
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/802—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by encoding redundancy signals
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特に正規のワード線または正規のビット線を冗長ワード
線または冗長ビット線と置換することのできるように構
成された半導体記憶回路に関する。
特に正規のワード線または正規のビット線を冗長ワード
線または冗長ビット線と置換することのできるように構
成された半導体記憶回路に関する。
【０００２】
【従来の技術】図４はこの種従来の半導体記憶回路を示
すブロック図である。この従来例は各メモリセルアレイ
ブロックに２対ずつの冗長ワード線が設けられた場合の
例を示している。同図において、１はメモリセルアレイ
ブロック、２は冗長ワード線、３ａは冗長ワード線２を
選択する冗長ワード線駆動回路、４はワード線駆動回
路、５はフォールデッド型に構成されたワード線対の一
方を選択する信号を発生するワード線選択回路、６は置
換すべきワード線のアドレスを選択するヒューズ群を含
み、不良のメモリセルの接続されたワード線を選択しな
いようにするためのワード線非活性化信号（Ｒ１、Ｒ
２、…、Ｒｎ）をワード線駆動回路４に送出するととも
に、不良のメモリセルの接続されたワード線のアドレス
が選択されたときに冗長ワード線２を活性化する冗長回
路選択信号（Ｓ１ Ｓ１′、Ｓ２、Ｓ２′、…、Ｓｎ、
Ｓｎ′）を冗長ワード線駆動回路３ａに送出する冗長回
路選択回路である。
すブロック図である。この従来例は各メモリセルアレイ
ブロックに２対ずつの冗長ワード線が設けられた場合の
例を示している。同図において、１はメモリセルアレイ
ブロック、２は冗長ワード線、３ａは冗長ワード線２を
選択する冗長ワード線駆動回路、４はワード線駆動回
路、５はフォールデッド型に構成されたワード線対の一
方を選択する信号を発生するワード線選択回路、６は置
換すべきワード線のアドレスを選択するヒューズ群を含
み、不良のメモリセルの接続されたワード線を選択しな
いようにするためのワード線非活性化信号（Ｒ１、Ｒ
２、…、Ｒｎ）をワード線駆動回路４に送出するととも
に、不良のメモリセルの接続されたワード線のアドレス
が選択されたときに冗長ワード線２を活性化する冗長回
路選択信号（Ｓ１ Ｓ１′、Ｓ２、Ｓ２′、…、Ｓｎ、
Ｓｎ′）を冗長ワード線駆動回路３ａに送出する冗長回
路選択回路である。
【０００３】正規のメモリセルに不良が存在しなかった
場合、ワード線非活性化信号（Ｒ１、Ｒ２、…、Ｒｎ）
が活性化されることはなく、ワード線駆動回路４はすべ
てのワード線を活性化できる。このとき、冗長ワード線
駆動回路３ａは冗長ワード線２を活性化することはな
い。
場合、ワード線非活性化信号（Ｒ１、Ｒ２、…、Ｒｎ）
が活性化されることはなく、ワード線駆動回路４はすべ
てのワード線を活性化できる。このとき、冗長ワード線
駆動回路３ａは冗長ワード線２を活性化することはな
い。
【０００４】正規のメモリセルに不良が存在するときに
は、そのメモリセルが接続されたワード線はそのワード
線が含まれているメモリセルアレイブロック１内に用意
されている冗長ワード線２によって置換される。置換
は、不良のメモリセルの接続されたワード線のアドレス
が選択されたときにワード線非活性化信号（Ｒ１、Ｒ
２、…、Ｒｎ）が活性化され、同時に冗長回路選択信号
が活性化されるように冗長回路選択回路をプログラムす
ることによってなされる。
は、そのメモリセルが接続されたワード線はそのワード
線が含まれているメモリセルアレイブロック１内に用意
されている冗長ワード線２によって置換される。置換
は、不良のメモリセルの接続されたワード線のアドレス
が選択されたときにワード線非活性化信号（Ｒ１、Ｒ
２、…、Ｒｎ）が活性化され、同時に冗長回路選択信号
が活性化されるように冗長回路選択回路をプログラムす
ることによってなされる。
【０００５】この例示された従来例では、各メモリセル
アレイブロック毎に２対の冗長ワード線が用意されてい
るため、これを選択するための冗長回路選択信号の信号
線は各メモリセルアレイブロック毎に２本必要となる。
また、置換されたワード線対を非活性化にするための信
号線がさらに１本必要となる。したがって、各冗長回路
選択回路６からの出力線は３本となり、ブロック数がｎ
の場合、信号線の総本数は３ｎ本となる。
アレイブロック毎に２対の冗長ワード線が用意されてい
るため、これを選択するための冗長回路選択信号の信号
線は各メモリセルアレイブロック毎に２本必要となる。
また、置換されたワード線対を非活性化にするための信
号線がさらに１本必要となる。したがって、各冗長回路
選択回路６からの出力線は３本となり、ブロック数がｎ
の場合、信号線の総本数は３ｎ本となる。
【０００６】
【発明が解決しようとする課題】上述した従来例では、
各冗長回路選択回路は３本ずつの出力線を送出している
ので、レイアウト上の制約により、各冗長回路選択回路
をセルアレイ部ブロックに隣接した場所に設置できない
場合には、３ｎ本の信号線をチップ上を引き回さなくて
はならないことになる。このような多数の信号線を引き
回すことは配線のためのスペースが増加して高集積化へ
の重大な障害となる。
各冗長回路選択回路は３本ずつの出力線を送出している
ので、レイアウト上の制約により、各冗長回路選択回路
をセルアレイ部ブロックに隣接した場所に設置できない
場合には、３ｎ本の信号線をチップ上を引き回さなくて
はならないことになる。このような多数の信号線を引き
回すことは配線のためのスペースが増加して高集積化へ
の重大な障害となる。
【０００７】
【課題を解決するための手段】本発明の半導体記憶回路
では、メモリセルアレイは、それぞれが正規のメモリセ
ルとそれが不良であるときにチップを救済するための冗
長メモリセルとを含むメモリセルアレイブロックに分割
されている。各メモリセルアレイブロックには、正規の
メモリセルが不良であったときに冗長メモリセルが接続
された冗長ライン（冗長ワード線または冗長ビット線）
を選択する冗長ライン選択信号を発生し、冗長ラインを
選択したときに不良のメモリセルが接続された正規ライ
ン（正規のワード線または正規のビット線）を非活性化
する非活性化信号を発生する冗長回路選択回路が設けら
れており、そして、各冗長回路選択回路の冗長ライン選
択信号は、いずれの冗長ライン選択信号も活性化されて
いないときには第１のレベルの信号を出力し、それ以外
のときに第２のレベルの信号を出力する論理回路（例え
ばＮＯＲゲート）に入力される。そして、あるメモリセ
ルアレイブロックに属する冗長ラインの選択的活性化は
この論理回路の出力信号とそのメモリセルアレイブロッ
クに設置されている冗長回路選択回路の出力する前記非
活性化信号との組み合わせによって達成される。
では、メモリセルアレイは、それぞれが正規のメモリセ
ルとそれが不良であるときにチップを救済するための冗
長メモリセルとを含むメモリセルアレイブロックに分割
されている。各メモリセルアレイブロックには、正規の
メモリセルが不良であったときに冗長メモリセルが接続
された冗長ライン（冗長ワード線または冗長ビット線）
を選択する冗長ライン選択信号を発生し、冗長ラインを
選択したときに不良のメモリセルが接続された正規ライ
ン（正規のワード線または正規のビット線）を非活性化
する非活性化信号を発生する冗長回路選択回路が設けら
れており、そして、各冗長回路選択回路の冗長ライン選
択信号は、いずれの冗長ライン選択信号も活性化されて
いないときには第１のレベルの信号を出力し、それ以外
のときに第２のレベルの信号を出力する論理回路（例え
ばＮＯＲゲート）に入力される。そして、あるメモリセ
ルアレイブロックに属する冗長ラインの選択的活性化は
この論理回路の出力信号とそのメモリセルアレイブロッ
クに設置されている冗長回路選択回路の出力する前記非
活性化信号との組み合わせによって達成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すブロック図
である。本実施例も各メモリセルアレイブロックに２対
ずつの冗長ワード線が設けられた場合の例である。
て説明する。図１は本発明の一実施例を示すブロック図
である。本実施例も各メモリセルアレイブロックに２対
ずつの冗長ワード線が設けられた場合の例である。
【０００９】図１において、１はメモリセルアレイブロ
ック、２は冗長ワード線、３は冗長ワード線２を選択す
る冗長ワード線駆動回路、４はワード線駆動回路、５は
フォールデッド型に構成されたワード線対の一方を選択
する信号を発生するワード線選択回路、６は置換すべき
ワード線のアドレスを選択するヒューズ群を含み、不良
のメモリセルの接続されたワード線を選択しないように
するためのワード線非活性化信号（Ｒ１、Ｒ２、…、Ｒ
ｎ）をワード線駆動回路４に送出するとともに、不良の
メモリセルの接続されたワード線のアドレスが選択され
たときに冗長ワード線２を活性化する冗長回路選択信号
（Ｓ１ Ｓ１′、Ｓ２、Ｓ２′、…、Ｓｎ、Ｓｎ′）を
出力する冗長回路選択回路、７は各冗長回路選択回路か
ら１個ずつの冗長回路選択信号（Ｓ１、Ｓ２、…、Ｓ
ｎ；Ｓ１′、Ｓ２′、…、Ｓｎ′）を受け統合冗長回路
選択信号Ｍ１、Ｍ２を出力するＮＯＲ回路である。
ック、２は冗長ワード線、３は冗長ワード線２を選択す
る冗長ワード線駆動回路、４はワード線駆動回路、５は
フォールデッド型に構成されたワード線対の一方を選択
する信号を発生するワード線選択回路、６は置換すべき
ワード線のアドレスを選択するヒューズ群を含み、不良
のメモリセルの接続されたワード線を選択しないように
するためのワード線非活性化信号（Ｒ１、Ｒ２、…、Ｒ
ｎ）をワード線駆動回路４に送出するとともに、不良の
メモリセルの接続されたワード線のアドレスが選択され
たときに冗長ワード線２を活性化する冗長回路選択信号
（Ｓ１ Ｓ１′、Ｓ２、Ｓ２′、…、Ｓｎ、Ｓｎ′）を
出力する冗長回路選択回路、７は各冗長回路選択回路か
ら１個ずつの冗長回路選択信号（Ｓ１、Ｓ２、…、Ｓ
ｎ；Ｓ１′、Ｓ２′、…、Ｓｎ′）を受け統合冗長回路
選択信号Ｍ１、Ｍ２を出力するＮＯＲ回路である。
【００１０】図２は図１におけるＮＯＲ回路７をｎチャ
ネルＭＯＳトランジスタによって構成した例を示す。図
２において、Ｑ０、Ｑ１、…、ＱｎはｎチャネルＭＯＳ
トランジスタである。
ネルＭＯＳトランジスタによって構成した例を示す。図
２において、Ｑ０、Ｑ１、…、ＱｎはｎチャネルＭＯＳ
トランジスタである。
【００１１】本実施例の記憶回路において、正規メモリ
セルに不良が存在していない場合、ワード線非活性化信
号（Ｒ１、Ｒ２、…、Ｒｎ）は活性化されることなく
（常に“０”にとどまり）、ワード線駆動回路４はすべ
ての正規のワード線を活性化できる。この場合には冗長
回路選択信号（Ｓ１、Ｓ１′、Ｓ２、Ｓ２′、…）が活
性化されることはなく（常に“０”にとどまり）、統合
冗長回路選択信号Ｍ１、Ｍ２は常時“１”となってい
る。この条件の下では、冗長ワード線駆動回路３が冗長
ワード線２を活性化することはない。
セルに不良が存在していない場合、ワード線非活性化信
号（Ｒ１、Ｒ２、…、Ｒｎ）は活性化されることなく
（常に“０”にとどまり）、ワード線駆動回路４はすべ
ての正規のワード線を活性化できる。この場合には冗長
回路選択信号（Ｓ１、Ｓ１′、Ｓ２、Ｓ２′、…）が活
性化されることはなく（常に“０”にとどまり）、統合
冗長回路選択信号Ｍ１、Ｍ２は常時“１”となってい
る。この条件の下では、冗長ワード線駆動回路３が冗長
ワード線２を活性化することはない。
【００１２】正規のメモリセルに不良が存在するときに
は、冗長回路選択回路６は、不良のメモリセルが接続さ
れたワード線が選択されるときにワード線非活性化信号
（Ｒ１、Ｒ２、…、Ｒｎ）と冗長回路選択信号（Ｓ１、
Ｓ１′、Ｓ２、Ｓ２′、…）が活性化されるようにプロ
グラムされる。
は、冗長回路選択回路６は、不良のメモリセルが接続さ
れたワード線が選択されるときにワード線非活性化信号
（Ｒ１、Ｒ２、…、Ｒｎ）と冗長回路選択信号（Ｓ１、
Ｓ１′、Ｓ２、Ｓ２′、…）が活性化されるようにプロ
グラムされる。
【００１３】いま、図１の１番上のメモリセルアレイブ
ロック１内に不良のメモリセルが存在しており、当該メ
モリセルの接続されたワード線が選択されるとき、ワー
ド線非活性化信号Ｒ１と冗長回路選択信号Ｓ１とが活性
化されるようにプログラムされたものとする。
ロック１内に不良のメモリセルが存在しており、当該メ
モリセルの接続されたワード線が選択されるとき、ワー
ド線非活性化信号Ｒ１と冗長回路選択信号Ｓ１とが活性
化されるようにプログラムされたものとする。
【００１４】この場合には、不良のメモリセルの接続さ
れた正規のワード線のアドレスが選択されたときにはワ
ード線非活性化信号Ｒ１が活性化されるため、このワー
ド線が活性化されることはない。このとき冗長回路選択
信号Ｓ１が活性化されるため、統合冗長回路選択信号Ｍ
１が“０”となり、この信号とワード線活性化信号Ｒ１
とによって特定の冗長ワード線２が活性化される。
れた正規のワード線のアドレスが選択されたときにはワ
ード線非活性化信号Ｒ１が活性化されるため、このワー
ド線が活性化されることはない。このとき冗長回路選択
信号Ｓ１が活性化されるため、統合冗長回路選択信号Ｍ
１が“０”となり、この信号とワード線活性化信号Ｒ１
とによって特定の冗長ワード線２が活性化される。
【００１５】本実施例では、各冗長回路選択回路６に置
換すべきワード線対のアドレスを選択するヒューズ群が
２組ずつ備えられているため、各冗長回路選択回路から
は冗長ワード線を選択するための信号線が２本出力され
る。そして、これら２本の信号線はそれぞれ別々のＮＯ
Ｒ回路に入力されるため、ＮＯＲ回路の出力線が２本存
在することになる。また、置換されたワード線対を非活
性にするための信号線（Ｒ１、Ｒ２、…、Ｒｎ）が各１
本ずつ、計ｎ本必要となる。よって本実施例では、冗長
回路選択回路がレイアウトの都合で１箇所にまとめられ
たときにチップ上を引き回される信号線の数は（ｎ＋
２）本となる。
換すべきワード線対のアドレスを選択するヒューズ群が
２組ずつ備えられているため、各冗長回路選択回路から
は冗長ワード線を選択するための信号線が２本出力され
る。そして、これら２本の信号線はそれぞれ別々のＮＯ
Ｒ回路に入力されるため、ＮＯＲ回路の出力線が２本存
在することになる。また、置換されたワード線対を非活
性にするための信号線（Ｒ１、Ｒ２、…、Ｒｎ）が各１
本ずつ、計ｎ本必要となる。よって本実施例では、冗長
回路選択回路がレイアウトの都合で１箇所にまとめられ
たときにチップ上を引き回される信号線の数は（ｎ＋
２）本となる。
【００１６】メモリセルアレイブロック数がｎで、各ブ
ロックにおいて、冗長回路選択回路にｋ対のワード線が
置換できるだけのヒューズ群を設けらているものとする
と、引き回される信号線は（ｎ＋ｋ）本となるが、これ
は従来方式による信号線数［（ｋ＋１）ｎ本］から大幅
に削減されたものとなっている。
ロックにおいて、冗長回路選択回路にｋ対のワード線が
置換できるだけのヒューズ群を設けらているものとする
と、引き回される信号線は（ｎ＋ｋ）本となるが、これ
は従来方式による信号線数［（ｋ＋１）ｎ本］から大幅
に削減されたものとなっている。
【００１７】図３は本発明の他の実施例を示す部分回路
図である。本実施例では先の実施例で用いられた図２に
示されるＮＯＲ回路が図３のものに変更されている。こ
れ以外の点では本実施例は先の実施例と変わるところは
ない。
図である。本実施例では先の実施例で用いられた図２に
示されるＮＯＲ回路が図３のものに変更されている。こ
れ以外の点では本実施例は先の実施例と変わるところは
ない。
【００１８】図３において、ＱｐはｐチャネルＭＯＳト
ランジスタ、Ｑ１、Ｑ２、…、ＱｎはｎチャネルＭＯＳ
トランジスタ、φはクロックである。本実施例では、ア
ドレスが選択される前にクロックφがローとなり、ＭＯ
ＳトランジスタＱｐは節点Ｈをハイに充電する。そし
て、何れかの冗長回路選択信号（Ｓ１、Ｓ２、…、Ｓ
ｎ）がハイとなるとき、即ち何れかの冗長回路が使われ
るときに節点Ｈのレベルはローに落とされる。このレベ
ルが統合冗長回路選択信号Ｍ１として出力される。
ランジスタ、Ｑ１、Ｑ２、…、ＱｎはｎチャネルＭＯＳ
トランジスタ、φはクロックである。本実施例では、ア
ドレスが選択される前にクロックφがローとなり、ＭＯ
ＳトランジスタＱｐは節点Ｈをハイに充電する。そし
て、何れかの冗長回路選択信号（Ｓ１、Ｓ２、…、Ｓ
ｎ）がハイとなるとき、即ち何れかの冗長回路が使われ
るときに節点Ｈのレベルはローに落とされる。このレベ
ルが統合冗長回路選択信号Ｍ１として出力される。
【００１９】上記実施例では、各冗長回路選択回路によ
って置換されるワード線は２対であったが、本発明はこ
れに限定されるものではなく、３乃至それ以上の対のワ
ード線が置換されるように構成されてもよい。また、上
記実施例では、冗長回路によって置換されるのはワード
線であったが、これをビット線が置換されるように改変
することができる。
って置換されるワード線は２対であったが、本発明はこ
れに限定されるものではなく、３乃至それ以上の対のワ
ード線が置換されるように構成されてもよい。また、上
記実施例では、冗長回路によって置換されるのはワード
線であったが、これをビット線が置換されるように改変
することができる。
【００２０】さらに、冗長回路選択回路はチップ上に１
箇所にまとめて設置される場合ばかりではなく、２〜４
個のグループに分けられてチップ上に分散して集中的に
設置される場合にも本発明は適用できる。その場合に
は、冗長回路選択回路のグループ毎にＮＯＲ回路等の論
理回路を設けることが望ましい。
箇所にまとめて設置される場合ばかりではなく、２〜４
個のグループに分けられてチップ上に分散して集中的に
設置される場合にも本発明は適用できる。その場合に
は、冗長回路選択回路のグループ毎にＮＯＲ回路等の論
理回路を設けることが望ましい。
【００２１】
【発明の効果】以上説明したように、本発明は、各冗長
回路選択回路から出力される冗長回路選択信号をＮＯＲ
回路のような論理回路に入力して統合冗長回路選択信号
を得、この信号と冗長回路選択回路のもう一つの出力信
号であるワード線非活性化信号とによって、冗長ワード
線を活性化するものであるので、本発明によれば、正規
のラインを非活性化し冗長ラインを活性化するための信
号線の本数を削減することができる。したがって、本発
明によれば、冗長回路選択回路がレイアウト上の制約に
よりメモリセルアレイブロックから離れた場所に設置さ
れる場合であっても冗長回路選択回路−メモリセルアレ
イブロック間の信号配線のために大面積を消費すること
がないようにすることができる。
回路選択回路から出力される冗長回路選択信号をＮＯＲ
回路のような論理回路に入力して統合冗長回路選択信号
を得、この信号と冗長回路選択回路のもう一つの出力信
号であるワード線非活性化信号とによって、冗長ワード
線を活性化するものであるので、本発明によれば、正規
のラインを非活性化し冗長ラインを活性化するための信
号線の本数を削減することができる。したがって、本発
明によれば、冗長回路選択回路がレイアウト上の制約に
よりメモリセルアレイブロックから離れた場所に設置さ
れる場合であっても冗長回路選択回路−メモリセルアレ
イブロック間の信号配線のために大面積を消費すること
がないようにすることができる。
【図１】本発明の一実施例を示すブロック図。
【図２】図１の部分詳細図。
【図３】本発明の他の実施例を示す部分回路図。
【図４】従来例のブロック図。
１ メモリセルアレイブロック ２ 冗長ワード線 ３、３ａ 冗長ワード線駆動回路 ４ ワード線駆動回路 ５ ワード線選択回路 ６ 冗長回路選択回路 ７ ＮＯＲ回路 Ｍ１、Ｍ２ 統合冗長回路選択信号 Ｒ１、Ｒ２、…、Ｒｎ ワード線非活性化信号 Ｓ１、Ｓ１′、Ｓ２、Ｓ２′、…、Ｓｎ、Ｓｎ′ 冗長
回路選択信号
回路選択信号
Claims (3)
- 【請求項１】 正規のメモリセルが接続された正規ライ
ンと冗長メモリセルが接続された冗長ラインとを有する
複数のメモリセルアレイブロックと、各メモリセルアレ
イブロック毎に設けられた、冗長ラインを選択すること
のできる冗長ライン選択信号を発生し、冗長ラインを選
択したときに正規ラインを非活性化する非活性化信号を
発生する複数の冗長回路選択回路と、各冗長回路選択回
路からの冗長ライン選択信号が入力されいずれの冗長ラ
イン選択信号も活性化されなかったときに第１のレベル
の信号を出力し、それ以外のときに第２のレベルの信号
を出力する論理回路と、各メモリセルアレイブロック毎
に設けられた、前記冗長回路選択回路の前記非活性化信
号と前記論理回路の出力信号とが入力される、正規ライ
ンが非活性化されかつ前記論理回路が第２のレベルの信
号を出力するときに冗長ラインを活性化する冗長ライン
駆動回路と、各メモリセルアレイブロック毎に設けられ
た、前記冗長回路選択回路の非活性化信号が入力され該
信号によって指定された特定の正規ラインのみを活性化
しない正規ライン駆動回路と、を具備する半導体記憶回
路。 - 【請求項２】 各冗長回路選択回路が複数の冗長ライン
を選択しうるように複数の冗長ライン選択信号を発生
し、前記論理回路は各冗長回路選択回路が出力する冗長
ライン選択信号の数分だけ設けられ、各論理回路には各
冗長回路選択回路から１個ずつの冗長ライン選択信号が
入力される請求項１記載の半導体記憶装回路。 - 【請求項３】 前記冗長回路選択回路および前記論理回
路は複数の群に分けられ、チップ上で各群毎に集中して
配置されている請求項１または２記載の半導体記憶回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3025504A JP2629463B2 (ja) | 1991-01-25 | 1991-01-25 | 半導体記憶回路 |
| EP92100677A EP0496282B1 (en) | 1991-01-25 | 1992-01-16 | Redundant random access memory device equipped with encoder coupled between programming circuits and redundant word line driving circuits |
| DE69214850T DE69214850T2 (de) | 1991-01-25 | 1992-01-16 | Redundantes Speichergerät mit wahlfreiem Zugriff das mit einem Kodierer zwischen Programmierschaltungen und Redundanzwortleitungtreiberschaltungen ausgerüstet ist |
| US07/822,758 US5224073A (en) | 1991-01-25 | 1992-01-21 | Redundant random access memory device equipped with encoder coupled between programming circuits and redundant word line driving circuits |
| KR1019920000893A KR960000679B1 (ko) | 1991-01-25 | 1992-01-23 | 인코더를 가진 용장 랜덤 액세스 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3025504A JP2629463B2 (ja) | 1991-01-25 | 1991-01-25 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04252500A JPH04252500A (ja) | 1992-09-08 |
| JP2629463B2 true JP2629463B2 (ja) | 1997-07-09 |
Family
ID=12167900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3025504A Expired - Lifetime JP2629463B2 (ja) | 1991-01-25 | 1991-01-25 | 半導体記憶回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5224073A (ja) |
| EP (1) | EP0496282B1 (ja) |
| JP (1) | JP2629463B2 (ja) |
| KR (1) | KR960000679B1 (ja) |
| DE (1) | DE69214850T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3040625B2 (ja) * | 1992-02-07 | 2000-05-15 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP2567180B2 (ja) * | 1992-03-23 | 1996-12-25 | 株式会社東芝 | 半導体メモリ |
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