JP2622254B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2622254B2 JP2622254B2 JP62040797A JP4079787A JP2622254B2 JP 2622254 B2 JP2622254 B2 JP 2622254B2 JP 62040797 A JP62040797 A JP 62040797A JP 4079787 A JP4079787 A JP 4079787A JP 2622254 B2 JP2622254 B2 JP 2622254B2
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- JP
- Japan
- Prior art keywords
- cell array
- signal
- block
- redundancy
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/802—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by encoding redundancy signals
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、メモリセルアレイを複数のセルアレイブロ
ックに分割し、それら各セルアレイブロックを順次選択
して駆動する半導体記憶装置、特に、各セルアレイブロ
ック内の不良ビットを救済する冗長メモリセルを有した
半導体記憶装置に関するものである。
ックに分割し、それら各セルアレイブロックを順次選択
して駆動する半導体記憶装置、特に、各セルアレイブロ
ック内の不良ビットを救済する冗長メモリセルを有した
半導体記憶装置に関するものである。
（従来の技術） 一般に、随時読み書き可能なメモリ（以下、RAMとい
う）や、読出し専用メモリ（以下、ROMという）等の半
導体記憶装置では、そのメモリセルアレイ部の容量が大
きくなると、消費電流を低減させる等のために、該メモ
リセルアレイ部を複数のセルアレイブロックに分割し、
それら各セルアレイブロックを順次選択して駆動するよ
うにしている。
う）や、読出し専用メモリ（以下、ROMという）等の半
導体記憶装置では、そのメモリセルアレイ部の容量が大
きくなると、消費電流を低減させる等のために、該メモ
リセルアレイ部を複数のセルアレイブロックに分割し、
それら各セルアレイブロックを順次選択して駆動するよ
うにしている。
従来、この種の技術としては、例えば第２図及び第３
図のようなものがあった。以下、その構成を説明する。
図のようなものがあった。以下、その構成を説明する。
第２図は、従来の半導体記憶装置の要部構成図であ
る。
る。
この半導体記憶装置は、中央処理装置（以下、CPUと
いう）等で制御されるRAM、ROM等で構成されるもので、
データを格納するメモリセルアレイ部１と、その周辺回
路部２とを備えている。
いう）等で制御されるRAM、ROM等で構成されるもので、
データを格納するメモリセルアレイ部１と、その周辺回
路部２とを備えている。
メモリセルアレイ部１は、複数のセルアレイブロック
11−１〜11−Ｎに分割されており、その各セルアレイブ
ロック11−１〜11−Ｎには、それに付随した不良ビット
救済用の複数の冗長メモリセル12−１〜12−Ｎがそれぞ
れ設けられている。また、各セルアレイブロック11−１
〜11−Ｎには、図示されていないが各セルアレイブロッ
ク11−１〜11−Ｎ内のメモリセルを選択するためのデコ
ーダ、その選択されたメモリセルに対してデータを読み
出すかあるいは書き込むかを決定するための制御回路、
及びデータの入出力を行う入出力回路等が設けられてい
る。なお、ROMの場合は書き込み動作を行う回路が設け
られていない。
11−１〜11−Ｎに分割されており、その各セルアレイブ
ロック11−１〜11−Ｎには、それに付随した不良ビット
救済用の複数の冗長メモリセル12−１〜12−Ｎがそれぞ
れ設けられている。また、各セルアレイブロック11−１
〜11−Ｎには、図示されていないが各セルアレイブロッ
ク11−１〜11−Ｎ内のメモリセルを選択するためのデコ
ーダ、その選択されたメモリセルに対してデータを読み
出すかあるいは書き込むかを決定するための制御回路、
及びデータの入出力を行う入出力回路等が設けられてい
る。なお、ROMの場合は書き込み動作を行う回路が設け
られていない。
周辺回路部２には、ブロックセレクト回路21、複数の
冗長判定回路22−１〜22−Ｎ、及び複数のドライバ23−
１〜23−Ｎが設けられている。ブロックセレクト回路21
は、各セルアレイブロック11−１〜11−Ｎのどのブロッ
クを動作させるかを決める複数のブロックセレクト信号
BS1〜BSNを出力する回路、複数の冗長判定回路22−１〜
22−Ｎは、各セルアレイブロック11−１〜11−Ｎ内の不
良番地を検出しそれに応じた冗長判定信号J1〜JNをそれ
ぞれ出力する回路である。また、複数のドライバ23−１
〜23−Ｎは、各冗長判定信号J1〜JNを伝送用の冗長判定
信号R1〜RNに変換し、その信号R1〜RNを各セルアレイブ
ロック11−１〜11−Ｎ側へ送出する回路である。
冗長判定回路22−１〜22−Ｎ、及び複数のドライバ23−
１〜23−Ｎが設けられている。ブロックセレクト回路21
は、各セルアレイブロック11−１〜11−Ｎのどのブロッ
クを動作させるかを決める複数のブロックセレクト信号
BS1〜BSNを出力する回路、複数の冗長判定回路22−１〜
22−Ｎは、各セルアレイブロック11−１〜11−Ｎ内の不
良番地を検出しそれに応じた冗長判定信号J1〜JNをそれ
ぞれ出力する回路である。また、複数のドライバ23−１
〜23−Ｎは、各冗長判定信号J1〜JNを伝送用の冗長判定
信号R1〜RNに変換し、その信号R1〜RNを各セルアレイブ
ロック11−１〜11−Ｎ側へ送出する回路である。
第３図は、第２図中のドライバ23−１〜23−Ｎの回路
図である。
図である。
このドライバ23−１〜23−Ｎは総て同一の回路構成で
あり、その１つのドライバ23−１を例にとり説明すれ
ば、冗長判定信号J1を反転してその反転信号▲▼を
生成するインバータ23aと、前記反転信号▲▼を反
転して入力された冗長判定信号J1と同相の伝送用冗長判
定信号R1を生成するインバータ23bとで構成されてい
る。このドライバ23−１では、各セルアレイブロック11
−１〜11−Ｎまでの配線容量による負荷が大きいため
に、インバータ２段で駆動している。
あり、その１つのドライバ23−１を例にとり説明すれ
ば、冗長判定信号J1を反転してその反転信号▲▼を
生成するインバータ23aと、前記反転信号▲▼を反
転して入力された冗長判定信号J1と同相の伝送用冗長判
定信号R1を生成するインバータ23bとで構成されてい
る。このドライバ23−１では、各セルアレイブロック11
−１〜11−Ｎまでの配線容量による負荷が大きいため
に、インバータ２段で駆動している。
以上のように構成される半導体記憶装置の動作を説明
する。
する。
先ず、テストによって各セルアレイブロック11−１〜
11−Ｎ内における不良ビットを検出し、その不良番地に
対応する各冗長メモリセル12−１〜12−Ｎの冗長番地を
予めメモリアクセス用のプログラム等に設定しておく。
そして、CPU等によってブロックセレクト回路21を動作
させると、このブロックセレクト回路21は、ブロックセ
レクト信号BS1〜BSNを出力して各セルアレイブロック11
−１〜11−Ｎを順次選択してそれらを１ブロックずつ動
作させていく。
11−Ｎ内における不良ビットを検出し、その不良番地に
対応する各冗長メモリセル12−１〜12−Ｎの冗長番地を
予めメモリアクセス用のプログラム等に設定しておく。
そして、CPU等によってブロックセレクト回路21を動作
させると、このブロックセレクト回路21は、ブロックセ
レクト信号BS1〜BSNを出力して各セルアレイブロック11
−１〜11−Ｎを順次選択してそれらを１ブロックずつ動
作させていく。
例えば、セルアレイブロック11−１が選択された場
合、図示しないデコーダによってそのセルアレイブロッ
ク11−１内のメモリセル番地が選択され、さらにその番
地のメモリセルからデータを読み出すか、あるいは書き
込むかが図示しない制御回路で決定された後、図示しな
い入出力回路を通してその番地のメモリセルに対してデ
ータの読み出しまたは書き込みが行われる。セルアレイ
ブロック11−１内におけるメモリセル番地の選択時に不
良番地が選択されると、そのセルアレイブロック11−１
に対応する冗長判定回路22−１では、不良番地が選択さ
れたことを検出し、それに応じて冗長判定信号J1を出力
する。この冗長判定信号J1はドライバ23−１によって伝
送用の冗長判定信号R1に変換され、セルアレイブロック
11−１へ伝送される。セルアレイブロック11−１では、
入力された冗長判定信号R1に基づき、選択された不良番
地に対応する冗長番地の冗長メモリセル12−１を選択
し、その冗長メモリセル12−１に対してデータを読み出
しまたは書き込みを続行する。
合、図示しないデコーダによってそのセルアレイブロッ
ク11−１内のメモリセル番地が選択され、さらにその番
地のメモリセルからデータを読み出すか、あるいは書き
込むかが図示しない制御回路で決定された後、図示しな
い入出力回路を通してその番地のメモリセルに対してデ
ータの読み出しまたは書き込みが行われる。セルアレイ
ブロック11−１内におけるメモリセル番地の選択時に不
良番地が選択されると、そのセルアレイブロック11−１
に対応する冗長判定回路22−１では、不良番地が選択さ
れたことを検出し、それに応じて冗長判定信号J1を出力
する。この冗長判定信号J1はドライバ23−１によって伝
送用の冗長判定信号R1に変換され、セルアレイブロック
11−１へ伝送される。セルアレイブロック11−１では、
入力された冗長判定信号R1に基づき、選択された不良番
地に対応する冗長番地の冗長メモリセル12−１を選択
し、その冗長メモリセル12−１に対してデータを読み出
しまたは書き込みを続行する。
このようにしてセルアレイブロック11−１に対するア
クセスが終了する。ブロックセレクト信号BS1〜BSNよっ
て選択された次のセルアレイブロック11−２〜11−Ｎの
アクセス動作が行われる。
クセスが終了する。ブロックセレクト信号BS1〜BSNよっ
て選択された次のセルアレイブロック11−２〜11−Ｎの
アクセス動作が行われる。
（発明が解決しようとする問題点） しかしながら、上記構成の装置では、周辺回路部２と
メモリセルアレイ部１との間に冗長判定信号R1〜RNを伝
送するためのＮ本の信号線が必要となる。そのため、冗
長メモリセル12−１〜12−Ｎ、冗長判定回路22−１〜22
−Ｎ、及びドライバ23−１〜23−Ｎからなる不良ビット
救済手段を設けない半導体記憶装置に比べて、配線本数
が大幅に増加し、断線等による信号伝達の不安定性、セ
ル選択動作の不安定性、及びチップ面積の増大といった
問題点があった。
メモリセルアレイ部１との間に冗長判定信号R1〜RNを伝
送するためのＮ本の信号線が必要となる。そのため、冗
長メモリセル12−１〜12−Ｎ、冗長判定回路22−１〜22
−Ｎ、及びドライバ23−１〜23−Ｎからなる不良ビット
救済手段を設けない半導体記憶装置に比べて、配線本数
が大幅に増加し、断線等による信号伝達の不安定性、セ
ル選択動作の不安定性、及びチップ面積の増大といった
問題点があった。
本発明は、前記従来技術が持っていた問題点を解決し
た、冗長メモリセルを有する半導体記憶装置を提供する
ものである。
た、冗長メモリセルを有する半導体記憶装置を提供する
ものである。
（問題点を解決するための手段） 本発明は、前記問題点を解決するために、複数のセル
アレイブロックからなるメモリセルアレイと、前記セル
アレイブロックを選択的に活性化するためのブロック選
択信号を該セルアレイブロック毎に出力するブロック選
択手段と、前記ブロック選択信号により活性化されたセ
ルアレイブロック内の不良セルの有無に対応した冗長判
定信号を出力する冗長判定手段と、前記冗長判定信号に
応答して前記活性化されたセルアレイブロック内の不良
ビットと置き換えられる冗長メモリセルとを備えた半導
体記憶装置において、エンコード手段と、デコード手段
とを設けている。
アレイブロックからなるメモリセルアレイと、前記セル
アレイブロックを選択的に活性化するためのブロック選
択信号を該セルアレイブロック毎に出力するブロック選
択手段と、前記ブロック選択信号により活性化されたセ
ルアレイブロック内の不良セルの有無に対応した冗長判
定信号を出力する冗長判定手段と、前記冗長判定信号に
応答して前記活性化されたセルアレイブロック内の不良
ビットと置き換えられる冗長メモリセルとを備えた半導
体記憶装置において、エンコード手段と、デコード手段
とを設けている。
エンコード手段は、前記ブロック選択信号に応答し
て、前記選択されたセルアレイブロックの冗長判定信号
に対応した１つの符号化冗長信号を出力するものであ
る。また、デコード手段は、前記ブロック選択信号を活
性化すべきセルアレイブロックに転送すると共に、該ブ
ロック選択信号に応答して、前記符号化冗長信号に基づ
き前記活性化すべきメモリセルアレイブロックに対応す
る冗長メモリセルを指示するものである。
て、前記選択されたセルアレイブロックの冗長判定信号
に対応した１つの符号化冗長信号を出力するものであ
る。また、デコード手段は、前記ブロック選択信号を活
性化すべきセルアレイブロックに転送すると共に、該ブ
ロック選択信号に応答して、前記符号化冗長信号に基づ
き前記活性化すべきメモリセルアレイブロックに対応す
る冗長メモリセルを指示するものである。
（作用） 本発明によれば、以上のように半導体記憶装置を構成
したので、エンコード手段は、ブロック選択手段から出
力されるブロック選択信号に応答して、選択されたセル
アレイブロックの冗長判定信号に対応した１つの符号化
冗長信号を作り出す。ブロック選択手段から出力される
ブロック選択信号は、デコード手段を介してセルアレイ
ブロックに供給されるので、該セルアレイブロックが選
択される。さらに、エンコード手段から出力される符号
化冗長信号は、ブロック選択信号に応答してデコード手
段により、選択されたセルアレイブロックに送られるの
で、該セルアレイブロック内の不良ビットと置き換えら
れる冗長メモリセルが選択される。つまり、デコード手
段は、ブロック選択信号に応答してセルアレイブロック
を選択させると共に、この選択させたセルアレイブロッ
クに符号化冗長信号を送って冗長メモリセルを選択させ
る働きがある。
したので、エンコード手段は、ブロック選択手段から出
力されるブロック選択信号に応答して、選択されたセル
アレイブロックの冗長判定信号に対応した１つの符号化
冗長信号を作り出す。ブロック選択手段から出力される
ブロック選択信号は、デコード手段を介してセルアレイ
ブロックに供給されるので、該セルアレイブロックが選
択される。さらに、エンコード手段から出力される符号
化冗長信号は、ブロック選択信号に応答してデコード手
段により、選択されたセルアレイブロックに送られるの
で、該セルアレイブロック内の不良ビットと置き換えら
れる冗長メモリセルが選択される。つまり、デコード手
段は、ブロック選択信号に応答してセルアレイブロック
を選択させると共に、この選択させたセルアレイブロッ
クに符号化冗長信号を送って冗長メモリセルを選択させ
る働きがある。
（実施例） 第１図は、本発明の実施例を示す半導体記憶装置の要
部構成図である。
部構成図である。
この半導体記憶装置は、従来と同様にRAM、ROM等で構
成されるもので、データ格納用のメモリセルアレイ部30
と、その周辺回路部40とを備えている。
成されるもので、データ格納用のメモリセルアレイ部30
と、その周辺回路部40とを備えている。
メモリセルアレイ部30は、複数のセルアレイブロック
31−１〜31−Ｎに分割されており、その各セルアレイブ
ロック31−１〜31−Ｎには、それに付随して不良ビット
救済用の複数の冗長メモリセル32−１〜32−Ｎがそれぞ
れ設けられると共に、図示されていないがメモリセル選
択用デコーダも設けられている。さらに、各セルアレイ
ブロック31−１〜31−Ｎには、デコード回路デコード手
段33−１〜33−Ｎがそれぞれ接続されている。このデコ
ード回路33−１〜33−Ｎは、複数のブロックセレクト信
号（ブロック選択信号）BS1〜BSNによって１つの符号化
冗長判定信号（符号化冗長信号）Ｒを解読し、各冗長判
定信号BJ1〜BJNを出力して各セルアレイブロック31−１
〜31−Ｎにそれぞれ供給する転送手段としての機能を有
している。
31−１〜31−Ｎに分割されており、その各セルアレイブ
ロック31−１〜31−Ｎには、それに付随して不良ビット
救済用の複数の冗長メモリセル32−１〜32−Ｎがそれぞ
れ設けられると共に、図示されていないがメモリセル選
択用デコーダも設けられている。さらに、各セルアレイ
ブロック31−１〜31−Ｎには、デコード回路デコード手
段33−１〜33−Ｎがそれぞれ接続されている。このデコ
ード回路33−１〜33−Ｎは、複数のブロックセレクト信
号（ブロック選択信号）BS1〜BSNによって１つの符号化
冗長判定信号（符号化冗長信号）Ｒを解読し、各冗長判
定信号BJ1〜BJNを出力して各セルアレイブロック31−１
〜31−Ｎにそれぞれ供給する転送手段としての機能を有
している。
周辺回路部40は、各セルアレイブロック31−１〜31−
Ｎを選択して動作させるための複数のブロックセレクト
信号BS1〜BSNを出力するブロックセレクト回路（ブロッ
ク選択手段）41と、各セルアレイブロック31−１〜31−
Ｎ内の不良番地を検出してそれに応じた冗長判定信号J1
〜JNをそれぞれ出力する複数の冗長判定回路（冗長判定
手段）42−１〜42−Ｎとを備え、それらの回路41,42−
１〜42−Ｎにエンコード回路（エンコード手段）43が接
続されている。エンコード回路43は、複数のブロックセ
レクト信号BS1〜BSNにより、複数の冗長判定信号J1〜JN
を１つの符号化冗長判定信号Ｒに符号化して各デコード
回路33−１〜33−Ｎへ供給する回路である。
Ｎを選択して動作させるための複数のブロックセレクト
信号BS1〜BSNを出力するブロックセレクト回路（ブロッ
ク選択手段）41と、各セルアレイブロック31−１〜31−
Ｎ内の不良番地を検出してそれに応じた冗長判定信号J1
〜JNをそれぞれ出力する複数の冗長判定回路（冗長判定
手段）42−１〜42−Ｎとを備え、それらの回路41,42−
１〜42−Ｎにエンコード回路（エンコード手段）43が接
続されている。エンコード回路43は、複数のブロックセ
レクト信号BS1〜BSNにより、複数の冗長判定信号J1〜JN
を１つの符号化冗長判定信号Ｒに符号化して各デコード
回路33−１〜33−Ｎへ供給する回路である。
また、図示されていないが、データの読み出しまたは
書き込みを選択するための制御回路、及びデータ入出力
回路等もそれぞれ設けられている。
書き込みを選択するための制御回路、及びデータ入出力
回路等もそれぞれ設けられている。
次に、動作を説明する。
CPU等によってブロックセレクト回路41を動作させる
と、このブロックセレクト回路41は、複数のブロックセ
レクト信号BS1〜BSNを出力し、その信号BS1〜BSNをエン
コード回路43へ与えると共に、各デコード回路33−１〜
33−Ｎを通して各セルアレイブロック31−１〜31−Ｎへ
それぞれ供給し、その各セルアレイブロック31−１〜31
−Ｎを順次選択していく。
と、このブロックセレクト回路41は、複数のブロックセ
レクト信号BS1〜BSNを出力し、その信号BS1〜BSNをエン
コード回路43へ与えると共に、各デコード回路33−１〜
33−Ｎを通して各セルアレイブロック31−１〜31−Ｎへ
それぞれ供給し、その各セルアレイブロック31−１〜31
−Ｎを順次選択していく。
例えば、セルアレイブロック31−１が選択された場
合、そのセルアレイブロック31−１内では、図示しない
デコーダ及び制御回路によってメモリセル番地が選択さ
れ、図示しない入出力回路によりその選択されたメモリ
セルに対してデータの読み出しあるいは書き込みが行わ
れる。そして、メモリセル番地の選択時に不良番地が選
択されると、そのセルアレイブロック31−１に対応する
冗長判定回路42−１では、不良番地が選択されたことを
検出し、それに応じた冗長判定信号J1を出力してエンコ
ード回路43へ与える。エンコード回路43では、ブロック
セレクト信号BS1〜BSNに基づき、冗長判定信号J1を符号
化して１つの符号化冗長判定信号Ｒを生成し、その信号
Ｒをデコード回路33−１〜33−Ｎへ供給する。選択され
ているセルアレイブロック31−１のデコード回路33−１
は、ブロックセレクト信号BS1に基づき、符号化冗長判
定信号Ｒを解読して冗長判定信号BJ1を生成し、その信
号BJ1を該セルアレイブロック31−１に与える。する
と、このセルアレイブロック31−１では、入力された冗
長判定信号BJ1に基づき、選択された不良番地に対応す
る冗長番地の冗長メモリセル32−１を選択し、その冗長
メモリセル32−１に対してデータの読み出しあるいは書
き込みを続行する。
合、そのセルアレイブロック31−１内では、図示しない
デコーダ及び制御回路によってメモリセル番地が選択さ
れ、図示しない入出力回路によりその選択されたメモリ
セルに対してデータの読み出しあるいは書き込みが行わ
れる。そして、メモリセル番地の選択時に不良番地が選
択されると、そのセルアレイブロック31−１に対応する
冗長判定回路42−１では、不良番地が選択されたことを
検出し、それに応じた冗長判定信号J1を出力してエンコ
ード回路43へ与える。エンコード回路43では、ブロック
セレクト信号BS1〜BSNに基づき、冗長判定信号J1を符号
化して１つの符号化冗長判定信号Ｒを生成し、その信号
Ｒをデコード回路33−１〜33−Ｎへ供給する。選択され
ているセルアレイブロック31−１のデコード回路33−１
は、ブロックセレクト信号BS1に基づき、符号化冗長判
定信号Ｒを解読して冗長判定信号BJ1を生成し、その信
号BJ1を該セルアレイブロック31−１に与える。する
と、このセルアレイブロック31−１では、入力された冗
長判定信号BJ1に基づき、選択された不良番地に対応す
る冗長番地の冗長メモリセル32−１を選択し、その冗長
メモリセル32−１に対してデータの読み出しあるいは書
き込みを続行する。
このようにしてセルアレイブロック31−１に対するア
クセルが終了すると、ブロックセレクト信号BS1〜BSNに
よって選択された次のセルアレイブロック31−２〜31−
Ｎのアクセス動作が行われる。
クセルが終了すると、ブロックセレクト信号BS1〜BSNに
よって選択された次のセルアレイブロック31−２〜31−
Ｎのアクセス動作が行われる。
本実施例では、周辺回路部40からメモリセルアレイ部
30へ伝送される符号化冗長判定信号Ｒが１つであるた
め、その信号Ｒを伝送するための信号線が従来の第２図
の装置に比べて1/N本で足り、配線本数を大幅に減少で
きる。
30へ伝送される符号化冗長判定信号Ｒが１つであるた
め、その信号Ｒを伝送するための信号線が従来の第２図
の装置に比べて1/N本で足り、配線本数を大幅に減少で
きる。
第４図は、第１図中のエンコード回路43の構成例を示
す回路図である。
す回路図である。
このエンコード回路43は、複数のエンハンスメント型
ＮチャネルMOSトランジスタ（以下、NMOSという）50−1
1〜50−１（Ｎ−１）,50−21〜50−２（Ｎ−１），…,5
0−N1〜50−Ｎ（Ｎ−１）を有している。NMOS50−11〜5
0−１（Ｎ−１）は、そのドレインに冗長判定信号J1
が、そのソースに設置電位がそれぞれ与えられると共
に、そのゲートにはブロックセレクト信号BS1を除く他
のブロックセレクト信号BS2〜BSNがそれぞれ与えられ
る。NMOS50−21〜50−２（Ｎ−１）は、そのドレインに
冗長判定信号J2が、そのソースに接地電位がそれぞれ与
えられると共に、そのゲートにはブロックセレクト信号
BS2を除く他のブロックセレクト信号BS1,BS3〜BSNがそ
れぞれ与えられる。同様に、NMOS50−N1〜50−Ｎ（Ｎ−
１）は、そのドレインに冗長判定信号JNが、そのソース
に接地電位がそれぞれ与えられると共に、そのゲートに
はブロックセレクト信号BSNを除く他のブロックセレク
ト信号BS1〜BS（Ｎ−１）がそれぞれ与えられる。これ
らNMOS群の後段には、冗長判定信号J1〜JNの否定論理和
をとって反転符号化冗長判定信号を出力するノア回路
（以下、NOR回路という）51が接続され、さらにその出
力側に、反転符号化冗長判定信号を反転して符号化冗
長判定信号Ｒを出力するインバータ52が接続されてい
る。
ＮチャネルMOSトランジスタ（以下、NMOSという）50−1
1〜50−１（Ｎ−１）,50−21〜50−２（Ｎ−１），…,5
0−N1〜50−Ｎ（Ｎ−１）を有している。NMOS50−11〜5
0−１（Ｎ−１）は、そのドレインに冗長判定信号J1
が、そのソースに設置電位がそれぞれ与えられると共
に、そのゲートにはブロックセレクト信号BS1を除く他
のブロックセレクト信号BS2〜BSNがそれぞれ与えられ
る。NMOS50−21〜50−２（Ｎ−１）は、そのドレインに
冗長判定信号J2が、そのソースに接地電位がそれぞれ与
えられると共に、そのゲートにはブロックセレクト信号
BS2を除く他のブロックセレクト信号BS1,BS3〜BSNがそ
れぞれ与えられる。同様に、NMOS50−N1〜50−Ｎ（Ｎ−
１）は、そのドレインに冗長判定信号JNが、そのソース
に接地電位がそれぞれ与えられると共に、そのゲートに
はブロックセレクト信号BSNを除く他のブロックセレク
ト信号BS1〜BS（Ｎ−１）がそれぞれ与えられる。これ
らNMOS群の後段には、冗長判定信号J1〜JNの否定論理和
をとって反転符号化冗長判定信号を出力するノア回路
（以下、NOR回路という）51が接続され、さらにその出
力側に、反転符号化冗長判定信号を反転して符号化冗
長判定信号Ｒを出力するインバータ52が接続されてい
る。
第４図の構成において、冗長判定信号J1〜JNは、冗長
番地検出時に論理“1"となる信号、ブロックセレクト信
号BS1〜BSNは、選択されたセルアレイブロック31−１〜
31−Ｎに対応して論理“1"となる信号とする。冗長判定
回路42−１〜42−Ｎによる冗長番地検出時、冗長判定信
号J1〜JNのいずれか１つが“1"となり、それがNOR回路5
1で反転され、さらにインバータ52で反転されてそのイ
ンバータ52から出力される符号化冗長判定信号Ｒが“1"
となる。これにより、複数の冗長判定信号J1〜JNが複数
のブロックセレクト信号BS1〜BSNによって１つの符号化
冗長判定信号Ｒに符号化されたことになる。
番地検出時に論理“1"となる信号、ブロックセレクト信
号BS1〜BSNは、選択されたセルアレイブロック31−１〜
31−Ｎに対応して論理“1"となる信号とする。冗長判定
回路42−１〜42−Ｎによる冗長番地検出時、冗長判定信
号J1〜JNのいずれか１つが“1"となり、それがNOR回路5
1で反転され、さらにインバータ52で反転されてそのイ
ンバータ52から出力される符号化冗長判定信号Ｒが“1"
となる。これにより、複数の冗長判定信号J1〜JNが複数
のブロックセレクト信号BS1〜BSNによって１つの符号化
冗長判定信号Ｒに符号化されたことになる。
第５図は、第１図中のデコード回路33−１〜33−Ｎの
一部（符号化冗長判定信号Ｒを転送する部分のみ）の構
成例を示す回路図である。
一部（符号化冗長判定信号Ｒを転送する部分のみ）の構
成例を示す回路図である。
このデコード回路33−１〜33−Ｎは、総て同一の回路
構成であり、その１つのデコード回路33−１を例にとり
説明すれば、ブロックセレクト信号BS1を反転して反転
ブロックセレクト信号▲▼を出力するインバータ
60と、符号化冗長判定信号Ｒをオン，オフして冗長判定
信号BJ1を出力するエンハンスメント型ＰチャネルMOSト
ランジスタ（以下、PMOSという）61及びNMOS62とを有し
ている。このPMOS61とNMOS62は、それらのドレイン同志
とソース同志がそれぞれ共通に接続され、そのドレイン
に符号化冗長判定信号Ｒが入力され、さらにそのNMOS62
のゲートにブロックセレクト信号BS1が入力される。イ
ンバータ60の出力側にはPMOS61のゲート及びNMOS63のゲ
ートが接続され、そのNMOS63のソースが接地されると共
にそのドレインがPMOS61及びNMOS62のソースに接続され
ている。
構成であり、その１つのデコード回路33−１を例にとり
説明すれば、ブロックセレクト信号BS1を反転して反転
ブロックセレクト信号▲▼を出力するインバータ
60と、符号化冗長判定信号Ｒをオン，オフして冗長判定
信号BJ1を出力するエンハンスメント型ＰチャネルMOSト
ランジスタ（以下、PMOSという）61及びNMOS62とを有し
ている。このPMOS61とNMOS62は、それらのドレイン同志
とソース同志がそれぞれ共通に接続され、そのドレイン
に符号化冗長判定信号Ｒが入力され、さらにそのNMOS62
のゲートにブロックセレクト信号BS1が入力される。イ
ンバータ60の出力側にはPMOS61のゲート及びNMOS63のゲ
ートが接続され、そのNMOS63のソースが接地されると共
にそのドレインがPMOS61及びNMOS62のソースに接続され
ている。
第５図の動作を説明する。
ブロックセレクト信号BS1が論理“0"、その反転ブロ
ックセレクト信号▲▼が論理“1"の時、PMOS61及
びNMOS62はオフ状態、NMOS63はオン状態となるため、出
力される冗長判定信号BJ1は“0"となる。ブロックセレ
クト信号BS1が“1"、その反転ブロックセレクト信号▲
▼が“0"、符号化冗長判定信号Ｒが“1"の時、NM
OS63がオフ、PMOS61及びNMOS62がオンし、冗長判定信号
BJ1は“1"となる。ブロックセレクト信号BS1が“1"、そ
の反転ブロックセレクト信号▲▼が“0"、符号化
冗長反転信号Ｒが“0"の時、NMOS63がオフし、PMOS61及
びNMOS62がオンし、冗長判定信号BJ1は“0"となる。こ
のようにしてデコード回路33−１〜33−Ｎは、符号化冗
長判定信号Ｒを解読して冗長判定信号BJ1〜BJNを生成
し、それら各セルアレイブロック31−１〜31−Ｎへ供給
する。
ックセレクト信号▲▼が論理“1"の時、PMOS61及
びNMOS62はオフ状態、NMOS63はオン状態となるため、出
力される冗長判定信号BJ1は“0"となる。ブロックセレ
クト信号BS1が“1"、その反転ブロックセレクト信号▲
▼が“0"、符号化冗長判定信号Ｒが“1"の時、NM
OS63がオフ、PMOS61及びNMOS62がオンし、冗長判定信号
BJ1は“1"となる。ブロックセレクト信号BS1が“1"、そ
の反転ブロックセレクト信号▲▼が“0"、符号化
冗長反転信号Ｒが“0"の時、NMOS63がオフし、PMOS61及
びNMOS62がオンし、冗長判定信号BJ1は“0"となる。こ
のようにしてデコード回路33−１〜33−Ｎは、符号化冗
長判定信号Ｒを解読して冗長判定信号BJ1〜BJNを生成
し、それら各セルアレイブロック31−１〜31−Ｎへ供給
する。
第４図のエンコード回路43と第５図のデコード回路33
−１〜33−Ｎを使用した場合、冗長判定信号J1〜JNは第
４図のNOR回路51及びインバータ52でゲート回路２段分
だけ遅延し、その出力信号である符号化冗長判定信号Ｒ
は第５図のPMOS61及びNMOS62をわずかな遅延時間で通過
し、冗長判定信号BJ1として出力される。前記遅延時間
は、従来の第３図におけるインバータ２段分の遅延時間
とほぼ等しい。従って、第４図及び第５図のようなエン
コード回路43及びデコード回路33−１〜33−Ｎを設けた
場合、従来装置と比較して各セルアレイブロック31−１
〜31−Ｎに入力される冗長判定信号BJ1〜BJNの遅延時間
は何ら問題とならない。また、デコード回路33−１〜33
−Ｎは、例えば第５図のように少ない素子数で構成でき
るため、これによるパターン面積の増加は極めて少な
い。
−１〜33−Ｎを使用した場合、冗長判定信号J1〜JNは第
４図のNOR回路51及びインバータ52でゲート回路２段分
だけ遅延し、その出力信号である符号化冗長判定信号Ｒ
は第５図のPMOS61及びNMOS62をわずかな遅延時間で通過
し、冗長判定信号BJ1として出力される。前記遅延時間
は、従来の第３図におけるインバータ２段分の遅延時間
とほぼ等しい。従って、第４図及び第５図のようなエン
コード回路43及びデコード回路33−１〜33−Ｎを設けた
場合、従来装置と比較して各セルアレイブロック31−１
〜31−Ｎに入力される冗長判定信号BJ1〜BJNの遅延時間
は何ら問題とならない。また、デコード回路33−１〜33
−Ｎは、例えば第５図のように少ない素子数で構成でき
るため、これによるパターン面積の増加は極めて少な
い。
なお、エンコード回路43及びデコード回路33−１〜33
−Ｎは、第４図及び第５図以外の回路で構成してもよ
い。
−Ｎは、第４図及び第５図以外の回路で構成してもよ
い。
（発明の効果） 以上詳細に説明したように、本発明によれば、ブロッ
ク選択信号に応答して、エンコード手段が、選択された
セルアレイブロックの冗長判定信号に対応した１つの符
号化冗長信号を作り出し、ブロック選択信号に応答し
て、デコード手段が、セルアレイブロックを選択させる
と共に、この選択させたセルアレイブロックに符号化冗
長信号を送るようにしているので、選択されたセルアレ
イブロックに対して確実に符号化冗長信号を伝達するこ
とができる。しかも、符号化冗長信号を伝達する配線が
１本で済むため、セル選択動作が安定化すると共に、チ
ップ面積の増大を防ぐことができる。
ク選択信号に応答して、エンコード手段が、選択された
セルアレイブロックの冗長判定信号に対応した１つの符
号化冗長信号を作り出し、ブロック選択信号に応答し
て、デコード手段が、セルアレイブロックを選択させる
と共に、この選択させたセルアレイブロックに符号化冗
長信号を送るようにしているので、選択されたセルアレ
イブロックに対して確実に符号化冗長信号を伝達するこ
とができる。しかも、符号化冗長信号を伝達する配線が
１本で済むため、セル選択動作が安定化すると共に、チ
ップ面積の増大を防ぐことができる。
第１図は本発明の実施例を示す半導体記憶装置の要部構
成図、第２図は従来の半導体記憶装置の要部構成図、第
３図は第２図のドライバの回路図、第４図は第１図のエ
ンコード回路の構成例を示す回路図、第５図は第１図の
デコード回路の構成例を示す回路図である。 30……メモリセルアレイ部、31−１〜31−Ｎ……セルア
レイブロック、32−１〜32−Ｎ……冗長メモリセル、33
−１〜33−Ｎ……デコード回路、40……周辺回路部、41
……ブロックセレクト回路、42−１〜42−Ｎ……冗長判
定回路、43……エンコード回路、BS1〜BSN……ブロック
セレクト信号、J1〜JN,BJ1〜BJN……冗長判定信号、Ｒ
……符号化冗長判定信号。
成図、第２図は従来の半導体記憶装置の要部構成図、第
３図は第２図のドライバの回路図、第４図は第１図のエ
ンコード回路の構成例を示す回路図、第５図は第１図の
デコード回路の構成例を示す回路図である。 30……メモリセルアレイ部、31−１〜31−Ｎ……セルア
レイブロック、32−１〜32−Ｎ……冗長メモリセル、33
−１〜33−Ｎ……デコード回路、40……周辺回路部、41
……ブロックセレクト回路、42−１〜42−Ｎ……冗長判
定回路、43……エンコード回路、BS1〜BSN……ブロック
セレクト信号、J1〜JN,BJ1〜BJN……冗長判定信号、Ｒ
……符号化冗長判定信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上原 英敬 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 昭63−160095（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数のセルアレイブロックからなるメモリ
セルアレイと、前記セルアレイブロックを選択的に活性
化するためのブロック選択信号を該セルアレイブロック
毎に出力するブロック選択手段と、前記ブロック選択信
号により活性化されたセルアレイブロック内の不良セル
の有無に対応した冗長判定信号を出力する冗長判定手段
と、前記冗長判定信号に応答して前記活性化されたセル
アレイブロック内の不良ビットと置き換えられる冗長メ
モリセルとを備えた半導体記憶装置において、 前記ブロック選択信号に応答して、前記選択されたセル
アレイブロックの冗長判定信号に対応した１つの符号化
冗長信号を出力するエンコード手段と、 前記ブロック選択信号を活性化すべきセルアレイブロッ
クに転送すると共に、該ブロック選択信号に応答して、
前記符号化冗長信号に基づき前記活性化すべきメモリセ
ルアレイブロックに対応する冗長メモリセルを指示する
デコード手段とを備えたことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040797A JP2622254B2 (ja) | 1987-02-24 | 1987-02-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040797A JP2622254B2 (ja) | 1987-02-24 | 1987-02-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63206998A JPS63206998A (ja) | 1988-08-26 |
| JP2622254B2 true JP2622254B2 (ja) | 1997-06-18 |
Family
ID=12590614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62040797A Expired - Lifetime JP2622254B2 (ja) | 1987-02-24 | 1987-02-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2622254B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2629463B2 (ja) * | 1991-01-25 | 1997-07-09 | 日本電気株式会社 | 半導体記憶回路 |
| US5452251A (en) * | 1992-12-03 | 1995-09-19 | Fujitsu Limited | Semiconductor memory device for selecting and deselecting blocks of word lines |
| KR960008788B1 (en) * | 1992-12-30 | 1996-07-03 | Hyundai Electronics Ind | Row redundancy circuit |
| US5859801A (en) * | 1997-03-28 | 1999-01-12 | Siemens Aktiengesellschaft | Flexible fuse placement in redundant semiconductor memory |
| JPH11273395A (ja) | 1998-03-25 | 1999-10-08 | Nec Corp | 半導体記憶装置 |
| JP4012474B2 (ja) | 2003-02-18 | 2007-11-21 | 富士通株式会社 | シフト冗長回路、シフト冗長回路の制御方法及び半導体記憶装置 |
| KR100587076B1 (ko) | 2004-04-28 | 2006-06-08 | 주식회사 하이닉스반도체 | 메모리 장치 |
| JP2007102847A (ja) * | 2005-09-30 | 2007-04-19 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2013012291A (ja) * | 2012-09-10 | 2013-01-17 | Lapis Semiconductor Co Ltd | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0748315B2 (ja) * | 1986-12-22 | 1995-05-24 | 三菱電機株式会社 | 半導体記憶装置 |
-
1987
- 1987-02-24 JP JP62040797A patent/JP2622254B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63206998A (ja) | 1988-08-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |