JPS63206998A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63206998A JPS63206998A JP62040797A JP4079787A JPS63206998A JP S63206998 A JPS63206998 A JP S63206998A JP 62040797 A JP62040797 A JP 62040797A JP 4079787 A JP4079787 A JP 4079787A JP S63206998 A JPS63206998 A JP S63206998A
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- JP
- Japan
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- cell array
- signal
- redundancy determination
- circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000002950 deficient Effects 0.000 claims description 18
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/802—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by encoding redundancy signals
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、メモリセルアレイを複数のセルアレイブロッ
クに分割し、それら各セルアレイブロックを順次選択し
て駆動する半導体記憶装置、特に各セルアレイブロック
内の不良ビットを救済するために出力される冗長判定信
号の制御方式に関するものである。
クに分割し、それら各セルアレイブロックを順次選択し
て駆動する半導体記憶装置、特に各セルアレイブロック
内の不良ビットを救済するために出力される冗長判定信
号の制御方式に関するものである。
（従来の技術）
−ｍに、随時読み書き可能なメモリ（以下、ＲＡＭとい
う）や、読出し専用メモリ（以下、ＲＯＭという）等の
半導体記憶装置では、そのメモリセルアレイ部の容量が
大きくなると、消費電流を低減させる等のために、該メ
モリセルアレイ部を複数のセルアレイブロックに分割し
、それら各セルアレイブロックを順次選択して駆動する
ようにしている。
う）や、読出し専用メモリ（以下、ＲＯＭという）等の
半導体記憶装置では、そのメモリセルアレイ部の容量が
大きくなると、消費電流を低減させる等のために、該メ
モリセルアレイ部を複数のセルアレイブロックに分割し
、それら各セルアレイブロックを順次選択して駆動する
ようにしている。
従来、この種の技術としては、例えば第２図及び第３図
のようなものがあった。以下、その構成を説明する。
のようなものがあった。以下、その構成を説明する。
第２図は従来の半導体記憶装置の要部構成図である。こ
の半導体記憶装置は、中央処理装置（以下、ＣＰｕとい
う）等で制御されるＲＡＭ 、 ＲＯＭ等で構成される
もので、データを格納するメモリセルアレイ部１と、そ
の周辺回路部２とを備えている。
の半導体記憶装置は、中央処理装置（以下、ＣＰｕとい
う）等で制御されるＲＡＭ 、 ＲＯＭ等で構成される
もので、データを格納するメモリセルアレイ部１と、そ
の周辺回路部２とを備えている。
メモリセルアレイ部１は複数のセルアレイブロック１１
−１〜１１−Ｎに分割されており、その各セルアレイブ
ロック１１−１〜１１−Ｎにはそれに付随した不良ビッ
ト救済用の複数の冗長メモリセル１２−１〜１２−Ｎが
それぞれ設けられている。また、各セルアレイブロック
１１−１〜１１−Ｎには、図示されていないが各セルア
レイブロック１１−１〜１１−Ｎ内のメモリセルを選択
するためのデコーダ、その選択されたメモリセルに対し
てデータを読み出すかあるいは書き込むかを決定するた
めの制御回路、及びデータの入出力を行なう入出力回路
等が設けられている。なお、ＲＯＭの場合は書き込み動
作を行なう回路が設けられていない。
−１〜１１−Ｎに分割されており、その各セルアレイブ
ロック１１−１〜１１−Ｎにはそれに付随した不良ビッ
ト救済用の複数の冗長メモリセル１２−１〜１２−Ｎが
それぞれ設けられている。また、各セルアレイブロック
１１−１〜１１−Ｎには、図示されていないが各セルア
レイブロック１１−１〜１１−Ｎ内のメモリセルを選択
するためのデコーダ、その選択されたメモリセルに対し
てデータを読み出すかあるいは書き込むかを決定するた
めの制御回路、及びデータの入出力を行なう入出力回路
等が設けられている。なお、ＲＯＭの場合は書き込み動
作を行なう回路が設けられていない。
周辺回路部２にはブロックセレクト回路２１、複数の冗
長判定回路２２−１〜２２−Ｎ、及び複数のドライバ２
３−１〜２３−Ｎが設けられている。ブロックセレクト
回路２１は各セレクトアレイブロック１１−１〜１１−
Ｎのどのブロックを動作させるかを決める複数のブロッ
クセレクト信号ＢＳＩ〜ＢＳＮを出力する回路、複数の
冗長判定回路２２−１〜２２−Ｎは各セルアレイブロッ
ク１１−１〜１１−Ｎ内の不良番地を検出しそれに応じ
た冗長判定信号Ｊ１〜ＪＮをそれぞれ出力する回路であ
る。また複数のドライバ２３−１〜２３−Ｎは各冗長判
定信号Ｊ１〜ＪＮを伝送用の冗長判定信号Ｒ１〜ＲＮに
変換し、その信号Ｒ１〜ＲＮを各セルアレイブロック１
１−１〜１１−Ｎ側へ送出する回路である。
長判定回路２２−１〜２２−Ｎ、及び複数のドライバ２
３−１〜２３−Ｎが設けられている。ブロックセレクト
回路２１は各セレクトアレイブロック１１−１〜１１−
Ｎのどのブロックを動作させるかを決める複数のブロッ
クセレクト信号ＢＳＩ〜ＢＳＮを出力する回路、複数の
冗長判定回路２２−１〜２２−Ｎは各セルアレイブロッ
ク１１−１〜１１−Ｎ内の不良番地を検出しそれに応じ
た冗長判定信号Ｊ１〜ＪＮをそれぞれ出力する回路であ
る。また複数のドライバ２３−１〜２３−Ｎは各冗長判
定信号Ｊ１〜ＪＮを伝送用の冗長判定信号Ｒ１〜ＲＮに
変換し、その信号Ｒ１〜ＲＮを各セルアレイブロック１
１−１〜１１−Ｎ側へ送出する回路である。
第３図は第２図中のドライバ２３−１〜２３−Ｎの回路
図である。このドライバ２３−１〜２３−Ｎは総て同一
の回路構成であり、その一つのドライバ２３−１を例に
とり説明すれば、冗長判定信号Ｊ１を反転してその反転
信号７丁を生成するインバータ２３ａと、前記反転信号
フＴを反転して入力された冗長判定信号Ｊ１と同相の伝
送用冗長判定信号Ｒ１を生成するインバータ２３ｂとで
構成されている。このドライバ２３−１では、各セルア
レイブロック１１−１〜１１−Ｎまでの配線容量による
負荷が大きいために、インバータ２段で駆動している。
図である。このドライバ２３−１〜２３−Ｎは総て同一
の回路構成であり、その一つのドライバ２３−１を例に
とり説明すれば、冗長判定信号Ｊ１を反転してその反転
信号７丁を生成するインバータ２３ａと、前記反転信号
フＴを反転して入力された冗長判定信号Ｊ１と同相の伝
送用冗長判定信号Ｒ１を生成するインバータ２３ｂとで
構成されている。このドライバ２３−１では、各セルア
レイブロック１１−１〜１１−Ｎまでの配線容量による
負荷が大きいために、インバータ２段で駆動している。
以上のように構成される半導体記憶装置の動作を説明す
る。
る。
先ず、テストによって各セルアレイブロック１１−１〜
１１−Ｎ内における不良ビットを検出し、その不良番地
に対応する各冗長メモリセル１２−１〜１２−３の冗長
番地を予めメモリアクセス用のプログラム等に設定して
おく。そしてＣＰｕ等によりブロックセレクト回路２１
を動作させると、このブロックセレクト回路２１はブロ
ックセレクト信号８３１〜８８２を出力して各セルアレ
イブロック１１−１〜１１−ＮをＪｌｌｉ’を次選択し
てそれらを１ブロツクずつ動作させていく。
１１−Ｎ内における不良ビットを検出し、その不良番地
に対応する各冗長メモリセル１２−１〜１２−３の冗長
番地を予めメモリアクセス用のプログラム等に設定して
おく。そしてＣＰｕ等によりブロックセレクト回路２１
を動作させると、このブロックセレクト回路２１はブロ
ックセレクト信号８３１〜８８２を出力して各セルアレ
イブロック１１−１〜１１−ＮをＪｌｌｉ’を次選択し
てそれらを１ブロツクずつ動作させていく。
例えば、セルアレイブロック１１−１が選択された場合
、図示しないデコーダによってそのセルアレイブロック
１１−１内のメモリセル番地が選択され、さらにその番
地のメモリセルからデータを読み出すか、あるいは書き
込むかが図示しない制御回路で決定された後、図示しな
い入出力回路を通してその番地のメモリセルに対してデ
ータの読み出しまたは書き込みが行なわれる。セルアレ
イブロック１１−１内におけるメモリセル番地の選択時
に不良番地が選択されると、そのセルアレイブロック１
１−１に対応する冗長判定回路２２−１では不良番地が
選択されたことを検出し、それに応じた冗長判定信号Ｊ
１を出力する。この冗長判定信号Ｊ１はドライバ２３−
１により伝送用の冗長判定信号Ｒ１に変換され、セルア
レイブロック１１−１へ伝送される。セルアレイブロッ
ク１１−１では入力された冗長判定信号Ｒ１に基づき、
選択された不良番地に対応する冗長番地の冗長メモリセ
ル１２−１を選択し、その冗長メモリセル１２−１に対
してデータの読み出しまたは書き込みを続行する。
、図示しないデコーダによってそのセルアレイブロック
１１−１内のメモリセル番地が選択され、さらにその番
地のメモリセルからデータを読み出すか、あるいは書き
込むかが図示しない制御回路で決定された後、図示しな
い入出力回路を通してその番地のメモリセルに対してデ
ータの読み出しまたは書き込みが行なわれる。セルアレ
イブロック１１−１内におけるメモリセル番地の選択時
に不良番地が選択されると、そのセルアレイブロック１
１−１に対応する冗長判定回路２２−１では不良番地が
選択されたことを検出し、それに応じた冗長判定信号Ｊ
１を出力する。この冗長判定信号Ｊ１はドライバ２３−
１により伝送用の冗長判定信号Ｒ１に変換され、セルア
レイブロック１１−１へ伝送される。セルアレイブロッ
ク１１−１では入力された冗長判定信号Ｒ１に基づき、
選択された不良番地に対応する冗長番地の冗長メモリセ
ル１２−１を選択し、その冗長メモリセル１２−１に対
してデータの読み出しまたは書き込みを続行する。
このようにしてセルアレイブロック１１−１に対するア
クセスが終了すると、ブロックセレクト・信号ＢＳＩ〜
ＢＳＮよって選択された次のセルアレイブロック１１−
２〜１１−Ｎのアクセス動作が行なわれる。
クセスが終了すると、ブロックセレクト・信号ＢＳＩ〜
ＢＳＮよって選択された次のセルアレイブロック１１−
２〜１１−Ｎのアクセス動作が行なわれる。
（発明が解決しようとする問題点）
しかしながら、上記構成の装置では、周辺回路部２とメ
モリセルアレイ部１との間に冗長判定信号Ｒ１〜ＲＮを
伝送するためのＮ本の信号線が必要となるなめ、冗長メ
モリセル１２−１〜１２−Ｎ、冗長判定回路２２−１〜
２２−Ｎ、及びドライバ２３−１〜２３−Ｎからなる不
良ビット救済手段を設けない半導体記憶装置に比べて、
配線本数が大幅に増大し、チップ面積が大きくなるとい
う問題点があった。
モリセルアレイ部１との間に冗長判定信号Ｒ１〜ＲＮを
伝送するためのＮ本の信号線が必要となるなめ、冗長メ
モリセル１２−１〜１２−Ｎ、冗長判定回路２２−１〜
２２−Ｎ、及びドライバ２３−１〜２３−Ｎからなる不
良ビット救済手段を設けない半導体記憶装置に比べて、
配線本数が大幅に増大し、チップ面積が大きくなるとい
う問題点があった。
本発明は前記従来技術が持っていた問題点として、配線
本数増大によるチップ面積の大型化の点について解決し
た半導体記憶装置を提供するものである。
本数増大によるチップ面積の大型化の点について解決し
た半導体記憶装置を提供するものである。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、メモリセルアレ
イから分割され冗長メモリセルを有する複数のセルアレ
イブロックと、この複数のセルアレイブロックを選択動
作させるためのブロックセレクト信号を前記各セルアレ
イブロック毎に発生するブロックセレクト回路と、前記
各セルアレイブロックの不良番地をそれぞれ検出しその
不良番地を前記冗長メモリセルの冗長番地に置き換える
ための冗長判定信号を前記各セルアレイブロック毎に発
生する複数の冗長判定回路とを備えた半導体記憶装置に
おいて、エンコード回路、及び複数のデコード回路を設
けたものである。
イから分割され冗長メモリセルを有する複数のセルアレ
イブロックと、この複数のセルアレイブロックを選択動
作させるためのブロックセレクト信号を前記各セルアレ
イブロック毎に発生するブロックセレクト回路と、前記
各セルアレイブロックの不良番地をそれぞれ検出しその
不良番地を前記冗長メモリセルの冗長番地に置き換える
ための冗長判定信号を前記各セルアレイブロック毎に発
生する複数の冗長判定回路とを備えた半導体記憶装置に
おいて、エンコード回路、及び複数のデコード回路を設
けたものである。
ここで、エンコード回路はブロックセレクト回路から出
力される複数のブロックセレクト信号に基づき、複数の
冗長判定回路から出力される複数の冗長判定信号を符号
化して一つの符号化冗長判定信号を生成する回路である
。また複数のデコード回路は符号化冗長判定信号を複数
のブロックセレクト信号により解読して複数の冗長判定
信号を生成し、その各冗長判定信号を各セルアレイブロ
ック毎に与える回路である。
力される複数のブロックセレクト信号に基づき、複数の
冗長判定回路から出力される複数の冗長判定信号を符号
化して一つの符号化冗長判定信号を生成する回路である
。また複数のデコード回路は符号化冗長判定信号を複数
のブロックセレクト信号により解読して複数の冗長判定
信号を生成し、その各冗長判定信号を各セルアレイブロ
ック毎に与える回路である。
（作用）
本発明によれば、以上のように半導体記憶装置を構成し
たので、エンコード回路は各冗長判定回路から出力され
る複数の冗長判定信号を符号化して一つの符号化冗長判
定信号を生成し、その信号を各セルアレイブロック側へ
供給するようにΩく。
たので、エンコード回路は各冗長判定回路から出力され
る複数の冗長判定信号を符号化して一つの符号化冗長判
定信号を生成し、その信号を各セルアレイブロック側へ
供給するようにΩく。
各デコード回路では供給された符号化冗長判定信号を解
読してもとの冗長判定信号を生成し、それを各セルアレ
イブロックに供給する。これにより冗長判定信号を伝送
するための配線本数が大幅に減少する。従って前記問題
点を除去できるのである。
読してもとの冗長判定信号を生成し、それを各セルアレ
イブロックに供給する。これにより冗長判定信号を伝送
するための配線本数が大幅に減少する。従って前記問題
点を除去できるのである。
（実施例）
第１図は本発明の実施例を示す半導体記憶装置の要部構
成図である。
成図である。
この半導体記憶装置は、従来と同様にＲＡＭ、ＲＯＭ等
で構成されるもので、データ格納用のメモリセルアレイ
部３０とその周辺回路部４０とを備えている。
で構成されるもので、データ格納用のメモリセルアレイ
部３０とその周辺回路部４０とを備えている。
メモリセルアレイ部３０は複数のセルアレイブロック３
１−１〜３１−Ｎに分割されており、その各セルアレイ
ブロック３１−１〜３１−Ｎにはそれに付随して不良ビ
ット救済用の複数の冗長メモリセル３２−１〜３２−Ｎ
がそれぞれ設けられると共に、図示されていないがメモ
リセル選択用デコーダ、データの読み出しまたは書き込
みを選択するための制御回路、及びデータ入出力回路等
もそれぞれ設けられている。
１−１〜３１−Ｎに分割されており、その各セルアレイ
ブロック３１−１〜３１−Ｎにはそれに付随して不良ビ
ット救済用の複数の冗長メモリセル３２−１〜３２−Ｎ
がそれぞれ設けられると共に、図示されていないがメモ
リセル選択用デコーダ、データの読み出しまたは書き込
みを選択するための制御回路、及びデータ入出力回路等
もそれぞれ設けられている。
さらに各セルアレイブロック３１−１〜３１−Ｎには、
デコード回路３３−１〜３３−Ｎがそれぞれ接続されて
いる。
デコード回路３３−１〜３３−Ｎがそれぞれ接続されて
いる。
このデコード回路３３−１〜３３−Ｎは、複数のブロッ
クセレクト信号８８１〜ＢＳＮにより−っの符号化冗長
判定信号Ｒを解読し、各冗長判定信号ＢＪＩ〜ＢＪＮを
出力して各セルアレイブロック３１−１〜３１−Ｎにそ
れぞれ供給する回路である。
クセレクト信号８８１〜ＢＳＮにより−っの符号化冗長
判定信号Ｒを解読し、各冗長判定信号ＢＪＩ〜ＢＪＮを
出力して各セルアレイブロック３１−１〜３１−Ｎにそ
れぞれ供給する回路である。
周辺回路部４０は、各セルアレイブロック３１−１〜３
１−Ｎを選択して動作させるための複数のブロックセレ
クト信号８３１〜ＢＳＮを出力するブロックセレクト回
路４１と、各セルアレレイブロック３１−１〜３１−Ｎ
内の不良番地を検出しそれに応じた冗長判定信号Ｊ１・
〜ＪＮをそれぞれ出力する複数の冗長判定回路４２−１
〜４２−Ｎとを備え、それらの回路４１．４２−１〜４
２−Ｎにエンコード回路４３が接続されている。エンコ
ード回路４３は複数のブロックセレクＩ・信号８８１〜
ＢＳＨにより、複数の冗長判定信号Ｊ１〜ＪＮを一つの
符号化冗長判定信号Ｒに符号化して各デコード回路３３
−１〜３３−Ｎへ供給する回路である。
１−Ｎを選択して動作させるための複数のブロックセレ
クト信号８３１〜ＢＳＮを出力するブロックセレクト回
路４１と、各セルアレレイブロック３１−１〜３１−Ｎ
内の不良番地を検出しそれに応じた冗長判定信号Ｊ１・
〜ＪＮをそれぞれ出力する複数の冗長判定回路４２−１
〜４２−Ｎとを備え、それらの回路４１．４２−１〜４
２−Ｎにエンコード回路４３が接続されている。エンコ
ード回路４３は複数のブロックセレクＩ・信号８８１〜
ＢＳＨにより、複数の冗長判定信号Ｊ１〜ＪＮを一つの
符号化冗長判定信号Ｒに符号化して各デコード回路３３
−１〜３３−Ｎへ供給する回路である。
次に動作を説明する。
ＣＰＵ等によりブロックセレクト回路４１を動作させる
と、このブロックセレクト回路４１は複数のブロックセ
レクト信号ＢＳＩ〜ＢＳＮを出力し、その信号ＢＳＩ〜
ＢＳＮをエンコード回路４３へ与えると共に、各デコー
ド回路３３−１〜３３−Ｎを通して各セルアレイブロッ
ク３１−１〜３１−Ｎへそれぞれ供給し、その各セルア
レイブロック３１−１〜３１−Ｎを順次選択していく。
と、このブロックセレクト回路４１は複数のブロックセ
レクト信号ＢＳＩ〜ＢＳＮを出力し、その信号ＢＳＩ〜
ＢＳＮをエンコード回路４３へ与えると共に、各デコー
ド回路３３−１〜３３−Ｎを通して各セルアレイブロッ
ク３１−１〜３１−Ｎへそれぞれ供給し、その各セルア
レイブロック３１−１〜３１−Ｎを順次選択していく。
例えば、セルアレイブロック３１−１が選択された場合
、そのセルアレイブロック３１−１内では図示しないデ
コーダ及び制御回路によりメモリセル番地が選択され、
図示しない入出力回路によりその選択されたメモリセル
に対してデータの読み出しあるいは書き込みが行なわれ
る。そしてメモリセル番地の選択時に不良番地が選択さ
れると、そのセルアレイブロック３１−１に対応する冗
長判定回路４２−１では不良番地が選択されたことを検
出し、それに応じた冗長判定信号Ｊ１を出力してエンコ
ード回路４３へ与える。エンコード回路４３ではブロッ
クセレクト信号８３１〜ＢＳＮに基づき、冗長判定信号
Ｊ１を符号化して一つの符号化冗長判定信号Ｒを生成し
、その信号Ｒをデコード回路３３−１〜３３−Ｎへ供給
する。選択されているセルアレイブロック３１−１のデ
コード回路３３−１は、ブロックセレクト信号ＢＳＩに
基づき符号化冗長判定信号Ｒを解読して冗長判定信号Ｂ
ＪＩを生成し、その信号ＢＪＩを該セルアレイブロック
３１−１に与える。するとこのセルアレイブロック３１
−１では、入力された冗長判定信号ＢＪＩに基づき、選
択された不良番地に対応する冗長番地の冗長メモリセル
３２−１を選択し、その冗長メモリセル３２−１に対し
てデータの読み出しあるいは書き込みを続行する。この
ようにしてセルアレイブロック３１−１に対するアクセ
スが終了すると、ブロックセレクト信号ＢＳＩ〜ＢＳＮ
により選択された次のセルアレイブロック３１−２〜３
１−Ｎのアクセス動作が行なわれる。
、そのセルアレイブロック３１−１内では図示しないデ
コーダ及び制御回路によりメモリセル番地が選択され、
図示しない入出力回路によりその選択されたメモリセル
に対してデータの読み出しあるいは書き込みが行なわれ
る。そしてメモリセル番地の選択時に不良番地が選択さ
れると、そのセルアレイブロック３１−１に対応する冗
長判定回路４２−１では不良番地が選択されたことを検
出し、それに応じた冗長判定信号Ｊ１を出力してエンコ
ード回路４３へ与える。エンコード回路４３ではブロッ
クセレクト信号８３１〜ＢＳＮに基づき、冗長判定信号
Ｊ１を符号化して一つの符号化冗長判定信号Ｒを生成し
、その信号Ｒをデコード回路３３−１〜３３−Ｎへ供給
する。選択されているセルアレイブロック３１−１のデ
コード回路３３−１は、ブロックセレクト信号ＢＳＩに
基づき符号化冗長判定信号Ｒを解読して冗長判定信号Ｂ
ＪＩを生成し、その信号ＢＪＩを該セルアレイブロック
３１−１に与える。するとこのセルアレイブロック３１
−１では、入力された冗長判定信号ＢＪＩに基づき、選
択された不良番地に対応する冗長番地の冗長メモリセル
３２−１を選択し、その冗長メモリセル３２−１に対し
てデータの読み出しあるいは書き込みを続行する。この
ようにしてセルアレイブロック３１−１に対するアクセ
スが終了すると、ブロックセレクト信号ＢＳＩ〜ＢＳＮ
により選択された次のセルアレイブロック３１−２〜３
１−Ｎのアクセス動作が行なわれる。
本実施例では、周辺回路部４０からメモリセルア°レイ
部３０へ伝送される符号化冗長判定信号Ｒが一つである
ため、その信号Ｒを伝送するための信号線が従来の第２
図の装置に比べて１／Ｎ本で足り、配線本数を大幅に減
少できる。
部３０へ伝送される符号化冗長判定信号Ｒが一つである
ため、その信号Ｒを伝送するための信号線が従来の第２
図の装置に比べて１／Ｎ本で足り、配線本数を大幅に減
少できる。
第４図は第１図中のエンコード回路４３の構成例を示す
回路図である。
回路図である。
このエンコード回路４３は、複数のエンハンスメント型
Ｎチャネル８０３ ）ランジスタ（以下、ＮＨＯ３とい
う） ５０−１１〜５Ｏ−１（Ｎ−１） 、 ５０−
２１−５０−２（Ｎ−１） 、・・・、 ５Ｏ−Ｎｌ−
５Ｏ−Ｎ（Ｎ−１）を有している。ＮＨＯ３５Ｏ−１１
〜５Ｏ−１（Ｎ−１）は、そのトレインに冗長判定信号
Ｊ１が、そのソースに接地電位がそれぞれ与えられると
共に、そのゲートにはブロックセレクト信号ＢＳＩを除
く他のブロックセレクト信号ＢＳ２〜ＢＳＮがそれぞれ
与えられる。ｔｌｌＨＯ８５０−２１〜５Ｏ−２（Ｎ−
１）は、そのドレインに冗長判定信号Ｊ２が、そのソー
スに接地電位がそれぞれ与えられると共に、そのゲート
にはブロックセレクト信号８３２を除く他のブロックセ
レクト信号３３１ 、 ＢＳ３〜ＢＳＮがそれぞれ与え
られる。同様にＮＨＯ３５Ｏ−Ｎｌ−５Ｏ−Ｎ（Ｎ−１
）は、そのドレインに冗長信号ＪＮが、そのソースに接
地電位がそれぞれ与えられると共に、そのゲートにはプ
ルツクセレクト信号ＢＳＮを除く他のブロックセレクト
信号８３１〜ＢＳ（Ｎ−１）がそれぞれ与えられる。こ
れらＮＨＯ３群の後段には、冗長判定信号Ｊ１〜ＪＮの
否定論理和をとり反転符号化冗長判定信号■を出力する
ノア回路（以下、ＮＯＲ回路という）５１が接続され、
さらにその出力側に反転符号化冗長判定信号Ｒを反転し
て符号化冗長判定信号Ｒを出力するインバータ５２が接
続されている。
Ｎチャネル８０３ ）ランジスタ（以下、ＮＨＯ３とい
う） ５０−１１〜５Ｏ−１（Ｎ−１） 、 ５０−
２１−５０−２（Ｎ−１） 、・・・、 ５Ｏ−Ｎｌ−
５Ｏ−Ｎ（Ｎ−１）を有している。ＮＨＯ３５Ｏ−１１
〜５Ｏ−１（Ｎ−１）は、そのトレインに冗長判定信号
Ｊ１が、そのソースに接地電位がそれぞれ与えられると
共に、そのゲートにはブロックセレクト信号ＢＳＩを除
く他のブロックセレクト信号ＢＳ２〜ＢＳＮがそれぞれ
与えられる。ｔｌｌＨＯ８５０−２１〜５Ｏ−２（Ｎ−
１）は、そのドレインに冗長判定信号Ｊ２が、そのソー
スに接地電位がそれぞれ与えられると共に、そのゲート
にはブロックセレクト信号８３２を除く他のブロックセ
レクト信号３３１ 、 ＢＳ３〜ＢＳＮがそれぞれ与え
られる。同様にＮＨＯ３５Ｏ−Ｎｌ−５Ｏ−Ｎ（Ｎ−１
）は、そのドレインに冗長信号ＪＮが、そのソースに接
地電位がそれぞれ与えられると共に、そのゲートにはプ
ルツクセレクト信号ＢＳＮを除く他のブロックセレクト
信号８３１〜ＢＳ（Ｎ−１）がそれぞれ与えられる。こ
れらＮＨＯ３群の後段には、冗長判定信号Ｊ１〜ＪＮの
否定論理和をとり反転符号化冗長判定信号■を出力する
ノア回路（以下、ＮＯＲ回路という）５１が接続され、
さらにその出力側に反転符号化冗長判定信号Ｒを反転し
て符号化冗長判定信号Ｒを出力するインバータ５２が接
続されている。
第４図の構成において、冗長判定信号Ｊ１〜ＪＮは冗長
番地検出時に論理“１”となる信号、ブロックセレクト
信号８３１〜ＢＳＮはｊル択されたセルアレイブロック
３１−１〜３１−Ｎに対応して論理“１”となる信号と
する。冗長判定回路４２−１〜４２−Ｎによる冗長番地
検出時、冗長判定信号Ｊ１〜ＪＮのいずれか一つが“１
パとなり、それがＮＯＲ回路５１で反転され、さらにイ
ンバータ５２で反転されてそのインバータ５２から出力
される符号化冗長判定信号Ｒが“１”となる。これによ
り、複数の冗長判定信号Ｊ１〜ＪＮが複数のブロックセ
レクト信号８３１〜ＢＳＨによって一つの符号化冗長判
定信号Ｒに符号化されたことになる。
番地検出時に論理“１”となる信号、ブロックセレクト
信号８３１〜ＢＳＮはｊル択されたセルアレイブロック
３１−１〜３１−Ｎに対応して論理“１”となる信号と
する。冗長判定回路４２−１〜４２−Ｎによる冗長番地
検出時、冗長判定信号Ｊ１〜ＪＮのいずれか一つが“１
パとなり、それがＮＯＲ回路５１で反転され、さらにイ
ンバータ５２で反転されてそのインバータ５２から出力
される符号化冗長判定信号Ｒが“１”となる。これによ
り、複数の冗長判定信号Ｊ１〜ＪＮが複数のブロックセ
レクト信号８３１〜ＢＳＨによって一つの符号化冗長判
定信号Ｒに符号化されたことになる。
第５図は第１図中のデコード回路３３−１〜３３−Ｎの
構成例を示す回路図である。
構成例を示す回路図である。
このデコード回路３３−１〜３３−Ｎは総て同一の回路
構成であり、その一つのデコード回路３３−１を例にと
り説明すれば、ブロックセレクト信号８３１を反転して
反転ブロックセレクト信号ｆｆを出力するインバータ６
０と、符号化冗長判定信号Ｒをオン。
構成であり、その一つのデコード回路３３−１を例にと
り説明すれば、ブロックセレクト信号８３１を反転して
反転ブロックセレクト信号ｆｆを出力するインバータ６
０と、符号化冗長判定信号Ｒをオン。
オフして冗長判定信号ＢＪＩを出力するエンハンスメン
ト型ＰチャネルＨＯＳトランジスタ（以下、ＰＭＯ３と
いう）６１及びＮＨＯ３６２とを有している。このＰＭ
Ｏ３６１とＮＨＯ３６２は、それらのドレイン同志とソ
ース同志がそれぞれ共通に接続され、そのトレインに符
号化冗長判定信号Ｒが入力され、さらにその１１１ＨＯ
３６２のゲートにブロックセレクト信号ＢＳＩが入力さ
れる。インバータ６０の出力側にはＰＭＯ３６１のゲー
ト及びＮＨＯ３６３のゲートが接続され、そのＮＨＯ３
６３のソースが接地されると共にそのドレインがＰＭＯ
３６１及びＮＨＯ３６２のソースに接続されている。
ト型ＰチャネルＨＯＳトランジスタ（以下、ＰＭＯ３と
いう）６１及びＮＨＯ３６２とを有している。このＰＭ
Ｏ３６１とＮＨＯ３６２は、それらのドレイン同志とソ
ース同志がそれぞれ共通に接続され、そのトレインに符
号化冗長判定信号Ｒが入力され、さらにその１１１ＨＯ
３６２のゲートにブロックセレクト信号ＢＳＩが入力さ
れる。インバータ６０の出力側にはＰＭＯ３６１のゲー
ト及びＮＨＯ３６３のゲートが接続され、そのＮＨＯ３
６３のソースが接地されると共にそのドレインがＰＭＯ
３６１及びＮＨＯ３６２のソースに接続されている。
第５図の動作を説明する。
ブロックセレクト信号ＢＳＩが論理“Ｏｎ、その反転ブ
ロックセレクト信号ｎゴが論理１１ ］、 ＴＩの時、
ＰＭＯ８６１及びＮ）１０３６２はオフ状態、８８０３
６３はオン状態となるため、出力される冗長判定信号Ｂ
ＪＩは“０”となる。ブロックセレクト信号ＢＳＩが“
１”、その反転ブロックセレクト信号百３ゴが“０”、
符号化冗長反転信号Ｒがパ１”の時、Ｎ）１０３６３が
オフ、ＰＭＯ８６１及び聞０８６２がオンし、冗長判定
信号ＢＪＩは“１”となる。ブロックセレクト信号８３
１が“１”、その反転ブロックセレクト信号ｆｆが“０
”、符号化冗長判定信号ＲがＩＩ Ｏ１１の時、ＮＨＯ
３６３がオフし、ＰＨ０３６１及びＮ）ＩＯ３６２がオ
ンし、冗長判定信号ＢＪＩは０”となる。このようにし
てデコード回路３３−１〜３３−Ｎは、符号化冗長判定
信号Ｒを解読して冗長判定信号ＢＪＩ〜ＢＪＮを生成し
、それらを各セルアレイブロック３１−１〜３１−Ｎへ
供給する。
ロックセレクト信号ｎゴが論理１１ ］、 ＴＩの時、
ＰＭＯ８６１及びＮ）１０３６２はオフ状態、８８０３
６３はオン状態となるため、出力される冗長判定信号Ｂ
ＪＩは“０”となる。ブロックセレクト信号ＢＳＩが“
１”、その反転ブロックセレクト信号百３ゴが“０”、
符号化冗長反転信号Ｒがパ１”の時、Ｎ）１０３６３が
オフ、ＰＭＯ８６１及び聞０８６２がオンし、冗長判定
信号ＢＪＩは“１”となる。ブロックセレクト信号８３
１が“１”、その反転ブロックセレクト信号ｆｆが“０
”、符号化冗長判定信号ＲがＩＩ Ｏ１１の時、ＮＨＯ
３６３がオフし、ＰＨ０３６１及びＮ）ＩＯ３６２がオ
ンし、冗長判定信号ＢＪＩは０”となる。このようにし
てデコード回路３３−１〜３３−Ｎは、符号化冗長判定
信号Ｒを解読して冗長判定信号ＢＪＩ〜ＢＪＮを生成し
、それらを各セルアレイブロック３１−１〜３１−Ｎへ
供給する。
第４図のエンコード回路４３と第５図のデコード回路３
３−１〜３３−Ｎを使用した場合、冗長判定信号Ｊ１〜
ＪＮは第４図のＮＯＲ回路５１及びインバータ５２でゲ
ート回路２段分だけ遅延し、その出力信号である符号化
冗長判定信号Ｒは第５図のＰＭＯ３６１及びＮＨＯ３６
２を遅延せずに通過し、冗長判定信号ＢＪＩとして出力
される。前記遅延時間は従来の第３図におけるインバー
タ２段分の遅延時間とほぼ等しい。従って第４図及び第
５図のようなエンコード回路４３及びデコード回路３３
−１〜３３−Ｎを設けた場合、従来装置と比軸して各セ
ルアレイブロック３１−１〜３１−Ｎに入力される冗長
判定信号ＢＪＩ〜ＢＪＮの遅延時間は何ら問題とならな
い。また、デコード回路３３−１〜３３−Ｎは、例えば
第５図のように少ない素子数で構成できるため、これに
よるパターン面積の増加は極めて少ない６ なお、エンコード回路４３及びデコード回路３３−１〜
３３−Ｎは、第４図及び第５図以外の回路で！１４成し
てもよい。
３−１〜３３−Ｎを使用した場合、冗長判定信号Ｊ１〜
ＪＮは第４図のＮＯＲ回路５１及びインバータ５２でゲ
ート回路２段分だけ遅延し、その出力信号である符号化
冗長判定信号Ｒは第５図のＰＭＯ３６１及びＮＨＯ３６
２を遅延せずに通過し、冗長判定信号ＢＪＩとして出力
される。前記遅延時間は従来の第３図におけるインバー
タ２段分の遅延時間とほぼ等しい。従って第４図及び第
５図のようなエンコード回路４３及びデコード回路３３
−１〜３３−Ｎを設けた場合、従来装置と比軸して各セ
ルアレイブロック３１−１〜３１−Ｎに入力される冗長
判定信号ＢＪＩ〜ＢＪＮの遅延時間は何ら問題とならな
い。また、デコード回路３３−１〜３３−Ｎは、例えば
第５図のように少ない素子数で構成できるため、これに
よるパターン面積の増加は極めて少ない６ なお、エンコード回路４３及びデコード回路３３−１〜
３３−Ｎは、第４図及び第５図以外の回路で！１４成し
てもよい。
（発明の効果）
以上詳細に説明したように、本発明によれば、冗長判定
信号をエンコード回路で符号化して伝送し、その符号化
された信号をデコード回路で解読してセルアレイブロッ
クに与えるようにしたので、冗長判定回路側とセルアレ
イブロック側との間における冗長判定信号伝送用の配線
本数が大幅に減少し、チップ面積の増大を防ぐことがで
きる。
信号をエンコード回路で符号化して伝送し、その符号化
された信号をデコード回路で解読してセルアレイブロッ
クに与えるようにしたので、冗長判定回路側とセルアレ
イブロック側との間における冗長判定信号伝送用の配線
本数が大幅に減少し、チップ面積の増大を防ぐことがで
きる。
第１図は本発明の実施例を示す半導体記憶装置の要部構
成図、第２図は従来の半導体記憶装置の要部構成図、第
３図は第２図のドライバの回路図、第４図は第１１図の
エンコード回路の構成例を示す回路図、第５図は第１図
のデコード回路の構成例を示す回路図である。 ３０・・・・・・メモリセルアレイ部、３１−１〜３１
−Ｎ・・・・・・セルアレイブロック、３２−１〜３２
−Ｎ・・・・・・冗長メモリセル、３３−１〜３３−Ｎ
・・・・・・デコード回路、４０・・・・・・周辺回路
部、４１・・・・・・ブロックセレクト回路、４２−１
〜４２−Ｎ・・・・・・冗長判定回路、４３・・・・・
・エンコード回路、ＢＳＩ〜ＢＳＮ・・・・・・ブロッ
クセレクト信号、Ｊ１〜ＪＮ、 ＢＪＩ〜ＢＪＮ・・・
・・・冗長判定信号、Ｒ・・・・・・符号化冗長判定信
号。 出願人代理人 柿 本 恭 酸第３図 第４図 第１図のデコード回路 第５図 手続補正書く自発） 昭和６３年 ５月２３日 特許庁長官 小川邦夫 殿 へ １ 事件の表示 昭和６２年特許願第４０７９７号 半導体記憶装置 代表者 橋本南海男 明細書の「発明の詳細な説明」の欄。 、′°−゛＼ （１） 明細書、１０頁３行目〜５行目の「、データの
・・・・・・設けられている。」を、「も設けられてい
る」と補正する。 （２） 同、１１頁４行目と５行目との間に次の文章を
加入する。 「 また図示されていないが、データの読み出しまたは
書き込みを選択するための制御回路、及びデータ入出力
回路等もそれぞれ設けられている。」（３） 同、１７
頁７行目の「遅延せずに通過し、」を、「わずかな遅延
時間で通過し、」と補正する。
成図、第２図は従来の半導体記憶装置の要部構成図、第
３図は第２図のドライバの回路図、第４図は第１１図の
エンコード回路の構成例を示す回路図、第５図は第１図
のデコード回路の構成例を示す回路図である。 ３０・・・・・・メモリセルアレイ部、３１−１〜３１
−Ｎ・・・・・・セルアレイブロック、３２−１〜３２
−Ｎ・・・・・・冗長メモリセル、３３−１〜３３−Ｎ
・・・・・・デコード回路、４０・・・・・・周辺回路
部、４１・・・・・・ブロックセレクト回路、４２−１
〜４２−Ｎ・・・・・・冗長判定回路、４３・・・・・
・エンコード回路、ＢＳＩ〜ＢＳＮ・・・・・・ブロッ
クセレクト信号、Ｊ１〜ＪＮ、 ＢＪＩ〜ＢＪＮ・・・
・・・冗長判定信号、Ｒ・・・・・・符号化冗長判定信
号。 出願人代理人 柿 本 恭 酸第３図 第４図 第１図のデコード回路 第５図 手続補正書く自発） 昭和６３年 ５月２３日 特許庁長官 小川邦夫 殿 へ １ 事件の表示 昭和６２年特許願第４０７９７号 半導体記憶装置 代表者 橋本南海男 明細書の「発明の詳細な説明」の欄。 、′°−゛＼ （１） 明細書、１０頁３行目〜５行目の「、データの
・・・・・・設けられている。」を、「も設けられてい
る」と補正する。 （２） 同、１１頁４行目と５行目との間に次の文章を
加入する。 「 また図示されていないが、データの読み出しまたは
書き込みを選択するための制御回路、及びデータ入出力
回路等もそれぞれ設けられている。」（３） 同、１７
頁７行目の「遅延せずに通過し、」を、「わずかな遅延
時間で通過し、」と補正する。
Claims (1)
- 【特許請求の範囲】 メモリセルアレイから分割され冗長メモリセルを有す
る複数のセルアレイブロックと、この複数のセルアレイ
ブロックを選択動作させるためのブロックセレクト信号
を前記各セルアレイブロック毎に発生するブロックセレ
クト回路と、前記各セルアレイブロックの不良番地をそ
れぞれ検出しその不良番地を前記冗長メモリセルの冗長
番地に置き換えるための冗長判定信号を前記各セルアレ
イブロック毎に発生する複数の冗長判定回路とを備えた
半導体記憶装置において、 前記複数のブロックセレクト信号により前記複数の冗長
判定信号を符号化して一つの符号化冗長判定信号を生成
するエンコード回路と、 前記符号化冗長判定信号を前記複数のブロックセレクト
信号により解読して複数の冗長判定信号を生成しその各
冗長判定信号を前記各セルアレイブロック毎に与える複
数のデコード回路とを、設けたことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040797A JP2622254B2 (ja) | 1987-02-24 | 1987-02-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040797A JP2622254B2 (ja) | 1987-02-24 | 1987-02-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63206998A true JPS63206998A (ja) | 1988-08-26 |
| JP2622254B2 JP2622254B2 (ja) | 1997-06-18 |
Family
ID=12590614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62040797A Expired - Lifetime JP2622254B2 (ja) | 1987-02-24 | 1987-02-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2622254B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0496282A2 (en) * | 1991-01-25 | 1992-07-29 | Nec Corporation | Redundant random access memory device equipped with encoder coupled between programming circuits and redundant word line driving circuits |
| EP0600151A2 (en) * | 1992-12-03 | 1994-06-08 | Fujitsu Limited | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| JPH06302198A (ja) * | 1992-12-30 | 1994-10-28 | Hyundai Electron Ind Co Ltd | 冗長回路 |
| EP0867810A2 (en) * | 1997-03-28 | 1998-09-30 | Siemens Aktiengesellschaft | Flexible fuse placement in redundant semiconductor memory |
| EP0945802A2 (en) * | 1998-03-25 | 1999-09-29 | Nec Corporation | Semiconductor memory device with redundancy |
| WO2004075203A1 (ja) * | 2003-02-18 | 2004-09-02 | Fujitsu Limited | シフト冗長回路、シフト冗長回路の制御方法及び半導体記憶装置 |
| JP2007102847A (ja) * | 2005-09-30 | 2007-04-19 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US7602659B2 (en) | 2004-04-28 | 2009-10-13 | Hynix Semiconductor Inc. | Memory device having shared fail-repairing circuit capable of repairing row or column fails in memory cell arrays of memory banks |
| JP2013012291A (ja) * | 2012-09-10 | 2013-01-17 | Lapis Semiconductor Co Ltd | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160095A (ja) * | 1986-12-22 | 1988-07-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1987
- 1987-02-24 JP JP62040797A patent/JP2622254B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160095A (ja) * | 1986-12-22 | 1988-07-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| EP0496282A2 (en) * | 1991-01-25 | 1992-07-29 | Nec Corporation | Redundant random access memory device equipped with encoder coupled between programming circuits and redundant word line driving circuits |
| EP0600151A3 (en) * | 1992-12-03 | 1998-11-11 | Fujitsu Limited | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
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| EP0945802A2 (en) * | 1998-03-25 | 1999-09-29 | Nec Corporation | Semiconductor memory device with redundancy |
| EP0945802A3 (en) * | 1998-03-25 | 2000-04-19 | Nec Corporation | Semiconductor memory device with redundancy |
| US6175527B1 (en) | 1998-03-25 | 2001-01-16 | Nec Corporation | Semiconductor memory device having reduced component count and lower wiring density |
| WO2004075203A1 (ja) * | 2003-02-18 | 2004-09-02 | Fujitsu Limited | シフト冗長回路、シフト冗長回路の制御方法及び半導体記憶装置 |
| US6999360B2 (en) | 2003-02-18 | 2006-02-14 | Fujitsu Limited | Shift redundancy circuit, method for controlling shift redundancy circuit, and semiconductor memory device |
| US7301833B2 (en) | 2003-02-18 | 2007-11-27 | Fujitsu Limited | Shift redundancy circuit, method for controlling shift redundancy circuit, and semiconductor memory device |
| US7602659B2 (en) | 2004-04-28 | 2009-10-13 | Hynix Semiconductor Inc. | Memory device having shared fail-repairing circuit capable of repairing row or column fails in memory cell arrays of memory banks |
| JP2007102847A (ja) * | 2005-09-30 | 2007-04-19 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2013012291A (ja) * | 2012-09-10 | 2013-01-17 | Lapis Semiconductor Co Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2622254B2 (ja) | 1997-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |