JP3544929B2 - 半導体記憶装置およびそのリダンダンシ回路置換方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置およびそのリダンダンシ回路置換方法に係わり、特にサブワード方式におけるリダンダンシ・サブワード選択回路を改良し、プレートごとに配置するリダンダンシ・サブワード選択回路を削除した半導体記憶装置およびそのリダンダンシ回路置換方法に関する。
【０００２】
【従来の技術】
近年、半導体素子の微細化技術の進展に伴い、その半導体素子で構成するＬＳＩも大規模化している。特に半導体記憶装置の分野ではその傾向が顕著である。
【０００３】
例えば、１チップに２５６メガビットの容量を有する半導体記憶装置としてダイナミック型ランダムアクセス・メモリ（ＤＲＡＭ）やシンクロナス・ランダムアクセス・メモリ（ＳＤＲＡＭ）も実用化されている。
【０００４】
この種の半導体記憶装置では、メモリセルアレイを複数のバンクに分割し、それぞれのバンクには通常のメモリセルアレイが配置された主メモリ領域の外に、予備のメモリセルアレイを配置したリダンダンシ・メモリセルアレイ、すなわち、冗長メモリ領域を用意しておく。
【０００５】
所定のメモリセルを選択するためのワード線選択において、書き込みおよび読み出し速度を向上させるための配線手法としてゲート配線と低抵抗金属線を１対ずつ平行に配線するワードシャント方式が提案されたが、メモリ容量の大容量化に伴いメモリセルのピッチに合わせてワードシャント用の金属配線層を形成することが難しくなり、その解決策として、メモリセルアレイ内にサブワード・ドライバを設け、そのサブワード・ドライバを介して指定するサブワード方式が一般的に用いられるようになた。
【０００６】
上述したサブワード方式の半導体記憶装置において、主メモリの一部に欠陥が発見された場合に、欠陥メモリの代わりに予備のリダンダンシ・メモリセルアレイを用いる欠陥救済技術が適用されている。つまり、製造工程で主メモリ領域に少数の欠陥が生じても、半導体記憶装置全体の機能が損なわれることがないように配慮したものである。
【０００７】
上述したリダンダンシ回路を有する半導体記憶装置では、製造工程中のウェハ選別段階で選別のための電気的特性試験を行い、選別対象のメモリセルアレイに欠陥があった場合は、その欠陥メモリセルアレイのアドレスをリダンダンシ回路内に設けたフューズにプログラムすることにより、主メモリ領域にある欠陥メモリセルに対する書き込みおよび読み出しを止めて、冗長メモリ領域にあるリダンダンシ・メモリセルに対して書き込みおよび読み出しを行うものである。
【０００８】
リダンダンシ・メモリセルへの切り換えは、ワード線単位またはビット線単位で行われ、ワード線単位の切り換えは欠陥個所のアドレス情報が必要であり、ビット線単位では欠陥個所のビット位置情報が必要である。
【０００９】
すなわち、欠陥メモリセルが検出されると、欠陥箇所のアドレス情報を基に切断するフューズの位置を求め、例えばレーザビーム照射によりフューズの溶断を行う。この溶断により、欠陥メモリセルの位置がフューズＲＯＭに書き込まれることになる。
【００１０】
上述したように欠陥メモリセルの位置がフューズＲＯＭに書き込まれるので、切断されたフューズに対応するメモリが選択されると、主メモリ領域ではなく冗長メモリ領域が選択される切り換えが行われる。つまり、選択された主メモリ領域のメモリセルのアドレスと冗長メモリ領域の欠陥メモリセルのアドレスとを比較し、欠陥メモリセルが選択されていれば冗長メモリ領域のリダンダンシ・メモリセルをアクセスする。
【００１１】
上述したように、半導体記憶装置の記憶容量の増加とともに、必要なリダンダンシ・メモリセルも増加している。従って、増加したリダンダンシ・メモリセルを収容するには、半導体記憶装置の構成要素を可能な限り少なくして効率的な配置を行うことが重要である。
【００１２】
この種の従来のメモリセルアレイの模式的平面図を示した図９を参照すると、横方向であるＸ方向にＡおよびＢバンク（ＢＡＮＫ）の２バンクに分割配置し、縦方向であるＹ方向にそれぞれ２分割して上側のバンクをＡバンク上、下側のバンクをＡバンク下、同様にＢバンク上およびＢバンク下のように４つのエリアに分割配置した構成である。
【００１３】
１つのエリア、例えばＡバンクは、３２Ｍビットのメモリ容量を有し、さらにＡ０Ｐ〜Ａ１５Ｐの１６プレートに分割されている。プレートＡ０Ｐ、Ａ１Ｐは、各１プレートで、１プレート（図中の斜線を施した部分）は２Ｍビットであり、５１２ワード線×４Ｋビット線である。５１２ワード線は、アドレスはＸ０〜Ｘ８の９ビットからなる。
【００１４】
ワード・ドライバ・ブロック１１は、Ｘ方向にワード・ドライバ・ブロックが並んでおり、駆動するワード線が、記載はないが配置されて並んでいる。このワード・ドライバ・ブロックからＹ方向に延長されたメインワード線と交差するように、これも記載はないが、ビット線が並んで配置されている。
【００１５】
メモリセルの選択は、ＸアドレスによりＸ方向に並ぶワード線を選択し、Ｙアドレスにより、Ｙ方向に並ぶビット線を選択し、ワード線とビット線が交差した個所にあるメモリセルを選択することによって、選択されたメモリセルにデータのライト／リードを行う。
【００１６】
上述したこの種の半導体記憶装置においては、メモリセルアレイのワード線を駆動するワードドライバは、メモリセルのゲートに接続されるポリ配線の時定数を下げるため、裏打ちしたアルミなどの金属配線に出力を接続し、ポリ配線およびアルミ配線と同一ピッチで構成されていた。
【００１７】
しかし、ＬＳＩの大容量化に伴いパターンの微細化が進み、メモリセルのゲートに接続されるポリ配線のピッチでアルミなどをパターニングすることが困難になってきた。
【００１８】
また、半導体基板上に形成されるメモリセル部の形成層が高くなり、その境界で生じる段差が、アルミなどのパターニングを難しくしていることから、その解決策の一つとして、メモリセル部のアルミ配線通過を避け易い分割ワード・ドライバ方式が、近年採用され始めている。
【００１９】
ワード・ドライバをメインワード・ドライバとサブワード・ドライバに分割し、メインワード・ドライバで駆動するメインワード線で、サブワード・ドライバを選択し、選択されたサブワード・ドライバはメモリセルを選択するワード線（サブワード線）を駆動する。
【００２０】
分割ワード・ドライバ方式のブロック図を示した図１０を参照すると、例えば１本のメインワード線ＭＷＥを選択した場合、そのメインワード線ＭＷＥに接続されたサブワード・ドライバＳＷＤ２１ａ，２１ｂ，２１ｃが選択され、活性化する。
【００２１】
これらのサブワード・ドライバＳＷＤ２１ａ，２１ｂ，２１ｃは、メモリセル列の両側にビット線対と平行に配置され、両側のサブワード・ドライバからそれぞれ出力されるサブワード線ＳＷ００〜ＳＷ１３はメモリセルを挟んで互いに櫛型になるように配置される。
【００２２】
例えばサブワード・ドライバＳＷＤ２１ｂは左右に配置されたメモリセル列の偶数行のメモリセルを指定するサブワード線ＳＷ１１およびＳＷ１３を左右両側に設け、サブワード・ドライバＳＷＤ２１ａはビット線対のうちの正転ビット線Ｔに対応するメモリセルを指定するサブワード線ＳＷ００およびＳＷ０２を、サブワード・ドライバ２１ｃは正転ビット線Ｔに対応するメモリセルを指定するサブワード線ＳＷ２０およびＳＷ２２を左右両側に設けている。
【００２３】
ここで、サブワード・ドライバに入力されるサブワード選択信号ＳＷＥ０〜ＳＷＥ３により１本のサブワード線を選択して駆動することにより、セル１１を選択する。例えばサブワード選択信号ＳＷＥ０〜ＳＷＥ３がそれぞれ“Ｈ”，“Ｌ”，“Ｌ”，“Ｌ”ならば、サブワード線ＳＷ００、ＳＷ２０が駆動されサブワード線ＳＷ００、ＳＷ２０に接続されたセル１１が選択される。例えばＳＷＥ０を選択すると、サブワード線ＳＷ００、ＳＷ２０が選択される。
【００２４】
また、従来の半導体記憶装置では、ワード線を置換するＸリダンダンシ回路と、ビット線を置換するＹリダンダンシ回路は最適置換ができるように配分し、配置していた。
【００２５】
しかし、近年では、読み出し、書込みバス部にバッファを配置し、メモリセルとバッファ間を高速でデータ転送を行う仕様ができ、６４Ｍ／１２８ＭバーチャルチャネルＳＤＲＡＭ等が製品化されている。この製品は、今後、市場規模が拡大することが予想される。この仕様では、速度を優先させるのと、チップの面積を押さえるため、Ｙ側リダンダンシ回路を十分に配置できない。
【００２６】
このため、置換効率の向上をめざし、従来の製品でおこなわれていた、メインワード線で選択されるサブワード・ドライバの組を一括して置換するメインワード置換方法から、サブワード単位で置換するサブワード置換方法を変更し、置換単位を細分化して置換効率を向上させて、Ｙリダンダンシ回路の不足を補うこと行われるようになった。
【００２７】
従来のブロックレイアウト図の一例を示した図１１を参照すると、１プレートのメモリアレイ１１、リダンダンシ回路２１、センスアンプ（図中ではＳ．Ａと称する）３１、メインワード・ドライバ５１、リダンダンシ・メインワード・ドライバ８１がある。
【００２８】
サブワード選択回路１１１０、リダンダンシ・サブワード選択回路１１２０は、図中のメモリアレイ１１のＹ方向に隣接してレイアウトしている。アドレスにより、選択したメモリセルアレイ１１のメインワード線６１とサブワード選択信号４１の交差する場所にある図１１には記載されていないサブワード・ドライバにより、サブワード線を選択し、メモリセルを選択する。リードは、メモリセルから読み出されたデータが、ビット線１０２に伝わり、センスアンプ３１で増幅し、データ線１１０へ出力する。
【００２９】
サブワード選択信号４１はプレートｎおよびプレートｎ＋１に共通に配線され、リダンダンシ・サブワード選択信号９１はプレートｎおよびプレートｎ＋１のリダンダンシ回路に共通に配線されている。
【００３０】
バッファを備える場合のレイアウトブロック図を示した図１２を参照すると、図１２との違いは、バッファ１１４０の配置と、データ転送線１１３がある。また、プレートｎおよびｎ＋１のサブワード選択回路１１１０それぞれはプレート下方にメインワードドライバに隣接してレイアウトされ、リダンダンシ・サブワード選択回路１１２０の位置もリダンダンシ回路の下方向の位置にメインワードドライバに隣接してレイアウトされている。さらに、リダンダンシ・サブワード選択信号９１とサブワード選択信号４１とは直角方向に配線されていることである。
【００３１】
通常、転送効率を上げるため、バッファ１１４０、データ転送線１１３の数は多い。例えば、ビット線４ｋ本に対し、データ転送線１ｋ本であり、４ｋビットのメモリセルから１ｋビットのデータを一度にバッファへ転送する。このためレイアウト効率を考慮し、バッファ１１４０は、上述したようにプレートｎ＋１のＹ方向に隣接して並べて配置し、サブワード選択回路１１１０、リダンダンシ・サブワード選択回路１１２０は、メインワードドライバに隣接してレイアウトすることになる。この場合、リダンダンシ回路２１のＸ方向の幅にリダンダンシ・サブワード選択回路１１２０の幅を合わせてレイアウトするため、レイアウトが複雑になる欠点がある。
【００３２】
上述した従来の構成例を示した図１３を参照すると、プレートｎ＿１００は、サブワード選択回路ブロック１２４と、サブワード選択信号線（４本の線束）１１４〜１１７と、サブワード・ドライバ１２１ａ〜１２１ｅと、メモリセル・アレイと、リダンダンシ・サブワード選択回路ブロック１２７と、リダンダンシ・サブワード・ドライバ１２２ａ〜１２２ｅと、リダンダンシ・サブワード選択信号１３１〜１３４と、リダンダンシ・メモリセル・アレイを備える。
【００３３】
プレートｎ＋１＿２００も同様に、サブワード選択回路ブロック２２４と、サブワード選択信号２１４〜２１７と、サブワード・ドライバ２２１ａ〜２２１ｅと、メモリセル・アレイと、リダンダンシ・サブワード選択回路ブロック２２７と、リダンダンシ・サブワード・ドライバ２２２ａ〜２２２ｅと、リダンダンシ・サブワード選択信号２３１〜２３４と、リダンダンシ・メモリセル・アレイを備える。
【００３４】
この構成ではメインメモリの選択はサブワード選択回路ブロック１２４、２２４で行い、リダンダンシ回路のメモリ選択はリダンダンシ・サブワード選択回路ブロック１２７、２２７で行う。
【００３５】
サブワード選択回路ブロック１２４は、その構成を示した図１４を参照すると、サブワード選択信号ＳＷＥ００〜ＳＷＥ０３（線束１１４）を出力するサブワード選択回路３０１から３０４のブロックと、サブワード選択信号ＳＷＥ１０〜ＳＷＥ１３（線束１１５）を出力するサブワード選択回路３１１から３１４のブロックと、サブワード選択信号ＳＷＥ２０〜ＳＷＥ２３（線束１１６）を出力するサブワード選択回路３２１から３２４のブロックと、サブワード選択信号ＳＷＥ３０〜ＳＷＥ３３（線束１１６）を出力するサブワード選択回路３３１から３１４のブロックとから構成されている。
【００３６】
サブワード選択回路は、その構成を示した図１５を参照すると、サブワードデコード信号Ｘ０を入力する第１のＣＭＯＳインバータと、このインバータのＮチャネル型ＭＯＳトランジスタＮ１のソースおよび接地電位間に、第１のプレートの選択信号ＰＳｎを入力する第１のＮチャネル型ＭＯＳトランジスタＮ２とリダンダンシ非選択信号ＲＥＢを入力する第２のＮチャネル型ＭＯＳトランジスタＮ３とサブワード・デコード信号Ｘ１Ｘ２を入力する第３のＮチャネル型ＭＯＳトランジスタＮ４とを直列接続し、第１のＭＯＳインバータの出力を第１のＰチャネル型トランジスタＰ２で電源電位ＶＢＯＯＴにプルアップするとともに第２のＭＯＳインバータで受けてその出力を第１のサブワード線選択信号ＳＷＥｎとして出力し、かつその出力をＰチャネル型トランジスタＰ２のゲートにも入力する構成である。
【００３７】
この従来技術のサブワード選択回路は、置換時はリダンダンシ非選択信号ＲＥＢが論理レベルの“Ｌ”レベルで非活性である。置換しない時のリダンダンシ非選択信号ＲＥＢが“Ｈ”レベルの場合、プレート選択信号ＰＳｎが“Ｈ”レベル、下位アドレス信号でサブワード・デコード信号Ｘ０が“Ｈ”レベル、下位アドレス信号Ｘ１Ｘ２が“Ｈ”レベルにより、選択されたサブワード選択信号ＳＷＥｎには“Ｈ”レベルが発生する。置換時は、リダンダンシ非選択信号ＲＥＢが“Ｌ”レベルで非活性となる。
【００３８】
従来のリダンダンシ・サブワード選択回路ブロックの構成を示した図１６を参照すると、リダンダンシ・サブワード選択信号ＲＳＷＥ００〜ＲＳＷＥ０３（線束１３１）を出力するリダンダンシ・サブワード選択回路３６１〜３６４のブロックと、リダンダンシ・サブワード選択信号ＲＳＷＥ１０〜ＲＳＷＥ１３（線束１３２）を出力するリダンダンシ・サブワード選択回路３７１〜３７４のブロックと、リダンダンシ・サブワード選択信号ＲＳＷＥ２０〜ＲＳＷＥ２３（線束１３３）を出力するサブワード選択回路３８１〜３８４のブロックと、リダンダンシ・サブワード選択信号ＲＳＷＥ３０〜ＲＳＷＥ３３（線束１３４）を出力するサブワード選択回路３９１〜３９４のブロックとから構成されている。
【００３９】
従来のリダンダンシ・サブワード選択回路の構成を示した図１７を参照すると、上述したサブワード選択回路との相違点は、リダンダンシ非選択信号ＲＥＢを入力するＮチャネル型ＭＯＳトランジスタＮ３のゲートにインバータＩＶを接続したことである。すなわち、リダンダンシ非選択信号ＲＥＢに対し、サブワード選択回路とリダンサンシ・サブワード選択回路とは相補の関係にある。
【００４０】
例えば、置換時は、リダンダンシ非選択信号ＲＥＢが“Ｌ”レベル、プレート選択信号ＰＳｎが“Ｈ”レベル、サブワード・デコード信号Ｘ０が“Ｈ”レベル、リダンダンシ選択信号ＲＳが“Ｈ”レベルにより、選択されたリダンダンシ・サブワード選択信号ＲＳＷＥｎに“Ｈ”レベルが発生する。一方、置換しない時は、リダンダンシ非選択信号ＲＥＢ“Ｈ”レベルで非活性となる。
【００４１】
つまり、リダンダンシ非選択信号ＲＥＢが“Ｈ”レベルの時は置換しないのであるから、主メモリ領域のメモリセルアレイを選択しリダンダンシ・メモリ領域は選択しないようにしている。リダンダンシ非選択信号ＲＥＢが“Ｌ”レベルの時は、逆に、主メモリ領域のメモリセルアレイは選択せずリダンダンシ・メモリ領域を選択するようにしている。
【００４２】
従来技術のメインワード・ドライバ回路の構成を示した図１８、およびリダンダンシ・メインワード・ドライバ回路の構成を示した図１９を参照すると、それぞれの基本構成は前述したサブワード選択回路と同様である。すなわち、メインワード・ドライバ回路は電源電位にＶＢＯＯＴを供給され、入力信号としてアドレスＸ３からＸ５のデコード信号を入力し、他の条件入力信号としてプレート選択信号ＰＳｎおよびアドレスＸ６からＸ８のデコード信号を入力し、メインワード線選択信号としてＭＷＥｎｍを出力する。
【００４３】
リダンダンシ・メインワード・ドライバ回路は入力条件信号としてプレート選択信号ＰＳｎのみでありアドレスＸ６からＸ８のデコード信号を入力しないことがメインワード・ドライバ回路と異なり、リダンダンシ・メインワード線ＲＷＥｎを出力する。
【００４４】
サブワード・ドライバ回路は、その構成を示した図２０を参照すると、ゲートにＶＢＯＯＴを共通入力しドレインにメインワード線を共通接続するトランジスタＮ１３，Ｎ１５、Ｎ１７、Ｎ１９とこれらのトランジスタＮ１３〜Ｎ１９のソースをそれぞれ対応するゲートに接続しそれぞれのドレインをサブワード選択回路のそれぞれに対応した出力線に接続するトランジスタＮ１４，Ｎ１６、Ｎ１８、Ｎ２０とからなり、トランジスタＮ１４，Ｎ１６、Ｎ１８、Ｎ２０のソースはサフワード選択信号線ＳＷｎｍ、ＳＷｎｍ＋２、ＳＷｎｍ＋４、ＳＷｎｍ＋６にそれぞれ接続され、さらにＹ方向の上下方向にそれぞれ配置されたメモリセルアレイに接続するべく分岐する。
【００４５】
サブワード選択信号線は上述したように櫛型になるように設けるので、メモリセルアレイを挟んで反対側に配置されるサブワード・ドライバトランジスタＮ１４，Ｎ１６、Ｎ１８、Ｎ２０のソースはサフワード選択信号線ＳＷｎｍ＋１、ＳＷｎｍ＋３、ＳＷｎｍ＋５、ＳＷｎｍ＋７にそれぞれ接続される。
【００４６】
例えば、サブワード・ドライバ１２２ｂおよび１２２cに挟まれたメモリセルアレイは、ＳＷ００，ＳＷ０２，ＳＷ０４，ＳＷ０６で示すビット線対のうちの正転ビット線Ｔに対応するワード線がサブワード・ドライバ１２２ｂで活性化され、ＳＷ０１，ＳＷ０３，ＳＷ０５，ＳＷ０７で示すビット線対のうちの反転ビット線Ｂに対応するワード線がサブワード・ドライバ１２２ｃで活性化される。
【００４７】
サブワード・デコーダ・ブロック４０３は、その構成図を示した図２１ａを参照すると、アドレスＸ０はインバータＩＶ１によりＸ０反転信号Ｘ０Ｎとなり、インバータＩＶ２，ＩＶ３によりＸ０正転信号Ｘ０Ｔとなる。すなわちアドレスＸ０＝“Ｌ”レベルなら反転信号Ｘ０Ｎ＝“Ｈ”レベル、正転信号Ｘ０Ｔ＝“Ｌ”レベルであり、アドレスＸ０＝“Ｈ”レベルなら反転信号Ｘ０Ｎ＝“Ｌ”レベル、正転信号Ｘ０Ｔ＝“Ｈ”レベルである。
【００４８】
図２１ｂを参照すると、アドレスＸ１およびＸ２の状態により、Ｘ１２デコード信号として、Ｘ１Ｎ２Ｎ＝“Ｌ”“Ｌ”＝０、Ｘ１Ｔ２Ｎ＝“Ｈ”“Ｌ”＝２、Ｘ１Ｎ２Ｔ＝“Ｌ”“Ｈ”＝１、Ｘ１Ｔ２Ｔ＝“Ｈ”“Ｈ”＝３を出力する。
【００４９】
次に上述した構成に基づき図２２に示した動作タイミング図を参照しながら動作を説明する。
【００５０】
時刻ｔ１よりも前の時刻においては、プリチャージ状態にあるものとし、サブワード・デコード信号は全て“Ｌ”レベル状態にあるものとする。アドレスはプレートｎを選択する設定である。
【００５１】
時刻ｔ１では、クロック立ち上がりに同期して、コマンド、アドレスを取り込む。アクティブと称するコマンドは、ワードを選択するコマンドである。
【００５２】
時刻ｔ２では、プレートｎの選択信号ＰＳｎが“Ｈ”レベル、アドレスＸ３、Ｘ４、Ｘ５とＸ６、Ｘ７、Ｘ８とのデコード信号Ｘ３４５、Ｘ６７８は“Ｈ”レベルになる。サブワード・デコード信号であるＸ０およびＸ１Ｘ２も“Ｈ”レベルとなる。
【００５３】
リダンダンシ・メインワード活性信号ＰＸＲが“Ｈ”レベル、プリチャージ信号ＰＲＣも“Ｈ”レベルになり、リダンダンシ・アドレスを検出し、置換する場合、時刻ｔ３では、リダンダンシ選択信号ＲＳｐｑが“Ｈ”レベル、リダンダンシ非選択信号ＲＥＢｐが“Ｌ”レベルとなる。
【００５４】
時刻ｔ４では、Ｘ３、Ｘ４、Ｘ５およびＸ６、Ｘ７、Ｘ８のデコード信号Ｘ３４５およびＸ６７８により、選択されたメインワード信号ＭＷＥｎｍが“Ｈ”レベル、リダンダンシ・メインワード信号ＲＷＥｎが“Ｈ”レベルになる。
【００５５】
時刻ｔ５では、プレートｎのリダンダンシ・サブワード選択信号ＲＳＷＥｎが発生する。時刻ｔ６では、プレートｎのリダンダンシ・サブワード信号ＲＳＷｎが選択される。
【００５６】
置換しない場合は、前述した図２１のタイミングチャートにおいて、時刻ｔ３では、リダンダンシ選択信号ＲＳｐｑが“Ｌ”レベル、リダンダンシ非選択信号ＲＥＢｐが“Ｈ”レベルとなる。
【００５７】
時刻ｔ４では、Ｘ３、Ｘ４、Ｘ５およびＸ６、Ｘ７、Ｘ８のデコード信号Ｘ３４５およびＸ６７８により、選択されたメインワード線ＭＷＥｎｍが“Ｈ”レベル、リダンダンシ・メインワード線ＲＷＥｎが“Ｌ”レベルになる。
【００５８】
時刻ｔ５では、プレートｎのサブワード選択信号ＳＷＥｎが発生する。時刻ｔ６では、プレートｎのサブワード線ＳＷｎが選択される。
【００５９】
【発明が解決しようとする課題】
上述したようにサブワード方式を適用した従来の半導体記憶装置においては、サブワード選択回路およびリダンダンシ・サブワード選択回路をプレートごとにそれぞれ備えており、チップ上に占めるこれらの回路のレイアウト面積が大きくなるという問題がある。
【００６０】
従来、サブワード選択回路はメモリアレイのＹ方向の延長線上に配置し、その出力であるサブワード選択線をメモリアレイ領域内でＹ方向に延長して配置しておき、このＹ方向に延長した幹になるサブワード選択線からそれぞれＸ軸と平行方向（Ｘ方向）に所定数のサブワード線を分岐させて延長配置することにより、Ｙ方向に延長配置したメインワード選択線と交差するレイアウトとし、レイアウトの影響が小さくなるようにしていた。
【００６１】
しかし、バッファをメモリアレイのＹ方向に隣接して平行配置するような場合、サブワード選択回路は、メインワード・ドライバと隣接して配置することになり、配線構造が複雑になる。しかも、サブワード置換方法の場合、リダンダンシ・サブワード選択回路は、サブワード選択回路とほぼ同等の回路規模となるが、リダンダンシ回路の幅に合わせて配置するため、レイアウトはより一層、複雑化し、このため、レイアウト面積が大きくなるという問題点がある。
【００６２】
本発明の目的は、上述した従来の欠点に鑑みなされたものであり、サブワード方式におけるサブワード選択回路を改良し、プレートごとに配置するリダンダンシ・サブワード選択回路を削除した半導体記憶装置およびそのリダンダンシ回路置換方法を提供することにある。
【００６３】
【課題を解決するための手段】
本発明の半導体記憶装置は、同一半導体基板上の複数バンクそれぞれに複数のメモリアレイ群が配置されたプレートを複数個備えるとともに、欠陥メモリセルが含まれたメモリセルアレイに置き換えるためのリダンダンシ・メモリセルアレイ群をそれぞれのプレートごとにさらに備え、ワード線選択時に任意のメインワード線が列デコーダにより選択された後にサブワード選択線がサブワード・ドライバにより選択されて所望の前記メモリセルアレイおよび前記リダンダンシ・メモリセルアレイのリダンダンシ・サブワード線が選択される半導体記憶装置において、前記サブワード選択線の選択を切り換えるサブワード選択回路を前記プレートごとに有し、それぞれの前記サブワード選択回路は、自身の属するプレート上のサブワード選択線および隣接する他方のプレート上に配置された前記リダンダンシ・メモリセルアレイのリダンダンシ・サブワード選択線を選択する選択手段を有することを特徴とする。
【００６４】
本発明の半導体記憶装置の他の特徴は、メモリセルアレイ群と、前記メモリセルアレイ群それぞれのワード線を選択するサブワード・ドライバ群と、前記サブワード・ドライバ群から任意の１つを選択するサブワード選択手段と、不良メモリセルが含まれたメモリセルアレイを置き換えるためのリダンダンシ・メモリセルアレイ群と、リダンダンシ・メモリセルアレイ群それぞれのワード線を選択するリダンダンシ・サブワード・ドライバ群と、これらのリダンダンシ・サブワード・ドライバ群から任意の１つを選択するリダンダンシ・サブワード選択手段とを少なくとも備える複数のプレートが同一半導体基板上のバンクごとに配置された半導体記憶装置において、前記リダンダンシ・サブワード選択手段として、隣接する前記プレート間でそれぞれの有するサブワード選択手段を互いに共用することにより、一方の前記プレートの前記サブワード選択手段で生成したサブワード選択信号を他方の前記プレートのリダンダンシ・サブワード選択信号として互いに入力してそれぞれのワード線選択を制御することにある。
【００６５】
本発明の半導体記憶装置のさらに他の特徴は、メモリセルアレイ群と、前記メモリセルアレイ群それぞれのワード線を選択するサブワード・ドライバ群と、前記サブワード・ドライバ群から任意の１つを選択するサブワード選択手段と、不良メモリセルが含まれたメモリセルアレイを置き換えるためのリダンダンシ・メモリセルアレイ群と、リダンダンシ・メモリセルアレイ群それぞれのワード線を選択するリダンダンシ・サブワード・ドライバ群と、これらのリダンダンシ・サブワード・ドライバ群から任意の１つを選択するリダンダンシ・サブワード選択手段とを少なくとも備える第１および第２のプレートが同一半導体基板上のバンクごとに配置され、前記サブワード選択手段およびリダンダンシ・サブワード選択手段の両方を前記サブワード選択手段のみで共用するとともに、各プレート内で共用される前記サブワード選択手段をさらに前記第１および前記第２のプレート間で共用し、前記第１および前記第２のプレート間での共用は、前記第１および前記第２のプレートそれぞれのリダンダンシ・サブワード選択線を互いに他方のプレート内で共用される前記サブワード選択手段により行う選択動作にある。
【００６６】
また、１プレート当たりリダンダンシ・メインワード線を複数本および前記リダンダンシ・メモリセルアレイ群を複数列備えるとともに、前記リダンダンシ・メモリセルアレイの複数のリダンダンシ・サブワード選択線を選択する選択手段を有することができる。
【００６７】
さらに、前記リダンダンシ・サブワード選択線の選択手段は、選択条件の信号として少なくとも第１のプレートの選択信号および第２のプレートの選択信号を論理和する入力として与えられ、隣接するプレートとの前記選択手段の信号接続は、前記第１のプレートの選択信号を一方のプレートは第１のプレートの選択信号端子に接続し、他方のプレートは第２のプレートの選択信号端子に接続し、前記第２のプレートの選択信号を前記一方のプレートは第２のプレートの選択信号端子に接続し、前記他方のプレートは第１のプレートの選択信号端子に接続することができる。
【００６８】
さらにまた、前記第１のプレートおよび前記第２のプレートとも同一の回路構成を有し、前記リダンダンシ・メモリセルアレイに置換するとき前記第１のプレートに入力する第１のプレートの選択信号をアクティブ状態にし、第２のプレートの選択信号を非アクティブ状態にすることもできる。
【００６９】
また、前記サブワード選択回路を構成する前記選択手段は、サブワードデコード信号を入力する第１のＣＭＯＳインバータと、このインバータのＮチャネル型ＭＯＳトランジスタのソースおよび接地電位間に、前記第１のプレートの選択信号を入力する第１のＮチャネル型ＭＯＳトランジスタとリダンダンシ非選択信号を入力する第２のＮチャネル型ＭＯＳトランジスタとサブワード・デコード信号を入力する第３のＮチャネル型ＭＯＳトランジスタとを直列接続し、前記第１のＭＯＳインバータの出力を第１のＰチャネル型トランジスタで電源電位にプルアップするとともに前記第２のＭＯＳインバータで受けてその出力を第１のサブワード線選択信号として出力し、かつその出力を前記第１のＰチャネル型トランジスタのゲートにも入力する構成に、さらに前記直列接続体と並列状態に、前記第２のプレートの選択信号を入力する第４のＮチャネル型ＭＯＳトランジスタとリダンダンシ選択信号を入力する第５のＮチャネル型ＭＯＳトランジスタとの直列接続体を接続して構成する。
【００７０】
さらに、前記第１のプレートの第１列目のサブワード・ドライバおよび前記第２のプレートの第１列目のリダンダンシ・サブワード・ドライバに供給する第１のサブワード選択信号と前記第２のプレートの第１列目のサブワード・ドライバおよび前記第１のプレートの第１列目のリダンダンシ・サブワード・ドライバに供給する第２ののサブワード選択信号は、それぞれ第１列目のサブドライバのサブワード選択信号と同一の信号配線とすることもできる。
【００７１】
さらにまた、各プレートの第１列目から第ｎ列目のサブワード・ドライバに供給されるサブワード選択信号は、それぞれのサブワード・ドライバごとに対応させた互いに異なる信号配線と介することもできる。
【００７２】
また、前記サブワードデコード信号である２ビットの第１の下位アドレス信号の組み合わせによるサブワード選択信号の切り換えは、第１のプレートの選択信号と第２のプレートの選択信号とリダンダンシ選択信号とリダンダンシ非選択信号とを第２および第３のサブワードデコード信号とを各サブワード選択回路で共通入力とすることによりサブワード選択制御回路の出力線数を少なくする手段として、１つのサブワード選択回路からビット線対のうちの反転ビット線に対応するワード選択および正転ビット線に対応するワード選択を行う２系統のサブワード選択信号を生成することもできる。
【００７３】
さらに、前記サブワード選択回路は、前記選択手段を複数個備え、第１、第２，第３の下位アドレス信号のうち前記第２，第３のアドレス信号を基にデコードして得られたサブワード・デコード信号と、所定のリダンダンシ・サブワード線を選ぶためのリダンダンシ選択信号と、サブワード線を非選択にするためのリダンダンシ非選択信号と前記第１の下位アドレス信号の極性反転信号または正転信号と第１のプレート選択信号と第２のプレート選択信号とからなる共通入力信号とを入力するとともに、それぞれビット線対のうちの正転ビット線または反転ビット線に対応するサブワード線を指定する信号を前記正転ビット線または前記反転ビット線それぞれに対応して１出力ずつ有する複数の選択手段を１グループとしそれらを複数グループ備えて構成することもできる。
【００７４】
さらにまた、前記サブワード選択回路を構成する前記選択手段は、前記第１のＣＭＯＳインバータのソースおよび電源電位間に、サブワードデコード信号の極性反転信号を入力する第３のＣＭＯＳインバータと、このインバータの出力を第２のＰチャネル型トランジスタで電源電位にプルアップするとともに前記第３のＭＯＳインバータで受けてその出力を第２のサブワード線選択信号として出力し、かつその出力を前記第２のＰチャネル型トランジスタのゲートにも入力する構成をさらに付加することもできる。
【００７５】
また、前記サブワード選択回路は、前記選択手段を複数個備え、第１、第２，第３の下位アドレス信号のうち前記第２、前記第３のアドレス信号を基にデコードして得られたサブワード・デコード信号と、所定のリダンダンシ・サブワード線を選ぶためのリダンダンシ選択信号と、サブワード線を非選択にするためのリダンダンシ非選択信号と前記第１の下位アドレス信号の極性反転信号および正転信号と第１のプレート選択信号と第２のプレート選択信号とからなる共通入力信号とを入力するとともに、それぞれビット線対のうちの正転ビット線に対応するサブワード線を指定する信号を１出力ずつ有し、さらに反転ビット線に対応するサブワード線を指定する信号を１出力ずつ有する複数の選択手段を１グループとしそれらを複数グループ備えて構成することもできる。
【００７６】
本発明の半導体記憶装置のさらにまた他の特徴は、第１のプレートに分割配置した、第１のメモリセルアレイ群および第１のリダンダンシ・メモリセルアレイ群と、前記第１のプレートに隣接する第２のプレートに分割配置した、第２のメモリセルアレイ群および第２のリダンダンシ・メモリセルアレイ群と、前記第１のプレートに対応した第１のサブワード選択回路と、前記第２のプレートに対応した第２のサブワード選択回路と有する半導体記憶装置において、
前記第１のサブワード選択回路に接続する第１のサブワード選択信号線と前記第２のサブワード選択回路に接続する第２のサブワード選択信号線とを、それぞれのプレートのリダンダンシ・メモリセルアレイを水平方向に横切って延在させて他方のリダンダンシ・サブワード・ドライバに配線したレイアウト構造を有することにある。
【００７７】
本発明の半導体記憶装置のリダンダンシ回路置換方法は、半導体記憶回路のメモリセルアレイを複数のメモリブロックに分け、これら複数のメモリブロックをさらに複数のプレートごとにまとめ、各プレートにはさらにリダンダンシ・メモリブロックを配置し、かつ前記メモリブロックおよび前記メモリブロックそれぞれに対応させてサブワード・ドライバまたはリダンダンシ・サブワード・ドライバを設けてワード選択をするとともに、前記メモリブロックに不良メモリセルが含まれる場合はそのブロックを選択して前記リダンダンシ・メモリブロックに置き換えるサブワード選択手法を用いた半導体記憶装置のリダンダンシ回路置換方法において、前記不良メモリセルが含まれるプレートのリダンダンシ・サブワード選択は、隣接するプレートの有するサブワード選択回路で生成したサブワード選択信号を用いて相互に選択を行うことで、前記サブワード選択回路をプレート間で共用して前記リダンダンシ・メモリブロックを置き換えることにある。
【００７８】
【発明の実施の形態】
次に本発明の実施の形態を図面を参照しながら説明する。
【００７９】
本発明の半導体記憶装置１のサブワード選択回路に関わる第１の実施形態としての構成をブロック図で示した図１を参照すると、半導体記憶装置１は、プレートｎ＿１００とプレートｎ＿２００とリダンダンシ・サブワード制御回路４０１とプレート・デコーダ・ブロック４０２とサブワード・デコーダ・ブロック４０３とを備える。プレートｎ＿１００は、サブワード・ドライバ１２１ａ〜１２１ｅと、リダンダンシ・サブワード・ドライバ１２２ａ〜１２２ｅと、センスアンプ１２３ａ〜１２３ｅと、サブワード選択回路ブロック１２４と、リダンダンシ・メインワード・ドライバ１２５と、メインワード・ドライバ１２６と、メモリセル・アレイと、リダンダンシ・メモリセル・アレイとを備える。
【００８０】
同様に、プレートｎ＋１＿２００は、サブワード・ドライバ２２１ａ〜２２１ｅと、リダンダンシ・サブワード・ドライバ２２２ａ〜２２２ｅと、センスアンプ２２３ａ〜２２３ｅと、サブワード選択回路ブロック２２４と、リダンダンシ・メインワード・ドライバ２２５と、メインワード・ドライバ２２６と、メモリセル・アレイと、リダンダンシ・メモリセル・アレイとを備える。
【００８１】
この半導体記憶装置の構成と従来の構成との相違点は、メインメモリの選択およびリダンダンシ回路のメモリ選択は、ともにサブワード選択回路ブロック１２４、２２４で行い、従来の構成で備えていたリダンダンシ回路のメモリ選択専用のリダンダンシ・サブワード選択回路ブロック１２７、２２７を削除した構成になっていることである。
【００８２】
上述した構成で、リダンダンシ・サブワード制御回路４０１は、アドレスＸ０〜Ｘ９とプリチャージ信号ＰＲＣを入力し、リダンダンシ選択信号ＲＳｐｑとリダンダンシ非選択信号ＲＳＢｐとを生成し、サブワード選択回路ブロック１２４、２２４に出力する。リダンダンシ選択信号ＲＳｐｑはサブワードおよびリダンダンシ・サブワード選択線に対応してこの例では１６本の信号線にそれぞれ出力される。すなわちリダンダンシ・サブワード選択信号（４本の線束）１１４〜１１７を切り換えるため、リダンダンシ選択信号ＲＳｐｑは例えば図１では１６本ある。
【００８３】
リダンダンシ非選択信号ＲＳＢｐｑはサブワード選択信号（ＳＷＥ０ｎ〜ＳＷＥ３ｎ）線１１４〜１１７とリダンダンシ・サブワード選択信号線２１４〜２１７とに対応してこの例では４本の信号線にそれぞれ出力される。
【００８４】
また、リダンダンシ・サブワード制御回路４０１は、例えば特開２０００−１００１９５号公報記載の図２に示すようなヒューズ回路を有し、プリチャージ信号ＰＲＣにより、リダンダンシ・アドレスを検出し、プレートｎのリダンダンシ・サブワード線束１１２およびプレートｎ＋１の線束２１２を選ぶためのリダンダンシ選択信号ＲＳｐｑを駆動し、プレートｎのサブワード線の線束１１１およびプレートｎ＋１のサブワード線の線束２１１を非選択にするためのリダンダンシ非選択信号ＲＥＢｐを駆動する。
【００８５】
リダンダンシ選択信号ＲＳｐｑはサブワード・ドライバＳＷＤ１２１ａ〜１２１ｅ出力のサブワード線を個別に制御するため上述した４（サブワード線）×４（ドライバ数）＝１６本を必要とするが、サブワード・ドライバＳＷＤ１２１ａ〜１２１ｅ出力のサブワード線を非選択にするときは、サブワード・ドライバＳＷＤ１２１ａ〜１２１ｅを一括して非活性にするので、リダンダンシ非選択信号ＲＥＢｐは４本となる（ＳＷＤ１２１ａと１２１ｅとは同一のサブワード選択信号（線束１１４）を入力する）。
【００８６】
プレート・デコーダ・ブロック４０２は、アドレスＸ９を入力し、プレートｎ選択信号ＰＳｎおよびプレートｎ＋１選択信号ＰＳｎ＋１を生成し、サブワード選択回路ブロック１２４、２２４に出力する。すなわち、このプレート・デコーダ・ブロック４０２により、プレートｎ選択信号ＰＳｎおよびプレートｎ＋１選択信号ＰＳｎ＋１でプレートを選択する。
【００８７】
サブワード・デコーダ・ブロック４０３は、アドレスＸ１〜Ｘ２、Ｘ０を入力し、デコード信号Ｘ１およびＸ２の正転信号Ｔ、極性反転信号Ｎ、デコード信号Ｘ０の正転信号Ｔ、極性反転信号Ｎによる組み合わせの信号をＸ１Ｎ２Ｎ、Ｘ１Ｔ２Ｎ、Ｘ１Ｎ２Ｔ、Ｘ１Ｔ２Ｔとして生成し、それぞれサブワード選択回路ブロック１２４、２２４に出力する。
【００８８】
出力線はデコード信号Ｘ１およびＸ２の正転信号Ｔ、極性反転信号Ｎは、ここでは正転信号Ｔ、極性反転信号Ｎの２ビットの組み合わせ“Ｌ”“Ｌ”＝０，“Ｈ”“Ｌ”＝２、“Ｌ”“Ｈ”＝１、“Ｈ”“Ｈ”＝３に基づき４本、デコード信号Ｘ０の正転信号Ｔ、極性反転信号Ｎは２本である。
【００８９】
プレートｎのサブワード選択回路ブロック１２４は、サブワード・ドライバＳＷＤ１２１ａ〜１２１ｅのサブワード線の線束１１１から、１つのサブワード線を選択するための、各４本で構成するサブワード選択信号（ＳＷＥ０ｎ〜ＳＷＥ３ｎ）線（線束１１４〜１１７）があり、合計１６本となるこれらのサブワード選択信号線１１４〜１１７の選択を切り換える。
【００９０】
リダンダンシ・メインワード・ドライバ１２５は、リダンダンシ・メインワード活性信号ＰＸＲとプレートｎの選択信号ＰＳｎとを入力し、リダンダンシ・メインワード信号ＲＷＥｎをリダンダンシ・サブワード・ドライバＲＳＷＤ１２２ａ〜１２２ｄへ出力する。
【００９１】
メイン・ワード・ドライバ１２５は、アドレスＸ３，Ｘ４，Ｘ５のデコード信号Ｘ３４５とアドレスＸ６，Ｘ７，Ｘ８とプレートｎ選択信号ＰＳｎとを入力し、メインワード信号ＭＷＥｎｍをリダンダンシ・サブワード・ドライバＲＳＷＤ１２２ａ〜１２２ｄへ出力する。
【００９２】
サブワード・ドライバＳＷＤ１２１ａと１２１ｃと１２１ｅとはサブワード信号ＳＷｎ０、ＳＷｎ２、ＳＷｎ４を線束１１１としてメモリセルアレイのビット線対のうちの正転ビット線Ｔに対応するメモリセルへ出力し、サブワード・ドライバＳＷＤ１２１ｂと１２１ｄとはサブワード信号ＳＷｎ１、ＳＷｎ３、ＳＷｎ５、ＳＷｎ７とを線束１１１としてメモリセルアレイのビット線対のうちの反転ビット線Ｂに対応するメモリセルへ出力する。すなわち、従来例同様に櫛形にワード線を配置する。
【００９３】
リダンダンシ・サブワード・ドライバＲＳＷＤ１２２ａと１２２ｃと１２２ｅとはサブワード信号ＳＷｎ０、ＳＷｎ２、ＳＷｎ４を線束１１２としてメモリセルアレイの正転ビット線Ｔのメモリセルへ出力し、サブワード・ドライバＳＷＤ１２２ｂと１２２ｄとはサブワード信号ＳＷｎ１、ＳＷｎ３、ＳＷｎ５、ＳＷｎ７とを線束１１２としてメモリセルアレイの反転ビット線Ｂのメモリセルへ出力する。
【００９４】
一方、プレートｎ＋１のサブワード選択回路ブロック２２４は、サブワード・ドライバＳＷＤ２２１ａ〜２２１ｅのサブワード線束１１１から、１つのサブワード線を選択するための、各４本で構成するサブワード選択信号（ＳＷＥ０ｎ〜ＳＷＥ３ｎ）２１４〜２１７があり、合計１６本となるこれらのサブワード選択信号２１４〜２１７の選択を切り換える。
【００９５】
リダンダンシ・メインワード・ドライバ２２５は、リダンダンシ・メインワード活性信号ＰＸＲとプレートｎ＋１の選択信号ＰＳｎ＋１とを入力し、リダンダンシ・メインワード信号ＲＷＥｎ＋１をリダンダンシ・サブワード・ドライバＲＳＷＤ２２２ａ〜２２２ｄへ出力する。
【００９６】
メイン・ワード・ドライバ２２６は、アドレスＸ３，Ｘ４，Ｘ５のデコード信号Ｘ３４５とアドレスＸ６，Ｘ７，Ｘ８とプレートｎ＋１選択信号ＰＳｎ＋１とを入力し、メインワード信号ＭＷＥｎ＋１ｍをリダンダンシ・サブワード・ドライバＲＳＷＤ２２２ａ〜２２２ｄへ出力する。
【００９７】
サブワード・ドライバＳＷＤ２２１ａと２２１ｃと２２１ｅとはサブワード信号ＳＷｎ１、ＳＷｎ３、ＳＷｎ５を線束２１１としてメモリセルアレイの反転ビット線Ｂに対応するメモリセルへ出力し、サブワード・ドライバＳＷＤ２２１ｂと２２１ｄとはサブワード信号ＳＷｎ０、ＳＷｎ２、ＳＷｎ４、ＳＷｎ６とを線束２１１としてメモリセルアレイの正転ビット線Ｔに対応するメモリセルへ出力する。この場合も従来例同様に櫛形にワード線を配置する。
【００９８】
リダンダンシ・サブワード・ドライバＲＳＷＤ２２２ａと２２２ｃと２２２ｅとはサブワード信号ＳＷｎ１、ＳＷｎ３、ＳＷｎ５を線束２１２としてメモリセルアレイの偶数列のメモリセルへ出力し、サブワード・ドライバＳＷＤ２２２ｂと２２２ｄとはサブワード信号ＳＷｎ０、ＳＷｎ２、ＳＷｎ４、ＳＷｎ６とを線束２１２としてメモリセルアレイの奇数列のメモリセルへ出力する。
【００９９】
上述した構成による本発明の特徴は、リダンダンシ・サブワード線の束１１２から、１つのサブワードを選ぶためのリダンダンシ・サブワード選択信号２１４〜２１７は、それぞれのノードＮ２を経由し、プレートｎ＋１＿２００のサブワード選択回路ブロック２２４から発生するサブワード選択信号２１４〜２１７から供給されることにある。
【０１００】
また、プレートｎ＋１＿２００のリダンダンシ・サブワード・ドライバＲＳＷＤ２２２ａ〜２２２ｅに入力するリダンダンシ・サブワード選択信号の線束１１４〜１１７は、リダンダンシ・サブワード線の束２１２から、１つのサブワードを選ぶためのリダンダンシ・サブワード選択信号２１４〜２１７は、それぞれのノードＮ１を経由し、プレートｎ＋１＿２００のサブワード選択回路ブロック１２４から発生するサブワード選択信号２１４〜２１７から供給されることにある。
【０１０１】
すなわち、サブワード選択線の選択を切り換えるサブワード選択回路をプレートごとに有し、それぞれのサブワード選択回路は、自身の属するプレート上のサブワード選択線および隣接する他方のプレート上に配置されたリダンダンシ・メモリセルアレイのリダンダンシ・サブワード選択線を選択する選択手段を有することになる。
【０１０２】
メモリセルからのデータはビット線１１３を介して読み出され、センスアンプ１２３で増幅されてバッファ（図示せず）に出力される。
【０１０３】
なお、上述したリダンダンシ・サブワード制御回路４０１と、プレート・デコーダ・ブロック４０２と、サブワード・デコーダブロック４０３と、リダンダンシ・メインワードドライバ１２５、２２５と、メインワード・ドライバ１２６、２２６と、サブワード・ドライバ１２１ａ〜１２１ｄ、２２１ａ〜２２１ｄと、リダンダンシ・サブワード・ドライバ１２１ａ〜１２１ｄ、２２１ａ〜２２１ｄとは、それぞれ従来技術と同じ回路構成であるからここでの構成の説明は省略する。
【０１０４】
本発明のサブワード選択回路ブロック１２４（サブワード選択回路ブロック２２４も同じ構成である）のブロック図を示した図２を参照すると、サブワード選択回路ブロック１２４は、サブワード・デコード信号Ｘ１Ｎ２Ｎ、リダンダンシ選択信号ＲＳ００および共通入力信号としてリダンダンシ非選択信号ＲＥＢ０，サブワード・デコード信号Ｘ０Ｎ，プレートｎの選択信号ＰＳｎ，プレートｎ＋１の選択信号ＰＳｎ＋１を入力し、サブワード選択信号ＳＷＥ００ｎを出力するサブワード選択回路３０１と、サブワード・デコード信号Ｘ１Ｔ２Ｎ、リダンダンシ選択信号ＲＳ０１および共通入力信号を入力し、サブワード選択信号ＳＷＥ０１ｎを出力するサブワード選択回路３０２と、サブワード・デコード信号Ｘ１Ｎ２Ｔ、リダンダンシ選択信号ＲＳ０２および共通入力信号を入力し、サブワード選択信号ＳＷＥ０２ｎを出力するサブワード選択回路３０３と、サブワード・デコード信号Ｘ１Ｔ２Ｔ、リダンダンシ選択信号ＲＳ０３および共通入力信号を入力し、サブワード選択信号ＳＷＥ０３ｎを出力するサブワード選択回路３０４とを備えサブワード選択信号ＳＷＥ００ｎ、ＳＷＥ０１ｎ、ＳＷＥ０２ｎ、ＳＷＥ０３ｎを線束１１４とする。
【０１０５】
また、サブワード選択回路ブロック１２４は、サブワード・デコード信号Ｘ１Ｎ２Ｎ、リダンダンシ選択信号ＲＳ１０および共通入力信号としてリダンダンシ非選択信号ＲＥＢ１，サブワード・デコード信号Ｘ０Ｔ，プレートｎの選択信号ＰＳｎ，プレートｎ＋１の選択信号ＰＳｎ＋１を入力し、サブワード選択信号ＳＷＥ１０ｎを出力するサブワード選択回路３１１と、サブワード・デコード信号Ｘ１Ｔ２Ｎ、リダンダンシ選択信号ＲＳ１１および共通入力信号を入力し、サブワード選択信号ＳＷＥ１１ｎを出力するサブワード選択回路３１２と、サブワード・デコード信号Ｘ１Ｎ２Ｔ、リダンダンシ選択信号ＲＳ１２および共通入力信号を入力し、サブワード選択信号ＳＷＥ１２ｎを出力するサブワード選択回路３１３と、サブワード・デコード信号Ｘ１Ｔ２Ｔ、リダンダンシ選択信号ＲＳ１３および共通入力信号を入力し、サブワード選択信号ＳＷＥ１３ｎを出力するサブワード選択回路３１４とを備えサブワード選択信号ＳＷＥ１０ｎ、ＳＷＥ１１ｎ、ＳＷＥ１２ｎ、ＳＷＥ１３ｎを線束１１５とする。
【０１０６】
さらに、サブワード選択回路ブロック１２４は、サブワード・デコード信号Ｘ１Ｎ２Ｎ、リダンダンシ選択信号ＲＳ２０および共通入力信号としてリダンダンシ非選択信号ＲＥＢ２，サブワード・デコード信号Ｘ０Ｎ，プレートｎの選択信号ＰＳｎ，プレートｎ＋１の選択信号ＰＳｎ＋１を入力し、サブワード選択信号ＳＷＥ２０ｎを出力するサブワード選択回路３２１と、サブワード・デコード信号Ｘ１Ｔ２Ｎ、リダンダンシ選択信号ＲＳ２１および共通入力信号を入力し、サブワード選択信号ＳＷＥ２１ｎを出力するサブワード選択回路３２２と、サブワード・デコード信号Ｘ１Ｎ２Ｔ、リダンダンシ選択信号ＲＳ２２および共通入力信号を入力し、サブワード選択信号ＳＷＥ２２ｎを出力するサブワード選択回路３２３と、サブワード・デコード信号Ｘ１Ｔ２Ｔ、リダンダンシ選択信号ＲＳ２３および共通入力信号を入力し、サブワード選択信号ＳＷＥ２３ｎを出力するサブワード選択回路３２４とを備えサブワード選択信号ＳＷＥ２０ｎ、ＳＷＥ２１ｎ、ＳＷＥ２２ｎ、ＳＷＥ２３ｎを線束１１６とする。
【０１０７】
さらにまた、サブワード選択回路ブロック１２４は、サブワード・デコード信号Ｘ１Ｎ２Ｎ、リダンダンシ選択信号ＲＳ３０および共通入力信号としてリダンダンシ非選択信号ＲＥＢ３，サブワード・デコード信号Ｘ０Ｔ，プレートｎの選択信号ＰＳｎ，プレートｎ＋１の選択信号ＰＳｎ＋１を入力し、サブワード選択信号ＳＷＥ３０ｎを出力するサブワード選択回路３３１と、サブワード・デコード信号Ｘ１Ｔ２Ｎ、リダンダンシ選択信号ＲＳ３１および共通入力信号を入力し、サブワード選択信号ＳＷＥ３１ｎを出力するサブワード選択回路３３２と、サブワード・デコード信号Ｘ１Ｎ２Ｔ、リダンダンシ選択信号ＲＳ３２および共通入力信号を入力し、サブワード選択信号ＳＷＥ３２ｎを出力するサブワード選択回路３３３と、サブワード・デコード信号Ｘ１Ｔ２Ｔ、リダンダンシ選択信号ＲＳ３３および共通入力信号を入力し、サブワード選択信号ＳＷＥ３３ｎを出力するサブワード選択回路３３４とを備えサブワード選択信号ＳＷＥ３０ｎ、ＳＷＥ３１ｎ、ＳＷＥ３２ｎ、ＳＷＥ３３ｎを線束１１７とする。
【０１０８】
すなわち、サブワード選択回路ブロック１２４から発生するサブワード選択信号（線束１１４）は、４本×４＝１６本（ＳＷＥ００ｎ〜ＳＷＥ３３ｎ）からなる。
【０１０９】
上述したサブワード選択回路ブロックの有するサブワード選択回路の回路図を示した図３を参照すると、サブワード選択回路３０１〜３３４は、サブワード・デコード信号Ｘ０を入力するＰチャネル型ＭＯＳトランジスタＰ１およびＮチャネル型ＭＯＳトランジスタＮ１からなる第１のＣＭＯＳインバータと、このインバータのＮチャネル型ＭＯＳトランジスタＮ１のソースおよび接地電位間に、第１のプレートｎの選択信号ＰＳｎ＃を入力するＮチャネル型ＭＯＳトランジスタＮ２とリダンダンシ非選択信号ＲＥＢを入力するＮチャネル型ＭＯＳトランジスタＮ３とサブワード・デコード信号Ｘ１Ｘ２を入力するＮチャネル型ＭＯＳトランジスタＮ４とを直列接続し、第１のＭＯＳインバータの出力をＰチャネル型トランジスタＰ２で電源電位ＶＢＯＯＴにプルアップするとともに、Ｐチャネル型ＭＯＳトランジスタＰ３およびＮチャネル型ＭＯＳトランジスタＮ７からなる第２のＭＯＳインバータで受けてその出力をサブワード線選択信号ＳＷＥｎとして出力し、かつその出力をＰチャネル型トランジスタＰ２のゲートにも入力する構成に、さらにＮチャネル型ＭＯＳトランジスタＮ２，Ｎ３，Ｎ４との直列接続体と並列状態に、プレートｎ＋１の選択信号ＰＳｎ＃＃を入力する第４のＮチャネル型ＭＯＳトランジスタＮ５とリダンダンシ選択信号ＲＳを入力するＮチャネル型ＭＯＳトランジスタＮ６との直列接続体を接続して構成する。
【０１１０】
同様に、プレートｎのサブワード選択信号（線束１１５）は、図２のサブワード選択信号ＳＷＥ１０ｎ〜ＳＷＥ１３ｎ、サブワード選択信号（線束１１６）は、図２のサブワード選択信号ＳＷＥ２０ｎ〜ＳＷＥ２３ｎ、サブワード選択信号（線束１１７）は、図２のサブワード選択信号ＳＷＥ３０ｎ〜ＳＷＥ３３ｎとなる。
【０１１１】
図２のサブワード・デコード信号Ｘ０Ｎ、Ｘ０Ｔは、それぞれ、図３のサブワード選択回路図のＸ０に対応させて接続する。例えば、図２のサブワード選択回路３０１〜３０４のＸ０Ｎは、図３におけるサブワード・デコード信号Ｘ０として接続する。また、図２のサブワード選択回路３１１〜３１４のＸ０Ｔは、図３におけるサブワード・デコード信号Ｘ０として接続する。
【０１１２】
同様に、サブワード・デコード信号Ｘ１Ｎ２Ｎ〜Ｘ１Ｔ２Ｔは、図３におけるサブワード選択回路図のサブワード・デコード信号Ｘ１Ｘ２に対応させる。さらに、図２のリダンダンシ選択信号ＲＳ００〜ＲＳ３３、リダンダンシ非選択信号ＲＥＢ０〜ＲＥＢ３は、それぞれ図３のリダンダンシ選択信号ＲＳ、リダンダンシ非選択信号ＲＥＢに対応させて接続する。また、図２のサブワード選択信号ＳＷＥ００ｎ〜ＳＷＥ３３ｎは、図３のサブワード選択信号ＳＷＥｎに対応させて接続する。
【０１１３】
プレートｎ、ｎ＋１選択信号ＰＳｎ、ＰＳｎ＋１のサブワード選択回路ブロック１２４，２２４への接続は、図１〜４を用いて説明する。
【０１１４】
すなわち、サブワード選択回路ブロック１２４はプレートｎに配置されているので、サブワード選択回路ブロック１２４に入力するプレートｎ選択信号ＰＳｎは、図３におけるプレートｎの選択信号ＰＳｎ＃に接続し、かつプレートｎ＋１選択信号ＰＳｎ＋１は図３におけるプレートｎ＋１の選択信号ＰＳｎ＃＃に接続する。
【０１１５】
また、サブワード選択回路ブロック２２４はプレートｎ＋１に配置されているので、サブワード選択回路ブロック２２４に入力するプレートｎ＋１選択信号ＰＳｎ＋１は、図３におけるプレートｎの選択信号ＰＳｎ＃の入力端子に接続し、かつプレートｎ選択信号ＰＳｎは、図３におけるプレートｎ＋１の選択信号ＰＳｎ＃＃の入力端子に接続する。
【０１１６】
次に、プレートｎに設けたサブワード選択回路ブロック１２４、プレートｎ＋１に設けたサブワード選択回路ブロック２２４におけるプレート選択信号ＰＳｎ、ＰＳｎ＋１の入力対応関係を下記に示す。
【０１１７】
すなわち、プレートｎが選択される場合で図３に示したサブワード選択回路（サブワード選択回路ブロック１２４内）は、ＰＳｎ＃端子の入力信号としてプレートｎ選択信号ＰＳｎが与えられ、かつ、ＰＳｎ＃＃端子の入力信号としてプレートｎ＋１選択信号ＰＳｎ＋１が与えられることを示している。
【０１１８】
また、プレートｎ＋１が選択される場合でサブワード選択回路（サブワード選択回路ブロック２２４内）は、ＰＳｎ＃端子の入力信号としてプレートｎ＋１選択信号ＰＳｎ＋１が与えられ、かつ、ＰＳｎ＃＃端子の入力信号としてプレートｎ選択信号ＰＳｎが与えられることを示している。
【０１１９】
図３のＶＢＯＯＴはブート電源電圧であり、本発明の例では、電源電圧ＶＣＣは３．３Ｖとし、ブート電源電圧ＶＢＯＯＴは４．０Ｖとする。図２のサブワード選択回路ブロック図のサブワード選択回路図３０１〜３３４では、ブート電源電圧ＶＢＯＯＴを示していないが、ブロック外部から供給するものとする。他の回路図におけるブート電源電圧ＶＢＯＯＴについても同様とする。
【０１２０】
次に、図３を参照しながらサブワード選択回路の動作を説明する。
【０１２１】
まず、プレートｎを選択し、置換しない場合を説明する。図３のプレートｎ選択信号ＰＳｎ＃は“Ｈ”レベルであり、Ｎチャネル型ＭＯＳトランジスタＮ２はオンで導通状態になり、リダンダンシ非選択信号ＲＥＢは“Ｈ”レベルなので、Ｎチャネル型ＭＯＳトランジスタＮ３はオンし導通状態である。
【０１２２】
プレートｎ＋１選択信号ＰＳｎ＃＃は“Ｌ”レベルなので、Ｎチャネル型ＭＯＳトランジスタＮ５はオフし非導通状態、リダンダンシ選択信号ＲＳは“Ｌ”レベルなので、Ｎチャネル型ＭＯＳトランジスタＮ６はオフし非導通状態となる。
【０１２３】
アドレスＸ０〜Ｘ２によるサブワード・デコード信号により、選択されたサブワード選択回路１２４のサブワード・デコード信号Ｘ０が“Ｈ”レベル、サブワード・デコード信号Ｘ１Ｘ２が“Ｈ”レベルとなり、Ｎチャネル型ＭＯＳトランジスタＮ１がオンし導通状態、Ｎチャネル型ＭＯＳトランジスタＮ４がオンし導通状態、Ｐチャネル型ＭＯＳトランジスタＰ１がオフし非導通状態となる。
【０１２４】
ノードａは“Ｌ”レベルとなるから、Ｐチャネル型ＭＯＳトランジスタＰ３はオンし導通状態、Ｎチャネル型ＭＯＳトランジスタＮ７はオフで非導通状態になり、選択されたサブワード選択信号ＳＷＥｎに“Ｈ”レベルが発生する。
【０１２５】
このサブワード選択信号ＳＷＥｎは、図１のサブワード選択信号（線束１１４〜１１７）のひとつになり、プレートｎ＿１００のサブワード線を選択する。
【０１２６】
次に、プレートｎを選択し、置換する場合を説明する。図３のプレートｎ選択信号ＰＳｎ＃は“Ｈ”レベルでＮチャネル型ＭＯＳトランジスタＮ２はオンし導通状態、リダンダンシ非選択信号ＲＥＢは“Ｌ”レベルでＮチャネル型ＭＯＳトランジスタＮ３はオフし非導通状態となる。
【０１２７】
プレートｎ＋１選択信号ＰＳｎ＃＃は“Ｌ”レベルでＮチャネル型ＭＯＳトランジスタＮ５はオフし非導通状態、リダンダンシ選択信号ＲＳは“Ｈ”レベルでＮチャネル型ＭＯＳトランジスタＮ６はオンし導通状態となり、サブワード・デコード信号Ｘ０が“Ｈ”レベルとなってもノードａは“Ｈ”レベルで、Ｐチャネル型ＭＯＳトランジスタＰ３はオフとなり非導通状態、Ｎチャネル型ＭＯＳトランジスタＮ７はオンで導通状態となり、プレートｎのサブワード選択信号ＳＷＥｎは“Ｌ”レベルである。
【０１２８】
しかし、プレートｎ＋１のサブワード選択回路のプレートｎ選択信号ＰＳｎ＃＃は、“Ｈ”レベルでＮチャネル型ＭＯＳトランジスタＮ５はオンし導通状態になり、リダンダンシ選択信号ＲＳは“Ｈ”レベルで、Ｎチャネル型ＭＯＳトランジスタＮ６はオンし導通状態なので、プレートｎ＋１のサブワード選択回路のノードａが“Ｌ”レベルとなり、サブワード選択信号ＳＷＥｎに“Ｈ”レベルが発生する。
【０１２９】
図１で示したように、プレートｎのリダンダンシ・サブワード選択信号は、プレートｎ＋１のサブワード選択信号を用いるから、プレートｎのリダンダンシ・サブワード線が選択されることになる。
【０１３０】
サブワード選択回路の動作説明用のタイミングチャートを示した図４を参照しながらさらに説明する。
【０１３１】
時刻ｔ１よりも前の時刻においては、プリチャージ状態にあるものとし、サブワード・デコード信号Ｘ０〜Ｘ９は全ては“Ｌ”レベル状態にあるものとする。アドレスＸ９はプレートｎを選択する設定である。
【０１３２】
時刻ｔ１では、クロックの立ち上がりタイミングに同期して、コマンドおよびアドレスを取り込む。ここでは“アクティブ”と称するコマンドは、ワードを選択するコマンドである。
【０１３３】
時刻ｔ２では、プレートｎの選択信号ＰＳｎが“Ｈ”レベル、アドレスＸ３、Ｘ４、Ｘ５とＸ６、Ｘ７、Ｘ８のデコード信号Ｘ３４５、Ｘ６７８は“Ｈ”レベルになる。サブワード・デコード信号であるＸ０およびＸ１Ｘ２がそれぞれ“Ｈ”レベルとなる。
【０１３４】
リダンダンシ・メインワード活性信号ＰＸＲが“Ｈ”レベル、プリチャージ信号ＰＲＣが“Ｈ”レベルになり、リダンダンシ・アドレスを検出し、置換する場合、時刻ｔ３では、リダンダンシ選択信号ＲＳｐｑが“Ｈ”レベル、リダンダンシ非選択信号ＲＥＢｐが“Ｌ”レベルとなる。
【０１３５】
時刻ｔ４では、Ｘ３、Ｘ４、Ｘ５とＸ６、Ｘ７、Ｘ８のデコード信号Ｘ３４５、Ｘ６７８により、選択されたメインワード・ドライバＭＷＥｎｍが“Ｈ”レベル、リダンダンシ・メインワード線ＲＷＥｎが“Ｈ”レベルになる。
【０１３６】
時刻ｔ５では、プレートｎのサブワード選択信号ＳＷＥｎは発生せず、プレートｎ＋１のサブワード選択信号ＳＷＥｎ＋１が発生し、時刻ｔ６では、プレートｎ＋１のサブワード選択信号を共用しているプレートｎのリダンダンシ・サブワード線ＲＳＷｎが選択される。
【０１３７】
置換しない場合は、上述したタイミングｔ２のプリチャージ信号ＰＲＣが“Ｈ”レベルになるところまでは同じ動作である。タイミングｔ２においてリダンダンシ・メインワード活性信号ＰＸＲは“Ｌ”レベルのままである。時刻ｔ３では、リダンダンシ選択信号ＲＳｐｑが“Ｈ”レベルのままであり、リダンダンシ非選択信号ＲＥＢｐが“Ｈ”レベルとなる。
【０１３８】
時刻ｔ４では、Ｘ３、Ｘ４、Ｘ５とＸ６、Ｘ７、Ｘ８のデコード信号Ｘ３４５、Ｘ６７８により、選択されたメインワード信号ＭＷＥｎｍが“Ｈ”レベル、リダンダンシ・メインワード線ＲＷＥｎが“Ｌ”レベルのままになる。
【０１３９】
時刻ｔ５では、プレートｎのサブワード選択信号ＳＷＥｎが発生し、プレートｎ＋１のサブワード選択信号ＳＷＥｎ＋１は発生せず、時刻ｔ６では、プレートｎのサブワード線ＳＷｎが選択される。
【０１４０】
上述した本発明の第１の実施形態によれば、レイアウト面積を縮小することができる。つまり、プレートｎのリダンダンシ・サブワード選択信号ＲＳＷＥｎを、隣接するプレートｎ＋１のサブワード選択回路２２４を用いて発生させ、また、プレートｎ＋１のリダンダンシ・サブワード選択信号ＲＳＷＥｎ＋１を、隣接するプレートｎのサブワード選択回路１２４を用いて発生させるようにし、これらの信号をプレート間で交差させ、プレートｎのリダンダンシ回路のリダンダンシ・サブワード・ドライバＲＳＷＤに入力して置換するようにした。
【０１４１】
すなわち、隣接するプレートｎ、ｎ＋１のサブワード選択回路をこれらプレート間で共用することにより、１プレート当たり、メモリセル・アレイ内を配線する従来のリダンダンシ専用のリダンダンシ・サブワード選択信号１６本と、従来のサブワード選択回路内にある同じく専用のリダンダンシ・サブワード選択回路１６個を全て削減できる。
【０１４２】
さらに、波及効果として、チップサイズが小さくなることにより、パッケージサイズ、実装サイズを小さくでき、消費電流を小さくできるので、市場競争力を高めることができる。
【０１４３】
本発明の第１の実施例は、１プレートあたり、リダンダンシ・メインワード線１本で構成するリダンダンシ回路１組について説明したが、これに限定されるものではなく、リダンダンシ・メインワード線が２本以上になるリダンダンシ回路２組以上を設ける場合でも容易に適用できる。
【０１４４】
すなわち、複数のリダンダンシ・メインワード・ドライバ１２５および２２５とそれぞれに対応するリダンダンシ回路を複数組備え、プレートｎのリダンダンシ・メインワード・ドライバ１２５にはリダンダンシ・メインワード活性信号ＰＸＲとプレートｎの選択信号ＰＳｎとを共通に入力し、プレートｎ＋１のリダンダンシ・メインワード・ドライバ２２５にはリダンダンシ・メインワード活性信号ＰＸＲとプレートｎ＋１の選択信号ＰＳｎ＋１とを共通に入力するとともに、サブワード選択信号（線束１１４〜１１７および線束２１４〜２１７）は、それぞれ対応するリダンダンシ回路に共通に入力するように構成すればよい。その場合も、置換による不良チップ救済率を向上させることができる。
【０１４５】
次に、第２の実施形態のサブワード選択回路に関わる構成のブロック図を示した図５、サブワード選択回路のブロック図を示した図６およびサブワード選択回路図を示した図７を併せて参照しながら第２の実施形態を説明する。
【０１４６】
まず、図７を参照すると、本実施形態のサブワード選択回路は、サブワード・デコード信号Ｘ０Ｔを入力するＰチャネル型ＭＯＳトランジスタＰ４およびＮチャネル型ＭＯＳトランジスタＮ２からなる第１のＣＭＯＳインバータと、このインバータのＮチャネル型ＭＯＳトランジスタＮ２のソースおよび接地電位間に、プレートｎの選択信号ＰＳｎ＃を入力するＮチャネル型ＭＯＳトランジスタＮ３とリダンダンシ非選択信号ＲＥＢを入力するＮチャネル型ＭＯＳトランジスタＮ４とサブワード・デコード信号Ｘ１Ｘ２を入力するＮチャネル型ＭＯＳトランジスタＮ５とを直列接続する。
【０１４７】
さらに、第１のＭＯＳインバータの出力をＰチャネル型トランジスタＰ５で電源電位ＶＢＯＯＴにプルアップするとともに、Ｐチャネル型ＭＯＳトランジスタＰ６およびＮチャネル型ＭＯＳトランジスタＮ９からなる第２のＭＯＳインバータで受けてその出力をサブワード線選択信号ＳＷＥ１ｎとして出力し、かつその出力をＰチャネル型トランジスタＰ５のゲートにも入力するように接続する。
【０１４８】
さらにまた、Ｎチャネル型ＭＯＳトランジスタＮ３，Ｎ４，Ｎ５との直列接続体と並列状態に、プレートｎ＋１の選択信号ＰＳｎ＃＃を入力するＮチャネル型ＭＯＳトランジスタＮ６とリダンダンシ選択信号ＲＳを入力するＮチャネル型ＭＯＳトランジスタＮ７との直列接続体を接続して構成する。
【０１４９】
その構成に加えてさらに、第１のＣＭＯＳインバータのＮチャネル型ＭＯＳトランジスタＮ２のソースおよび電源電位間に、サブワードデコード信号の極性反転信号Ｘ０Ｎを入力するＰチャネル型ＭＯＳトランジスタＰ１およびＮチャネル型ＭＯＳトランジスタＮ１からなる第３のＣＭＯＳインバータと、このインバータの出力をＰチャネル型ＭＯＳトランジスタＰ２で電源電位にプルアップするとともにＰチャネル型ＭＯＳトランジスタＰ３およびＮチャネル型ＭＯＳトランジスタＮ８からなる第４のＭＯＳインバータで受けてその出力をサブワード線選択信号ＳＷＥ０ｎとして出力し、かつその出力をＰチャネル型ＭＯＳトランジスタＰ２のゲートにも入力するように構成する。
【０１５０】
このサブワード選択回路では、サブワード・デコード信号であるＸ０Ｔ、Ｘ０Ｎの切り換えによるサブワード選択信号ＳＷＥ０ｎ、ＳＷＥ１ｎの切り換えを、前述した第１の実施形態のサブワード選択回路では２台で行っていたものを、１台のサブワード選択回路で行えるようにしており、回路の一部を共用化したものである。
【０１５１】
すなわち、プレートｎの選択信号ＰＳｎ＃、プレートｎ＋１の選択信号ＰＳｎ＃＃、リダンダンシ非選択信号ＲＥＢ、リダンダンシ選択信号ＲＳ、サブワードデコード信号Ｘ１Ｘ２を共用化している。
【０１５２】
図６を参照すると、このサブワード選択回路ブロックは、サブワード・デコード信号Ｘ１Ｎ２Ｎ、リダンダンシ選択信号ＲＳ００および共通入力信号としてリダンダンシ非選択信号ＲＥＢ０，サブワード・デコード信号Ｘ０Ｎ，プレートｎの選択信号ＰＳｎ，プレートｎ＋１の選択信号ＰＳｎ＋１およびサブワード・デコード信号Ｘ０Ｔを入力し、サブワード選択信号ＳＷＥ００ｎおよびＳＷＥ１０ｎを出力するサブワード選択回路３０１’と、サブワード・デコード信号Ｘ１Ｔ２Ｎ、リダンダンシ選択信号ＲＳ０１および共通入力信号を入力し、サブワード選択信号ＳＷＥ０１ｎおよびＳＷＥ１１ｎを出力するサブワード選択回路３０２’と、サブワード・デコード信号Ｘ１Ｎ２Ｔ、リダンダンシ選択信号ＲＳ０２および共通入力信号を入力し、サブワード選択信号ＳＷＥ０２ｎおよびＳＷＥ１２ｎを出力するサブワード選択回路３０３’と、サブワード・デコード信号Ｘ１Ｔ２Ｔ、リダンダンシ選択信号ＲＳ０３および共通入力信号を入力し、サブワード選択信号ＳＷＥ０３ｎおよびＳＷＥ１３ｎを出力するサブワード選択回路３０４’とを備える。
【０１５３】
また、サブワード・デコード信号Ｘ１Ｎ２Ｎ、リダンダンシ選択信号ＲＳ３０および共通入力信号とを入力し、サブワード選択信号ＳＷＥ３０ｎおよびＳＷＥ４０ｎを出力するサブワード選択回路３３１’と、サブワード・デコード信号Ｘ１Ｔ２Ｎ、リダンダンシ選択信号ＲＳ３１および共通入力信号を入力し、サブワード選択信号ＳＷＥ３１ｎおよびＳＷＥ４１ｎを出力するサブワード選択回路３３２’と、サブワード・デコード信号Ｘ１Ｎ２Ｔ、リダンダンシ選択信号ＲＳ３２および共通入力信号を入力し、サブワード選択信号ＳＷＥ３２ｎおよびＳＷＥ４２ｎを出力するサブワード選択回路３３３’と、サブワード・デコード信号Ｘ１Ｔ２Ｔ、リダンダンシ選択信号ＲＳ３３および共通入力信号を入力し、サブワード選択信号ＳＷＥ３３ｎおよびＳＷＥ４３ｎを出力するサブワード選択回路３３４’とを備える。さらに、第１の実施形態で説明した図３に示す回路と同じ構成であるサブワード選択回路３２１〜３２４を備える。
【０１５４】
なお、上述したサブワード選択回路３０１’〜３０４’と３３１’〜３３４’は図７に示したサブワード選択回路で構成されている。
【０１５５】
本実施形態のサブワード選択回路ブロック１２４および２２４と第１の実施形態のブロックとの相違点は、図６のブロックを用いて、サブワード選択信号１１８および２１８を新たに生成してサブワード・ドライバ１２１ｅおよび２２１ｅを出力していることが異なっている。
【０１５６】
この構成により、リダンダンシ選択信号ＲＳ００〜ＲＳ３３およびリダンダンシ非選択信号ＲＥＢ０〜ＲＥＢ３は、共通化が可能となる。その結果、サブワード選択回路ブロック１２４に入力するリダンダンシ選択信号ＲＳ００〜ＲＳ３３は、第１の実施形態では１６本であったが、第２の実施形態では１２本となり、リダンダンシ非選択信号ＲＥＢ０〜３は、第１の実施形態では４本であったが、第２の実施形態では３本に削減でき、レイアウト面積をさらに削減する効果がある。
【０１５７】
第２の実施形態も第１の実施形態と同様に、１プレートあたり、リダンダンシ・メインワード線１本で構成するリダンダンシ回路１組について説明したが、これに限定されるものではなく、リダンダンシ・メインワード線２本以上になるリダンダンシ回路２組以上の場合でも、同様に容易に適用できる。
【０１５８】
すなわち、複数のリダンダンシ・メインワード・ドライバ１２５および２２５とそれぞれに対応するリダンダンシ回路を複数組備え、プレートｎのリダンダンシ・メインワード・ドライバ１２５にはリダンダンシ・メインワード活性信号ＰＸＲとプレートｎの選択信号ＰＳｎとを共通に入力し、プレートｎ＋１のリダンダンシ・メインワード・ドライバ２２５にはリダンダンシ・メインワード活性信号ＰＸＲとプレートｎ＋１の選択信号ＰＳｎ＋１とを共通に入力するとともに、サブワード選択信号（線束１１４〜１１８および線束２１４〜２１８）は、それぞれ対応するリダンダンシ回路に共通に入力するように構成すればよい。その場合も、置換による不良チップ救済率を向上させることができる。
【０１５９】
上述した各実施形態の説明は、一例として１２８ＭシンクロナスＤＲＡＭを一例にしているが、これより少ない容量、例えば６４Ｍでもよく、また、今後主流になると考えられるラムバスＤＲＡＭ等でも同様に適用可能である。
【０１６０】
図８は本発明の構成を適用したブロックレイアウト図である。同図を参照すると、プレートｎのサブワード選択回路１２４に接続する第１のサブワード選択信号線４１とプレートｎ＋１のサブワード選択回路２２４に接続する第２のサブワード選択信号線４１とを、それぞれのプレートのリダンダンシ・メモリセルアレイを水平方向に横切って延在させて他方のリダンダンシ・サブワード・ドライバに配線したレイアウト構造を有することを示している。
【０１６１】
また、前述したように、隣接するプレートｎ、ｎ＋１のサブワード選択回路をこれらプレート間で共用しているので、１プレート当たり、メモリセル・アレイ内を配線する従来のリダンダンシ専用のリダンダンシ・サブワード選択信号１６本と、従来のサブワード選択回路内にある同じく専用のリダンダンシ・サブワード選択回路１６個を全て削減したレイアウト構造でもある。
【０１６２】
【発明の効果】
上述したように、本発明の半導体記憶装置はサブワード選択線の選択を切り換えるサブワード選択回路をプレートごとに有し、それぞれのサブワード選択回路は、自身の属するプレート上のサブワード選択線および隣接する他方のプレート上に配置されたリダンダンシ・メモリセルアレイのリダンダンシ・サブワード選択線を選択する選択手段を有するので、隣接するプレートｎ、ｎ＋１のサブワード選択回路をこれらプレート間で共用することにより、１プレート当たり、メモリセル・アレイ内を配線する従来のリダンダンシ専用のリダンダンシ・サブワード選択信号１６本と、従来のサブワード選択回路内にある同じく専用のリダンダンシ・サブワード選択回路１６個を全て削減できる。
【０１６３】
さらに、波及効果として、チップサイズが小さくなることにより、パッケージサイズ、実装サイズを小さくでき、消費電流を小さくできる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置１のサブワード選択回路に関わる第１の実施形態の構成を示すブロック図である。
【図２】サブワード選択回路ブロック１２４のブロック図である。
【図３】サブワード選択回路の回路図である。
【図４】サブワード選択回路の動作説明用のタイミングチャートである。
【図５】本発明の半導体記憶装置１のサブワード選択回路に関わる第２の実施形態の構成を示すブロック図である。
【図６】第２の実施形態のサブワード選択回路ブロックの構成図である。
【図７】第２の実施形態のサブワード選択回路の回路図である。
【図８】第１の実施形態のブロックレイアウト図である。
【図９】従来のメモリセルアレイ図である。
【図１０】従来の分割ワードドライバ方式のブロック図である。
【図１１】従来のブロックレイアウト図である。
【図１２】従来の他のブロックレイアウト図である。
【図１３】従来のサブワード選択回路に関わる部分の構成を示すブロック図である。
【図１４】従来のサブワード選択回路ブロックの構成図である。
【図１５】従来のサブワード選択回路の回路図である。
【図１６】従来のリダンダンシ・サブワード選択回路ブロックの構成図である。
【図１７】従来のリダンダンシ・サブワード選択回路の回路図である。
【図１８】従来のメインワード・ドライバの回路図である。
【図１９】従来のリダンダンシ・メインワード・ドライバの回路図である。
【図２０】従来のサブワード・ドライバの回路図である。
【図２１】従来のサブワード・デコーダの回路図である。
【図２２】従来のサブワード選択回路の動作説明用のタイミングチャートである。
【符号の説明】
１ 半導体記憶装置
１１１，１１２，２１１，２１２ 線束
１１４，１１５，１１６，１１７ 線束
１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２１ｅ，２２１ａ，２２１ｂ，２２１ｃ，２２１ｄ，２２１ｅ サブワード・ドライバ
１２２ａ，１２２ｂ，１２２ｃ，１２２ｄ，１２２ｅ，２２２ａ，２２２ｂ，２２２ｃ，２２２ｄ，２２２ｅ リダンダンシ・サブワード・ドライバ
１２４，２２４ サブワード選択回路ブロック
１２５，２２５ リダンダンシ・メインワード・ドライバ
１２６，２２６ メインワード・ドライバ
３０１，３０２，３０３，３０４，３１１，３１２，３１３，３１４，３２１，３２２，３２３，３２４，３３１，３３２，３３３，３３４ サブワード選択回路
４０１ リダンダンシ・サブワード制御回路
４０２ プレート・デコーダ・ブロック
４０３ サブワード・デコーダ・ブロック
ＰＲＣ プリチャージ信号
ＰＳｎ プレートｎ選択信号
ＰＳｎ＋１ プレートｎ＋１選択信号
ＰＸＲ リダンダンシ・メインワード活性信号
ＲＳｐｑ リダンダンシ選択信号
ＲＥＢｐ リダンダンシ非選択信号
Ｘ０，Ｘ１Ｘ２ サブワード・デコード信号
【発明の属する技術分野】
本発明は半導体記憶装置およびそのリダンダンシ回路置換方法に係わり、特にサブワード方式におけるリダンダンシ・サブワード選択回路を改良し、プレートごとに配置するリダンダンシ・サブワード選択回路を削除した半導体記憶装置およびそのリダンダンシ回路置換方法に関する。
【０００２】
【従来の技術】
近年、半導体素子の微細化技術の進展に伴い、その半導体素子で構成するＬＳＩも大規模化している。特に半導体記憶装置の分野ではその傾向が顕著である。
【０００３】
例えば、１チップに２５６メガビットの容量を有する半導体記憶装置としてダイナミック型ランダムアクセス・メモリ（ＤＲＡＭ）やシンクロナス・ランダムアクセス・メモリ（ＳＤＲＡＭ）も実用化されている。
【０００４】
この種の半導体記憶装置では、メモリセルアレイを複数のバンクに分割し、それぞれのバンクには通常のメモリセルアレイが配置された主メモリ領域の外に、予備のメモリセルアレイを配置したリダンダンシ・メモリセルアレイ、すなわち、冗長メモリ領域を用意しておく。
【０００５】
所定のメモリセルを選択するためのワード線選択において、書き込みおよび読み出し速度を向上させるための配線手法としてゲート配線と低抵抗金属線を１対ずつ平行に配線するワードシャント方式が提案されたが、メモリ容量の大容量化に伴いメモリセルのピッチに合わせてワードシャント用の金属配線層を形成することが難しくなり、その解決策として、メモリセルアレイ内にサブワード・ドライバを設け、そのサブワード・ドライバを介して指定するサブワード方式が一般的に用いられるようになた。
【０００６】
上述したサブワード方式の半導体記憶装置において、主メモリの一部に欠陥が発見された場合に、欠陥メモリの代わりに予備のリダンダンシ・メモリセルアレイを用いる欠陥救済技術が適用されている。つまり、製造工程で主メモリ領域に少数の欠陥が生じても、半導体記憶装置全体の機能が損なわれることがないように配慮したものである。
【０００７】
上述したリダンダンシ回路を有する半導体記憶装置では、製造工程中のウェハ選別段階で選別のための電気的特性試験を行い、選別対象のメモリセルアレイに欠陥があった場合は、その欠陥メモリセルアレイのアドレスをリダンダンシ回路内に設けたフューズにプログラムすることにより、主メモリ領域にある欠陥メモリセルに対する書き込みおよび読み出しを止めて、冗長メモリ領域にあるリダンダンシ・メモリセルに対して書き込みおよび読み出しを行うものである。
【０００８】
リダンダンシ・メモリセルへの切り換えは、ワード線単位またはビット線単位で行われ、ワード線単位の切り換えは欠陥個所のアドレス情報が必要であり、ビット線単位では欠陥個所のビット位置情報が必要である。
【０００９】
すなわち、欠陥メモリセルが検出されると、欠陥箇所のアドレス情報を基に切断するフューズの位置を求め、例えばレーザビーム照射によりフューズの溶断を行う。この溶断により、欠陥メモリセルの位置がフューズＲＯＭに書き込まれることになる。
【００１０】
上述したように欠陥メモリセルの位置がフューズＲＯＭに書き込まれるので、切断されたフューズに対応するメモリが選択されると、主メモリ領域ではなく冗長メモリ領域が選択される切り換えが行われる。つまり、選択された主メモリ領域のメモリセルのアドレスと冗長メモリ領域の欠陥メモリセルのアドレスとを比較し、欠陥メモリセルが選択されていれば冗長メモリ領域のリダンダンシ・メモリセルをアクセスする。
【００１１】
上述したように、半導体記憶装置の記憶容量の増加とともに、必要なリダンダンシ・メモリセルも増加している。従って、増加したリダンダンシ・メモリセルを収容するには、半導体記憶装置の構成要素を可能な限り少なくして効率的な配置を行うことが重要である。
【００１２】
この種の従来のメモリセルアレイの模式的平面図を示した図９を参照すると、横方向であるＸ方向にＡおよびＢバンク（ＢＡＮＫ）の２バンクに分割配置し、縦方向であるＹ方向にそれぞれ２分割して上側のバンクをＡバンク上、下側のバンクをＡバンク下、同様にＢバンク上およびＢバンク下のように４つのエリアに分割配置した構成である。
【００１３】
１つのエリア、例えばＡバンクは、３２Ｍビットのメモリ容量を有し、さらにＡ０Ｐ〜Ａ１５Ｐの１６プレートに分割されている。プレートＡ０Ｐ、Ａ１Ｐは、各１プレートで、１プレート（図中の斜線を施した部分）は２Ｍビットであり、５１２ワード線×４Ｋビット線である。５１２ワード線は、アドレスはＸ０〜Ｘ８の９ビットからなる。
【００１４】
ワード・ドライバ・ブロック１１は、Ｘ方向にワード・ドライバ・ブロックが並んでおり、駆動するワード線が、記載はないが配置されて並んでいる。このワード・ドライバ・ブロックからＹ方向に延長されたメインワード線と交差するように、これも記載はないが、ビット線が並んで配置されている。
【００１５】
メモリセルの選択は、ＸアドレスによりＸ方向に並ぶワード線を選択し、Ｙアドレスにより、Ｙ方向に並ぶビット線を選択し、ワード線とビット線が交差した個所にあるメモリセルを選択することによって、選択されたメモリセルにデータのライト／リードを行う。
【００１６】
上述したこの種の半導体記憶装置においては、メモリセルアレイのワード線を駆動するワードドライバは、メモリセルのゲートに接続されるポリ配線の時定数を下げるため、裏打ちしたアルミなどの金属配線に出力を接続し、ポリ配線およびアルミ配線と同一ピッチで構成されていた。
【００１７】
しかし、ＬＳＩの大容量化に伴いパターンの微細化が進み、メモリセルのゲートに接続されるポリ配線のピッチでアルミなどをパターニングすることが困難になってきた。
【００１８】
また、半導体基板上に形成されるメモリセル部の形成層が高くなり、その境界で生じる段差が、アルミなどのパターニングを難しくしていることから、その解決策の一つとして、メモリセル部のアルミ配線通過を避け易い分割ワード・ドライバ方式が、近年採用され始めている。
【００１９】
ワード・ドライバをメインワード・ドライバとサブワード・ドライバに分割し、メインワード・ドライバで駆動するメインワード線で、サブワード・ドライバを選択し、選択されたサブワード・ドライバはメモリセルを選択するワード線（サブワード線）を駆動する。
【００２０】
分割ワード・ドライバ方式のブロック図を示した図１０を参照すると、例えば１本のメインワード線ＭＷＥを選択した場合、そのメインワード線ＭＷＥに接続されたサブワード・ドライバＳＷＤ２１ａ，２１ｂ，２１ｃが選択され、活性化する。
【００２１】
これらのサブワード・ドライバＳＷＤ２１ａ，２１ｂ，２１ｃは、メモリセル列の両側にビット線対と平行に配置され、両側のサブワード・ドライバからそれぞれ出力されるサブワード線ＳＷ００〜ＳＷ１３はメモリセルを挟んで互いに櫛型になるように配置される。
【００２２】
例えばサブワード・ドライバＳＷＤ２１ｂは左右に配置されたメモリセル列の偶数行のメモリセルを指定するサブワード線ＳＷ１１およびＳＷ１３を左右両側に設け、サブワード・ドライバＳＷＤ２１ａはビット線対のうちの正転ビット線Ｔに対応するメモリセルを指定するサブワード線ＳＷ００およびＳＷ０２を、サブワード・ドライバ２１ｃは正転ビット線Ｔに対応するメモリセルを指定するサブワード線ＳＷ２０およびＳＷ２２を左右両側に設けている。
【００２３】
ここで、サブワード・ドライバに入力されるサブワード選択信号ＳＷＥ０〜ＳＷＥ３により１本のサブワード線を選択して駆動することにより、セル１１を選択する。例えばサブワード選択信号ＳＷＥ０〜ＳＷＥ３がそれぞれ“Ｈ”，“Ｌ”，“Ｌ”，“Ｌ”ならば、サブワード線ＳＷ００、ＳＷ２０が駆動されサブワード線ＳＷ００、ＳＷ２０に接続されたセル１１が選択される。例えばＳＷＥ０を選択すると、サブワード線ＳＷ００、ＳＷ２０が選択される。
【００２４】
また、従来の半導体記憶装置では、ワード線を置換するＸリダンダンシ回路と、ビット線を置換するＹリダンダンシ回路は最適置換ができるように配分し、配置していた。
【００２５】
しかし、近年では、読み出し、書込みバス部にバッファを配置し、メモリセルとバッファ間を高速でデータ転送を行う仕様ができ、６４Ｍ／１２８ＭバーチャルチャネルＳＤＲＡＭ等が製品化されている。この製品は、今後、市場規模が拡大することが予想される。この仕様では、速度を優先させるのと、チップの面積を押さえるため、Ｙ側リダンダンシ回路を十分に配置できない。
【００２６】
このため、置換効率の向上をめざし、従来の製品でおこなわれていた、メインワード線で選択されるサブワード・ドライバの組を一括して置換するメインワード置換方法から、サブワード単位で置換するサブワード置換方法を変更し、置換単位を細分化して置換効率を向上させて、Ｙリダンダンシ回路の不足を補うこと行われるようになった。
【００２７】
従来のブロックレイアウト図の一例を示した図１１を参照すると、１プレートのメモリアレイ１１、リダンダンシ回路２１、センスアンプ（図中ではＳ．Ａと称する）３１、メインワード・ドライバ５１、リダンダンシ・メインワード・ドライバ８１がある。
【００２８】
サブワード選択回路１１１０、リダンダンシ・サブワード選択回路１１２０は、図中のメモリアレイ１１のＹ方向に隣接してレイアウトしている。アドレスにより、選択したメモリセルアレイ１１のメインワード線６１とサブワード選択信号４１の交差する場所にある図１１には記載されていないサブワード・ドライバにより、サブワード線を選択し、メモリセルを選択する。リードは、メモリセルから読み出されたデータが、ビット線１０２に伝わり、センスアンプ３１で増幅し、データ線１１０へ出力する。
【００２９】
サブワード選択信号４１はプレートｎおよびプレートｎ＋１に共通に配線され、リダンダンシ・サブワード選択信号９１はプレートｎおよびプレートｎ＋１のリダンダンシ回路に共通に配線されている。
【００３０】
バッファを備える場合のレイアウトブロック図を示した図１２を参照すると、図１２との違いは、バッファ１１４０の配置と、データ転送線１１３がある。また、プレートｎおよびｎ＋１のサブワード選択回路１１１０それぞれはプレート下方にメインワードドライバに隣接してレイアウトされ、リダンダンシ・サブワード選択回路１１２０の位置もリダンダンシ回路の下方向の位置にメインワードドライバに隣接してレイアウトされている。さらに、リダンダンシ・サブワード選択信号９１とサブワード選択信号４１とは直角方向に配線されていることである。
【００３１】
通常、転送効率を上げるため、バッファ１１４０、データ転送線１１３の数は多い。例えば、ビット線４ｋ本に対し、データ転送線１ｋ本であり、４ｋビットのメモリセルから１ｋビットのデータを一度にバッファへ転送する。このためレイアウト効率を考慮し、バッファ１１４０は、上述したようにプレートｎ＋１のＹ方向に隣接して並べて配置し、サブワード選択回路１１１０、リダンダンシ・サブワード選択回路１１２０は、メインワードドライバに隣接してレイアウトすることになる。この場合、リダンダンシ回路２１のＸ方向の幅にリダンダンシ・サブワード選択回路１１２０の幅を合わせてレイアウトするため、レイアウトが複雑になる欠点がある。
【００３２】
上述した従来の構成例を示した図１３を参照すると、プレートｎ＿１００は、サブワード選択回路ブロック１２４と、サブワード選択信号線（４本の線束）１１４〜１１７と、サブワード・ドライバ１２１ａ〜１２１ｅと、メモリセル・アレイと、リダンダンシ・サブワード選択回路ブロック１２７と、リダンダンシ・サブワード・ドライバ１２２ａ〜１２２ｅと、リダンダンシ・サブワード選択信号１３１〜１３４と、リダンダンシ・メモリセル・アレイを備える。
【００３３】
プレートｎ＋１＿２００も同様に、サブワード選択回路ブロック２２４と、サブワード選択信号２１４〜２１７と、サブワード・ドライバ２２１ａ〜２２１ｅと、メモリセル・アレイと、リダンダンシ・サブワード選択回路ブロック２２７と、リダンダンシ・サブワード・ドライバ２２２ａ〜２２２ｅと、リダンダンシ・サブワード選択信号２３１〜２３４と、リダンダンシ・メモリセル・アレイを備える。
【００３４】
この構成ではメインメモリの選択はサブワード選択回路ブロック１２４、２２４で行い、リダンダンシ回路のメモリ選択はリダンダンシ・サブワード選択回路ブロック１２７、２２７で行う。
【００３５】
サブワード選択回路ブロック１２４は、その構成を示した図１４を参照すると、サブワード選択信号ＳＷＥ００〜ＳＷＥ０３（線束１１４）を出力するサブワード選択回路３０１から３０４のブロックと、サブワード選択信号ＳＷＥ１０〜ＳＷＥ１３（線束１１５）を出力するサブワード選択回路３１１から３１４のブロックと、サブワード選択信号ＳＷＥ２０〜ＳＷＥ２３（線束１１６）を出力するサブワード選択回路３２１から３２４のブロックと、サブワード選択信号ＳＷＥ３０〜ＳＷＥ３３（線束１１６）を出力するサブワード選択回路３３１から３１４のブロックとから構成されている。
【００３６】
サブワード選択回路は、その構成を示した図１５を参照すると、サブワードデコード信号Ｘ０を入力する第１のＣＭＯＳインバータと、このインバータのＮチャネル型ＭＯＳトランジスタＮ１のソースおよび接地電位間に、第１のプレートの選択信号ＰＳｎを入力する第１のＮチャネル型ＭＯＳトランジスタＮ２とリダンダンシ非選択信号ＲＥＢを入力する第２のＮチャネル型ＭＯＳトランジスタＮ３とサブワード・デコード信号Ｘ１Ｘ２を入力する第３のＮチャネル型ＭＯＳトランジスタＮ４とを直列接続し、第１のＭＯＳインバータの出力を第１のＰチャネル型トランジスタＰ２で電源電位ＶＢＯＯＴにプルアップするとともに第２のＭＯＳインバータで受けてその出力を第１のサブワード線選択信号ＳＷＥｎとして出力し、かつその出力をＰチャネル型トランジスタＰ２のゲートにも入力する構成である。
【００３７】
この従来技術のサブワード選択回路は、置換時はリダンダンシ非選択信号ＲＥＢが論理レベルの“Ｌ”レベルで非活性である。置換しない時のリダンダンシ非選択信号ＲＥＢが“Ｈ”レベルの場合、プレート選択信号ＰＳｎが“Ｈ”レベル、下位アドレス信号でサブワード・デコード信号Ｘ０が“Ｈ”レベル、下位アドレス信号Ｘ１Ｘ２が“Ｈ”レベルにより、選択されたサブワード選択信号ＳＷＥｎには“Ｈ”レベルが発生する。置換時は、リダンダンシ非選択信号ＲＥＢが“Ｌ”レベルで非活性となる。
【００３８】
従来のリダンダンシ・サブワード選択回路ブロックの構成を示した図１６を参照すると、リダンダンシ・サブワード選択信号ＲＳＷＥ００〜ＲＳＷＥ０３（線束１３１）を出力するリダンダンシ・サブワード選択回路３６１〜３６４のブロックと、リダンダンシ・サブワード選択信号ＲＳＷＥ１０〜ＲＳＷＥ１３（線束１３２）を出力するリダンダンシ・サブワード選択回路３７１〜３７４のブロックと、リダンダンシ・サブワード選択信号ＲＳＷＥ２０〜ＲＳＷＥ２３（線束１３３）を出力するサブワード選択回路３８１〜３８４のブロックと、リダンダンシ・サブワード選択信号ＲＳＷＥ３０〜ＲＳＷＥ３３（線束１３４）を出力するサブワード選択回路３９１〜３９４のブロックとから構成されている。
【００３９】
従来のリダンダンシ・サブワード選択回路の構成を示した図１７を参照すると、上述したサブワード選択回路との相違点は、リダンダンシ非選択信号ＲＥＢを入力するＮチャネル型ＭＯＳトランジスタＮ３のゲートにインバータＩＶを接続したことである。すなわち、リダンダンシ非選択信号ＲＥＢに対し、サブワード選択回路とリダンサンシ・サブワード選択回路とは相補の関係にある。
【００４０】
例えば、置換時は、リダンダンシ非選択信号ＲＥＢが“Ｌ”レベル、プレート選択信号ＰＳｎが“Ｈ”レベル、サブワード・デコード信号Ｘ０が“Ｈ”レベル、リダンダンシ選択信号ＲＳが“Ｈ”レベルにより、選択されたリダンダンシ・サブワード選択信号ＲＳＷＥｎに“Ｈ”レベルが発生する。一方、置換しない時は、リダンダンシ非選択信号ＲＥＢ“Ｈ”レベルで非活性となる。
【００４１】
つまり、リダンダンシ非選択信号ＲＥＢが“Ｈ”レベルの時は置換しないのであるから、主メモリ領域のメモリセルアレイを選択しリダンダンシ・メモリ領域は選択しないようにしている。リダンダンシ非選択信号ＲＥＢが“Ｌ”レベルの時は、逆に、主メモリ領域のメモリセルアレイは選択せずリダンダンシ・メモリ領域を選択するようにしている。
【００４２】
従来技術のメインワード・ドライバ回路の構成を示した図１８、およびリダンダンシ・メインワード・ドライバ回路の構成を示した図１９を参照すると、それぞれの基本構成は前述したサブワード選択回路と同様である。すなわち、メインワード・ドライバ回路は電源電位にＶＢＯＯＴを供給され、入力信号としてアドレスＸ３からＸ５のデコード信号を入力し、他の条件入力信号としてプレート選択信号ＰＳｎおよびアドレスＸ６からＸ８のデコード信号を入力し、メインワード線選択信号としてＭＷＥｎｍを出力する。
【００４３】
リダンダンシ・メインワード・ドライバ回路は入力条件信号としてプレート選択信号ＰＳｎのみでありアドレスＸ６からＸ８のデコード信号を入力しないことがメインワード・ドライバ回路と異なり、リダンダンシ・メインワード線ＲＷＥｎを出力する。
【００４４】
サブワード・ドライバ回路は、その構成を示した図２０を参照すると、ゲートにＶＢＯＯＴを共通入力しドレインにメインワード線を共通接続するトランジスタＮ１３，Ｎ１５、Ｎ１７、Ｎ１９とこれらのトランジスタＮ１３〜Ｎ１９のソースをそれぞれ対応するゲートに接続しそれぞれのドレインをサブワード選択回路のそれぞれに対応した出力線に接続するトランジスタＮ１４，Ｎ１６、Ｎ１８、Ｎ２０とからなり、トランジスタＮ１４，Ｎ１６、Ｎ１８、Ｎ２０のソースはサフワード選択信号線ＳＷｎｍ、ＳＷｎｍ＋２、ＳＷｎｍ＋４、ＳＷｎｍ＋６にそれぞれ接続され、さらにＹ方向の上下方向にそれぞれ配置されたメモリセルアレイに接続するべく分岐する。
【００４５】
サブワード選択信号線は上述したように櫛型になるように設けるので、メモリセルアレイを挟んで反対側に配置されるサブワード・ドライバトランジスタＮ１４，Ｎ１６、Ｎ１８、Ｎ２０のソースはサフワード選択信号線ＳＷｎｍ＋１、ＳＷｎｍ＋３、ＳＷｎｍ＋５、ＳＷｎｍ＋７にそれぞれ接続される。
【００４６】
例えば、サブワード・ドライバ１２２ｂおよび１２２cに挟まれたメモリセルアレイは、ＳＷ００，ＳＷ０２，ＳＷ０４，ＳＷ０６で示すビット線対のうちの正転ビット線Ｔに対応するワード線がサブワード・ドライバ１２２ｂで活性化され、ＳＷ０１，ＳＷ０３，ＳＷ０５，ＳＷ０７で示すビット線対のうちの反転ビット線Ｂに対応するワード線がサブワード・ドライバ１２２ｃで活性化される。
【００４７】
サブワード・デコーダ・ブロック４０３は、その構成図を示した図２１ａを参照すると、アドレスＸ０はインバータＩＶ１によりＸ０反転信号Ｘ０Ｎとなり、インバータＩＶ２，ＩＶ３によりＸ０正転信号Ｘ０Ｔとなる。すなわちアドレスＸ０＝“Ｌ”レベルなら反転信号Ｘ０Ｎ＝“Ｈ”レベル、正転信号Ｘ０Ｔ＝“Ｌ”レベルであり、アドレスＸ０＝“Ｈ”レベルなら反転信号Ｘ０Ｎ＝“Ｌ”レベル、正転信号Ｘ０Ｔ＝“Ｈ”レベルである。
【００４８】
図２１ｂを参照すると、アドレスＸ１およびＸ２の状態により、Ｘ１２デコード信号として、Ｘ１Ｎ２Ｎ＝“Ｌ”“Ｌ”＝０、Ｘ１Ｔ２Ｎ＝“Ｈ”“Ｌ”＝２、Ｘ１Ｎ２Ｔ＝“Ｌ”“Ｈ”＝１、Ｘ１Ｔ２Ｔ＝“Ｈ”“Ｈ”＝３を出力する。
【００４９】
次に上述した構成に基づき図２２に示した動作タイミング図を参照しながら動作を説明する。
【００５０】
時刻ｔ１よりも前の時刻においては、プリチャージ状態にあるものとし、サブワード・デコード信号は全て“Ｌ”レベル状態にあるものとする。アドレスはプレートｎを選択する設定である。
【００５１】
時刻ｔ１では、クロック立ち上がりに同期して、コマンド、アドレスを取り込む。アクティブと称するコマンドは、ワードを選択するコマンドである。
【００５２】
時刻ｔ２では、プレートｎの選択信号ＰＳｎが“Ｈ”レベル、アドレスＸ３、Ｘ４、Ｘ５とＸ６、Ｘ７、Ｘ８とのデコード信号Ｘ３４５、Ｘ６７８は“Ｈ”レベルになる。サブワード・デコード信号であるＸ０およびＸ１Ｘ２も“Ｈ”レベルとなる。
【００５３】
リダンダンシ・メインワード活性信号ＰＸＲが“Ｈ”レベル、プリチャージ信号ＰＲＣも“Ｈ”レベルになり、リダンダンシ・アドレスを検出し、置換する場合、時刻ｔ３では、リダンダンシ選択信号ＲＳｐｑが“Ｈ”レベル、リダンダンシ非選択信号ＲＥＢｐが“Ｌ”レベルとなる。
【００５４】
時刻ｔ４では、Ｘ３、Ｘ４、Ｘ５およびＸ６、Ｘ７、Ｘ８のデコード信号Ｘ３４５およびＸ６７８により、選択されたメインワード信号ＭＷＥｎｍが“Ｈ”レベル、リダンダンシ・メインワード信号ＲＷＥｎが“Ｈ”レベルになる。
【００５５】
時刻ｔ５では、プレートｎのリダンダンシ・サブワード選択信号ＲＳＷＥｎが発生する。時刻ｔ６では、プレートｎのリダンダンシ・サブワード信号ＲＳＷｎが選択される。
【００５６】
置換しない場合は、前述した図２１のタイミングチャートにおいて、時刻ｔ３では、リダンダンシ選択信号ＲＳｐｑが“Ｌ”レベル、リダンダンシ非選択信号ＲＥＢｐが“Ｈ”レベルとなる。
【００５７】
時刻ｔ４では、Ｘ３、Ｘ４、Ｘ５およびＸ６、Ｘ７、Ｘ８のデコード信号Ｘ３４５およびＸ６７８により、選択されたメインワード線ＭＷＥｎｍが“Ｈ”レベル、リダンダンシ・メインワード線ＲＷＥｎが“Ｌ”レベルになる。
【００５８】
時刻ｔ５では、プレートｎのサブワード選択信号ＳＷＥｎが発生する。時刻ｔ６では、プレートｎのサブワード線ＳＷｎが選択される。
【００５９】
【発明が解決しようとする課題】
上述したようにサブワード方式を適用した従来の半導体記憶装置においては、サブワード選択回路およびリダンダンシ・サブワード選択回路をプレートごとにそれぞれ備えており、チップ上に占めるこれらの回路のレイアウト面積が大きくなるという問題がある。
【００６０】
従来、サブワード選択回路はメモリアレイのＹ方向の延長線上に配置し、その出力であるサブワード選択線をメモリアレイ領域内でＹ方向に延長して配置しておき、このＹ方向に延長した幹になるサブワード選択線からそれぞれＸ軸と平行方向（Ｘ方向）に所定数のサブワード線を分岐させて延長配置することにより、Ｙ方向に延長配置したメインワード選択線と交差するレイアウトとし、レイアウトの影響が小さくなるようにしていた。
【００６１】
しかし、バッファをメモリアレイのＹ方向に隣接して平行配置するような場合、サブワード選択回路は、メインワード・ドライバと隣接して配置することになり、配線構造が複雑になる。しかも、サブワード置換方法の場合、リダンダンシ・サブワード選択回路は、サブワード選択回路とほぼ同等の回路規模となるが、リダンダンシ回路の幅に合わせて配置するため、レイアウトはより一層、複雑化し、このため、レイアウト面積が大きくなるという問題点がある。
【００６２】
本発明の目的は、上述した従来の欠点に鑑みなされたものであり、サブワード方式におけるサブワード選択回路を改良し、プレートごとに配置するリダンダンシ・サブワード選択回路を削除した半導体記憶装置およびそのリダンダンシ回路置換方法を提供することにある。
【００６３】
【課題を解決するための手段】
本発明の半導体記憶装置は、同一半導体基板上の複数バンクそれぞれに複数のメモリアレイ群が配置されたプレートを複数個備えるとともに、欠陥メモリセルが含まれたメモリセルアレイに置き換えるためのリダンダンシ・メモリセルアレイ群をそれぞれのプレートごとにさらに備え、ワード線選択時に任意のメインワード線が列デコーダにより選択された後にサブワード選択線がサブワード・ドライバにより選択されて所望の前記メモリセルアレイおよび前記リダンダンシ・メモリセルアレイのリダンダンシ・サブワード線が選択される半導体記憶装置において、前記サブワード選択線の選択を切り換えるサブワード選択回路を前記プレートごとに有し、それぞれの前記サブワード選択回路は、自身の属するプレート上のサブワード選択線および隣接する他方のプレート上に配置された前記リダンダンシ・メモリセルアレイのリダンダンシ・サブワード選択線を選択する選択手段を有することを特徴とする。
【００６４】
本発明の半導体記憶装置の他の特徴は、メモリセルアレイ群と、前記メモリセルアレイ群それぞれのワード線を選択するサブワード・ドライバ群と、前記サブワード・ドライバ群から任意の１つを選択するサブワード選択手段と、不良メモリセルが含まれたメモリセルアレイを置き換えるためのリダンダンシ・メモリセルアレイ群と、リダンダンシ・メモリセルアレイ群それぞれのワード線を選択するリダンダンシ・サブワード・ドライバ群と、これらのリダンダンシ・サブワード・ドライバ群から任意の１つを選択するリダンダンシ・サブワード選択手段とを少なくとも備える複数のプレートが同一半導体基板上のバンクごとに配置された半導体記憶装置において、前記リダンダンシ・サブワード選択手段として、隣接する前記プレート間でそれぞれの有するサブワード選択手段を互いに共用することにより、一方の前記プレートの前記サブワード選択手段で生成したサブワード選択信号を他方の前記プレートのリダンダンシ・サブワード選択信号として互いに入力してそれぞれのワード線選択を制御することにある。
【００６５】
本発明の半導体記憶装置のさらに他の特徴は、メモリセルアレイ群と、前記メモリセルアレイ群それぞれのワード線を選択するサブワード・ドライバ群と、前記サブワード・ドライバ群から任意の１つを選択するサブワード選択手段と、不良メモリセルが含まれたメモリセルアレイを置き換えるためのリダンダンシ・メモリセルアレイ群と、リダンダンシ・メモリセルアレイ群それぞれのワード線を選択するリダンダンシ・サブワード・ドライバ群と、これらのリダンダンシ・サブワード・ドライバ群から任意の１つを選択するリダンダンシ・サブワード選択手段とを少なくとも備える第１および第２のプレートが同一半導体基板上のバンクごとに配置され、前記サブワード選択手段およびリダンダンシ・サブワード選択手段の両方を前記サブワード選択手段のみで共用するとともに、各プレート内で共用される前記サブワード選択手段をさらに前記第１および前記第２のプレート間で共用し、前記第１および前記第２のプレート間での共用は、前記第１および前記第２のプレートそれぞれのリダンダンシ・サブワード選択線を互いに他方のプレート内で共用される前記サブワード選択手段により行う選択動作にある。
【００６６】
また、１プレート当たりリダンダンシ・メインワード線を複数本および前記リダンダンシ・メモリセルアレイ群を複数列備えるとともに、前記リダンダンシ・メモリセルアレイの複数のリダンダンシ・サブワード選択線を選択する選択手段を有することができる。
【００６７】
さらに、前記リダンダンシ・サブワード選択線の選択手段は、選択条件の信号として少なくとも第１のプレートの選択信号および第２のプレートの選択信号を論理和する入力として与えられ、隣接するプレートとの前記選択手段の信号接続は、前記第１のプレートの選択信号を一方のプレートは第１のプレートの選択信号端子に接続し、他方のプレートは第２のプレートの選択信号端子に接続し、前記第２のプレートの選択信号を前記一方のプレートは第２のプレートの選択信号端子に接続し、前記他方のプレートは第１のプレートの選択信号端子に接続することができる。
【００６８】
さらにまた、前記第１のプレートおよび前記第２のプレートとも同一の回路構成を有し、前記リダンダンシ・メモリセルアレイに置換するとき前記第１のプレートに入力する第１のプレートの選択信号をアクティブ状態にし、第２のプレートの選択信号を非アクティブ状態にすることもできる。
【００６９】
また、前記サブワード選択回路を構成する前記選択手段は、サブワードデコード信号を入力する第１のＣＭＯＳインバータと、このインバータのＮチャネル型ＭＯＳトランジスタのソースおよび接地電位間に、前記第１のプレートの選択信号を入力する第１のＮチャネル型ＭＯＳトランジスタとリダンダンシ非選択信号を入力する第２のＮチャネル型ＭＯＳトランジスタとサブワード・デコード信号を入力する第３のＮチャネル型ＭＯＳトランジスタとを直列接続し、前記第１のＭＯＳインバータの出力を第１のＰチャネル型トランジスタで電源電位にプルアップするとともに前記第２のＭＯＳインバータで受けてその出力を第１のサブワード線選択信号として出力し、かつその出力を前記第１のＰチャネル型トランジスタのゲートにも入力する構成に、さらに前記直列接続体と並列状態に、前記第２のプレートの選択信号を入力する第４のＮチャネル型ＭＯＳトランジスタとリダンダンシ選択信号を入力する第５のＮチャネル型ＭＯＳトランジスタとの直列接続体を接続して構成する。
【００７０】
さらに、前記第１のプレートの第１列目のサブワード・ドライバおよび前記第２のプレートの第１列目のリダンダンシ・サブワード・ドライバに供給する第１のサブワード選択信号と前記第２のプレートの第１列目のサブワード・ドライバおよび前記第１のプレートの第１列目のリダンダンシ・サブワード・ドライバに供給する第２ののサブワード選択信号は、それぞれ第１列目のサブドライバのサブワード選択信号と同一の信号配線とすることもできる。
【００７１】
さらにまた、各プレートの第１列目から第ｎ列目のサブワード・ドライバに供給されるサブワード選択信号は、それぞれのサブワード・ドライバごとに対応させた互いに異なる信号配線と介することもできる。
【００７２】
また、前記サブワードデコード信号である２ビットの第１の下位アドレス信号の組み合わせによるサブワード選択信号の切り換えは、第１のプレートの選択信号と第２のプレートの選択信号とリダンダンシ選択信号とリダンダンシ非選択信号とを第２および第３のサブワードデコード信号とを各サブワード選択回路で共通入力とすることによりサブワード選択制御回路の出力線数を少なくする手段として、１つのサブワード選択回路からビット線対のうちの反転ビット線に対応するワード選択および正転ビット線に対応するワード選択を行う２系統のサブワード選択信号を生成することもできる。
【００７３】
さらに、前記サブワード選択回路は、前記選択手段を複数個備え、第１、第２，第３の下位アドレス信号のうち前記第２，第３のアドレス信号を基にデコードして得られたサブワード・デコード信号と、所定のリダンダンシ・サブワード線を選ぶためのリダンダンシ選択信号と、サブワード線を非選択にするためのリダンダンシ非選択信号と前記第１の下位アドレス信号の極性反転信号または正転信号と第１のプレート選択信号と第２のプレート選択信号とからなる共通入力信号とを入力するとともに、それぞれビット線対のうちの正転ビット線または反転ビット線に対応するサブワード線を指定する信号を前記正転ビット線または前記反転ビット線それぞれに対応して１出力ずつ有する複数の選択手段を１グループとしそれらを複数グループ備えて構成することもできる。
【００７４】
さらにまた、前記サブワード選択回路を構成する前記選択手段は、前記第１のＣＭＯＳインバータのソースおよび電源電位間に、サブワードデコード信号の極性反転信号を入力する第３のＣＭＯＳインバータと、このインバータの出力を第２のＰチャネル型トランジスタで電源電位にプルアップするとともに前記第３のＭＯＳインバータで受けてその出力を第２のサブワード線選択信号として出力し、かつその出力を前記第２のＰチャネル型トランジスタのゲートにも入力する構成をさらに付加することもできる。
【００７５】
また、前記サブワード選択回路は、前記選択手段を複数個備え、第１、第２，第３の下位アドレス信号のうち前記第２、前記第３のアドレス信号を基にデコードして得られたサブワード・デコード信号と、所定のリダンダンシ・サブワード線を選ぶためのリダンダンシ選択信号と、サブワード線を非選択にするためのリダンダンシ非選択信号と前記第１の下位アドレス信号の極性反転信号および正転信号と第１のプレート選択信号と第２のプレート選択信号とからなる共通入力信号とを入力するとともに、それぞれビット線対のうちの正転ビット線に対応するサブワード線を指定する信号を１出力ずつ有し、さらに反転ビット線に対応するサブワード線を指定する信号を１出力ずつ有する複数の選択手段を１グループとしそれらを複数グループ備えて構成することもできる。
【００７６】
本発明の半導体記憶装置のさらにまた他の特徴は、第１のプレートに分割配置した、第１のメモリセルアレイ群および第１のリダンダンシ・メモリセルアレイ群と、前記第１のプレートに隣接する第２のプレートに分割配置した、第２のメモリセルアレイ群および第２のリダンダンシ・メモリセルアレイ群と、前記第１のプレートに対応した第１のサブワード選択回路と、前記第２のプレートに対応した第２のサブワード選択回路と有する半導体記憶装置において、
前記第１のサブワード選択回路に接続する第１のサブワード選択信号線と前記第２のサブワード選択回路に接続する第２のサブワード選択信号線とを、それぞれのプレートのリダンダンシ・メモリセルアレイを水平方向に横切って延在させて他方のリダンダンシ・サブワード・ドライバに配線したレイアウト構造を有することにある。
【００７７】
本発明の半導体記憶装置のリダンダンシ回路置換方法は、半導体記憶回路のメモリセルアレイを複数のメモリブロックに分け、これら複数のメモリブロックをさらに複数のプレートごとにまとめ、各プレートにはさらにリダンダンシ・メモリブロックを配置し、かつ前記メモリブロックおよび前記メモリブロックそれぞれに対応させてサブワード・ドライバまたはリダンダンシ・サブワード・ドライバを設けてワード選択をするとともに、前記メモリブロックに不良メモリセルが含まれる場合はそのブロックを選択して前記リダンダンシ・メモリブロックに置き換えるサブワード選択手法を用いた半導体記憶装置のリダンダンシ回路置換方法において、前記不良メモリセルが含まれるプレートのリダンダンシ・サブワード選択は、隣接するプレートの有するサブワード選択回路で生成したサブワード選択信号を用いて相互に選択を行うことで、前記サブワード選択回路をプレート間で共用して前記リダンダンシ・メモリブロックを置き換えることにある。
【００７８】
【発明の実施の形態】
次に本発明の実施の形態を図面を参照しながら説明する。
【００７９】
本発明の半導体記憶装置１のサブワード選択回路に関わる第１の実施形態としての構成をブロック図で示した図１を参照すると、半導体記憶装置１は、プレートｎ＿１００とプレートｎ＿２００とリダンダンシ・サブワード制御回路４０１とプレート・デコーダ・ブロック４０２とサブワード・デコーダ・ブロック４０３とを備える。プレートｎ＿１００は、サブワード・ドライバ１２１ａ〜１２１ｅと、リダンダンシ・サブワード・ドライバ１２２ａ〜１２２ｅと、センスアンプ１２３ａ〜１２３ｅと、サブワード選択回路ブロック１２４と、リダンダンシ・メインワード・ドライバ１２５と、メインワード・ドライバ１２６と、メモリセル・アレイと、リダンダンシ・メモリセル・アレイとを備える。
【００８０】
同様に、プレートｎ＋１＿２００は、サブワード・ドライバ２２１ａ〜２２１ｅと、リダンダンシ・サブワード・ドライバ２２２ａ〜２２２ｅと、センスアンプ２２３ａ〜２２３ｅと、サブワード選択回路ブロック２２４と、リダンダンシ・メインワード・ドライバ２２５と、メインワード・ドライバ２２６と、メモリセル・アレイと、リダンダンシ・メモリセル・アレイとを備える。
【００８１】
この半導体記憶装置の構成と従来の構成との相違点は、メインメモリの選択およびリダンダンシ回路のメモリ選択は、ともにサブワード選択回路ブロック１２４、２２４で行い、従来の構成で備えていたリダンダンシ回路のメモリ選択専用のリダンダンシ・サブワード選択回路ブロック１２７、２２７を削除した構成になっていることである。
【００８２】
上述した構成で、リダンダンシ・サブワード制御回路４０１は、アドレスＸ０〜Ｘ９とプリチャージ信号ＰＲＣを入力し、リダンダンシ選択信号ＲＳｐｑとリダンダンシ非選択信号ＲＳＢｐとを生成し、サブワード選択回路ブロック１２４、２２４に出力する。リダンダンシ選択信号ＲＳｐｑはサブワードおよびリダンダンシ・サブワード選択線に対応してこの例では１６本の信号線にそれぞれ出力される。すなわちリダンダンシ・サブワード選択信号（４本の線束）１１４〜１１７を切り換えるため、リダンダンシ選択信号ＲＳｐｑは例えば図１では１６本ある。
【００８３】
リダンダンシ非選択信号ＲＳＢｐｑはサブワード選択信号（ＳＷＥ０ｎ〜ＳＷＥ３ｎ）線１１４〜１１７とリダンダンシ・サブワード選択信号線２１４〜２１７とに対応してこの例では４本の信号線にそれぞれ出力される。
【００８４】
また、リダンダンシ・サブワード制御回路４０１は、例えば特開２０００−１００１９５号公報記載の図２に示すようなヒューズ回路を有し、プリチャージ信号ＰＲＣにより、リダンダンシ・アドレスを検出し、プレートｎのリダンダンシ・サブワード線束１１２およびプレートｎ＋１の線束２１２を選ぶためのリダンダンシ選択信号ＲＳｐｑを駆動し、プレートｎのサブワード線の線束１１１およびプレートｎ＋１のサブワード線の線束２１１を非選択にするためのリダンダンシ非選択信号ＲＥＢｐを駆動する。
【００８５】
リダンダンシ選択信号ＲＳｐｑはサブワード・ドライバＳＷＤ１２１ａ〜１２１ｅ出力のサブワード線を個別に制御するため上述した４（サブワード線）×４（ドライバ数）＝１６本を必要とするが、サブワード・ドライバＳＷＤ１２１ａ〜１２１ｅ出力のサブワード線を非選択にするときは、サブワード・ドライバＳＷＤ１２１ａ〜１２１ｅを一括して非活性にするので、リダンダンシ非選択信号ＲＥＢｐは４本となる（ＳＷＤ１２１ａと１２１ｅとは同一のサブワード選択信号（線束１１４）を入力する）。
【００８６】
プレート・デコーダ・ブロック４０２は、アドレスＸ９を入力し、プレートｎ選択信号ＰＳｎおよびプレートｎ＋１選択信号ＰＳｎ＋１を生成し、サブワード選択回路ブロック１２４、２２４に出力する。すなわち、このプレート・デコーダ・ブロック４０２により、プレートｎ選択信号ＰＳｎおよびプレートｎ＋１選択信号ＰＳｎ＋１でプレートを選択する。
【００８７】
サブワード・デコーダ・ブロック４０３は、アドレスＸ１〜Ｘ２、Ｘ０を入力し、デコード信号Ｘ１およびＸ２の正転信号Ｔ、極性反転信号Ｎ、デコード信号Ｘ０の正転信号Ｔ、極性反転信号Ｎによる組み合わせの信号をＸ１Ｎ２Ｎ、Ｘ１Ｔ２Ｎ、Ｘ１Ｎ２Ｔ、Ｘ１Ｔ２Ｔとして生成し、それぞれサブワード選択回路ブロック１２４、２２４に出力する。
【００８８】
出力線はデコード信号Ｘ１およびＸ２の正転信号Ｔ、極性反転信号Ｎは、ここでは正転信号Ｔ、極性反転信号Ｎの２ビットの組み合わせ“Ｌ”“Ｌ”＝０，“Ｈ”“Ｌ”＝２、“Ｌ”“Ｈ”＝１、“Ｈ”“Ｈ”＝３に基づき４本、デコード信号Ｘ０の正転信号Ｔ、極性反転信号Ｎは２本である。
【００８９】
プレートｎのサブワード選択回路ブロック１２４は、サブワード・ドライバＳＷＤ１２１ａ〜１２１ｅのサブワード線の線束１１１から、１つのサブワード線を選択するための、各４本で構成するサブワード選択信号（ＳＷＥ０ｎ〜ＳＷＥ３ｎ）線（線束１１４〜１１７）があり、合計１６本となるこれらのサブワード選択信号線１１４〜１１７の選択を切り換える。
【００９０】
リダンダンシ・メインワード・ドライバ１２５は、リダンダンシ・メインワード活性信号ＰＸＲとプレートｎの選択信号ＰＳｎとを入力し、リダンダンシ・メインワード信号ＲＷＥｎをリダンダンシ・サブワード・ドライバＲＳＷＤ１２２ａ〜１２２ｄへ出力する。
【００９１】
メイン・ワード・ドライバ１２５は、アドレスＸ３，Ｘ４，Ｘ５のデコード信号Ｘ３４５とアドレスＸ６，Ｘ７，Ｘ８とプレートｎ選択信号ＰＳｎとを入力し、メインワード信号ＭＷＥｎｍをリダンダンシ・サブワード・ドライバＲＳＷＤ１２２ａ〜１２２ｄへ出力する。
【００９２】
サブワード・ドライバＳＷＤ１２１ａと１２１ｃと１２１ｅとはサブワード信号ＳＷｎ０、ＳＷｎ２、ＳＷｎ４を線束１１１としてメモリセルアレイのビット線対のうちの正転ビット線Ｔに対応するメモリセルへ出力し、サブワード・ドライバＳＷＤ１２１ｂと１２１ｄとはサブワード信号ＳＷｎ１、ＳＷｎ３、ＳＷｎ５、ＳＷｎ７とを線束１１１としてメモリセルアレイのビット線対のうちの反転ビット線Ｂに対応するメモリセルへ出力する。すなわち、従来例同様に櫛形にワード線を配置する。
【００９３】
リダンダンシ・サブワード・ドライバＲＳＷＤ１２２ａと１２２ｃと１２２ｅとはサブワード信号ＳＷｎ０、ＳＷｎ２、ＳＷｎ４を線束１１２としてメモリセルアレイの正転ビット線Ｔのメモリセルへ出力し、サブワード・ドライバＳＷＤ１２２ｂと１２２ｄとはサブワード信号ＳＷｎ１、ＳＷｎ３、ＳＷｎ５、ＳＷｎ７とを線束１１２としてメモリセルアレイの反転ビット線Ｂのメモリセルへ出力する。
【００９４】
一方、プレートｎ＋１のサブワード選択回路ブロック２２４は、サブワード・ドライバＳＷＤ２２１ａ〜２２１ｅのサブワード線束１１１から、１つのサブワード線を選択するための、各４本で構成するサブワード選択信号（ＳＷＥ０ｎ〜ＳＷＥ３ｎ）２１４〜２１７があり、合計１６本となるこれらのサブワード選択信号２１４〜２１７の選択を切り換える。
【００９５】
リダンダンシ・メインワード・ドライバ２２５は、リダンダンシ・メインワード活性信号ＰＸＲとプレートｎ＋１の選択信号ＰＳｎ＋１とを入力し、リダンダンシ・メインワード信号ＲＷＥｎ＋１をリダンダンシ・サブワード・ドライバＲＳＷＤ２２２ａ〜２２２ｄへ出力する。
【００９６】
メイン・ワード・ドライバ２２６は、アドレスＸ３，Ｘ４，Ｘ５のデコード信号Ｘ３４５とアドレスＸ６，Ｘ７，Ｘ８とプレートｎ＋１選択信号ＰＳｎ＋１とを入力し、メインワード信号ＭＷＥｎ＋１ｍをリダンダンシ・サブワード・ドライバＲＳＷＤ２２２ａ〜２２２ｄへ出力する。
【００９７】
サブワード・ドライバＳＷＤ２２１ａと２２１ｃと２２１ｅとはサブワード信号ＳＷｎ１、ＳＷｎ３、ＳＷｎ５を線束２１１としてメモリセルアレイの反転ビット線Ｂに対応するメモリセルへ出力し、サブワード・ドライバＳＷＤ２２１ｂと２２１ｄとはサブワード信号ＳＷｎ０、ＳＷｎ２、ＳＷｎ４、ＳＷｎ６とを線束２１１としてメモリセルアレイの正転ビット線Ｔに対応するメモリセルへ出力する。この場合も従来例同様に櫛形にワード線を配置する。
【００９８】
リダンダンシ・サブワード・ドライバＲＳＷＤ２２２ａと２２２ｃと２２２ｅとはサブワード信号ＳＷｎ１、ＳＷｎ３、ＳＷｎ５を線束２１２としてメモリセルアレイの偶数列のメモリセルへ出力し、サブワード・ドライバＳＷＤ２２２ｂと２２２ｄとはサブワード信号ＳＷｎ０、ＳＷｎ２、ＳＷｎ４、ＳＷｎ６とを線束２１２としてメモリセルアレイの奇数列のメモリセルへ出力する。
【００９９】
上述した構成による本発明の特徴は、リダンダンシ・サブワード線の束１１２から、１つのサブワードを選ぶためのリダンダンシ・サブワード選択信号２１４〜２１７は、それぞれのノードＮ２を経由し、プレートｎ＋１＿２００のサブワード選択回路ブロック２２４から発生するサブワード選択信号２１４〜２１７から供給されることにある。
【０１００】
また、プレートｎ＋１＿２００のリダンダンシ・サブワード・ドライバＲＳＷＤ２２２ａ〜２２２ｅに入力するリダンダンシ・サブワード選択信号の線束１１４〜１１７は、リダンダンシ・サブワード線の束２１２から、１つのサブワードを選ぶためのリダンダンシ・サブワード選択信号２１４〜２１７は、それぞれのノードＮ１を経由し、プレートｎ＋１＿２００のサブワード選択回路ブロック１２４から発生するサブワード選択信号２１４〜２１７から供給されることにある。
【０１０１】
すなわち、サブワード選択線の選択を切り換えるサブワード選択回路をプレートごとに有し、それぞれのサブワード選択回路は、自身の属するプレート上のサブワード選択線および隣接する他方のプレート上に配置されたリダンダンシ・メモリセルアレイのリダンダンシ・サブワード選択線を選択する選択手段を有することになる。
【０１０２】
メモリセルからのデータはビット線１１３を介して読み出され、センスアンプ１２３で増幅されてバッファ（図示せず）に出力される。
【０１０３】
なお、上述したリダンダンシ・サブワード制御回路４０１と、プレート・デコーダ・ブロック４０２と、サブワード・デコーダブロック４０３と、リダンダンシ・メインワードドライバ１２５、２２５と、メインワード・ドライバ１２６、２２６と、サブワード・ドライバ１２１ａ〜１２１ｄ、２２１ａ〜２２１ｄと、リダンダンシ・サブワード・ドライバ１２１ａ〜１２１ｄ、２２１ａ〜２２１ｄとは、それぞれ従来技術と同じ回路構成であるからここでの構成の説明は省略する。
【０１０４】
本発明のサブワード選択回路ブロック１２４（サブワード選択回路ブロック２２４も同じ構成である）のブロック図を示した図２を参照すると、サブワード選択回路ブロック１２４は、サブワード・デコード信号Ｘ１Ｎ２Ｎ、リダンダンシ選択信号ＲＳ００および共通入力信号としてリダンダンシ非選択信号ＲＥＢ０，サブワード・デコード信号Ｘ０Ｎ，プレートｎの選択信号ＰＳｎ，プレートｎ＋１の選択信号ＰＳｎ＋１を入力し、サブワード選択信号ＳＷＥ００ｎを出力するサブワード選択回路３０１と、サブワード・デコード信号Ｘ１Ｔ２Ｎ、リダンダンシ選択信号ＲＳ０１および共通入力信号を入力し、サブワード選択信号ＳＷＥ０１ｎを出力するサブワード選択回路３０２と、サブワード・デコード信号Ｘ１Ｎ２Ｔ、リダンダンシ選択信号ＲＳ０２および共通入力信号を入力し、サブワード選択信号ＳＷＥ０２ｎを出力するサブワード選択回路３０３と、サブワード・デコード信号Ｘ１Ｔ２Ｔ、リダンダンシ選択信号ＲＳ０３および共通入力信号を入力し、サブワード選択信号ＳＷＥ０３ｎを出力するサブワード選択回路３０４とを備えサブワード選択信号ＳＷＥ００ｎ、ＳＷＥ０１ｎ、ＳＷＥ０２ｎ、ＳＷＥ０３ｎを線束１１４とする。
【０１０５】
また、サブワード選択回路ブロック１２４は、サブワード・デコード信号Ｘ１Ｎ２Ｎ、リダンダンシ選択信号ＲＳ１０および共通入力信号としてリダンダンシ非選択信号ＲＥＢ１，サブワード・デコード信号Ｘ０Ｔ，プレートｎの選択信号ＰＳｎ，プレートｎ＋１の選択信号ＰＳｎ＋１を入力し、サブワード選択信号ＳＷＥ１０ｎを出力するサブワード選択回路３１１と、サブワード・デコード信号Ｘ１Ｔ２Ｎ、リダンダンシ選択信号ＲＳ１１および共通入力信号を入力し、サブワード選択信号ＳＷＥ１１ｎを出力するサブワード選択回路３１２と、サブワード・デコード信号Ｘ１Ｎ２Ｔ、リダンダンシ選択信号ＲＳ１２および共通入力信号を入力し、サブワード選択信号ＳＷＥ１２ｎを出力するサブワード選択回路３１３と、サブワード・デコード信号Ｘ１Ｔ２Ｔ、リダンダンシ選択信号ＲＳ１３および共通入力信号を入力し、サブワード選択信号ＳＷＥ１３ｎを出力するサブワード選択回路３１４とを備えサブワード選択信号ＳＷＥ１０ｎ、ＳＷＥ１１ｎ、ＳＷＥ１２ｎ、ＳＷＥ１３ｎを線束１１５とする。
【０１０６】
さらに、サブワード選択回路ブロック１２４は、サブワード・デコード信号Ｘ１Ｎ２Ｎ、リダンダンシ選択信号ＲＳ２０および共通入力信号としてリダンダンシ非選択信号ＲＥＢ２，サブワード・デコード信号Ｘ０Ｎ，プレートｎの選択信号ＰＳｎ，プレートｎ＋１の選択信号ＰＳｎ＋１を入力し、サブワード選択信号ＳＷＥ２０ｎを出力するサブワード選択回路３２１と、サブワード・デコード信号Ｘ１Ｔ２Ｎ、リダンダンシ選択信号ＲＳ２１および共通入力信号を入力し、サブワード選択信号ＳＷＥ２１ｎを出力するサブワード選択回路３２２と、サブワード・デコード信号Ｘ１Ｎ２Ｔ、リダンダンシ選択信号ＲＳ２２および共通入力信号を入力し、サブワード選択信号ＳＷＥ２２ｎを出力するサブワード選択回路３２３と、サブワード・デコード信号Ｘ１Ｔ２Ｔ、リダンダンシ選択信号ＲＳ２３および共通入力信号を入力し、サブワード選択信号ＳＷＥ２３ｎを出力するサブワード選択回路３２４とを備えサブワード選択信号ＳＷＥ２０ｎ、ＳＷＥ２１ｎ、ＳＷＥ２２ｎ、ＳＷＥ２３ｎを線束１１６とする。
【０１０７】
さらにまた、サブワード選択回路ブロック１２４は、サブワード・デコード信号Ｘ１Ｎ２Ｎ、リダンダンシ選択信号ＲＳ３０および共通入力信号としてリダンダンシ非選択信号ＲＥＢ３，サブワード・デコード信号Ｘ０Ｔ，プレートｎの選択信号ＰＳｎ，プレートｎ＋１の選択信号ＰＳｎ＋１を入力し、サブワード選択信号ＳＷＥ３０ｎを出力するサブワード選択回路３３１と、サブワード・デコード信号Ｘ１Ｔ２Ｎ、リダンダンシ選択信号ＲＳ３１および共通入力信号を入力し、サブワード選択信号ＳＷＥ３１ｎを出力するサブワード選択回路３３２と、サブワード・デコード信号Ｘ１Ｎ２Ｔ、リダンダンシ選択信号ＲＳ３２および共通入力信号を入力し、サブワード選択信号ＳＷＥ３２ｎを出力するサブワード選択回路３３３と、サブワード・デコード信号Ｘ１Ｔ２Ｔ、リダンダンシ選択信号ＲＳ３３および共通入力信号を入力し、サブワード選択信号ＳＷＥ３３ｎを出力するサブワード選択回路３３４とを備えサブワード選択信号ＳＷＥ３０ｎ、ＳＷＥ３１ｎ、ＳＷＥ３２ｎ、ＳＷＥ３３ｎを線束１１７とする。
【０１０８】
すなわち、サブワード選択回路ブロック１２４から発生するサブワード選択信号（線束１１４）は、４本×４＝１６本（ＳＷＥ００ｎ〜ＳＷＥ３３ｎ）からなる。
【０１０９】
上述したサブワード選択回路ブロックの有するサブワード選択回路の回路図を示した図３を参照すると、サブワード選択回路３０１〜３３４は、サブワード・デコード信号Ｘ０を入力するＰチャネル型ＭＯＳトランジスタＰ１およびＮチャネル型ＭＯＳトランジスタＮ１からなる第１のＣＭＯＳインバータと、このインバータのＮチャネル型ＭＯＳトランジスタＮ１のソースおよび接地電位間に、第１のプレートｎの選択信号ＰＳｎ＃を入力するＮチャネル型ＭＯＳトランジスタＮ２とリダンダンシ非選択信号ＲＥＢを入力するＮチャネル型ＭＯＳトランジスタＮ３とサブワード・デコード信号Ｘ１Ｘ２を入力するＮチャネル型ＭＯＳトランジスタＮ４とを直列接続し、第１のＭＯＳインバータの出力をＰチャネル型トランジスタＰ２で電源電位ＶＢＯＯＴにプルアップするとともに、Ｐチャネル型ＭＯＳトランジスタＰ３およびＮチャネル型ＭＯＳトランジスタＮ７からなる第２のＭＯＳインバータで受けてその出力をサブワード線選択信号ＳＷＥｎとして出力し、かつその出力をＰチャネル型トランジスタＰ２のゲートにも入力する構成に、さらにＮチャネル型ＭＯＳトランジスタＮ２，Ｎ３，Ｎ４との直列接続体と並列状態に、プレートｎ＋１の選択信号ＰＳｎ＃＃を入力する第４のＮチャネル型ＭＯＳトランジスタＮ５とリダンダンシ選択信号ＲＳを入力するＮチャネル型ＭＯＳトランジスタＮ６との直列接続体を接続して構成する。
【０１１０】
同様に、プレートｎのサブワード選択信号（線束１１５）は、図２のサブワード選択信号ＳＷＥ１０ｎ〜ＳＷＥ１３ｎ、サブワード選択信号（線束１１６）は、図２のサブワード選択信号ＳＷＥ２０ｎ〜ＳＷＥ２３ｎ、サブワード選択信号（線束１１７）は、図２のサブワード選択信号ＳＷＥ３０ｎ〜ＳＷＥ３３ｎとなる。
【０１１１】
図２のサブワード・デコード信号Ｘ０Ｎ、Ｘ０Ｔは、それぞれ、図３のサブワード選択回路図のＸ０に対応させて接続する。例えば、図２のサブワード選択回路３０１〜３０４のＸ０Ｎは、図３におけるサブワード・デコード信号Ｘ０として接続する。また、図２のサブワード選択回路３１１〜３１４のＸ０Ｔは、図３におけるサブワード・デコード信号Ｘ０として接続する。
【０１１２】
同様に、サブワード・デコード信号Ｘ１Ｎ２Ｎ〜Ｘ１Ｔ２Ｔは、図３におけるサブワード選択回路図のサブワード・デコード信号Ｘ１Ｘ２に対応させる。さらに、図２のリダンダンシ選択信号ＲＳ００〜ＲＳ３３、リダンダンシ非選択信号ＲＥＢ０〜ＲＥＢ３は、それぞれ図３のリダンダンシ選択信号ＲＳ、リダンダンシ非選択信号ＲＥＢに対応させて接続する。また、図２のサブワード選択信号ＳＷＥ００ｎ〜ＳＷＥ３３ｎは、図３のサブワード選択信号ＳＷＥｎに対応させて接続する。
【０１１３】
プレートｎ、ｎ＋１選択信号ＰＳｎ、ＰＳｎ＋１のサブワード選択回路ブロック１２４，２２４への接続は、図１〜４を用いて説明する。
【０１１４】
すなわち、サブワード選択回路ブロック１２４はプレートｎに配置されているので、サブワード選択回路ブロック１２４に入力するプレートｎ選択信号ＰＳｎは、図３におけるプレートｎの選択信号ＰＳｎ＃に接続し、かつプレートｎ＋１選択信号ＰＳｎ＋１は図３におけるプレートｎ＋１の選択信号ＰＳｎ＃＃に接続する。
【０１１５】
また、サブワード選択回路ブロック２２４はプレートｎ＋１に配置されているので、サブワード選択回路ブロック２２４に入力するプレートｎ＋１選択信号ＰＳｎ＋１は、図３におけるプレートｎの選択信号ＰＳｎ＃の入力端子に接続し、かつプレートｎ選択信号ＰＳｎは、図３におけるプレートｎ＋１の選択信号ＰＳｎ＃＃の入力端子に接続する。
【０１１６】
次に、プレートｎに設けたサブワード選択回路ブロック１２４、プレートｎ＋１に設けたサブワード選択回路ブロック２２４におけるプレート選択信号ＰＳｎ、ＰＳｎ＋１の入力対応関係を下記に示す。
【０１１７】
【０１１８】
また、プレートｎ＋１が選択される場合でサブワード選択回路（サブワード選択回路ブロック２２４内）は、ＰＳｎ＃端子の入力信号としてプレートｎ＋１選択信号ＰＳｎ＋１が与えられ、かつ、ＰＳｎ＃＃端子の入力信号としてプレートｎ選択信号ＰＳｎが与えられることを示している。
【０１１９】
図３のＶＢＯＯＴはブート電源電圧であり、本発明の例では、電源電圧ＶＣＣは３．３Ｖとし、ブート電源電圧ＶＢＯＯＴは４．０Ｖとする。図２のサブワード選択回路ブロック図のサブワード選択回路図３０１〜３３４では、ブート電源電圧ＶＢＯＯＴを示していないが、ブロック外部から供給するものとする。他の回路図におけるブート電源電圧ＶＢＯＯＴについても同様とする。
【０１２０】
次に、図３を参照しながらサブワード選択回路の動作を説明する。
【０１２１】
まず、プレートｎを選択し、置換しない場合を説明する。図３のプレートｎ選択信号ＰＳｎ＃は“Ｈ”レベルであり、Ｎチャネル型ＭＯＳトランジスタＮ２はオンで導通状態になり、リダンダンシ非選択信号ＲＥＢは“Ｈ”レベルなので、Ｎチャネル型ＭＯＳトランジスタＮ３はオンし導通状態である。
【０１２２】
プレートｎ＋１選択信号ＰＳｎ＃＃は“Ｌ”レベルなので、Ｎチャネル型ＭＯＳトランジスタＮ５はオフし非導通状態、リダンダンシ選択信号ＲＳは“Ｌ”レベルなので、Ｎチャネル型ＭＯＳトランジスタＮ６はオフし非導通状態となる。
【０１２３】
アドレスＸ０〜Ｘ２によるサブワード・デコード信号により、選択されたサブワード選択回路１２４のサブワード・デコード信号Ｘ０が“Ｈ”レベル、サブワード・デコード信号Ｘ１Ｘ２が“Ｈ”レベルとなり、Ｎチャネル型ＭＯＳトランジスタＮ１がオンし導通状態、Ｎチャネル型ＭＯＳトランジスタＮ４がオンし導通状態、Ｐチャネル型ＭＯＳトランジスタＰ１がオフし非導通状態となる。
【０１２４】
ノードａは“Ｌ”レベルとなるから、Ｐチャネル型ＭＯＳトランジスタＰ３はオンし導通状態、Ｎチャネル型ＭＯＳトランジスタＮ７はオフで非導通状態になり、選択されたサブワード選択信号ＳＷＥｎに“Ｈ”レベルが発生する。
【０１２５】
このサブワード選択信号ＳＷＥｎは、図１のサブワード選択信号（線束１１４〜１１７）のひとつになり、プレートｎ＿１００のサブワード線を選択する。
【０１２６】
次に、プレートｎを選択し、置換する場合を説明する。図３のプレートｎ選択信号ＰＳｎ＃は“Ｈ”レベルでＮチャネル型ＭＯＳトランジスタＮ２はオンし導通状態、リダンダンシ非選択信号ＲＥＢは“Ｌ”レベルでＮチャネル型ＭＯＳトランジスタＮ３はオフし非導通状態となる。
【０１２７】
プレートｎ＋１選択信号ＰＳｎ＃＃は“Ｌ”レベルでＮチャネル型ＭＯＳトランジスタＮ５はオフし非導通状態、リダンダンシ選択信号ＲＳは“Ｈ”レベルでＮチャネル型ＭＯＳトランジスタＮ６はオンし導通状態となり、サブワード・デコード信号Ｘ０が“Ｈ”レベルとなってもノードａは“Ｈ”レベルで、Ｐチャネル型ＭＯＳトランジスタＰ３はオフとなり非導通状態、Ｎチャネル型ＭＯＳトランジスタＮ７はオンで導通状態となり、プレートｎのサブワード選択信号ＳＷＥｎは“Ｌ”レベルである。
【０１２８】
しかし、プレートｎ＋１のサブワード選択回路のプレートｎ選択信号ＰＳｎ＃＃は、“Ｈ”レベルでＮチャネル型ＭＯＳトランジスタＮ５はオンし導通状態になり、リダンダンシ選択信号ＲＳは“Ｈ”レベルで、Ｎチャネル型ＭＯＳトランジスタＮ６はオンし導通状態なので、プレートｎ＋１のサブワード選択回路のノードａが“Ｌ”レベルとなり、サブワード選択信号ＳＷＥｎに“Ｈ”レベルが発生する。
【０１２９】
図１で示したように、プレートｎのリダンダンシ・サブワード選択信号は、プレートｎ＋１のサブワード選択信号を用いるから、プレートｎのリダンダンシ・サブワード線が選択されることになる。
【０１３０】
サブワード選択回路の動作説明用のタイミングチャートを示した図４を参照しながらさらに説明する。
【０１３１】
時刻ｔ１よりも前の時刻においては、プリチャージ状態にあるものとし、サブワード・デコード信号Ｘ０〜Ｘ９は全ては“Ｌ”レベル状態にあるものとする。アドレスＸ９はプレートｎを選択する設定である。
【０１３２】
時刻ｔ１では、クロックの立ち上がりタイミングに同期して、コマンドおよびアドレスを取り込む。ここでは“アクティブ”と称するコマンドは、ワードを選択するコマンドである。
【０１３３】
時刻ｔ２では、プレートｎの選択信号ＰＳｎが“Ｈ”レベル、アドレスＸ３、Ｘ４、Ｘ５とＸ６、Ｘ７、Ｘ８のデコード信号Ｘ３４５、Ｘ６７８は“Ｈ”レベルになる。サブワード・デコード信号であるＸ０およびＸ１Ｘ２がそれぞれ“Ｈ”レベルとなる。
【０１３４】
リダンダンシ・メインワード活性信号ＰＸＲが“Ｈ”レベル、プリチャージ信号ＰＲＣが“Ｈ”レベルになり、リダンダンシ・アドレスを検出し、置換する場合、時刻ｔ３では、リダンダンシ選択信号ＲＳｐｑが“Ｈ”レベル、リダンダンシ非選択信号ＲＥＢｐが“Ｌ”レベルとなる。
【０１３５】
時刻ｔ４では、Ｘ３、Ｘ４、Ｘ５とＸ６、Ｘ７、Ｘ８のデコード信号Ｘ３４５、Ｘ６７８により、選択されたメインワード・ドライバＭＷＥｎｍが“Ｈ”レベル、リダンダンシ・メインワード線ＲＷＥｎが“Ｈ”レベルになる。
【０１３６】
時刻ｔ５では、プレートｎのサブワード選択信号ＳＷＥｎは発生せず、プレートｎ＋１のサブワード選択信号ＳＷＥｎ＋１が発生し、時刻ｔ６では、プレートｎ＋１のサブワード選択信号を共用しているプレートｎのリダンダンシ・サブワード線ＲＳＷｎが選択される。
【０１３７】
置換しない場合は、上述したタイミングｔ２のプリチャージ信号ＰＲＣが“Ｈ”レベルになるところまでは同じ動作である。タイミングｔ２においてリダンダンシ・メインワード活性信号ＰＸＲは“Ｌ”レベルのままである。時刻ｔ３では、リダンダンシ選択信号ＲＳｐｑが“Ｈ”レベルのままであり、リダンダンシ非選択信号ＲＥＢｐが“Ｈ”レベルとなる。
【０１３８】
時刻ｔ４では、Ｘ３、Ｘ４、Ｘ５とＸ６、Ｘ７、Ｘ８のデコード信号Ｘ３４５、Ｘ６７８により、選択されたメインワード信号ＭＷＥｎｍが“Ｈ”レベル、リダンダンシ・メインワード線ＲＷＥｎが“Ｌ”レベルのままになる。
【０１３９】
時刻ｔ５では、プレートｎのサブワード選択信号ＳＷＥｎが発生し、プレートｎ＋１のサブワード選択信号ＳＷＥｎ＋１は発生せず、時刻ｔ６では、プレートｎのサブワード線ＳＷｎが選択される。
【０１４０】
上述した本発明の第１の実施形態によれば、レイアウト面積を縮小することができる。つまり、プレートｎのリダンダンシ・サブワード選択信号ＲＳＷＥｎを、隣接するプレートｎ＋１のサブワード選択回路２２４を用いて発生させ、また、プレートｎ＋１のリダンダンシ・サブワード選択信号ＲＳＷＥｎ＋１を、隣接するプレートｎのサブワード選択回路１２４を用いて発生させるようにし、これらの信号をプレート間で交差させ、プレートｎのリダンダンシ回路のリダンダンシ・サブワード・ドライバＲＳＷＤに入力して置換するようにした。
【０１４１】
すなわち、隣接するプレートｎ、ｎ＋１のサブワード選択回路をこれらプレート間で共用することにより、１プレート当たり、メモリセル・アレイ内を配線する従来のリダンダンシ専用のリダンダンシ・サブワード選択信号１６本と、従来のサブワード選択回路内にある同じく専用のリダンダンシ・サブワード選択回路１６個を全て削減できる。
【０１４２】
さらに、波及効果として、チップサイズが小さくなることにより、パッケージサイズ、実装サイズを小さくでき、消費電流を小さくできるので、市場競争力を高めることができる。
【０１４３】
本発明の第１の実施例は、１プレートあたり、リダンダンシ・メインワード線１本で構成するリダンダンシ回路１組について説明したが、これに限定されるものではなく、リダンダンシ・メインワード線が２本以上になるリダンダンシ回路２組以上を設ける場合でも容易に適用できる。
【０１４４】
すなわち、複数のリダンダンシ・メインワード・ドライバ１２５および２２５とそれぞれに対応するリダンダンシ回路を複数組備え、プレートｎのリダンダンシ・メインワード・ドライバ１２５にはリダンダンシ・メインワード活性信号ＰＸＲとプレートｎの選択信号ＰＳｎとを共通に入力し、プレートｎ＋１のリダンダンシ・メインワード・ドライバ２２５にはリダンダンシ・メインワード活性信号ＰＸＲとプレートｎ＋１の選択信号ＰＳｎ＋１とを共通に入力するとともに、サブワード選択信号（線束１１４〜１１７および線束２１４〜２１７）は、それぞれ対応するリダンダンシ回路に共通に入力するように構成すればよい。その場合も、置換による不良チップ救済率を向上させることができる。
【０１４５】
次に、第２の実施形態のサブワード選択回路に関わる構成のブロック図を示した図５、サブワード選択回路のブロック図を示した図６およびサブワード選択回路図を示した図７を併せて参照しながら第２の実施形態を説明する。
【０１４６】
まず、図７を参照すると、本実施形態のサブワード選択回路は、サブワード・デコード信号Ｘ０Ｔを入力するＰチャネル型ＭＯＳトランジスタＰ４およびＮチャネル型ＭＯＳトランジスタＮ２からなる第１のＣＭＯＳインバータと、このインバータのＮチャネル型ＭＯＳトランジスタＮ２のソースおよび接地電位間に、プレートｎの選択信号ＰＳｎ＃を入力するＮチャネル型ＭＯＳトランジスタＮ３とリダンダンシ非選択信号ＲＥＢを入力するＮチャネル型ＭＯＳトランジスタＮ４とサブワード・デコード信号Ｘ１Ｘ２を入力するＮチャネル型ＭＯＳトランジスタＮ５とを直列接続する。
【０１４７】
さらに、第１のＭＯＳインバータの出力をＰチャネル型トランジスタＰ５で電源電位ＶＢＯＯＴにプルアップするとともに、Ｐチャネル型ＭＯＳトランジスタＰ６およびＮチャネル型ＭＯＳトランジスタＮ９からなる第２のＭＯＳインバータで受けてその出力をサブワード線選択信号ＳＷＥ１ｎとして出力し、かつその出力をＰチャネル型トランジスタＰ５のゲートにも入力するように接続する。
【０１４８】
さらにまた、Ｎチャネル型ＭＯＳトランジスタＮ３，Ｎ４，Ｎ５との直列接続体と並列状態に、プレートｎ＋１の選択信号ＰＳｎ＃＃を入力するＮチャネル型ＭＯＳトランジスタＮ６とリダンダンシ選択信号ＲＳを入力するＮチャネル型ＭＯＳトランジスタＮ７との直列接続体を接続して構成する。
【０１４９】
その構成に加えてさらに、第１のＣＭＯＳインバータのＮチャネル型ＭＯＳトランジスタＮ２のソースおよび電源電位間に、サブワードデコード信号の極性反転信号Ｘ０Ｎを入力するＰチャネル型ＭＯＳトランジスタＰ１およびＮチャネル型ＭＯＳトランジスタＮ１からなる第３のＣＭＯＳインバータと、このインバータの出力をＰチャネル型ＭＯＳトランジスタＰ２で電源電位にプルアップするとともにＰチャネル型ＭＯＳトランジスタＰ３およびＮチャネル型ＭＯＳトランジスタＮ８からなる第４のＭＯＳインバータで受けてその出力をサブワード線選択信号ＳＷＥ０ｎとして出力し、かつその出力をＰチャネル型ＭＯＳトランジスタＰ２のゲートにも入力するように構成する。
【０１５０】
このサブワード選択回路では、サブワード・デコード信号であるＸ０Ｔ、Ｘ０Ｎの切り換えによるサブワード選択信号ＳＷＥ０ｎ、ＳＷＥ１ｎの切り換えを、前述した第１の実施形態のサブワード選択回路では２台で行っていたものを、１台のサブワード選択回路で行えるようにしており、回路の一部を共用化したものである。
【０１５１】
すなわち、プレートｎの選択信号ＰＳｎ＃、プレートｎ＋１の選択信号ＰＳｎ＃＃、リダンダンシ非選択信号ＲＥＢ、リダンダンシ選択信号ＲＳ、サブワードデコード信号Ｘ１Ｘ２を共用化している。
【０１５２】
図６を参照すると、このサブワード選択回路ブロックは、サブワード・デコード信号Ｘ１Ｎ２Ｎ、リダンダンシ選択信号ＲＳ００および共通入力信号としてリダンダンシ非選択信号ＲＥＢ０，サブワード・デコード信号Ｘ０Ｎ，プレートｎの選択信号ＰＳｎ，プレートｎ＋１の選択信号ＰＳｎ＋１およびサブワード・デコード信号Ｘ０Ｔを入力し、サブワード選択信号ＳＷＥ００ｎおよびＳＷＥ１０ｎを出力するサブワード選択回路３０１’と、サブワード・デコード信号Ｘ１Ｔ２Ｎ、リダンダンシ選択信号ＲＳ０１および共通入力信号を入力し、サブワード選択信号ＳＷＥ０１ｎおよびＳＷＥ１１ｎを出力するサブワード選択回路３０２’と、サブワード・デコード信号Ｘ１Ｎ２Ｔ、リダンダンシ選択信号ＲＳ０２および共通入力信号を入力し、サブワード選択信号ＳＷＥ０２ｎおよびＳＷＥ１２ｎを出力するサブワード選択回路３０３’と、サブワード・デコード信号Ｘ１Ｔ２Ｔ、リダンダンシ選択信号ＲＳ０３および共通入力信号を入力し、サブワード選択信号ＳＷＥ０３ｎおよびＳＷＥ１３ｎを出力するサブワード選択回路３０４’とを備える。
【０１５３】
また、サブワード・デコード信号Ｘ１Ｎ２Ｎ、リダンダンシ選択信号ＲＳ３０および共通入力信号とを入力し、サブワード選択信号ＳＷＥ３０ｎおよびＳＷＥ４０ｎを出力するサブワード選択回路３３１’と、サブワード・デコード信号Ｘ１Ｔ２Ｎ、リダンダンシ選択信号ＲＳ３１および共通入力信号を入力し、サブワード選択信号ＳＷＥ３１ｎおよびＳＷＥ４１ｎを出力するサブワード選択回路３３２’と、サブワード・デコード信号Ｘ１Ｎ２Ｔ、リダンダンシ選択信号ＲＳ３２および共通入力信号を入力し、サブワード選択信号ＳＷＥ３２ｎおよびＳＷＥ４２ｎを出力するサブワード選択回路３３３’と、サブワード・デコード信号Ｘ１Ｔ２Ｔ、リダンダンシ選択信号ＲＳ３３および共通入力信号を入力し、サブワード選択信号ＳＷＥ３３ｎおよびＳＷＥ４３ｎを出力するサブワード選択回路３３４’とを備える。さらに、第１の実施形態で説明した図３に示す回路と同じ構成であるサブワード選択回路３２１〜３２４を備える。
【０１５４】
なお、上述したサブワード選択回路３０１’〜３０４’と３３１’〜３３４’は図７に示したサブワード選択回路で構成されている。
【０１５５】
本実施形態のサブワード選択回路ブロック１２４および２２４と第１の実施形態のブロックとの相違点は、図６のブロックを用いて、サブワード選択信号１１８および２１８を新たに生成してサブワード・ドライバ１２１ｅおよび２２１ｅを出力していることが異なっている。
【０１５６】
この構成により、リダンダンシ選択信号ＲＳ００〜ＲＳ３３およびリダンダンシ非選択信号ＲＥＢ０〜ＲＥＢ３は、共通化が可能となる。その結果、サブワード選択回路ブロック１２４に入力するリダンダンシ選択信号ＲＳ００〜ＲＳ３３は、第１の実施形態では１６本であったが、第２の実施形態では１２本となり、リダンダンシ非選択信号ＲＥＢ０〜３は、第１の実施形態では４本であったが、第２の実施形態では３本に削減でき、レイアウト面積をさらに削減する効果がある。
【０１５７】
第２の実施形態も第１の実施形態と同様に、１プレートあたり、リダンダンシ・メインワード線１本で構成するリダンダンシ回路１組について説明したが、これに限定されるものではなく、リダンダンシ・メインワード線２本以上になるリダンダンシ回路２組以上の場合でも、同様に容易に適用できる。
【０１５８】
すなわち、複数のリダンダンシ・メインワード・ドライバ１２５および２２５とそれぞれに対応するリダンダンシ回路を複数組備え、プレートｎのリダンダンシ・メインワード・ドライバ１２５にはリダンダンシ・メインワード活性信号ＰＸＲとプレートｎの選択信号ＰＳｎとを共通に入力し、プレートｎ＋１のリダンダンシ・メインワード・ドライバ２２５にはリダンダンシ・メインワード活性信号ＰＸＲとプレートｎ＋１の選択信号ＰＳｎ＋１とを共通に入力するとともに、サブワード選択信号（線束１１４〜１１８および線束２１４〜２１８）は、それぞれ対応するリダンダンシ回路に共通に入力するように構成すればよい。その場合も、置換による不良チップ救済率を向上させることができる。
【０１５９】
上述した各実施形態の説明は、一例として１２８ＭシンクロナスＤＲＡＭを一例にしているが、これより少ない容量、例えば６４Ｍでもよく、また、今後主流になると考えられるラムバスＤＲＡＭ等でも同様に適用可能である。
【０１６０】
図８は本発明の構成を適用したブロックレイアウト図である。同図を参照すると、プレートｎのサブワード選択回路１２４に接続する第１のサブワード選択信号線４１とプレートｎ＋１のサブワード選択回路２２４に接続する第２のサブワード選択信号線４１とを、それぞれのプレートのリダンダンシ・メモリセルアレイを水平方向に横切って延在させて他方のリダンダンシ・サブワード・ドライバに配線したレイアウト構造を有することを示している。
【０１６１】
また、前述したように、隣接するプレートｎ、ｎ＋１のサブワード選択回路をこれらプレート間で共用しているので、１プレート当たり、メモリセル・アレイ内を配線する従来のリダンダンシ専用のリダンダンシ・サブワード選択信号１６本と、従来のサブワード選択回路内にある同じく専用のリダンダンシ・サブワード選択回路１６個を全て削減したレイアウト構造でもある。
【０１６２】
【発明の効果】
上述したように、本発明の半導体記憶装置はサブワード選択線の選択を切り換えるサブワード選択回路をプレートごとに有し、それぞれのサブワード選択回路は、自身の属するプレート上のサブワード選択線および隣接する他方のプレート上に配置されたリダンダンシ・メモリセルアレイのリダンダンシ・サブワード選択線を選択する選択手段を有するので、隣接するプレートｎ、ｎ＋１のサブワード選択回路をこれらプレート間で共用することにより、１プレート当たり、メモリセル・アレイ内を配線する従来のリダンダンシ専用のリダンダンシ・サブワード選択信号１６本と、従来のサブワード選択回路内にある同じく専用のリダンダンシ・サブワード選択回路１６個を全て削減できる。
【０１６３】
さらに、波及効果として、チップサイズが小さくなることにより、パッケージサイズ、実装サイズを小さくでき、消費電流を小さくできる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置１のサブワード選択回路に関わる第１の実施形態の構成を示すブロック図である。
【図２】サブワード選択回路ブロック１２４のブロック図である。
【図３】サブワード選択回路の回路図である。
【図４】サブワード選択回路の動作説明用のタイミングチャートである。
【図５】本発明の半導体記憶装置１のサブワード選択回路に関わる第２の実施形態の構成を示すブロック図である。
【図６】第２の実施形態のサブワード選択回路ブロックの構成図である。
【図７】第２の実施形態のサブワード選択回路の回路図である。
【図８】第１の実施形態のブロックレイアウト図である。
【図９】従来のメモリセルアレイ図である。
【図１０】従来の分割ワードドライバ方式のブロック図である。
【図１１】従来のブロックレイアウト図である。
【図１２】従来の他のブロックレイアウト図である。
【図１３】従来のサブワード選択回路に関わる部分の構成を示すブロック図である。
【図１４】従来のサブワード選択回路ブロックの構成図である。
【図１５】従来のサブワード選択回路の回路図である。
【図１６】従来のリダンダンシ・サブワード選択回路ブロックの構成図である。
【図１７】従来のリダンダンシ・サブワード選択回路の回路図である。
【図１８】従来のメインワード・ドライバの回路図である。
【図１９】従来のリダンダンシ・メインワード・ドライバの回路図である。
【図２０】従来のサブワード・ドライバの回路図である。
【図２１】従来のサブワード・デコーダの回路図である。
【図２２】従来のサブワード選択回路の動作説明用のタイミングチャートである。
【符号の説明】
１ 半導体記憶装置
１１１，１１２，２１１，２１２ 線束
１１４，１１５，１１６，１１７ 線束
１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２１ｅ，２２１ａ，２２１ｂ，２２１ｃ，２２１ｄ，２２１ｅ サブワード・ドライバ
１２２ａ，１２２ｂ，１２２ｃ，１２２ｄ，１２２ｅ，２２２ａ，２２２ｂ，２２２ｃ，２２２ｄ，２２２ｅ リダンダンシ・サブワード・ドライバ
１２４，２２４ サブワード選択回路ブロック
１２５，２２５ リダンダンシ・メインワード・ドライバ
１２６，２２６ メインワード・ドライバ
３０１，３０２，３０３，３０４，３１１，３１２，３１３，３１４，３２１，３２２，３２３，３２４，３３１，３３２，３３３，３３４ サブワード選択回路
４０１ リダンダンシ・サブワード制御回路
４０２ プレート・デコーダ・ブロック
４０３ サブワード・デコーダ・ブロック
ＰＲＣ プリチャージ信号
ＰＳｎ プレートｎ選択信号
ＰＳｎ＋１ プレートｎ＋１選択信号
ＰＸＲ リダンダンシ・メインワード活性信号
ＲＳｐｑ リダンダンシ選択信号
ＲＥＢｐ リダンダンシ非選択信号
Ｘ０，Ｘ１Ｘ２ サブワード・デコード信号
Claims (15)
- 同一半導体基板上の複数バンクそれぞれに複数のメモリアレイ群が配置されたプレートを複数個備えるとともに、欠陥メモリセルが含まれたメモリセルアレイに置き換えるためのリダンダンシ・メモリセルアレイ群をそれぞれのプレートごとにさらに備え、ワード線選択時に任意のメインワード線が列デコーダにより選択された後にサブワード選択線がサブワード・ドライバにより選択されて所望の前記メモリセルアレイおよび前記リダンダンシ・メモリセルアレイのリダンダンシ・サブワード線が選択される半導体記憶装置において、前記サブワード選択線の選択を切り換えるサブワード選択回路を前記プレートごとに有し、それぞれの前記サブワード選択回路は、自身の属するプレート上のサブワード選択線および隣接する他方のプレート上に配置された前記リダンダンシ・メモリセルアレイのリダンダンシ・サブワード選択線を選択する選択手段を有することを特徴とする半導体記憶装置。
- メモリセルアレイ群と、前記メモリセルアレイ群それぞれのワード線を選択するサブワード・ドライバ群と、前記サブワード・ドライバ群から任意の１つを選択するサブワード選択手段と、不良メモリセルが含まれたメモリセルアレイを置き換えるためのリダンダンシ・メモリセルアレイ群と、リダンダンシ・メモリセルアレイ群それぞれのワード線を選択するリダンダンシ・サブワード・ドライバ群と、これらのリダンダンシ・サブワード・ドライバ群から任意の１つを選択するリダンダンシ・サブワード選択手段とを少なくとも備える複数のプレートが同一半導体基板上のバンクごとに配置された半導体記憶装置において、前記リダンダンシ・サブワード選択手段として、隣接する前記プレート間でそれぞれの有するサブワード選択手段を互いに共用することにより、一方の前記プレートの前記サブワード選択手段で生成したサブワード選択信号を他方の前記プレートのリダンダンシ・サブワード選択信号として互いに入力してそれぞれのワード線選択を制御することを特徴とする半導体記憶装置。
- メモリセルアレイ群と、前記メモリセルアレイ群それぞれのワード線を選択するサブワード・ドライバ群と、前記サブワード・ドライバ群から任意の１つを選択するサブワード選択手段と、不良メモリセルが含まれたメモリセルアレイを置き換えるためのリダンダンシ・メモリセルアレイ群と、リダンダンシ・メモリセルアレイ群それぞれのワード線を選択するリダンダンシ・サブワード・ドライバ群と、これらのリダンダンシ・サブワード・ドライバ群から任意の１つを選択するリダンダンシ・サブワード選択手段とを少なくとも備える第１および第２のプレートが同一半導体基板上のバンクごとに配置され、前記サブワード選択手段およびリダンダンシ・サブワード選択手段の両方を前記サブワード選択手段のみで共用するとともに、各プレート内で共用される前記サブワード選択手段をさらに前記第１および前記第２のプレート間で共用し、前記第１および前記第２のプレート間での共用は、前記第１および前記第２のプレートそれぞれのリダンダンシ・サブワード選択線を互いに他方のプレート内で共用される前記サブワード選択手段により行う選択動作であることを特徴とする半導体記憶装置。
- １プレート当たりリダンダンシ・メインワード線を複数本および前記リダンダンシ・メモリセルアレイ群を複数列備えるとともに、前記リダンダンシ・メモリセルアレイの複数のリダンダンシ・サブワード選択線を選択する選択手段を有する請求項１、請求項２および請求項３記載の半導体記憶装置。
- 前記リダンダンシ・サブワード選択線の選択手段は、選択条件の信号として少なくとも第１のプレートの選択信号および第２のプレートの選択信号を論理和する入力として与えられ、隣接するプレートとの前記選択手段の信号接続は、前記第１のプレートの選択信号を一方のプレートは第１のプレートの選択信号端子に接続し、他方のプレートは第２のプレートの選択信号端子に接続し、前記第２のプレートの選択信号を前記一方のプレートは第２のプレートの選択信号端子に接続し、前記他方のプレートは第１のプレートの選択信号端子に接続する請求項１記載の半導体記憶装置。
- 前記第１のプレートおよび前記第２のプレートとも同一の回路構成を有し、前記リダンダンシ・メモリセルアレイに置換するとき前記第１のプレートに入力する第１のプレートの選択信号をアクティブ状態にし、第２のプレートの選択信号を非アクティブ状態にする請求項５記載の半導体記憶装置。
- 前記サブワード選択回路を構成する前記選択手段は、サブワードデコード信号を入力する第１のＣＭＯＳインバータと、このインバータのＮチャネル型ＭＯＳトランジスタのソースおよび接地電位間に、前記第１のプレートの選択信号を入力する第１のＮチャネル型ＭＯＳトランジスタとリダンダンシ非選択信号を入力する第２のＮチャネル型ＭＯＳトランジスタとサブワード・デコード信号を入力する第３のＮチャネル型ＭＯＳトランジスタとを直列接続する直列接続体とし、前記第１のＣＭＯＳインバータの出力を第１のＰチャネル型ＭＯＳトランジスタで電源電位にプルアップするとともに前記第２のＣＭＯＳインバータで受けてその出力を第１のサブワード線選択信号として出力し、かつその出力を前記第１のＰチャネル型ＭＯＳトランジスタのゲートにも入力する構成に、さらに前記直列接続体と並列状態に、前記第２のプレートの選択信号を入力する第４のＮチャネル型ＭＯＳトランジスタとリダンダンシ選択信号を入力する第５のＮチャネル型ＭＯＳトランジスタとの直列接続体を接続して構成する請求項６記載の半導体記憶装置。
- 前記第１のプレートの第１列目のサブワード・ドライバおよび前記第２のプレートの第１列目のリダンダンシ・サブワード・ドライバに供給する第１のサブワード選択信号と前記第２のプレートの第１列目のサブワード・ドライバおよび前記第１のプレートの第１列目のリダンダンシ・サブワード・ドライバに供給する第２ののサブワード選択信号は、それぞれ第１列目のサブドライバのサブワード選択信号と同一の信号配線とする請求項７記載の半導体記憶装置。
- 各プレートの第１列目から第ｎ列目のサブワード・ドライバに供給されるサブワード選択信号は、それぞれのサブワード・ドライバごとに対応させた互いに異なる信号配線とする請求項７記載の半導体記憶装置。
- 前記サブワードデコード信号である２ビットの第１の下位アドレス信号の組み合わせによるサブワード選択信号の切り換えは、第１のプレートの選択信号と第２のプレートの選択信号とリダンダンシ選択信号とリダンダンシ非選択信号とを第２および第３のサブワードデコード信号とを各サブワード選択回路で共通入力とすることによりサブワード選択制御回路の出力線数を少なくする手段として、１つのサブワード選択回路からビット線対のうちの反転ビット線に対応するワード選択および正転ビット線に対応するワード選択を行う２系統のサブワード選択信号を生成する請求項７記載の半導体記憶装置。
- 前記サブワード選択回路は、前記選択手段を複数個備え、第１、第２，第３の下位アドレス信号のうち前記第２，第３のアドレス信号を基にデコードして得られたサブワード・デコード信号と、所定のリダンダンシ・サブワード線を選ぶためのリダンダンシ選択信号と、サブワード線を非選択にするためのリダンダンシ非選択信号と前記第１の下位アドレス信号の極性反転信号または正転信号と第１のプレート選択信号と第２のプレート選択信号とからなる共通入力信号とを入力するとともに、それぞれビット線対のうちの正転ビット線または反転ビット線に対応するサブワード線を指定する信号を前記正転ビット線または前記反転ビット線それぞれに対応して１出力ずつ有する複数の選択手段を１グループとしそれらを複数グループ備えて構成する請求項７記載の半導体記憶装置。
- 前記サブワード選択回路を構成する前記選択手段は、前記第１のＣＭＯＳインバータのソースおよび電源電位間に、サブワードデコード信号の極性反転信号を入力する第３のＣＭＯＳインバータと、このインバータの出力を第２のＰチャネル型トランジスタで電源電位にプルアップするとともに前記第３のＭＯＳインバータで受けてその出力を第２のサブワード線選択信号として出力し、かつその出力を前記第２のＰチャネル型トランジスタのゲートにも入力する構成をさらに付加する請求項７記載の半導体記憶装置。
- 前記サブワード選択回路は、前記選択手段を複数個備え、第１、第２，第３の下位アドレス信号のうち前記第２、前記第３のアドレス信号を基にデコードして得られたサブワード・デコード信号と、所定のリダンダンシ・サブワード線を選ぶためのリダンダンシ選択信号と、サブワード線を非選択にするためのリダンダンシ非選択信号と前記第１の下位アドレス信号の極性反転信号および正転信号と第１のプレート選択信号と第２のプレート選択信号とからなる共通入力信号とを入力するとともに、それぞれビット線対のうちの正転ビット線に対応するサブワード線を指定する信号を１出力ずつ有し、さらに反転ビット線に対応するサブワード線を指定する信号を１出力ずつ有する複数の選択手段を１グループとしそれらを複数グループ備えて構成する請求項１２記載の半導体記憶装置。
- 第１のプレートに分割配置した、第１のメモリセルアレイ群および第１のリダンダンシ・メモリセルアレイ群と、前記第１のプレートに隣接する第２のプレートに分割配置した、第２のメモリセルアレイ群および第２のリダンダンシ・メモリセルアレイ群と、前記第１のプレートに対応した第１のサブワード選択回路と、前記第２のプレートに対応した第２のサブワード選択回路と有する半導体記憶装置において、
前記第１のサブワード選択回路に接続する第１のサブワード選択信号線と前記第２のサブワード選択回路に接続する第２のサブワード選択信号線とを、それぞれのプレートのリダンダンシ・メモリセルアレイを水平方向に横切って延長させて他方のリダンダンシ・サブワード・ドライバに配線したレイアウト構造を有することを特徴とする半導体記憶装置。 - メモリセルアレイを複数のメモリブロックに分け、これら複数のメモリブロックをさらに複数のプレートごとにまとめ、各プレートにはさらにリダンダンシ・メモリブロックを配置し、かつ前記メモリブロックおよび前記メモリブロックそれぞれに対応させてサブワード・ドライバまたはリダンダンシ・サブワード・ドライバを設けてワード選択をするとともに、前記メモリブロックに不良メモリセルが含まれる場合はそのブロックを選択して前記リダンダンシ・メモリブロックに置き換えるサブワード選択手法を用いた半導体記憶装置のリダンダンシ回路置換方法において、前記不良メモリセルが含まれるプレートのリダンダンシ・サブワード選択は、隣接するプレートの有するサブワード選択回路で生成したサブワード選択信号を用いて相互に選択を行うことで、前記サブワード選択回路をプレート間で共用して前記リダンダンシ・メモリブロックを置き換えることを特徴とする半導体記憶装置のリダンダンシ回路置換方法。
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