525190 五、發明説明（1 ) 本發明大體上係關於半導體記憶體裝置，及更換冗餘電 位之方法。更具體言之，本發明係關於在副字系統上具有 改良之冗餘副字（redundancy sub word)選擇電路之半導體 記憶體裝置。 因晚近半導體裝置尺寸之縮小，具有半導體裝置之LSI (大型積體電路）已被大型積體化（large-scaled)。特別是， 這種趨勢在半導體記憶體裝置上日益顯著。 例如，動態型隨機存取記憶體（DRAM)或同步型隨機存 取記憶體（SDRAM)實際上已被使用作爲一個晶片上具有 256M bit容量之半導體記憶體裝置。 於這種半導體記憶體裝置上，記憶胞陣列係被分割成多 組。此種結構，在每組上，冗餘記憶體陣列，亦即，冗長 記憶體區係設在主記憶體之外部。 這裡，正常之記憶胞陣列係設在主記憶胞陣列內，而備 用之記憶胞陣列則設在冗餘記憶胞陣列內。 另有提出關於選擇既定記憶胞之字元線選擇用之字分路 系統（word shunt system)。於這種字分路系統上改良寫/讀 速度之結線方法將具有低電阻之閘結線型樣（wiring pattern)(連結線）及金屬型樣（金屬線）平行交替地進行結線 。但是，依大記憶體容量之記憶胞之節矩，變成不易形成 字分路用之金屬結線層。 解決此問題，一般係使用副字系統，於此系統上副字驅 動器係配置在記憶胞陣列內俾指定記憶胞。 於上述之副字系統之半導體記憶體裝置上已有應用缺陷 五、發明説明（2) 解除技術，此技術係當偵測出部份主記憶體有缺陷時用備 用之冗餘記憶胞陣列替換缺陷之記憶體。 換言之，在製造過程上，即使有少量之缺陷發生在主記 憶區上也不損及半導體記憶體裝置之整體功能。 這種具有冗餘電路之半導體記憶體裝置，電氣特性試驗 係在製造過程之晶圓選擇步驟上執行。 試驗之結果，當發現記憶胞陣列上有缺陷存在時具有缺 陷之記憶胞陣列係被程式化（programmed)對設在冗餘電路 內部之熔絲（fuse)定址。 藉此，對設在主記憶體區內之缺陷記憶體暫停寫/讀動 作，而對設在冗餘記憶體區上之冗餘記憶胞執行寫/讀動 作。 這時，每條字元線及位元線皆切換至冗餘記憶胞。在這 種情況下，切換每條字元線需要缺陷部份之地址資訊，而 切換每條位元線則需要缺陷部份之位元位置資訊。 換言之，當偵測出缺陷之記憶胞時須熔斷之熔絲之位置 係根據缺陷部之地址資訊決定，此熔絲係藉，例如，照射 雷射光束而熔斷。藉熔絲之熔斷將缺陷之記憶胞寫入熔絲 ROM。 如上述，缺陷之記憶胞之位置係被寫入熔絲ROM。結 果，當選擇對應熔斷之熔絲之記億體時則執行切換選擇代 替記憶胞陣列記憶體之冗餘記憶體區。 更具體言之，比較在選定之主記憶體區上之記憶胞之地 址與在冗餘記憶體區上之缺陷記憶胞之地址。比較的結果， .4- 525190 五、發明説明（3 ) 如果選擇的是缺陷之記憶胞時則切換存取在冗餘記憶體區 上之冗餘記憶胞。 如前述，所需之冗餘記憶胞之數量係隨著半導體記憶體 裝置之記憶體容量之增加而增加。 因此，重要的是盡可能減少半導體記憶體裝置之部件數 俾增設冗餘記憶胞。藉此，能有效率地執行元件之配置。 下面將參照第1圖敘述有關之記憶胞陣列。 此記憶胞陣列在X向（水平方向）上分割成A組及B組 兩組，而在Y向（垂直方向）上分割成上，下兩組。藉此， 記憶胞陣列被分割成四區，亦即，上組A，下組A，上組 B及下組B。 這種構成，一組，例如A組具有32M bit之記憶體容量 ，並被再分割成A0P-A15P計16座。Α0Ρ〜A15P每座皆 僅含有一座。每座（圖上斜線所示之部份）具有2M bit及具 有5 1 2字元線X4K位元線。在5 1 2條字元線內，地址線 係由X0〜X8 9個位元線組成。 字元線驅動器塊係設在X-向，及驅動用字元線係排成 陣列（未圖示）。另外，位元線係與從字元線驅動器塊在Y-向上延伸之主字元線交叉（未圖示）。 記憶胞之選擇係藉X-地址選擇設在X-向上之字元線及 藉Y-地址選擇設在Y-向上之位元線而執行。 在這種情況下，藉選擇位在字元線和位元線交叉處之記 億胞，進而對該被選定之記憶胞執行資料信號之寫/讀。 於上述之半導體記憶體裝置上，用於驅動記憶胞陣列之 525190 五、發明説明（4 ) 字元線之字驅動器係接至背撐（backed)之金屬結線型樣（線） ，如其輸出處之銘型樣，並係以與聚硅（polysilicon)結線 型樣及鋁結線型樣之節矩（pitch)相同之節矩構成。_ 但是，如上述隨著LSI容量之增大，尺寸日益縮小。結 果，變成難於用接至記憶胞之閘之聚硅結線型樣之節矩以 型樣化鋁線。 另外，半導體基板上之記憶胞部份之形成層之高度變高 。在這種情況下，由於在其界線處產生突出或隆起之故不 易型樣化鋁線。 爲解決此項問題，最近日漸採用能容易避免通過記億胞 部位上之錦線之分割字驅動器系統（Division word driver system) 〇 於此系統上，字驅動器被分割成主字驅動器及副字驅動 器。這種構成，副字驅動器係被主字驅動器驅動之主字元 線所選擇，而被選定之副字驅動器則驅動用於選擇記憶胞 之字元線（副字元線）。 參照第2圖，例如，當主字元線M WE被選擇時接至主 字元線MWE之副驅動器SWD21a，21b，及21c即被選擇 及致動（activated)。 副字驅動器SWD21a，21b及21c係與位元線對平行地 配置在記憶胞線之兩側。這裡，來自兩側之副字元線驅動 器之副字元線SW00-SW13係配置成相互包夾記憶胞之梳 狀結構。 例如，副字驅動器SWD21b之左右兩側係接至副字元線 525190 五、發明説明（5 ) SW11及SW13。這裡，副字元線SW11及SW13係指定在 左右兩側上記憶胞線之偶數線上之記憶胞。 副字驅動器SWD21a係接至副字元線SW00及SW02， 其係指定對應在左右側上之位元線對中之轉正位元線 (normal rotation bit line)T 之記憶、胞。 副字驅動器21c係接至副字元線SW20及SW22，其係 指定對應在左，右側之轉正位元線T之記憶胞。 這種結構，使用輸至副字驅動器之副字選擇信號SWE0 〜SWE3以選擇並驅動副字元線，進而選擇記憶胞1 1。 例如，當副字元線選擇信號SWE0〜SWE3分別爲"H”， ”L”，”L”，”L”時副字元線SW00及SW20即被驅動，藉此 ，接至副字元線SW00及SW20之胞11則被選定。例如， 當SWE0被選擇時副字元線SW00及SW20即被選擇。 再者，用於替換字元線之X-冗餘電路及用於替換位元 線之Y-冗餘電路係配置成能在相關之半導體記憶體裝置 上實現最佳配置。 但是，近來在寫/讀匯流排部位上有設置緩衝器，且資 料信號係以高速在記憶胞與緩衝器之間傳送。 具有這種規範之64M/128M之虛擬通道（Virtual Channel) SDRAM實際上已在使用。預測這種產品在商場上將大受 歡迎。依這種規範，因優先考慮速度而無法充份地設置 Y-冗餘電路，從而也抑制晶片之使用面積。 爲達此目的，主字替換方法係被用於替換副字單元之副 字替換方法所取代，且此替換單元被分割俾改善替換之效 -7- 525190 五、發明説明（6 ) 率。藉此，能補償未設置γ-冗餘電路。 這裡，需一提者主字元線之選擇之副字驅動器單元在目 前產品上執行之主字替換方法上係集體地被替換 參照第3圖，相關之方塊配置包括一座記憶胞陣列1 1 ，冗餘電路21，偵測放大器31(後文之圖上稱爲S.A)，主 字驅動器5 1，及冗餘主字驅動器8 1。 副字選擇電路111 0及冗餘副字選擇電路1 1 20係在記憶 胞陣列11之Y-向上鄰接設置。 副字元線係被位在被選擇之記憶胞陣列1 1之主字元線 61及副字選擇信號線41交叉之區域上之副字驅動器（未圖 示）之地址所選擇。藉此，選擇記憶胞。 於讀取動作上，從記憶胞讀出之資料信號係被傳送至位 元線102，並被偵測放大器31放大俾產生資料線110上之 信號。 副字選擇信號41係共通地送至座η及座n+1。冗餘副 字選擇信號91係共通地送至座η及座η+1之冗餘電路。 參照第4圖，緩衝器1140及資料傳送線113之配置係 與第3圖者不同。 另外，座η及η+1之副.字選擇電路1110係在座底下緊 鄰主字驅動器配置。冗餘副字選擇電路1120係在冗餘電 路底下緊鄰主字驅動器配置。更甚者，冗餘副字選擇信號 線91及副字選擇信號線41係在相互直交方向上結線。 典型地，緩衝器1140之數量及資料傳送線113較多俾 提昇傳送效率。例如，資料傳送線之數量對4Κ位元線係 525190 五、發明説明（7 ) 爲1 K。這種情況，1 K位元之資料信號係從4K位元之記 憶胞整體傳送到緩衝器。 爲達此目的，考慮配置之效率，緩衝器1140係_在座 n+1之Y-方向上緊鄰設置。副字選擇電路1110及冗餘副 字選擇電路Π20係設置在主字驅動器之附近。 這種情形，冗餘電路21之X向寬度係對應冗餘選擇電 路1120之寬度進行配置。結果，配置無可避免地變成複 雜。 參照第5圖，座η-100包括副字選擇電路塊124，副字 選擇信號線（4線束）114-1 17，副字驅動器12 la〜12 le，記 憶胞陣列，副字選擇電路塊127，冗餘副字驅動器122a〜 122e，冗餘副字選擇信號線131〜134，及冗餘記憶胞陣列。 相似地，座n+1-200包括副字選擇電路塊224，副字選 擇信號線（4線束）214〜217，副字驅動器221&〜2216，記 憶胞陣列，冗餘副字選擇電路塊227，冗餘副字驅動器 222a〜222e，冗餘副字選擇信號線231〜234，及冗餘記憶 胞陣列。 這種構成，使用副字選擇電路塊124及224選擇主記憶 體而使用冗餘副字選擇電路127及227選擇冗餘電路之記 憶體。 參照第6圖，副字選擇電路塊124包括產生副字選擇信 號SWE00〜SWE03(線束114)之副字選擇電路301至304 之塊，產生副字選擇信號SWE10〜SWE13(線束115)之副 字選擇電路311至314之塊，產生副字選擇信號SWE20〜 -9- 525190 五、發明説明（8 ) SWE23(線束116)之副字選擇電路321至324之塊，及產 生副字選擇信號SWE30〜SWE33(線束117)之副字選擇電 路3 3 1至3 3 4之塊。 - 於第7圖所示之副字選擇電路上，輸入副字解碼信號 X0之第1CMOS倒反閘，在倒反閘之N-通道MOS電晶體 N1之源極與接地電位之間輸入第1陣列座選擇信號PSn 之第IN通道MOS電晶體N2，輸入冗餘非選擇信號REB 之第2N-通道MOS電晶體N3，及輸入副字解碼信號 X1X2之第3N-通道MOS電晶體N4係接成串聯。 這種構成，第1MOS倒反閘之輸出係經第1-P通道MOS 電晶體2被提昇到電源電位VBOOT，第2MOS倒反閘接 收P-通道MOS電晶體P2之輸出而產生作爲第1副字選擇 信號SWEn。第2MOS倒反閘之輸出也送至P通道電晶體 P2之閘極。 於副字選擇電路上，當進行替換時冗餘非選擇信號REB 係變爲”L’’位準而不致動（inactivated)。當無進行替換時冗 餘非選擇信號REB則變爲"H”位準，座選擇信號PS係變 爲” H”位準，低位地址信號上之副字解碼信號X0係變爲 ” H"位準，及低位地址信號X1X2係變爲"H”位準。結果， 被選擇之副字選擇信號SWE係變成”H”。但當進行替換時 冗餘非選擇信號REB則變成”L”位準，進而不致動。 參照第8圖，冗餘副字選擇電路塊包括產生冗餘副字選 擇信號RSWE00〜RSWE03(線束131)之冗餘副字選擇電路 361至3 64之塊，產生冗餘副字選擇信號RSWE10〜 -10- 525190 五、發明説明（9 ) SWE1 3 (線束132)之冗餘副字選擇電路371至374之塊， 產生冗餘副字選擇信號RSWE20〜SWE23(線束133)之冗 餘副字選擇電路381至3 84之塊，及產生冗餘副字選擇信 號RSWE30〜SWE33(線束134)之冗餘副字選擇電路391 至394之塊。 第9圖所示之冗餘副字選擇電路與上述之副字選擇電路 不同之點在於倒反閘IV係接在輸入冗餘非選擇信號REB 之N-通道MOS電晶體N3之閘極。 具體言之，副字選擇電路及冗餘副字選擇電路對冗餘非 選擇信號REB具有互補（complementary)之關係。 例如，當進行替換時冗餘非選擇信號REB係變爲”L”位 準，座選擇信號PSn變成”H”位準，副字解碼信號X〇係 變成ΠΗ”位準，及冗餘選擇信號RS變成”H”位準。藉此’ 被選擇之冗餘副字選擇信號RSWEn則變爲"Η”位準。 此際，若不進行替換時冗餘非選擇信號REB則變成ΠΗ” 位準，從而不致動。 換言之，當冗餘非選擇信號REB係爲”Η”位準時則不執 行替換。結果，選擇主記憶體之記憶胞陣列而不選擇冗餘 記憶體區。 相反地，當冗餘非選擇信號REB係爲”L”位準時不選擇 主記憶體區之記憶胞陣列，而選擇冗餘記億體區。 第10圖所示之主字驅動器電路及第Π圖所示之冗餘主 字驅動器電路在基本之構成上係與上述之副字選擇電路相 似。 -11- 五、發明説明（10) 具體言之，VBOOT在主字驅動器電路上係作爲供給電 源。另外，地址X3至X5之解碼信號係爲輸入信號。座 選擇信號PSn及地址X6至X8之解碼信號係爲其_它情況 之輸入信號。另外，產生M WEnm以作爲主字選擇信號。 冗餘主字驅動器電路僅輸入座選擇信號PSn以作爲輸入 條件信號，而不輸入地址X6至X8之解碼信號，從而產 生與主字驅動器電路不同之冗餘主字元線RWE。 參照第12圖，副字選擇電路包括電晶體N1 3，N1 5， Ni7及N19，這些電晶體係共通地被施加VBOOT且經洩 極共通地接地至主字元線；及電晶體N 1 4，N 1 6，N 1 8及 N20，其等之閘極分別接至對應之N13〜N19之源極，及 洩極分別接至對應於各個副字選擇電路之輸出線。 這種構成，電晶體N14，N16，N18及N20係分別接至 副字選擇信號線 SWnm，SWnm + 2，SWnm + 4，及 SWnm + 6 ，這些副字選擇信號線係分岐接至設在Y-向上之朝上及 朝下方向之記憶胞陣列。 如上面討論，副字選擇信號線係配置成梳狀。結果，經 記憶胞陣列設在相對側上之副字驅動器電晶體Ν14，Ν1 6 ，Ν18及Ν20係分別接至副字選擇信號線SWnm+1， SWnm + 2，SWnm + 3，SWnm + 5，及 SWnm + 7 〇 例如，於被包夾在副字驅動器122b和122c之間之記憶 胞上，對應在以SWOO，SW02，SW04及SW06代表之位 元線對中之轉正位元線T之字元線係藉副字驅動器122b 而致動，至於對應在以SW01，SW03，SW05，及SW0 7代 -12- 525190 五、發明説明（11) 表之位元線對中之轉正位元線B之字元線係藉副字驅動器 122c而致動。 於第13A圖所示之副字解碼器塊403上，藉倒反閘IV 1 將地址X0倒反成倒反信號XON，及藉倒反閘IV2，‘IV3 倒反成轉正信號XOT。 換言之，當地址X0之位準爲’’L”時倒反信號XON變爲 ”H”位準，而轉正信號XOT則變成”L”位準。 此際，當地址X0之位準爲’’H”時倒反信號XON之位準 變爲nL”，而轉正信號XOT之位準則變成”H”。 參照第13B圖，依地址XI及X2之狀態產生X1N2N = ”L，，，，，L” = 0，X1T2N = ’，H，，，，'Ln = 2，XlN2T =，’Ln，丨Ή，，= 1， Χ1Τ2Τ = ”Η”，及”Η" = 3以作Χ12解碼信號。 接著，將參照第14圖說明上述構成之動作。 在時間tl之前，係保持預先充電狀態，且所有副字解 碼信號之位準皆爲nL”位準。這種情形，設定地址以選擇 陣列座η。 在時間tl時，命令及地址信號係與時脈信號同步上昇 。這裡，一提者是命令係被稱爲用於選擇字之”主動’’ (active)信號。 在時間t2時，座η之選擇信號PSn之位準變爲”H”，而 地址X3，X4，X5及X6，X7，X8之解碼信號X345及 X678之位準變爲”H”。另外，作爲副字解碼信號之X0及 X1X2之位準係變成”H”。 當冗餘主字主動信號PXR之位準變爲’’H”時預先充電信 -13- 525190
五、發明説明（u) 號PRC之位準也變成”H”，偵測出冗餘地址及進行替換， 在時間t3時冗餘選擇信號RSpq之位準係變成”H”，而冗 餘非選擇信號REBp之位準係變爲”L”。 - 在時間t4時，被選擇之主字信號MWEnm之位準及冗 餘主字信號RWEn之位準分別藉X3，X4，X5及X6，X7 ，X8之解碼信號X345及X678變爲”H”。 在時間t4時，產生座η之冗餘副字選擇信號RSWEn。 在時間t6時，選擇座η之冗餘副字信號RSWn。 當無進行替換時，於第14圖所示之時序圖上，在時間 t3時冗餘選擇信號RSpq之位準變爲”L”，而冗餘非-選擇 信號REBp之位準則變爲”H”。 在時間t4時，主字元線MWEnm係被X3，X4，X5及 X6，X7，X8之解碼信號X345及X678選擇且變爲"H”位 準，而冗餘主字元線RWE之位準則變爲”L”。 在時間t5時，產生座η之副字選擇信號SWEri。在時間 t6時，則選擇副字元線。 於上述有關使用副字系統之半導體記憶體裝置上，每個 陣列座皆設有副字選擇電路及冗餘副字選擇電路。結果， 這些電路在晶片上佔用之配置面積無可避免地變大。 於相關之技術上，副字選擇電路係配置在記憶胞陣列之 Y-向之延伸線上。作爲其之輸出之副字選擇信號線係在記 憶胞領域之Y·向上延伸。 這種情況，分岐出既定數量之副字元線並平行於X-軸 從作爲在γ-向上延伸之主字元線之副字選擇線延伸。藉 -14- 525190 五、發明説明（13) 此，形成與在Y-向上延伸設置之主字選擇線交叉之配置 俾降低配置之影響。 但是，若是緩衝器接近於記憶胞陣列之Y-向平行設置 之情形，副字選擇電路則接近主字驅動器設置。結果，結 線結構變成複雜。 另外，若係爲副字替換方法，冗餘副字選擇電路具有與 副字選擇電路實質等效之規模。 但是，冗餘副字選擇電路係配合冗餘電路之寬度設置。 結果，配置更爲複雜，從而配置面積變大。 (發明之摘要） 因此本發明之一個目的係提供在副字系統上之改良之副 字選擇電路。 本發明之另外目的係提供半導體記憶體裝置及冗餘電路 替換方法，其中每個陣列座上無設置冗餘副字選擇電路。 於本發明之一個型態之半導體記憶體裝置上，係在半導 體基板上設置多組記憶胞陣列。每組設置多數記憶胞陣列 座。多數之記憶胞陣列群係設置在多數陣列座上。 冗餘記憶胞陣列群替換含有缺陷之記憶胞之記憶胞陣列 並設置在每個陣列座上。副字選擇電路係切換在每個陣列 座上之副字選擇線。 這種構成，每個副字選擇電路具有選擇屬於自己之陣列 座上之副字選擇線及配置在其它相鄰陣列座上之冗餘記憶 胞陣列之冗餘副字選擇線之選擇單元。 副字選擇線係被副字驅動器選擇，並在選擇字元線期間， -15- 525190 五、發明説明（14) 俟任意之主字元線被行（row)解碼器選擇後，記憶胞陣列 之既定冗餘副字元線及冗餘記憶胞陣列即被選擇。 於本發明之另外型態之半導體記憶體裝置上，每組記憶 胞陣列在半導體基板上設有多數之陣列座。 每個陣列座含有記憶胞陣列群，選擇記憶胞陣列群之字 元線之副字驅動器群，選擇副字驅動器群中之一之副字驅 動器選擇單元，替換含有缺陷記憶胞之記憶胞陣列群之冗 餘記憶胞陣列群，選擇冗餘記憶胞陣列群之字元線之冗餘 副字驅動器群，及選擇冗餘副字驅動器群中之一之冗餘副 字選擇單元。 這種構成，冗餘副字選擇單元共通地使用相鄰陣列座間 之副字驅動器選擇單元，並輸入被一個陣列座之副字選擇 單元所產生之副字選擇信號以作爲其它陣列座之冗餘副字 選擇信號俾控制字元線之選擇。 於本發明之另外型態之半導體記憶體裝置上，第1及第 2陣列座係配置在每組記憶胞陣列之半導體基板上。 每個陣列座包括記憶胞陣列群，選擇記億胞陣列群之字 元線之副字驅動器群，選擇副字驅動器群中之一之副字驅 動器選擇單元，替換含有缺陷記憶胞之記億胞陣列群之冗 餘記憶胞陣列群，選擇冗餘記憶胞陣列群之字元線之冗餘 副字驅動器群，及選擇冗餘副字驅動器群中之一之冗餘副 rz^=r es —1 子选擇単兀。 這種構成，副字選擇單元及冗餘副字選擇單元兩者係被 副字選擇單元共通地使用。在陣列座間共通地被使用之副 -16- 525190 五、發明説明（15) 字選擇單元係共通地使用於第1及第2陣列座之間。在第 1及第2陣列座間係藉在其它之陣列座上共通地使用第1 及第2陣列座之冗餘副字選擇線之副字選擇單元而共通地 使用副字選擇單元。 如上述，半導體記憶體裝置具有用於切換在每個陣列座 上之副字選擇線之選擇之副字選擇電路。 這種構成，每個副字選擇電路具有用於選擇本身陣列座 上之副字選擇線及設在其它相鄰陣列上之冗餘記憶胞陣列 之冗餘副字選擇線之選擇單元。 藉此，相鄰陣列座η，n+1之副字選擇電路能被共通地 使用於這些陣列座之間。 結果，依本發明能省掉一個陣列座之記憶胞陣列內部冗 餘副字選擇信號專用之1 6條傳統之冗餘連結線，及1 6個 傳統副字選擇電路專用之冗餘副字選擇電路。 再者，位準之副功用係能縮小晶片尺寸。結果，封包尺 寸及構裝尺寸兩者皆能縮小，而消耗之電流也能降低。 (附圖說明） 第1圖係示出相關記憶胞陣列之圖； 第2圖係分割副字驅動器系統之方塊圖； 第3圖係示出相關方塊配置之圖； 第4圖係示出其它相關方塊配置之圖； 第5圖係示出對應相關副字選擇電路之部份之構成之方
Xtfct · 塊， 第6圖係相關副字選擇電路之構成圖； -17- 525190 五、發明説明（16) 第7圖係相關副字選擇電路之電路圖； 第8圖係相關冗餘副字選擇電路之構成圖； 第9圖係相關冗餘副字選擇電路之電路圖；-第1 〇圖係相關主字驅動器之電路圖； 第Π圖係相關冗餘主字驅動器之電路圖； 第12圖係相關副字驅動器之電路圖； 第13A及13B圖係相關副字解碼器之電路圖； 第14圖係說明相關副字選擇電路之動作之時序表； 第1 5圖係示出本發明之第1實施例之半導體記憶體裝 置之副字選擇電路之方塊圖； 第1 6圖係副字選擇電路方塊之方塊圖； 第1 7圖係副字選擇電路之電路圖； 第1 8圖係說明相關副字選擇電路之動作之時序表； 第19圖係示出本發明之第2實施例之半導體記憶體裝 置之副字選擇電路之方塊圖； 第20圖係第2實施例之副字選擇電路之構成圖； 第21圖係第2實施例之副字選擇電路之電路圖；及 第22圖係第1實施例之方塊配置圖。 (良好實施例之敘述） 下面將參照第1 5圖敘述本發明第1實施例之半導體記 憶體裝置之副字選擇電路。 半導體記憶體裝置1包括陣列座η-100，陣列座n+l-200，冗餘副字選擇電路401，陣列座解碼器塊402 ,及副 字解碼器塊403。 -18- 525190 五、發明説明（17) 陣列座η-1 00包括副字驅動器1 2 1 a〜1 2 1 e，冗餘副字驅 動器122a〜122e，偵測放大器123a〜123d，副字選擇電 路塊124，冗餘主字驅動器125，主字驅動器126」記憶胞 陣列，及冗餘記憶胞陣列。 相似地，陣列座n+1-200包括副字驅動器221a〜21e， 冗餘副字驅動器222a〜222e，偵測放大器223a〜223d， 副字選擇電路塊224，冗餘主字驅動器225，主字驅動器） 226，，及冗餘記憶胞陣列。 本發明之半導體記憶體裝置與上述有關之半導體記憶體 裝置不同之點在於主記憶體之選擇及冗餘電路之記憶體選 擇係藉副字選擇塊124，224執行而省掉相關之冗餘電路 之記憶體選擇專用之冗餘副字選擇電路塊127，227。 這種構成，冗餘副字控制電路401輸入地址信號X0〜 X9及預先充電信號PRC，進而產生冗餘選擇信號RSpq及 冗餘非選擇信號REBp俾供副字選擇電路124及224所需。 於此例上，冗餘選擇信號RSpq係依副字及冗餘副字選 擇而輸至16條信號線。亦即，冗餘選擇信號RSpq之數量 爲16，用於切換第15圖所示之冗餘副字選擇信號線（4條 線之線束）1 1 4〜1 1 7。 冗餘非選擇信號REBp於本例上係依副字選擇信號 (SWE〇n-SWE3n)線114〜117及冗餘副字選擇信號線214 〜217而送至4條信號線。 再者，冗餘副字控制電路401具有日本未審查專利公報 第2000-100195號上揭露之第2圖所示之熔絲電路。 -19- 525190 五、發明説明（18) 這種構成’冗餘副字控制電路401藉預先充電信號PRC 偵測冗餘址地，並驅動冗餘選擇信號RSpq俾選擇陣列座 η之冗餘副字兀線束1 1 2及陣列座1之線束2 1 2，另驅 動冗餘非選擇信號REBp使不選擇陣列座n+ 1之副字元線 之線束2 1 1。 冗餘選擇信號RSpq需要上述之4(副字元線）X4(驅動器 數目）=16個信號以個別控制作爲副字驅動器SWD121a〜 1 2 1 e之輸出之副字元線。但是，當不選擇作爲副字驅動器 SWD12ia〜121e之輸出之副字元線時副字驅動器 SWD121a〜121e即同時變成非主動（non-active)。 結果，冗餘非選擇信號線REBp之數變爲4。這裡，一 提者是相同之副字選擇線信號（4條線之線束）係分別送至 SWD121a〜121e。 陣列座解碼器塊402輸入地址信號X9，進而產生陣列 座η選擇信號PSn及陣列座n+1選擇信號PSn+Ι，俾供副 字選擇電路塊124及224之用。換言之，陣列座係藉陣列 座η選擇信號PSri及陣列座n+1選擇信號Psn+Ι經陣列座 塊402而被選擇。 副字解碼器塊403輸入地址信號XI〜X2，X0，從而產 生包括解碼信號XI，及X2之轉正信號τ之組合信號，極 性倒反信號Ν，解碼信號Χ0之轉正信號Τ ’及分別爲 Χ1Ν2Ν，Χ1Τ2Ν，Χ1Ν2Τ及Χ1Τ2Τ之極性倒反信號Ν， 俾供副字選擇電路塊124及224之用。 這裡，解碼信號XI及Χ2之轉正信號Τ及極性倒反信 -20- 五、發明説明（19) 號 N 在輸出線上依據”L”，”Lf’ = 0，ΠΗΠ，”L’’ = 2，”L”， "H” = l，”H”，”H” = 3輸出4種轉正信號T及極性倒反信號 Ν之兩位元組合信號。解碼信號Χ0之轉正信號Τ：及極性 倒反信號Ν在輸出線上之數目係爲2。 陣列座η之副字選擇電路塊124具有4條之副字選擇信 號（SWEOn〜SWE3n)(線114〜117之線束）以選擇在副字驅 動器SWD 121 a〜l2le之線111中之一條副字元線，並對 總數爲16之副字選擇信號線114〜117切換選擇。 冗餘主字驅動器125輸入冗餘主字主動信號PXR及陣 列座η之選擇信號PSn，進而產生輸入冗餘副字驅動器 ?3\¥0122&〜122(1之冗餘主字信號11\\^11。 主字驅動器125輸入地址X3，X4，X5之解碼信號 X345，地址X6，X7，X8之解碼信號X678及陣列座η之 選擇信號PSn，並產生輸入副字驅動器RSWD121a〜121d 之主字信號MWEnm。 副字驅動器SWD 1 2 1 a，1 2 1 c及1 2 1 e產生副字信號 SWnO，SWn2，及SWn4並將之輸入對應線束111之記憶 胞陣列之位元線對中之轉正位元線T之記憶胞。 副字驅動器SWD121b及121d產生副字信號SWnl， SWn3，及SWn7並將之輸入對應線束111之記憶胞陣列之 位元線對中之倒反位元線B之記憶胞。換言之，字元線係 與上述相關情形那樣配置成梳狀。 冗餘副字驅動器RSWD122a，122c，及122e產生副字 信號SWnO，SWn2，及SWn4並將之輸入對應線束112之 -21- 525190 五、發明説明（20) 記憶胞陣列之轉正位元線τ之記憶胞。 副字驅動器SWD122b及122d產生副字信號SWnl， SWn3，SWn5，及SWn7並將之輸入對應線束112之記憶 胞陣列之倒反位元線B之記憶胞。 另外，陣列座n+ 1之副字選擇電路塊224具有副字選擇 信號（SWEOn〜SWE3n)214〜217，每個副字選擇信號係由 4條信號傳送俾從副字驅動器SWD221a〜221e之副字元線 束211選擇一條副字元線。這種構成，切換選擇總數爲16 條信號線之副字選擇信號21 4〜217。 冗餘主字驅動器225輸入冗餘主字主動信號PXR及陣 列座n+1之選擇信號PSri+1，從而產生輸入冗餘副字驅動 器PSW222a〜222d之冗餘主字信號RWEn+Ι。 主字驅動器226輸入地址X3，X4，X5之解碼信號 X345，地址X6，X7，X8之解碼信號X678及陣列座n+1 之選擇信號PSri+1，從而產生輸入副字驅動器221a〜221d 之主字信號MWEn+lm。 副字驅動器SWD221a，121c及121e產生副字信號 SWnl，SWn3，及SWn5並將之輸至對應線束211之記憶 胞陣列之倒反位元線B之記憶胞。 副字驅動器SWD221b及221d產生副字信號SWnO， SWn2，SWn4及SWn6並將之輸入對應線束211之記憶胞 陣列之轉正位元線T之記憶胞。這種情形，字元線係像上 述相關情形那樣配置成梳狀。 冗餘副字驅動器RS WD222a，222c，及222e產生副字 -22- 525190 五、發明説明（21) 信號SWnl，SWn3，及SWn5並將之輸入線束212之記憶 胞陣列之偶數線之記憶胞。 副字驅動器SWD222b及222d產生副字信號SWnO , SWn2，SWn4，及SWn6並將之輸入線束212之記憶胞陣 列之奇數線之記憶胞。 下面將參照上述構成說明本發明之特徵。 亦即，從冗餘副字元線之線束1 1 2選出一個副字用之冗 餘副字選擇信號214〜217係經節點N2從陣列座n+1-200 之副字選擇電路塊224所產生之副字選擇信號214〜217 供給。 再者，輸至陣列座n+1-200之冗餘副字驅動器 RSWD222a〜222e之冗餘副字選擇信號之線束Π4〜117 係從冗餘副字元線之線束2 1 2供給。 從冗餘副字元線之線束2 1 2選擇一個副字用之冗餘副字 選擇信號114〜117係經節點N1而從陣列座n-1 〇〇之副字 選擇電路塊124所產生之副字選擇信號114〜117供給。 更具體言之，用於切換副字選擇線之選擇之副字選擇電 路係設在每個陣列座上。每個副字選擇電路具有選擇屬於 本身陣列座上之副字選擇線，及設在其它相鄰陣列座上之 冗餘記憶胞陣列之冗餘副字選擇線。 資料信號係經位元線Π 3從記憶胞讀出，接著經偵測放 大器123放大後送至緩衝器（未圖示）。 這裡，上述之冗餘副字控制電路401陣列座解碼塊402 ，副字解碼器塊403，冗餘主字驅動器125，225，主字驅 -23- 525190 五、發明説明（22) 動器126，226，副字驅動器121a〜121d，221a〜221d， 及冗餘副字驅動器122a〜122d，222a〜222d皆具有與上 述相關電路相同之電路構成。因此，省略其等之說明。 參照第1 6圖，副字選擇電路塊1 24設有副字選擇電路 3〇1，副字選擇電路302，副字選擇電路303，及副字選擇 電路304。 副字選擇電路301輸入副字解碼信號X1N2N，冗餘選擇 信號RS00，作爲共通輸入信號之冗餘非選擇信號REB0， 副字解碼信號Χ0Ν，陣列座η之選擇信號PSn，及陣列座 n+1之選擇信號PSn+Ι，及輸出副字選擇信號SWEOOn。 副字選擇電路302輸入副字解碼信號XI T2N，冗餘選擇 信號RS01，及共通輸入信號，並輸出副字選擇信號 SWEOln。 副字選擇電路303輸入副字解碼信號XI T2T，冗餘選 擇信號RS02，及共通輸入信號，並輸出副字選擇信號 SWE02n。 副字選擇電路304輸入副字解碼信號XI T2T，冗餘選擇 信號RS03，及共通輸入信號，並輸出副字選擇信號 SWE03n。 這種構成，副字選擇信號SWEOOn，SWEOln，SWE02n ，及SWE03n組成線束114。 再者，副字選擇電路塊1 24設有副字選擇電路3 1 1，副 字選擇電路312，副字選擇電路313，及副字選擇電路314。 副字選擇電路3 1 1輸入副字解碼信號X1N2N，冗餘選擇 -24- 525190 五、發明説明（23) 信號RS10，作爲共通輸入信號之冗餘非選擇信號REB1， 副字解碼信號Χ0Τ，陣列座η之選擇信號PSn，及陣列座 n+1之選擇信號PSn+Ι，並輸出副字選擇信號SW_E10n。 副字選擇電路312輸入副字解碼信號XI T2N，冗餘選擇 信號RS11，及共通輸入信號，並輸出副字選擇信號 SWE1 In 〇 副字選擇電路313輸入副字解碼信號X1N2T，冗餘選擇 信號RS 12，及共通輸入信號，並輸出副字選擇信號 SWE12n ° 副字選擇電路314輸入副字解碼信號XI T2T，冗餘選擇 信號RS13，及共通輸入信號，並輸出副字選擇信號 SWE13n。 這種構成，副字選擇信號SWElOn，SWElln，SWE12n ，及SWE13n組成線束115。 更甚者，副字選擇電路塊124設有副字選擇電路321， 副字選擇電路322，副字選擇電路323，及副字選擇電路 324 〇 副字選擇電路321輸入副字解碼信號X1N2N，冗餘選擇 信號RS20，作爲共通輸入信號之冗餘非選擇信號REB2， 副字解碼信號X0N，陣列座η之選擇信號PSn，及陣列座 n+1之選擇信號PSn+Ι，並輸出副字選擇信號SWE2〇n。 副字選擇電路322輸入副字解碼信號X1T2N，冗餘選擇 信號RS21，及共通輸入信號，並輸出副字選擇信號 SWE21n。 -25- 525190 五、發明説明（24) 副字選擇電路323輸入副字解碼信號χ1Ν2Τ，冗餘選擇 信號RS22，及共通輸入信號，並輸出副字選擇信號 SWE22n。 副字選擇電路324輸入副字解碼信號χ1Τ2Τ，冗餘選擇 信號RS23 ’及共通輸入信號，並輸出副字選擇信號 SWE23n。 這種構成，副字選擇信號SWE20n，SWE21n，SWE22n ，及SWE23n組成線束116。 另外，副字選擇電路塊124設有副字選擇電路331，副 字選擇電路332，副字選擇電路333，及副字選擇電路3 34。 副字選擇電路331輸入副字解碼信號XIN2N，冗餘選擇 信號RS30，作爲共通輸入信號之冗餘非選擇信號REB3， 副字解碼信號Χ0Τ，陣列座η之選擇信號PSn，及陣列座 η+1之選擇信號PSn+Ι，並輸出副字選擇信號SWE30n。 副字選擇電路332輸入副字解碼信號XI T2N，冗餘選擇 信號RS31，及共通輸入信號，並輸出副字選擇信號 SWE31n。 副字選擇電路333輸入副字解碼信號X1N2T，冗餘選擇 信號RS32，及共通輸入信號，並輸出副字選擇信號 SWE32n。 副字選擇電路334輸入副字解碼信號XI T2T，冗餘選擇 信號RS33，及共通輸入信號，並輸出副字選擇信號 SWE33n 〇 這種構成，副字選擇信號SWE30n，SWE31n，SWE32n， -26- 525190 五、發明説明（25) 及SWE33n組成線束117。 亦即，從副字選擇電路塊124產生之副字選擇信號（線 束 114 〜117)係由 4x4 = 16(SWE00n 〜SWE33n)組成。 參照第17圖，每個副字選擇電路301〜334包含具有P 通道MOS電晶體P1及N-通道MOS電晶體N1之第1CMOS 倒反器，前述兩電晶體係輸入副字解碼信號X〇。 這種構成，另具有N-通道MOS電晶體N2及N-通道 MOS電晶體N3，及N-通道MOS電晶體N4，這些MOS 電晶體係在倒反器N-通道MOS電晶體N1之源極與接地 電位之間串聯。 這裡，N-通道MOS電晶體N2係輸入第1陣列座η之選 擇信號PSn#，而Ν-通道MOS電晶體Ν3係輸入非選擇信 號RES。另外，N-通道MOS電晶體N4係輸入副字解碼信 號 X1X2。 在這種情況下，第1CMOS倒反器之輸出係經P-通道 MOS電晶體P2而被提昇至電源電位VBOOT，並被供給至 包含P-通道MOS電晶體P3及N-通道MOS電晶體N7之 第2CMOS倒反器。第2CMOS倒反器之輸出係作爲副字元 線選擇信號SWEn而輸入P-通道MOS電晶體P2之閘極。 這種情形，輸入陣列座n+1之選擇信號PSn##之第4N-通道MOS電晶體N5及輸入冗餘選擇信號RS之N-通道 MOS電晶體N6之串聯電路係與作成串聯連接之N-通道 MOS電晶體N2，N3及N4倂聯。 相似地，陣列座η之副字選擇信號（線束1 1 5)成爲第1 6 圖所示之副字選擇信號SWElOn〜SWE13n。副字選擇信號 -27- 525190 五、發明説明（26) (線束116)成爲第16圖所不之副字選擇ί目號SWE20n〜 S WE23n。副字選擇信號（線束1 1 7)成爲第1 6圖所不之副 字選擇信號SWE30n〜SWE33N。 _ 第16圖所示之副字解碼信號Χ0Ν，Χ0Τ係依第17圖所 示之副字選擇電路圖上之X0而進行連接。例如’第1 6圖 所示之副字選擇電路30 1〜304之XOn係第1 7圖所示之副 字解碼信號X〇作成連接。 再者，第16圖所示之副字選擇電路311〜314係如第17 圖所示之副字解碼信號X〇作成連接。 相同地，副字解碼信號X1N2N〜X1T2T係對應第17圖 所示之副字選擇電路圖上之副字解碼信號XI X2。 另外，第16圖所示之冗餘選擇信號RS00〜RS33及冗 餘非選擇信號REB0〜REB3係分別依第17圖所示之冗餘 選擇信號RS及冗餘非選擇信號REB作成連接。更甚者， 副字選擇信號SWEOOn〜SWE3 3N係依第17圖所示之副字 選擇信號SWEn作成連接。 下面將參照第15至18圖敘述陣列座n，n+l之選擇信號 PSn，PSn+l與副字選擇塊124,224之連接。 更具體言之，副字選擇電路塊124係設在陣列座η上。 因此，輸入陣列座η之選擇信號PSn之副字選擇電路124 係接至第17圖所示之陣列座η之選擇信號PSn#，及陣列 座n+1之選擇信號PSn+1係接至第17圖所示之陣列座 n+1之選擇信號PSn#。 再者，副字選擇電路塊224係設在陣列座上。因此 ，輸入陣列座n+1之選擇信號PSn+Ι之副字選擇電路塊 -28- 525190 五、發明説明（27) 224係接至第17圖所示之陣列座η之選擇信號PSn#之端 子，而陣列座η之選擇信號PSn係接至第17圖所示之陣 列座n+1之選擇信號PSn##之端子。 - 設在陣列座η之副字選擇電路塊1 24及在陣列座n+ 1上 之副字選擇電路塊224之陣列選擇信號PSn，PSn+Ι之輸 入對應關係如下： [PSn# 端子][PSn## 端子] [在陣列座η選擇期間之連接] PSn PSn+1 [在陣列座n+1選擇期間之連接]PSn+1 PSn 換言之，若係選擇陣列座η之情形時副字選擇電路（在 副字選擇電路塊124之內部）係輸入陣列座η之選擇信號 PSn以作爲PSn#端子之輸入信號，而輸入陣列座n+1之選 擇信號PSn+Ι以作爲PSn##端子之輸入信號。 另外，若係選擇陣列座n+1之情形時副字選擇電路（在 副字選擇電路塊224之內部）係輸入陣列座n+l之選擇信 號PSn+Ι以作爲PSn#端子之輸入信號，而輸入陣列座n 之選擇信號PSn以作爲PSn##端子之輸入。 第17圖之VBOOT係爲提昇之電源電壓。這種情形， 電源電壓VCC係第於3.3V而提昇之電源電壓VBOOT係 等於4.0V。 在第1 6圖所示之副字選擇電路塊圖上之副字選擇電路 301〜3 04未示出提昇之電源電壓VBOOT，因其係從電路 塊之外部供給。在其它電路圖上之陣列座之電源電壓 VBOOT係以相同方式供給。 -29- 525190 五、發明説明（28) 下面將參照第1 7圖敘述副字選擇電路之動作。 首先，將敘述陣列座η被選擇但不被替換之情形。 陣列座η之選擇信號PSn#之位準變爲”Η”，及Ν-通道 MOS電晶體N2導通成爲導電狀態。另N-通道MOS電晶 體N3因冗餘非選擇信號REB之位準變爲’’H”也導通成爲 導電狀態。 N-通道MOS電晶體N5因陣列座n+1之選擇信號PSn## 之位準成爲”L”之故而截斷成爲不導電狀態。 N-通道MOS電晶體N6因冗餘選擇信號RB之位準成爲 ’’L”之故而截斷成爲不導電狀態。 副字選擇電路之副字解碼信號X0由於地址信號X0〜 X2之位準變成"H”，及副字解碼信號X1X2之位準變爲 ’’H”而被副字解碼信號選擇。 藉此，Ν-通道MOS電晶體Ν1導通成導電狀態，及Ν-通道MOS電晶體Ν4導通成導電狀態。Ρ-通道MOS電晶 體Ρ1係截斷成不導電狀態。 節點a之位準變成”L”。結果，Ρ-通道MOS電晶體Ρ3 導通成導電狀態，及N-通道MOS電晶體N7截斷成不導 電狀態。被選擇之副字選擇信號SWEn之位準變爲”H”。 副字選擇信號SWEn成爲副字選擇信號（線束114〜n7) 之一俾選擇陣列座η-100之副字元線。 下面將敘述陣列座η被選擇並被替換之情形。
陣列座η之選擇信號PSn#之位準變成”Η”，及Ν-通道 MOS電晶體N2導通成爲導電狀態。冗餘非選擇信號REB •30- 525190 五、發明説明（29) 之位準變爲’’L”，及N-通道MOS電晶體N3截斷成爲不導 電狀態。 陣列座n+1之選擇信號PSii##之之位準變爲”H”，及N-通道MOS電晶體N5導通成導電狀態。冗餘非選擇信號 RB之位準變爲”H”，及N-通道MOS電晶體N6導通成爲 導電狀態。 即使當副字解碼信號X0之位準變爲’’H”，節點a之位準 仍爲”H”。再者，P-通道MOS電晶體P3截斷而成爲不導 電狀態，及N-通道MOS電晶體N7導通而成爲導電狀態 ，另外，陣列座η之副字選擇信號SWEri之位準變成”L”。 但是，陣列座n+1之副字選擇電路之選擇信號PSn##之 位準變成”H”，及N-通道MOS電晶體N5導通而成爲導電 狀態。再者，冗餘選擇信號RS之位準成爲”H”，及N-通 道MOS電晶體N6導通而成爲導電狀態。藉此，陣列座 n+1之副字選擇電路之節點a之位準變爲”L”及副字選擇電 路SWEn之位準變爲'Ή”。 如第1 5圖所示，冗餘副字選擇信號係使用陣列座n+1 之副字選擇信號。因此，選擇冗餘副字元線。 下面參照第1 8圖敘述副字選擇電路。 在時間T1前之時間，係處於預先充電狀態，所有副字 解碼信號X0〜X9之位準變爲nL”。這裡設定地址信號9 以選擇陣列座η。 於時間Τ1時命令信號和地址信號係與時脈信號同步上 昇。這裡，一提者是命令信號係稱爲用於選擇字之’’主動” -31- 525190 五、發明説明（3G) 信號。 於時間T2時陣列座η之選擇信號PSn之位準變爲ΠΗ” ，地址Χ3，Χ4，Χ5及Χ6，Χ7，Χ8之解碼信號Χ345及 Χ678之位準變爲”Η”。再者；作爲副字解碼信號χ〇及 Χ1Χ2之位準係分別變爲”Η”。 冗餘主字主動信號PXR之位準變爲”Η”，及預先充電信 號PRC之位準變爲"Η”。在這種情況下，當偵測出冗餘地 址並進行替換時，在時間t3，冗餘選擇信號RSPq變成 ” H”位準而冗餘非選擇信號REBp則變成”L”。 在時間t4時，被X3，X4，X5及X6，X7，X8之解碼 信號X3 45及X67 8選擇之主字驅動器MWEnm變成”ΗΠ位 準而冗餘主字元線RWEn也變成"Η”位準。 在時間t5時，陣列座η之副字選擇信號SWEn不會產 生，但產生陣列座n+1之副字選擇信號SWEn+1。 在時間t6時共通地使用陣列座n+ 1之副字選擇線之冗 餘副字元線RS Wn則被選擇。 當不進行替換記憶胞時相同之動作係一直持續執行直到 預先充電信號PRC在時間t2變爲”H”位準止。在時間t2 時，冗餘主字主動信號PXR係維持在nLn位準。 在時間t3時，冗餘選擇信號RSpq係維持”H”位準，及 冗餘非選擇信號REBp變爲"H”位準。 在時間t4時，被X3，X4，X5及X6，X7，X8之解碼 信號X345及X678選擇之主字驅動器MWEnm係維持於 ΠΗ”位準而冗餘主字元線RWEn係維持在”L”位準。 -32- 525190 五、發明説明（31) 在時間t5時，產生陣列座η之副字選擇信號’但不產 生陣列座η+1之副字選擇信號SWEri+1。 在時間t6時則選擇陣列座η之副字元線S Wn。_ 依第1實施例，能縮小配置面積。更具體言之’陣列座 η之冗餘副字選擇信號RSWEn係藉相鄰之副字選擇電路 224產生。 再者，陣列座η+1之冗餘副字選擇信號RSWEn+Ι係藉 相鄰之陣列座η之副字選擇電路124產生。 這些信號在陣列座之間交叉，並輸入陣列座η之冗餘驅 動器RWD俾執行替換。 換言之，相鄰陣列座η，η+1之副字選擇電路係在陣列 座間被共通地使用。藉此，在一個陣列座上，能省掉傳統 冗餘方式上設置在記憶胞陣列上之1 6條專用之冗餘副字 選擇信號及設在既存之副字選擇電路之1 6個專用之冗餘 副字選擇電路。 更甚者，副效果係縮小晶片尺寸。結果，能減小封包尺 寸及構裝尺寸。藉此，消耗電流變小。從而能增加市場競 爭力。 依第1實施例，係針對包含一個陣列座之一條冗餘主字 元線之一個冗餘電路單元予以敘述。但是，本發明不限定 於此實施例，而可適用於具有兩條或以上之冗餘主字元線 之兩個或以上之冗餘電路單元之情形。 更具體言之，本發明設有多數冗餘主字驅動器125及 225，及對應冗餘主字驅動器125及225之多數冗餘電路 -33- 525190 五、發明説明（32) 單元。這種構成，冗餘主字驅動器1 25係共通地輸入冗餘 主字主動信號PXR及陣列座η之選擇信號PSn。 再者，冗餘主字驅動器225係共通地輸入冗餘主字主動 信號PXR及陣列座n+1之選擇信號PSn+Ι。 更甚者，副字選擇信號（線束114〜117及線束214〜217 係分別輸入對應之冗餘電路。這種情形，藉替換動作能提 昇缺陷之晶片去除率。 下面將參照第19至21圖敘述第2實施例。 參照第21圖，副字選擇電路，第1CMOS倒反器，N-通 道MOS電晶體N3，N-通道MOS電晶體N4，及N-通道 MOS電晶體N5係接成串聯。 這裡，第1CMOS倒反器係由P-通道MOS電晶體P4及 N-通道MOS電晶體N2組成，副字解碼信號Χ0Τ係輸入 前述兩電晶體P4及N2。 N·通道MOS電晶體N3，N-通道MOS電晶體N4及N- 通道MOS電晶體N5在N-通道MOS電晶體N2與接地電 位間接成串聯。 這種構成，N-通道MOS電晶體N3係輸入陣列座η之 選擇信號PSn#。Ν-通道MOS電晶體Ν4係輸入冗餘非選 擇信號REB。N-通道MOS電晶體N5係輸入副字解碼信 號 X1X2。 再者；第1CMOS倒反器之輸出係被P-通道MOS電晶 體P5提昇至電源電位VBOOT，並被供給至包含P-通道 MOS電晶體P6及N-通道MOS電晶體N9之第2CMOS倒 -34- 525190 五、發明説明（33) 反器。 第2CMOS倒反器之輸出係作爲副字元線選擇信號 SWEln，及輸入P·通道MOS電晶體P5之閘極。_ 更甚者，含有N-通道MOS電晶體N3，N4及N5之串 聯連接體係與含有N-通道MOS電晶體N6及N-通道MOS 電晶體N7之串聯連接體倂聯。 這裡，N-通道MOS電晶體N6係輸入陣列座n+1之選 擇信號PSn##,而N-通道MOS電晶體N7係輸入冗餘選擇 信號RS。 另外，第3CMOS倒反器係由P-通道MOS電晶體P1及 N-通道MOS電晶體N1所組成，前述兩電晶體P1及N1 係在第1CMOS倒反器之N-通道MOS電晶體N2及電源電 位間輸入副字解碼信號之極性倒反信號Χ0Ν。 這種構成，第3CMOS倒反器之輸出係被P-通道MOS 電晶體P2提昇至電源電位。P-通道MOS電晶體P2之輸 出係供給至含有P-通道MOS電晶體P3及N-通道MOS電 晶體N8之第4CMOS倒反器。第4CMOS倒反器之輸出係 作爲副字元線選擇信號SWEOn，並輸入P-通道MOS電晶 體P2之閘極。 於這種副字選擇電路上，藉切換作爲副字解碼信號之 X0T及X0N，副字選擇信號SWEOn及SWEln能利用第1 實施例之兩個副字選擇電路執行。 對比上，藉一個副字選擇電路執行切換，因此，部份電 路能共通地使用於第2實施例上。 -35- 525190 五、發明説明（34) 換言之，陣列座η之選擇信號PSn#，陣列座η+Ι之選 擇信號PSn##，冗餘非選擇信號REB，冗餘選擇信號RS 及副字解碼信號X1X2係共通地被使用。 - 參照第20圖，副字選擇電路塊包括副字選擇電路30 Γ ，副字選擇電路302'，副字選擇電路303'，及副字選擇電 路 304’。 這裡，副字選擇電路30Γ係輸入副字解碼信號X1N2N ，冗餘選擇信號PS00，係爲共通輸入信號之冗餘非選擇 信號REB0，副字解碼信號ΧΟη，陣列座η之選擇信號 PSn，陣列座η+1之選擇信號PSn+Ι，及副字解碼信號 X0T，並輸出副字選擇信號SWEOOn及SWElOn。 副字選擇電路302’係輸入副字選擇信號XI T2N，冗餘選 擇信號RS01，及共通輸入信號，及輸出副字選擇信號 SWEOln，及 SWE1 In。 副字選擇電路303’係輸入副字選擇信號X1N2T，冗餘選 擇信號RS02，及共通輸入信號，並輸出副字選擇信號 SWE02n，及 SWE12n。 副字選擇電路304’係輸入副字選擇信號XI T2T，冗餘選 擇信號RS03，及共通輸入信號，並輸出副字選擇信號 SWE03n，及 SWE13n ° 再者，副字選擇電路塊包括副字選擇電路33Γ，副字選 擇電路332’，副字選擇電路333’及副字選擇電路334’。 這種情形，副字選擇電路33Γ係輸入副字解碼信號 X1N2N，冗餘選擇信號RS3 0,及共通輸入信號，並輸出 -36- 525190 五、發明説明（35) 副字選擇信號SWE30n及SWE40n。 副字選擇電路33 2’係輸入副字選擇信號XI T2N，冗餘選 擇信號RS31及共通輸入信號，並輸出副字選擇信號 SWE31n，及 SWE41n 〇 副字選擇電路333’係輸入副字選擇信號X1N2T，冗餘選 擇信號RS32及共通輸入信號，並輸出副字選擇信號 SWE32n，及 SWE42n。 副字選擇電路334’係輸入副字選擇信號XI T2T，冗餘選 擇信號RS3 3及共通輸入信號，並輸出副字選擇信號 SWE33n，及 SWE43n。 更甚者，副字選擇電路塊另包括各具有與第17圖所示 並於第1實施例說明之電路構成相同之電路構成之副字選 擇電路321〜324。 這種情形，上述之副字選擇電路301’〜304’及33P〜 3 34’係由第21圖所示之副字選擇電路所組成。 第2實施例之副字選擇電路124及224與第1實施例者 不同之點在於副字選擇信號Π8及218係新產生並利用第 20圖所示之電路塊輸入副字驅動器121 e及221e。 這種構成，能共通地使用冗餘選擇信號RS00〜RS3 3及 冗餘非選擇信號REB〜REB3。 結果，雖然輸入副字選擇電路塊124之冗餘選擇信號 RS00〜RS33在第1實施例上係爲16條，但在第2實施例 上則爲1 2條。 再者，雖然冗餘主字主動信號PXR0〜3在第1實施例 -37- 五、發明説明（36) 上係爲4條，但在第2實施例上能減少至3條。因此’能 進一步縮小配置面積。 雖然第2實施例係針對僅由一條冗餘主字元線構成之一 個冗餘電路單元加予敘述，但本發明不限定於上述實施例 而係能應用於具有兩條或以上之冗餘主字元線之兩個或以 上之冗餘電路單元。 更具體言之，本發明設有多數冗餘主字驅動器125及 225，及對應冗餘主字驅動器125及225之多數冗餘電路 單元。 這種情形，陣列座η之冗餘主字驅動器125係共通地輸 入冗餘主字主動信號PXR及陣列座η之選擇信號PSri。 陣列座n+1之冗餘主字驅動器225係共通地輸入冗餘主 字主動信號PXR及陣列座n+1之選擇信號PSn+Ι。副字選 擇信號（線束114〜118及線束214〜2 18)係分別共通地輸 至對應之冗餘電路。這種情形，藉執行替換動作能提昇缺 陷之晶片去除率。 在上述之實施例上雖然係舉128M bit同步DRAM爲例 說明，但本發明也可適用於具有較小容量，如64M bits之 DRAM，及適用於未來將廣泛使用之rambus DRAM。 參照第22圖，第1副字選擇信號線41及第2副字選擇 信號線41俾沿著各個陣列座之冗餘記憶胞陣列之平行方 向延伸橫過並與其它冗餘副字驅動器連結。 這裡，第1副字選擇信號線41係接至陣列座η之副字 選擇電路124，而第2副字選擇信號線41係接至陣列座 -38- 525190 五、發明説明（37) n+l之副字選擇電路224。 如上述，相鄰陣列座η，n+ 1之副字選擇電路係在各個 陣列座間共通地被使用。因此，依本實施，在一個陣列座 之記憶胞陣列內連結之既存冗餘構成專用之1 6條副字選 擇信號線及1 6個既存副字選擇電路專用之冗餘副字選擇 電路能全部省掉。 雖然本發明已藉幾個實施例說明如上，但是熟悉本項技 術者能以各種其它方式實施本發明。 符號之說明 121a 〜 121e 副字 驅動 器 122a 〜 122e 冗餘 副字 驅 動 器 123a 〜 123d 偵測 放大 器 124 副字 選擇 電 路 塊 125 冗餘 主字 驅 動 器 126 主字 驅動 器 401 冗餘 副字 巳 擇 電 路 402 陣列 座解 碼 器 塊 403 副字 驅動 器 塊 1 14〜 117 冗餘 副字 選 擇 信 號 -39-