JPH1031887A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH1031887A JPH1031887A JP8296159A JP29615996A JPH1031887A JP H1031887 A JPH1031887 A JP H1031887A JP 8296159 A JP8296159 A JP 8296159A JP 29615996 A JP29615996 A JP 29615996A JP H1031887 A JPH1031887 A JP H1031887A
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】 ワードラインピッチを縮少しても、各ワード
ライン駆動回路の占有面積を拡大することができる構造
として集積度を向上させる。 【解決手段】 ワードライン駆動回路をブロック４０−
１、４０−２、４０−３に分割して、各セルアレイ３
２，３３の間、及び左右の側面に配置する。各ブロック
は相互に並列に、かつビットライン方向に平行した２個
のワードライン駆動回路を有し、ワードライン駆動回路
３９，４０はセルアレイ３２，３３のサブワードライン
ＳＷＬ（１），（３）を、ワードライン駆動回路３７，
３８はセルアレイ３２のサブワードラインＳＷＬ
（２），（４）を、ワードライン駆動回路４１，４２は
セルアレイ３３のサブワードラインＳＷＬ（２），
（４）とを各々駆動するように配置する。
ライン駆動回路の占有面積を拡大することができる構造
として集積度を向上させる。 【解決手段】 ワードライン駆動回路をブロック４０−
１、４０−２、４０−３に分割して、各セルアレイ３
２，３３の間、及び左右の側面に配置する。各ブロック
は相互に並列に、かつビットライン方向に平行した２個
のワードライン駆動回路を有し、ワードライン駆動回路
３９，４０はセルアレイ３２，３３のサブワードライン
ＳＷＬ（１），（３）を、ワードライン駆動回路３７，
３８はセルアレイ３２のサブワードラインＳＷＬ
（２），（４）を、ワードライン駆動回路４１，４２は
セルアレイ３３のサブワードラインＳＷＬ（２），
（４）とを各々駆動するように配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のサブワード
ラインに分割されたワードラインを持つ半導体メモリ装
置に係り、特にワードライン駆動回路のレイアウトを改
善した半導体メモリ装置に関する。
ラインに分割されたワードラインを持つ半導体メモリ装
置に係り、特にワードライン駆動回路のレイアウトを改
善した半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置のレイアウト中ではメ
モリセル領域は最も広い面積を占有しており、装置の集
積度を高めるためには素子の微細化とともに占有面積の
縮小は重要な課題となる。
モリセル領域は最も広い面積を占有しており、装置の集
積度を高めるためには素子の微細化とともに占有面積の
縮小は重要な課題となる。
【０００３】ＤＲＡＭの集積度が６４メガビット，２５
６メガビットあるいはそれ以上に増加すると、行デコー
ダや列デコーダを構成するトランジスタのレイアウトや
占有面積の改善が高集積化の重要な課題として登場す
る。行デコーダや列デコーダは、アドレス信号に応答し
てメモリセル領域中の特定メモリセルを選択する機能を
有している。ＤＲＡＭに多ビット検査のような並列検査
機能を採用することにより、ひとつのビットラインごと
にひとつの列デコーダだけを必要とするように構成でき
るため、列デコーダのレイアウトは容易に行われるよう
になった。
６メガビットあるいはそれ以上に増加すると、行デコー
ダや列デコーダを構成するトランジスタのレイアウトや
占有面積の改善が高集積化の重要な課題として登場す
る。行デコーダや列デコーダは、アドレス信号に応答し
てメモリセル領域中の特定メモリセルを選択する機能を
有している。ＤＲＡＭに多ビット検査のような並列検査
機能を採用することにより、ひとつのビットラインごと
にひとつの列デコーダだけを必要とするように構成でき
るため、列デコーダのレイアウトは容易に行われるよう
になった。
【０００４】しかし、行デコーダは各ワードラインごと
に配置しなければならないため、行デコーダの出力を受
けメモリセルに接続されたワードラインを駆動するワー
ドライン駆動回路のレイアウトを改善することが、高集
積化の新たな課題として登場してくる。行デコーダの出
力ラインの電圧が一定の値に上昇した後、ワードライン
の電圧が十分に上昇するまでに要する時間が、ＤＲＡＭ
のアクセス時間を決定する。したがって、ＤＲＡＭのア
クセス時間を減少させるためには、デコーダの出力電圧
が十分上昇した時点からワードラインの電圧が十分に上
昇する時点までの時間を減らすことが必要となる。
に配置しなければならないため、行デコーダの出力を受
けメモリセルに接続されたワードラインを駆動するワー
ドライン駆動回路のレイアウトを改善することが、高集
積化の新たな課題として登場してくる。行デコーダの出
力ラインの電圧が一定の値に上昇した後、ワードライン
の電圧が十分に上昇するまでに要する時間が、ＤＲＡＭ
のアクセス時間を決定する。したがって、ＤＲＡＭのア
クセス時間を減少させるためには、デコーダの出力電圧
が十分上昇した時点からワードラインの電圧が十分に上
昇する時点までの時間を減らすことが必要となる。
【０００５】一方、装置の集積度を高めるためにはワー
ドライン間のピッチを減少させる必要がある。しかし、
装置の集積度が増加すればするほど各ワードラインに接
続されるメモリセルの個数も増加するため、ワードライ
ン駆動回路を構成するトランジスタの電流駆動力をより
増大させなければならなくなる。これは、ワードライン
駆動回路内の各トランジスタが占有する面積を増大させ
ることを意味する。
ドライン間のピッチを減少させる必要がある。しかし、
装置の集積度が増加すればするほど各ワードラインに接
続されるメモリセルの個数も増加するため、ワードライ
ン駆動回路を構成するトランジスタの電流駆動力をより
増大させなければならなくなる。これは、ワードライン
駆動回路内の各トランジスタが占有する面積を増大させ
ることを意味する。
【０００６】そこで、装置の集積度を増加させるために
は、二つの相反する要求を同時に満足させなければなら
なくなる。すなわち、一方ではワードライン駆動回路の
面積を増加させ、他方で短いワードラインピッチ内で各
ワードライン駆動回路の垂直方向の大きさを定めなけれ
ばならない。このような相反する要求を解決し高集積化
を実現するための技術として、アメリカ特許公報ＵＳＰ
５，１４８，４０１号公報に開示された技術が知られて
いる。
は、二つの相反する要求を同時に満足させなければなら
なくなる。すなわち、一方ではワードライン駆動回路の
面積を増加させ、他方で短いワードラインピッチ内で各
ワードライン駆動回路の垂直方向の大きさを定めなけれ
ばならない。このような相反する要求を解決し高集積化
を実現するための技術として、アメリカ特許公報ＵＳＰ
５，１４８，４０１号公報に開示された技術が知られて
いる。
【０００７】図３は、上記公報に開示されたＤＲＡＭの
レイアウトを示した図である。
レイアウトを示した図である。
【０００８】メモリセルアレイは二つに分割され、それ
ぞれ左右に第１及び第２メモリセルアレイ１５，１６と
して配置されている。行デコーダ１９に接続されて行方
向に伸長するメインワードライン２０−１，２０−２
は、それぞれ二つのサブワードライン２２，２３及び２
１，２４に分割され、それぞれ第１及び第２のメモリセ
ルアレイ１５，１６内にメインワードライン２０−１，
２０−２と平行するように伸張している。
ぞれ左右に第１及び第２メモリセルアレイ１５，１６と
して配置されている。行デコーダ１９に接続されて行方
向に伸長するメインワードライン２０−１，２０−２
は、それぞれ二つのサブワードライン２２，２３及び２
１，２４に分割され、それぞれ第１及び第２のメモリセ
ルアレイ１５，１６内にメインワードライン２０−１，
２０−２と平行するように伸張している。
【０００９】メモリセルアレイ１５，１６内のワードラ
インを駆動するためのワードライン駆動回路は、３個の
ブロック２５−１，２５−２及び２５−３に分割され、
それぞれメモリセルアレイ１５，１６に隣接するように
配置される。第１のブロック２５−１は、第１のメモリ
セルアレイ１５と第２のメモリセルアレイ１６との間に
配置され、それぞれ反対方向に伸張するサブワードライ
ン２２，２３に接続される。第２のブロック２５−２と
第３のブロック２５−３とは、メモリセルアレイ１５及
びメモリセルアレイ１６の外側に隣接するように各々配
置され、サブワードライン２１及び２４にそれぞれ接続
される。
インを駆動するためのワードライン駆動回路は、３個の
ブロック２５−１，２５−２及び２５−３に分割され、
それぞれメモリセルアレイ１５，１６に隣接するように
配置される。第１のブロック２５−１は、第１のメモリ
セルアレイ１５と第２のメモリセルアレイ１６との間に
配置され、それぞれ反対方向に伸張するサブワードライ
ン２２，２３に接続される。第２のブロック２５−２と
第３のブロック２５−３とは、メモリセルアレイ１５及
びメモリセルアレイ１６の外側に隣接するように各々配
置され、サブワードライン２１及び２４にそれぞれ接続
される。
【００１０】このように、ワードライン駆動回路を構成
する各ブロックがメモリセルアレイ間とそれらのアレイ
の外側に交互に配置されているため、これらの各ブロッ
ク２５−１，２５−２，２５−３によって占有される領
域をメインワードライン２０−１，２０−２間のライン
ピッチの約２倍に相当する大きさまで垂直方向に拡大す
ることが可能となる。
する各ブロックがメモリセルアレイ間とそれらのアレイ
の外側に交互に配置されているため、これらの各ブロッ
ク２５−１，２５−２，２５−３によって占有される領
域をメインワードライン２０−１，２０−２間のライン
ピッチの約２倍に相当する大きさまで垂直方向に拡大す
ることが可能となる。
【００１１】したがって、従来のレイアウトと比較し
て、メインワードライン間のピッチを縮小することが可
能となり、これに伴い、各ワードライン駆動回路の占有
面積を増加させることが可能となる。
て、メインワードライン間のピッチを縮小することが可
能となり、これに伴い、各ワードライン駆動回路の占有
面積を増加させることが可能となる。
【００１２】
【発明が解決しようとする課題】しかし、上述したレイ
アウト構造を持つ半導体メモリ装置は、集積度を更に増
加させようとすると、次のような短所が現れる。すなわ
ち、集積度を更に増加させようとしてもワードライン駆
動回路の占める占有面積を縮小させるには限界があり、
しかもメインワードラインと同一本数のサブワードライ
ンを必要とする。そこで、メイン及びサブワードライン
各々の間のピッチは、ワードライン駆動回路の占有面積
によって決定される。
アウト構造を持つ半導体メモリ装置は、集積度を更に増
加させようとすると、次のような短所が現れる。すなわ
ち、集積度を更に増加させようとしてもワードライン駆
動回路の占める占有面積を縮小させるには限界があり、
しかもメインワードラインと同一本数のサブワードライ
ンを必要とする。そこで、メイン及びサブワードライン
各々の間のピッチは、ワードライン駆動回路の占有面積
によって決定される。
【００１３】そこで、装置の集積度を更に高めるとして
も、図３に示すような分割されたワードライン構造を持
つようなレイアウトでは、それぞれのメインワードライ
ンピッチ及びサブワードラインピッチを十分に縮小させ
ることはできなかった。すなわち、高集積度化に際して
限界を有していた。
も、図３に示すような分割されたワードライン構造を持
つようなレイアウトでは、それぞれのメインワードライ
ンピッチ及びサブワードラインピッチを十分に縮小させ
ることはできなかった。すなわち、高集積度化に際して
限界を有していた。
【００１４】そこで、本発明は、ワードラインピッチを
より減少しつつ、かつ各ワードライン駆動回路の占有面
積を拡大することのできる構造を持った半導体メモリ装
置を提供することを目的とする。
より減少しつつ、かつ各ワードライン駆動回路の占有面
積を拡大することのできる構造を持った半導体メモリ装
置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の半導体メモリ装
置は、第１及び第２のメモリセルアレイと、行アドレス
信号に応答して第１ないし第４のプレディコーディング
信号を発生させるプレディコーダと、前記第１及び第２
のメモリセルアレイ内に延在し、４個のサブワードライ
ンに分割されたメインワードラインと、前記第１及び第
２のメモリセルアレイ間に配置され、前記サブワードラ
イン中の奇数番目のサブワードラインに接続され、前記
第１及び第３のプレディコーディング信号に応答して、
前記奇数番目のサブワードラインを駆動する第１群のワ
ードライン駆動回路を含む第１のブロックと、前記第１
のメモリセルアレイに隣接し、前記第１のメモリセルア
レイを挟んで前記第１のブロックに対向するよう配置さ
れ、前記サブワードライン中の偶数番目のサブワードラ
インに接続され、前記第２及び第４のプレディコーディ
ング信号に応答して、前記偶数番目のサブワードライン
を駆動する第２群のワードライン駆動回路を含む第２の
ブロックと、前記第２のメモリセルアレイに隣接し、前
記第２のメモリセルアレイを挟んで前記第１のブロック
に対向するよう配置され、前記サブワードライン中の偶
数番目のサブワードラインに接続され、前記第２及び第
４のプレディコーディング信号に応答して、前記偶数番
目のサブワードラインを駆動する第３群のワードライン
駆動回路を含む第３のブロックと、を具備するように構
成される。
置は、第１及び第２のメモリセルアレイと、行アドレス
信号に応答して第１ないし第４のプレディコーディング
信号を発生させるプレディコーダと、前記第１及び第２
のメモリセルアレイ内に延在し、４個のサブワードライ
ンに分割されたメインワードラインと、前記第１及び第
２のメモリセルアレイ間に配置され、前記サブワードラ
イン中の奇数番目のサブワードラインに接続され、前記
第１及び第３のプレディコーディング信号に応答して、
前記奇数番目のサブワードラインを駆動する第１群のワ
ードライン駆動回路を含む第１のブロックと、前記第１
のメモリセルアレイに隣接し、前記第１のメモリセルア
レイを挟んで前記第１のブロックに対向するよう配置さ
れ、前記サブワードライン中の偶数番目のサブワードラ
インに接続され、前記第２及び第４のプレディコーディ
ング信号に応答して、前記偶数番目のサブワードライン
を駆動する第２群のワードライン駆動回路を含む第２の
ブロックと、前記第２のメモリセルアレイに隣接し、前
記第２のメモリセルアレイを挟んで前記第１のブロック
に対向するよう配置され、前記サブワードライン中の偶
数番目のサブワードラインに接続され、前記第２及び第
４のプレディコーディング信号に応答して、前記偶数番
目のサブワードラインを駆動する第３群のワードライン
駆動回路を含む第３のブロックと、を具備するように構
成される。
【００１６】さらに本発明は、第１及び第２のメモリセ
ルアレイと、行アドレス信号に応答して第１グループお
よび第２グループのプレディコーディング信号を発生さ
せるプレディコーダと、前記第１及び第２のメモリセル
アレイ内に延在し、８個のサブワードラインに分割され
たメインワードラインと、前記第１及び第２のメモリセ
ルアレイ間に配置され、前記サブワードライン中の奇数
番目のサブワードラインに接続され、前記第１グループ
のプレディコーディング信号に応答して、前記奇数番目
のサブワードラインを駆動する第１群のワードライン駆
動回路を含む第１のブロックと、前記第１のメモリセル
アレイに隣接し、前記第１のメモリセルアレイを挟んで
前記第１のブロックに対向するよう配置され、前記サブ
ワードライン中の偶数番目のサブワードラインに接続さ
れ、前記第２グループのプレディコーディング信号に応
答して、前記偶数番目のサブワードラインを駆動する第
２群のワードライン駆動回路を含む第２のブロックと、
前記第２のメモリセルアレイに隣接し、前記第２のメモ
リセルアレイを挟んで前記第１のブロックに対向するよ
う配置され、前記サブワードライン中の偶数番目のサブ
ワードラインに接続され、前記第２グループのプレディ
コーディング信号に応答して、前記偶数番目のサブワー
ドラインを駆動する第３群のワードライン駆動回路を含
む第３のブロックと、を具備するように構成される。
ルアレイと、行アドレス信号に応答して第１グループお
よび第２グループのプレディコーディング信号を発生さ
せるプレディコーダと、前記第１及び第２のメモリセル
アレイ内に延在し、８個のサブワードラインに分割され
たメインワードラインと、前記第１及び第２のメモリセ
ルアレイ間に配置され、前記サブワードライン中の奇数
番目のサブワードラインに接続され、前記第１グループ
のプレディコーディング信号に応答して、前記奇数番目
のサブワードラインを駆動する第１群のワードライン駆
動回路を含む第１のブロックと、前記第１のメモリセル
アレイに隣接し、前記第１のメモリセルアレイを挟んで
前記第１のブロックに対向するよう配置され、前記サブ
ワードライン中の偶数番目のサブワードラインに接続さ
れ、前記第２グループのプレディコーディング信号に応
答して、前記偶数番目のサブワードラインを駆動する第
２群のワードライン駆動回路を含む第２のブロックと、
前記第２のメモリセルアレイに隣接し、前記第２のメモ
リセルアレイを挟んで前記第１のブロックに対向するよ
う配置され、前記サブワードライン中の偶数番目のサブ
ワードラインに接続され、前記第２グループのプレディ
コーディング信号に応答して、前記偶数番目のサブワー
ドラインを駆動する第３群のワードライン駆動回路を含
む第３のブロックと、を具備するように構成される。
【００１７】
【発明の実施の形態】図１は、本発明の実施の形態に係
る半導体メモリ装置のレイアウトを示した図である。
る半導体メモリ装置のレイアウトを示した図である。
【００１８】メモリセルアレイは二つに分割され、第１
及び第２のメモリセルアレイ３２，３３としてそれぞれ
左右に配置されている。また、ワードライン駆動回路は
三つに分割され、それぞれ第１，第２及び第３のブロッ
ク４０−１，４０−２，４０−３としてメモリセルアレ
イ３２，３３に隣接して配置されている。
及び第２のメモリセルアレイ３２，３３としてそれぞれ
左右に配置されている。また、ワードライン駆動回路は
三つに分割され、それぞれ第１，第２及び第３のブロッ
ク４０−１，４０−２，４０−３としてメモリセルアレ
イ３２，３３に隣接して配置されている。
【００１９】第１のブロック４０−１はメモリセルアレ
イ３２，３３の間に配置され、第２のブロック４０−２
は第１のメモリセルアレイ３２の左側面で、それを挟ん
で第１のブロック４０−１に対向するように配置され
る。また、第３のブロック４０−３は第２のメモリセル
アレイ３３の右側面で、それを挟んで第１のブロック４
０−１に対向するように配置される。
イ３２，３３の間に配置され、第２のブロック４０−２
は第１のメモリセルアレイ３２の左側面で、それを挟ん
で第１のブロック４０−１に対向するように配置され
る。また、第３のブロック４０−３は第２のメモリセル
アレイ３３の右側面で、それを挟んで第１のブロック４
０−１に対向するように配置される。
【００２０】各ブロック内に構成されるワードライン駆
動回路は、プレディコーディング信号φＸ１〜φＸ４に
よって選択的に活性化される。これらのプレディコーデ
ィング信号φＸ１〜φＸ４は、図示しないプレディコー
ダから供給され、行アドレス信号をプレディコーディン
グすることにより作成される。
動回路は、プレディコーディング信号φＸ１〜φＸ４に
よって選択的に活性化される。これらのプレディコーデ
ィング信号φＸ１〜φＸ４は、図示しないプレディコー
ダから供給され、行アドレス信号をプレディコーディン
グすることにより作成される。
【００２１】各々のメモリセルアレイ３２，３３の上側
及び下側には、図示しないセンスアンプ回路が配置され
る。また、第１のメモリセルアレイ３２の列方向には第
１群の図示しないビットラインが伸張し、第２のメモリ
セルアレイ３３の列方向には図示しない第２群のビット
ラインが伸張する。
及び下側には、図示しないセンスアンプ回路が配置され
る。また、第１のメモリセルアレイ３２の列方向には第
１群の図示しないビットラインが伸張し、第２のメモリ
セルアレイ３３の列方向には図示しない第２群のビット
ラインが伸張する。
【００２２】第１のブロック４０−１にはワードライン
駆動回路３９，４０が並列に位置するように構成され、
メインワードライン３６に対して垂直方向に配置され
る。また、第２のブロック４０−２にはワードライン駆
動回路３７，３８が互いに並列になるように構成され、
メインワードライン３６に対して垂直となるように配置
される。第３のブロック４０−３にはワードライン駆動
回路４１，４２が互いに並列となるように構成され、か
つメインワードライン３６に対して垂直方向に配置され
る。メインワードライン３６は、行デコーダ３１に接続
されている。
駆動回路３９，４０が並列に位置するように構成され、
メインワードライン３６に対して垂直方向に配置され
る。また、第２のブロック４０−２にはワードライン駆
動回路３７，３８が互いに並列になるように構成され、
メインワードライン３６に対して垂直となるように配置
される。第３のブロック４０−３にはワードライン駆動
回路４１，４２が互いに並列となるように構成され、か
つメインワードライン３６に対して垂直方向に配置され
る。メインワードライン３６は、行デコーダ３１に接続
されている。
【００２３】ワードライン駆動回路３７，３８にはプレ
ディコーディング信号φＸ２及びφＸ４がそれぞれ供給
され、ワードライン駆動回路３９，４０にはプレディコ
ーディング信号φＸ１，φＸ３が、ワードライン駆動回
路４１，４２にはプレディコーディング信号φＸ２，φ
Ｘ４がそれぞれ供給される。
ディコーディング信号φＸ２及びφＸ４がそれぞれ供給
され、ワードライン駆動回路３９，４０にはプレディコ
ーディング信号φＸ１，φＸ３が、ワードライン駆動回
路４１，４２にはプレディコーディング信号φＸ２，φ
Ｘ４がそれぞれ供給される。
【００２４】メインワードライン３６は、ブロック４０
−１内で２個のサブワードラインＳＷＬ（１）及びＳＷ
Ｌ（３）にそれぞれ分割される。これらの分割された２
個のサブワードラインＳＷＬ（１）及びＳＷＬ（３）
は、それぞれメモリセルアレイ３２，３３に伸張され、
サブワードラインＳＷＬ（１）はワードライン駆動回路
３９により駆動され、サブワードラインＳＷＬ（３）は
ワードライン駆動回路４０により駆動される。
−１内で２個のサブワードラインＳＷＬ（１）及びＳＷ
Ｌ（３）にそれぞれ分割される。これらの分割された２
個のサブワードラインＳＷＬ（１）及びＳＷＬ（３）
は、それぞれメモリセルアレイ３２，３３に伸張され、
サブワードラインＳＷＬ（１）はワードライン駆動回路
３９により駆動され、サブワードラインＳＷＬ（３）は
ワードライン駆動回路４０により駆動される。
【００２５】また、メインワードライン３６は、第２及
び第３のブロック４０−２，４０−３において各々二つ
のサブワードラインＳＷＬ（２）及びＳＷＬ（４）に分
割され、第２のブロック４０−２においてはそれぞれワ
ードライン駆動回路３７及び３８により駆動される。ま
た、第３のブロック４０−３においては、ワードライン
駆動回路４１及び４２によりそれぞれ駆動される。
び第３のブロック４０−２，４０−３において各々二つ
のサブワードラインＳＷＬ（２）及びＳＷＬ（４）に分
割され、第２のブロック４０−２においてはそれぞれワ
ードライン駆動回路３７及び３８により駆動される。ま
た、第３のブロック４０−３においては、ワードライン
駆動回路４１及び４２によりそれぞれ駆動される。
【００２６】第１及び第２のメモリセルアレイ３２，３
３の間に第１のブロック４０−１が配置され、ワードラ
イン駆動回路３９，４０が互いに並列に配置される。第
２のブロック４０−２は、第１のメモリセルアレイ３２
の左側面に第１のブロック４０−１に対向するように配
置される。第３のブロック４０−３は、第２のメモリセ
ルアレイ３３の右側面に第１のブロック４０−１に対向
するように配置される。
３の間に第１のブロック４０−１が配置され、ワードラ
イン駆動回路３９，４０が互いに並列に配置される。第
２のブロック４０−２は、第１のメモリセルアレイ３２
の左側面に第１のブロック４０−１に対向するように配
置される。第３のブロック４０−３は、第２のメモリセ
ルアレイ３３の右側面に第１のブロック４０−１に対向
するように配置される。
【００２７】各ブロック内に構成されたワードライン駆
動回路３７〜４２は、対となるメインワードライン３６
の間にビットライン方向に平行して配置される。各ワー
ドライン駆動回路３７〜４２は、ＭＯＳトランジスタか
らなる多数の駆動用トランジスタを内蔵している。
動回路３７〜４２は、対となるメインワードライン３６
の間にビットライン方向に平行して配置される。各ワー
ドライン駆動回路３７〜４２は、ＭＯＳトランジスタか
らなる多数の駆動用トランジスタを内蔵している。
【００２８】第１及び第２のメモリセルアレイ３２，３
３に伸張されている奇数番目のサブワードラインＳＷＬ
（１），ＳＷＬ（３）の一端は第１のブロック４０−１
まで伸張し、そのブロック内のワードライン駆動回路３
９，４０に各々接続される。すなわち、メモリセルアレ
イ３２，３３内のサブワードラインＳＷＬ（１）はブロ
ック４０−１のワードライン駆動回路３９に共に接続さ
れ、メモリセルアレイ３２，３３内のサブワードライン
ＳＷＬ（３）はワードライン駆動回路４０に共に接続さ
れる。
３に伸張されている奇数番目のサブワードラインＳＷＬ
（１），ＳＷＬ（３）の一端は第１のブロック４０−１
まで伸張し、そのブロック内のワードライン駆動回路３
９，４０に各々接続される。すなわち、メモリセルアレ
イ３２，３３内のサブワードラインＳＷＬ（１）はブロ
ック４０−１のワードライン駆動回路３９に共に接続さ
れ、メモリセルアレイ３２，３３内のサブワードライン
ＳＷＬ（３）はワードライン駆動回路４０に共に接続さ
れる。
【００２９】第１のメモリセルアレイ３２内に伸張して
いる偶数番目のサブワードラインＳＷＬ（２），ＳＷＬ
（４）の一端は第２のブロック４０−２まで伸張し、そ
のブロック内のワードライン駆動回路３７，３８にそれ
ぞれ接続されている。すなわち、サブワードラインＳＷ
Ｌ（２）はワードライン駆動回路３７に、サブワードラ
インＳＷＬ（４）はワードライン駆動回路３８に接続さ
れている。
いる偶数番目のサブワードラインＳＷＬ（２），ＳＷＬ
（４）の一端は第２のブロック４０−２まで伸張し、そ
のブロック内のワードライン駆動回路３７，３８にそれ
ぞれ接続されている。すなわち、サブワードラインＳＷ
Ｌ（２）はワードライン駆動回路３７に、サブワードラ
インＳＷＬ（４）はワードライン駆動回路３８に接続さ
れている。
【００３０】また、第２のメモリセルアレイ３３内の偶
数番目のサブワードラインＳＷＬ（２），ＳＷＬ（４）
の一端は第３のブロック４０−３まで伸張され、そのブ
ロック内のワードライン駆動回路４１，４２にそれぞれ
接続される。すなわち、サブワードラインＳＷＬ（２）
はワードライン駆動回路４１に、サブワードラインＳＷ
Ｌ（４）はワードライン駆動回路４２に接続される。
数番目のサブワードラインＳＷＬ（２），ＳＷＬ（４）
の一端は第３のブロック４０−３まで伸張され、そのブ
ロック内のワードライン駆動回路４１，４２にそれぞれ
接続される。すなわち、サブワードラインＳＷＬ（２）
はワードライン駆動回路４１に、サブワードラインＳＷ
Ｌ（４）はワードライン駆動回路４２に接続される。
【００３１】各メモリセルアレイ３２，３３内の図示し
ないメモリセルは、奇数番目のサブワードラインＳＷＬ
（１），ＳＷＬ（３）とビットラインとの交差点、及び
偶数番目のサブワードラインＳＷＬ（２），ＳＷＬ
（４）とビットラインとの交差点にそれぞれ配置され
る。
ないメモリセルは、奇数番目のサブワードラインＳＷＬ
（１），ＳＷＬ（３）とビットラインとの交差点、及び
偶数番目のサブワードラインＳＷＬ（２），ＳＷＬ
（４）とビットラインとの交差点にそれぞれ配置され
る。
【００３２】また、フォールデッドビットライン構造を
持つメモリ装置の場合には、基準電圧（ＶCC／２）を供
給するための図示しないダミーセルが各ビットラインに
接続される。
持つメモリ装置の場合には、基準電圧（ＶCC／２）を供
給するための図示しないダミーセルが各ビットラインに
接続される。
【００３３】また、行デコーダ３１は行アドレスＡＤｒ
を解読し、メインワードライン３６を選択的に活性化さ
せる。
を解読し、メインワードライン３６を選択的に活性化さ
せる。
【００３４】プレディコーディング信号φＸ１，φＸ３
がそれぞれワードライン駆動回路３９，４０に、プレデ
ィコーディング信号φＸ２，φＸ４はワードライン駆動
回路３７，４１及び３８，４２にそれぞれ供給されてい
る。
がそれぞれワードライン駆動回路３９，４０に、プレデ
ィコーディング信号φＸ２，φＸ４はワードライン駆動
回路３７，４１及び３８，４２にそれぞれ供給されてい
る。
【００３５】次に、図１に示す半導体メモリ装置の動作
を説明する。説明の便宜上、メモリセルアレイ３２，３
３を構成する各メモリセルは、貯蔵コンデンサとこのコ
ンデンサとビットライン間に接続されて電荷を伝達する
伝達ゲートとからなるセルとして構成され、貯蔵コンデ
ンサは固定された電位に接続され、伝達ゲートはＭＯＳ
トランジスタで構成されていると仮定する。
を説明する。説明の便宜上、メモリセルアレイ３２，３
３を構成する各メモリセルは、貯蔵コンデンサとこのコ
ンデンサとビットライン間に接続されて電荷を伝達する
伝達ゲートとからなるセルとして構成され、貯蔵コンデ
ンサは固定された電位に接続され、伝達ゲートはＭＯＳ
トランジスタで構成されていると仮定する。
【００３６】メモリセルからデータを読み出すには、行
アドレスＡＤｒによって行デコーダ３１の出力ラインの
ひとつを活性化する。したがって、この活性化された行
デコーダ出力ラインに対応するメインワードライン３６
も活性化され、所定の電位に電位が上昇する。すなわ
ち、サブワードラインＳＷＬ（１）〜ＳＷＬ（４）中の
ひとつを選択するための行アドレスＡＤｒが選択される
と、行デコーダ３１によってメインワードライン３６が
活性化される。また、このときプレディコーディング信
号φＸ１〜φＸ４の論理組合せにより、活性化されたメ
インワードラインに接続されたすべてのワードライン駆
動回路中の少なくともひとつが選択的に駆動可能とな
る。
アドレスＡＤｒによって行デコーダ３１の出力ラインの
ひとつを活性化する。したがって、この活性化された行
デコーダ出力ラインに対応するメインワードライン３６
も活性化され、所定の電位に電位が上昇する。すなわ
ち、サブワードラインＳＷＬ（１）〜ＳＷＬ（４）中の
ひとつを選択するための行アドレスＡＤｒが選択される
と、行デコーダ３１によってメインワードライン３６が
活性化される。また、このときプレディコーディング信
号φＸ１〜φＸ４の論理組合せにより、活性化されたメ
インワードラインに接続されたすべてのワードライン駆
動回路中の少なくともひとつが選択的に駆動可能とな
る。
【００３７】すなわち、行アドレスＡＤｒがサブワード
ラインＳＷＬ（１）あるいはＳＷＬ（３）を選択する
と、プレディコーディング信号φＸ１あるいはφＸ３に
よってワードライン駆動回路３９あるいは４０が選択さ
れて駆動可能となる。また、行アドレスＡＤｒがサブワ
ードラインＳＷＬ（２）あるいはＳＷＬ（４）を選択す
ると、プレディコーディング信号φＸ２あるいはφＸ４
によってワードライン駆動回路３７及び４１あるいはワ
ードライン駆動回路３８及び４２が選択される。したが
って、少なくともひとつの選択されたワードライン駆動
回路によって少なくともひとつのサブワードラインが活
性化され、その電圧が所定の電位まで上昇する。
ラインＳＷＬ（１）あるいはＳＷＬ（３）を選択する
と、プレディコーディング信号φＸ１あるいはφＸ３に
よってワードライン駆動回路３９あるいは４０が選択さ
れて駆動可能となる。また、行アドレスＡＤｒがサブワ
ードラインＳＷＬ（２）あるいはＳＷＬ（４）を選択す
ると、プレディコーディング信号φＸ２あるいはφＸ４
によってワードライン駆動回路３７及び４１あるいはワ
ードライン駆動回路３８及び４２が選択される。したが
って、少なくともひとつの選択されたワードライン駆動
回路によって少なくともひとつのサブワードラインが活
性化され、その電圧が所定の電位まで上昇する。
【００３８】読出動作の間にサブワードラインが活性化
されれば、それに接続されたセルに貯蔵されたデータが
対応するビットラインに読み出されて伝達される。
されれば、それに接続されたセルに貯蔵されたデータが
対応するビットラインに読み出されて伝達される。
【００３９】以上説明したように、図１に示す実施の形
態に係る半導体メモリ装置では、ワードライン駆動回路
が３個のブロック４０−１，４０−２，４０−３に分割
されて、それぞれセルアレイ３２と３３との間、セルア
レイ３２の左側面及びセルアレイ３３の右側面に各々配
置される。各ブロックは相互に並列に配置され、かつビ
ットライン方向に平行して配置された２個のワードライ
ン駆動回路を有している。
態に係る半導体メモリ装置では、ワードライン駆動回路
が３個のブロック４０−１，４０−２，４０−３に分割
されて、それぞれセルアレイ３２と３３との間、セルア
レイ３２の左側面及びセルアレイ３３の右側面に各々配
置される。各ブロックは相互に並列に配置され、かつビ
ットライン方向に平行して配置された２個のワードライ
ン駆動回路を有している。
【００４０】ワードライン駆動回路３９，４０は、各セ
ルアレイ３２，３３の奇数番目のサブワードラインＳＷ
Ｌ（１）とＳＷＬ（３）とを各々駆動するように配置さ
れ、ワードライン駆動回路３７と３８とはセルアレイ３
２の偶数番目のサブワードラインＳＷＬ（２），ＳＷＬ
（４）を各々駆動するように配置され、ワードライン駆
動回路４１と４２とはセルアレイ３３の偶数番目のサブ
ワードラインＳＷＬ（２）とＳＷＬ（４）とを各々駆動
するように配置されている。
ルアレイ３２，３３の奇数番目のサブワードラインＳＷ
Ｌ（１）とＳＷＬ（３）とを各々駆動するように配置さ
れ、ワードライン駆動回路３７と３８とはセルアレイ３
２の偶数番目のサブワードラインＳＷＬ（２），ＳＷＬ
（４）を各々駆動するように配置され、ワードライン駆
動回路４１と４２とはセルアレイ３３の偶数番目のサブ
ワードラインＳＷＬ（２）とＳＷＬ（４）とを各々駆動
するように配置されている。
【００４１】このようなワードライン構造を採用するこ
とにより、各ワードライン用の駆動回路によって占有さ
れる領域をワードラインピッチの４倍に該当する大きさ
まで垂直方向に拡大することが可能となる。換言すれ
ば、各ワードライン駆動回路の垂直方向のサイズは、ワ
ードラインピッチの４倍となる。
とにより、各ワードライン用の駆動回路によって占有さ
れる領域をワードラインピッチの４倍に該当する大きさ
まで垂直方向に拡大することが可能となる。換言すれ
ば、各ワードライン駆動回路の垂直方向のサイズは、ワ
ードラインピッチの４倍となる。
【００４２】このようにして、従来のメモリ装置に比較
してメインワードラインピッチを大幅に短縮することが
できるだけでなく、各ワードライン駆動回路の占有面積
も増加させることができる。したがって、このような構
造を半導体メモリ装置の設計に適用すれば、メモリセル
領域とは無関係に装置の集積度を非常に向上させること
が可能となる。
してメインワードラインピッチを大幅に短縮することが
できるだけでなく、各ワードライン駆動回路の占有面積
も増加させることができる。したがって、このような構
造を半導体メモリ装置の設計に適用すれば、メモリセル
領域とは無関係に装置の集積度を非常に向上させること
が可能となる。
【００４３】図２は、本発明の他の実施の形態による半
導体メモリ装置のレイアウトを示した図である。
導体メモリ装置のレイアウトを示した図である。
【００４４】本実施の形態に係る半導体メモリ装置で
は、ワードライン駆動回路を構成する各ブロックが４個
のプレディコーディング信号によって選択される４個の
ワードライン駆動回路を包含することを除いては、図１
に示した装置と同一の構成を有する。
は、ワードライン駆動回路を構成する各ブロックが４個
のプレディコーディング信号によって選択される４個の
ワードライン駆動回路を包含することを除いては、図１
に示した装置と同一の構成を有する。
【００４５】本実施の形態に係る装置では、ワードライ
ン駆動回路はメモリセルアレイ５２と５３との間、メモ
リセルアレイ５２の左側面、メモリセルアレイ５３の右
側面に各々配置される第１，第２及び第３のブロック５
０−１，５０−２及び５０−３に分割されている。各ブ
ロックは相互に並列かつビットライン方向に配置される
４個のワードライン駆動回路を有している。
ン駆動回路はメモリセルアレイ５２と５３との間、メモ
リセルアレイ５２の左側面、メモリセルアレイ５３の右
側面に各々配置される第１，第２及び第３のブロック５
０−１，５０−２及び５０−３に分割されている。各ブ
ロックは相互に並列かつビットライン方向に配置される
４個のワードライン駆動回路を有している。
【００４６】第１のブロック５０−１内のワードライン
駆動回路６１〜６４は、プレディコーディング信号φＸ
１，φＸ３，φＸ５，φＸ７に応答して、各メモリセル
アレイ５２，５３の奇数番目のサブワードラインＳＷＬ
（１），ＳＷＬ（３），ＳＷＬ（５）及びＳＷＬ（７）
を各々駆動する。
駆動回路６１〜６４は、プレディコーディング信号φＸ
１，φＸ３，φＸ５，φＸ７に応答して、各メモリセル
アレイ５２，５３の奇数番目のサブワードラインＳＷＬ
（１），ＳＷＬ（３），ＳＷＬ（５）及びＳＷＬ（７）
を各々駆動する。
【００４７】第２のブロック５０−２内のワードライン
駆動回路５７〜６０は、プレディコーディング信号φＸ
２，φＸ４，φＸ６，φＸ８に応答して、メモリセルア
レイ５２内の偶数番目のサブワードラインＳＷＬ
（２），ＳＷＬ（４），ＳＷＬ（６）及びＳＷＬ（８）
を各々駆動する。
駆動回路５７〜６０は、プレディコーディング信号φＸ
２，φＸ４，φＸ６，φＸ８に応答して、メモリセルア
レイ５２内の偶数番目のサブワードラインＳＷＬ
（２），ＳＷＬ（４），ＳＷＬ（６）及びＳＷＬ（８）
を各々駆動する。
【００４８】また、第３のブロック５０−３内のワード
ライン駆動回路６５〜６８は、プレディコーディング信
号φＸ２，φＸ４，φＸ６，φＸ８に応答して、メモリ
セルアレイ５３の偶数番目のサブワードラインＳＷＬ
（２），ＳＷＬ（４），ＳＷＬ（６）及びＳＷＬ（８）
を各々駆動する。
ライン駆動回路６５〜６８は、プレディコーディング信
号φＸ２，φＸ４，φＸ６，φＸ８に応答して、メモリ
セルアレイ５３の偶数番目のサブワードラインＳＷＬ
（２），ＳＷＬ（４），ＳＷＬ（６）及びＳＷＬ（８）
を各々駆動する。
【００４９】このように本実施の形態に従うワードライ
ン構造では、各ワードライン駆動回路によって占有され
る領域をワードラインピッチの８倍に該当する大きさま
で垂直方向に拡大することが可能となる。換言すれば、
各ワードライン駆動回路の垂直サイズをワードラインピ
ッチの８倍にすることができる。
ン構造では、各ワードライン駆動回路によって占有され
る領域をワードラインピッチの８倍に該当する大きさま
で垂直方向に拡大することが可能となる。換言すれば、
各ワードライン駆動回路の垂直サイズをワードラインピ
ッチの８倍にすることができる。
【００５０】したがって、図１に示す実施の形態に係る
メモリ装置に比べ、メインワードラインピッチを更に減
少させるだけでなく、各ワードライン駆動回路の占有面
積を更に増加させることができる。
メモリ装置に比べ、メインワードラインピッチを更に減
少させるだけでなく、各ワードライン駆動回路の占有面
積を更に増加させることができる。
【００５１】
【発明の効果】以上詳細に説明したように、本発明の半
導体メモリ装置では、ワードラインピッチを縮小するこ
とができ、しかも各ワードライン駆動回路の占有面積を
増加させることができるため、装置の集積度の向上に多
大の効果を発揮する。
導体メモリ装置では、ワードラインピッチを縮小するこ
とができ、しかも各ワードライン駆動回路の占有面積を
増加させることができるため、装置の集積度の向上に多
大の効果を発揮する。
【図１】本発明の実施の形態に係る半導体メモリ装置の
レイアウトを示す図。
レイアウトを示す図。
【図２】本発明の他の実施の形態による半導体メモリ装
置のレイアウトを示す図。
置のレイアウトを示す図。
【図３】従来の半導体メモリ装置のレイアウトを示す
図。
図。
３１，５１：行デコーダ ３２，３３，５２，５３：メモリセルアレイ ３６，５６：メインワードライン ３７，３８，３９，４０，４１，４２，５７，５８，５
９，６０，６１，６２，６３，６４，６５，６６，６
７，６８：ワードライン駆動回路 ＳＷＬ：サブワードライン φＸ１，φＸ２，φＸ３，φＸ４，φＸ５，φＸ６，φ
Ｘ７，φＸ８：プレディコーディング信号
９，６０，６１，６２，６３，６４，６５，６６，６
７，６８：ワードライン駆動回路 ＳＷＬ：サブワードライン φＸ１，φＸ２，φＸ３，φＸ４，φＸ５，φＸ６，φ
Ｘ７，φＸ８：プレディコーディング信号
Claims (10)
- 【請求項１】 第１及び第２のメモリセルアレイと、 行アドレス信号に応答して第１ないし第４のプレディコ
ーディング信号を発生させるプレディコーダと、 前記第１及び第２のメモリセルアレイ内に延在し、４個
のサブワードラインに分割されたメインワードライン
と、 前記第１及び第２のメモリセルアレイ間に配置され、前
記サブワードライン中の奇数番目のサブワードラインに
接続され、前記第１及び第３のプレディコーディング信
号に応答して、前記奇数番目のサブワードラインを駆動
する第１群のワードライン駆動回路を含む第１のブロッ
クと、 前記第１のメモリセルアレイに隣接し、前記第１のメモ
リセルアレイを挟んで前記第１のブロックに対向するよ
う配置され、前記サブワードライン中の偶数番目のサブ
ワードラインに接続され、前記第２及び第４のプレディ
コーディング信号に応答して、前記偶数番目のサブワー
ドラインを駆動する第２群のワードライン駆動回路を含
む第２のブロックと、 前記第２のメモリセルアレイに隣接し、前記第２のメモ
リセルアレイを挟んで前記第１のブロックに対向するよ
う配置され、前記サブワードライン中の偶数番目のサブ
ワードラインに接続され、前記第２及び第４のプレディ
コーディング信号に応答して、前記偶数番目のサブワー
ドラインを駆動する第３群のワードライン駆動回路を含
む第３のブロックと、 を具備したことを特徴とする半導体メモリ装置。 - 【請求項２】 請求項１記載の半導体メモリ装置におい
て、前記第１及び第２のメモリセルアレイ中のメモリセ
ルは前記各サブワードラインに接続されていることを特
徴とする半導体メモリ装置。 - 【請求項３】 請求項１記載の半導体メモリ装置におい
て、前記サブワードラインは各々が接続されたワードラ
イン駆動回路を介して共通の一定な電位ノードに接続さ
れていることを特徴とする半導体メモリ装置。 - 【請求項４】 請求項１記載の半導体メモリ装置におい
て、前記第１〜第３のブロックは各々２個のワードライ
ン駆動回路を含むことを特徴とする半導体メモリ装置。 - 【請求項５】 請求項４記載の半導体メモリ装置におい
て、前記２個のワードライン駆動回路は互いに並列に、
かつ前記メインワードラインに直交する方向に配置され
ていることを特徴とする半導体メモリ装置。 - 【請求項６】 請求項１記載の半導体メモリ装置におい
て、前記第１のメモリセルアレイに延在する第１のグル
ープのビットラインと、前記第２のメモリセルアレイに
延在する第２のグループのビットラインとを更に含むこ
とを特徴とする半導体メモリ装置。 - 【請求項７】 第１及び第２のメモリセルアレイと、 行アドレス信号に応答して第１グループおよび第２グル
ープのプレディコーディング信号を発生させるプレディ
コーダと、 前記第１及び第２のメモリセルアレイ内に延在し、８個
のサブワードラインに分割されたメインワードライン
と、 前記第１及び第２のメモリセルアレイ間に配置され、前
記サブワードライン中の奇数番目のサブワードラインに
接続され、前記第１グループのプレディコーディング信
号に応答して、前記奇数番目のサブワードラインを駆動
する第１群のワードライン駆動回路を含む第１のブロッ
クと、 前記第１のメモリセルアレイに隣接し、前記第１のメモ
リセルアレイを挟んで前記第１のブロックに対向するよ
う配置され、前記サブワードライン中の偶数番目のサブ
ワードラインに接続され、前記第２グループのプレディ
コーディング信号に応答して、前記偶数番目のサブワー
ドラインを駆動する第２群のワードライン駆動回路を含
む第２のブロックと、 前記第２のメモリセルアレイに隣接し、前記第２のメモ
リセルアレイを挟んで前記第１のブロックに対向するよ
う配置され、前記サブワードライン中の偶数番目のサブ
ワードラインに接続され、前記第２グループのプレディ
コーディング信号に応答して、前記偶数番目のサブワー
ドラインを駆動する第３群のワードライン駆動回路を含
む第３のブロックと、 を具備したことを特徴とする半導体メモリ装置。 - 【請求項８】 請求項７記載の半導体メモリ装置におい
て、前記第１及び第２のメモリセルアレイ中のメモリセ
ルは前記各サブワードラインに接続されていることを特
徴とする半導体メモリ装置。 - 【請求項９】 請求項７記載の半導体メモリ装置におい
て、前記サブワードラインは各々が接続されたワードラ
イン駆動回路を介して共通の一定な電位ノードに接続さ
れていることを特徴とする半導体メモリ装置。 - 【請求項１０】 請求項７記載の半導体メモリ装置にお
いて、前記各ワードライン駆動回路は互いに並列に、か
つ前記メインワードラインに直交する方向に配置されて
いることを特徴とする半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950040557A KR100204542B1 (ko) | 1995-11-09 | 1995-11-09 | 멀티 서브워드라인 드라이버를 갖는 반도체 메모리장치 |
| KR1995P-40557 | 1995-11-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1031887A true JPH1031887A (ja) | 1998-02-03 |
Family
ID=19433580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8296159A Pending JPH1031887A (ja) | 1995-11-09 | 1996-11-08 | 半導体メモリ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5812483A (ja) |
| JP (1) | JPH1031887A (ja) |
| KR (1) | KR100204542B1 (ja) |
| DE (1) | DE19646197B4 (ja) |
| GB (1) | GB2307076B (ja) |
| TW (1) | TW359826B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005088642A1 (ja) * | 2004-03-11 | 2008-02-21 | 富士通株式会社 | 半導体メモリ |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100261174B1 (ko) * | 1997-12-12 | 2000-07-01 | 김영환 | 비휘발성 강유전체 메모리 및 그의 제조 방법 |
| KR100268908B1 (ko) * | 1998-04-22 | 2000-10-16 | 김영환 | 에스더블유엘(swl) 강유전체 메모리 장치 및 그 구동회로 |
| US6072711A (en) * | 1997-12-12 | 2000-06-06 | Lg Semicon Co., Ltd. | Ferroelectric memory device without a separate cell plate line and method of making the same |
| US6144610A (en) * | 1999-04-20 | 2000-11-07 | Winbond Electronics Corporation | Distributed circuits to turn off word lines in a memory array |
| JP4535563B2 (ja) * | 2000-04-28 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
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| US7170783B2 (en) * | 2005-04-01 | 2007-01-30 | Micron Technology, Inc. | Layout for NAND flash memory array having reduced word line impedance |
| JP4907967B2 (ja) * | 2005-12-01 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR100935725B1 (ko) | 2007-12-18 | 2010-01-08 | 주식회사 하이닉스반도체 | 워드라인 구동 회로 |
| US7916572B1 (en) | 2008-07-28 | 2011-03-29 | Altera Corporation | Memory with addressable subword support |
| US8370935B1 (en) * | 2009-08-17 | 2013-02-05 | Fatskunk, Inc. | Auditing a device |
| US8949989B2 (en) | 2009-08-17 | 2015-02-03 | Qualcomm Incorporated | Auditing a device |
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