KR100649063B1 - 반도체 기억 장치 - Google Patents
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Abstract
Description
Claims (8)
- 입출력 데이터 비트수를 나타내는 DQ수 선택 신호를 생성하는 DQ수 선택 신호 생성 회로와,메모리 셀의 판독 및 기록 데이터를 전송하는 비트선과,상기 비트선에 접속되어, 상기 DQ수 선택 신호의 값에 대응하는 수만큼 활성화되는 복수의 센스 앰프를 포함하는 반도체 기억 장치.
- 제1항에 있어서, 상기 센스 앰프 각각은 한 쌍의 비트선을 통해 한 쌍의 메모리 셀에 접속되고, 상기 한 쌍의 메모리 셀은 상보 데이터를 기억하는 것인 반도체 기억 장치.
- 제1항에 있어서,상기 반도체 기억 장치의 외부에 대하여 데이터가 입출력되는 입출력 단자와,상기 센스 앰프와 상기 입출력 단자 사이에 접속되어 판독 데이터 및 기록 데이터를 증폭하는 데이터 버스 앰프와,상기 데이터 버스 앰프를 상기 DQ수 선택 신호에 따라서 선택적으로 활성화하는 데이터 버스 앰프 선택 회로를 더 포함하는 반도체 기억 장치.
- 제3항에 있어서, 상기 데이터 버스 앰프 선택 회로는 로우 어드레스 신호를 수신하고, 상기 로우 어드레스 신호와 상기 DQ수 선택 신호에 따라서 상기 데이터 버스 앰프를 선택적으로 활성화하는 것인 반도체 기억 장치.
- 제1항에 있어서, 활성화되지 않는 센스 앰프열에 포함되는 회로를 활성화하는 회로를 더 포함하는 반도체 기억 장치.
- 제1항에 있어서, 상기 DQ수 선택 신호에 따라서 하나 이상의 컬럼 세그먼트를 선택적으로 활성화시키는 컬럼 세그먼트 활성화 회로를 더 포함하는 반도체 기억 장치.
- 제6항에 있어서, 상기 센스 앰프는 컬럼 어드레스에 의해 선택적으로 활성화되는 것인 반도체 기억 장치.
- 제1항에 있어서,로우 어드레스에 응답하여 상기 메모리 셀을 선택하는 복수의 워드선과,상기 복수의 워드선을 선택적으로 활성화하는 복수의 워드 디코더를 더 포함하고,상기 입출력 데이터 비트수가 최대수인 경우에, 상기 복수의 워드 디코더 중 2개가 선택되어 상기 복수의 워드선 중 2개를 활성화하는 것인 반도체 기억 장치.
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