KR100351545B1 - 리셋 동작을 고속화시킨 메모리 회로 - Google Patents

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Abstract

본 발명은 복수 개의 워드 라인, 복수 개의 비트 라인 쌍 및 워드 라인과 비트 라인 쌍의 교차 위치에 배치된 메모리 셀을 갖는 메모리 회로에 관한 것이다. 상기 메모리 회로는 컬럼 방향으로 배치된 제1 비트 라인 쌍과 제2 비트 라인 쌍에 의해 공유되고, 비트 라인 쌍의 전압을 증폭시키는 감지 증폭기와, 상기 감지 증폭기와 제1 및 제2 비트 라인 쌍 사이에 배치되어 선택된 메모리셀의 비트 라인 쌍을 감지 증폭기에 접속시키는 제1 및 제2 비트 라인 전송 게이트와, 제1 및 제2 비트 라인 전송 게이트 사이에 배치되어 있고, 제1 비트 라인 쌍과 제2 비트 라인 쌍에 의하여 공유되어 있어서 그 비트 라인 쌍에 프리차지(precharge) 레벨을 공급하는 비트 라인 클램퍼(clamper)와, 제1 및 제2 비트 라인 쌍에 각각 배치되어 있어서 그 비트 라인 쌍을 단락시키는 비트 라인 단락 회로를 포함하고 있다. 상기 구조에 따르면, 비트 라인 단락 회로가 각 비트 라인 쌍에 배치되기 때문에 비트 라인 단락 동작을 수반하는 리셋 동작이 고속으로 실행될 수 있다. 또한, 비트 라인 클램퍼 회로가 제1 및 제2 비트 라인 쌍에 의하여 공유되기 때문에 면적 효율이 향상된다.

Description

리셋 동작을 고속화시킨 메모리 회로{MEMORY CIRCUIT WITH FASTER RESET OPERATION}
본 발명은 다이내믹 램(DRAM)과 같은 메모리 회로에 관한 것으로서, 특히 고속의 리셋 동작을 하는 비트 라인을 구비한 메모리 회로에 관한 것이다.
DRAM과 같은 메모리 회로에 있어서는 그 용량과 속도를 증가시킬 필요가 있다. 예컨대, 페이지(page) 모드와 버스트(burst) 모드가 속도를 증가시키기기 위하여 제안되어 왔다. 또한 최근에는 랜덤 액세스 주기 자체를 감소시키는 것이 제안되고 있는데, 이는 컬럼(column) 어드레스 뿐만 아니라 로우(low) 어드레스도 변화시킨다. 제1 예로서 짧은 랜덤 액세스 동작 주기를 가지는 고속 주기 램(후지쓰사의 상표인 FCRAM)을 들 수 있는데, 이는 1998년 6월 15일 발행된 ‘Nikkei Electronics’의 163쪽 내지 171쪽과 1998년 VLSI 회로에 관한 심포지움에서의 ‘DIGEST OF TECHNICAL PAPERS’의 22쪽 내지 25쪽에서 제안된 것이다.
도 1은 종래 메모리 디바이스의 회로를 도시하는 도면이다. 도 1의 메모리 회로에 있어서, 감지 증폭기 SA, 비트 라인 클램퍼 및 단락 회로 BLR, 컬럼 게이트 CLG는 수평 컬럼 방향으로 배치되어 있는 제1 비트 라인 쌍 BL0, /BL0와 제2 비트 라인 쌍 BL1, /BL1 사이에 배치되어 있다. 상기 감지 증폭기 SA, 비트 라인 클램퍼 및 단락 회로 BLR, 컬럼 게이트 CLG는 제1 및 제2 비트 라인 쌍 (BL0, /BL0 및 BL1, /BL1)에 의하여 공유되고 있으며, 이들은 상기 비트 라인 쌍들 사이에 위치한 제1 및 제2 비트 라인 전송 게이트 BLT0와 BLT1 중 어느 일방을 도통시킴으로써 제1 비트 라인 쌍 또는 제2 비트 라인 쌍에 접속된다.
좌우에 배치된 제1 및 제2 셀 매트릭스 CM0, CM1에 워드 라인 WL0와 WL1이 배치되고, 워드 라인과 비트 라인이 교차되는 위치에 메모리 셀 MC0와 MC1이 배치된다. 그리고 도 1에 도시된 여러 개의 회로들은 워드 라인 방향으로 컬럼 배치된다.
도 1의 감지 증폭기 SA는 N채널 트랜지스터 N1, N2, N3와 P채널 트랜지스터 P1, P2, P3로 구성되며, 트랜지스터 N1이 N측에서의 감지 증폭기 활성화 신호 lez에 응답하여 도통됨으로써 nsa 노드를 접지 전압 Vss로 풀 다운(pull down)할 때와, 트랜지스터 P1이 P측에서의 감지 증폭기 활성화 신호 lex에 응답하여 도통됨으로써 psa 노드를 내부 전원 Vii로 풀업(pull up)할 때 활성화된다. 상기 감지 증폭기가 활성화됨으로써 비트 라인 쌍이 접지 전압 Vss와 내부 전원 Vii로 구동 및 증폭된다.
상기 비트 라인 전송 게이트 BLT0 및 BLT1은 각각 N채널 트랜지스터 N10, N11과 N12, N13로 구성되어 있고, 각각의 전송 제어 신호 blt0 또는 blt1로 제어되며 대응하는 비트 라인 쌍을 감지 증폭기 SA, 비트 라인 클램퍼 및 단락 회로 BLR에 접속시킨다.
비트 라인 클램퍼 및 단락 회로 BLR에서 비트 라인 리셋 신호 bre에 응답하여 상기 N채널 트랜지스터 N4, N5 및 N6가 도통하고, 트랜지스터 N4가 상기 비트 라인 쌍을 단락시킴과 동시에 트랜지스터 N5 및 N6가 상기 비트 라인 쌍을 프리차지(precharge) 레벨인 Vii/2로 클램프시키는데, 이는 내부 전원 Vii의 1/2에 해당하는 레벨이다. 상기 컬럼 게이트 CLG는 컬럼 선택 신호 c1에 따라 상기 비트 라인 쌍을 데이타 버스 라인 쌍 DB 및 /DB에 접속시키는 N채널 트랜지스터 N14 및 N15로 구성되어 있다.
상기 종래 메모리 회로의 동작에 따르면, 상기 비트 라인 전송 게이트 BLT0와 BLT1이 리셋 상태에서 도통되고, 비트 라인 클램퍼 및 단락 회로 BLR의 트랜지스터 N4 내지 N6는 상기 비트 라인 리셋 신호 bre에 의해 도통되는데, 이는 상기 비트 라인 쌍을 단락시키고, 그 비트 라인 쌍을 비트 라인 프리차지(precharge) 레벨 Vii/2로 만든다. 여기서, 메모리 셀 MC0가 선택되면 상기 비트 라인 전송 게이트 BLT1이 더 이상 도통되지 않고, 비트 라인 클램퍼 및 단락 회로 BRL이 리셋되어 트랜지스터 N4, N5 및 N6가 도통되지 않으며, 워드 라인 WL0가 구동되고, 메모리 셀 MC0 내에 축적된 전하에 의해 제1 비트 라인 쌍 BL0 및 /BL0 사이에 매우 작은 전압차가 발생한다. 이어서, 상기 감지 증폭기 활성화 신호 lez는 상승하고, lex는 하강하여 상기 감지 증폭기 SA를 활성화시키고, 비트 라인 쌍 BL0 및 /BL0 사이에 생성된 미소 전압차를 증폭시키는 결과, 하나의 비트 라인은 내부 전원 Vii로, 다른 하나의 비트 라인은 접지 전원 Vss로 된다. 상기 비트 라인 쌍 BL0 및 /BL0는 컬럼 선택 신호 c1에 따라 데이타 버스 라인 쌍 DB 및 /DB에 접속되고, 판독 신호가 판독 증폭기 및 출력 회로를 거쳐 출력되는데, 이들 판독 증폭기 및 출력 회로는 도시되어 있지 않다. 워드 라인 WL0가 하강하여 메모리 셀 MC0 내에 재기록될 때 상기 감지 증폭기 SA가 비활성화됨과 동시에, 비트 라인 전송 게이트 BLT1측이 재도통되고, 비트 라인 클램퍼 및 단락 회로 BLR의 트랜지스터가 비트 라인 리셋 신호 bre에 따라 도통되며, 비트 라인 쌍 BL0, /BL0 및 BL1, /BL1을 단락시키고 프리차지 레벨 Vii/2로 클램프시킨다.
도 1에 도시된 메모리 회로의 구성에 있어서, 좌우 비트 라인 쌍은 단일의감지 증폭기 SA를 공유하고, 비트 라인 전송 게이트 BLT0 및 BLT1은 하나의 비트 라인 쌍을 상기 감지 증폭기 SA에 접속시킨다. 또한 비트 라인 리셋용 회로인 비트 라인 클램퍼 및 단락 회로 BLR은 감지 증폭기 SA에 접속되어 있고, 좌우의 비트 라인 쌍이 이들을 공유하고 있다. 결국, 이러한 구성은 비교적 긴 비트 라인 쌍이 하나의 감지 증폭기에 접속되었을 때, 그리고 메모리 회로 내에 있는 감지 증폭기 SA의 로우의 수가 작을 경우에 레이아웃 효율면에서 보아 효과적이다. 왜냐하면 1쌍의 메모리 셀 어레이 CM0 및 CM1이 상기 감지 증폭기 로우를 공유할 수 있기 때문이다.
그러나, 상기 비트 라인 클램퍼 및 단락 회로 BLR이 비트 라인 전송 게이트 BLT0 및 BLT1을 경유하여 상기 비트 라인 쌍에 접속됨으로써, 상기 비트 라인 전송 게이트의 트랜지스터 N10 내지 N13에 대한 온(on) 저항은 비트 라인 쌍의 리셋 동작 시간을 길게 만든다. 이와 같이 긴 리셋 동작 시간은 랜덤 액세스 동작 주기를 더욱 길게 만든다.
도 2는 종래 메모리 회로에 대한 제2의 회로예를 도시한 도면이다. 도 2에서는 도 1과 대응하는 부분에 대해서 동일한 참조 부호가 사용된다. 도 2에 도시된 종래 기술의 예에 있어서는 컬럼 방향으로 배치된 좌우의 비트 라인 쌍 BL0, /BL0 및 BL1, /BL1이 종래 기술에 대한 제1 예에서와 같이 감지 증폭기를 공유한다. 따라서, 상기 비트 라인 전송 게이트 BLT0 및 BLT1은 상기 감지 증폭기 SA와 각 비트 라인 쌍 사이에 각각 배치된다. 상기 감지 증폭기 SA와 마찬가지로, 컬럼 게이트 CLG 또한 2개의 비트 라인 쌍에 의해 공유된다.
도 2에 도시된 종래 기술에 있어서, 비트 라인 리셋 회로에 있는 비트 라인 클램퍼 및 단락 회로 BLR은 상기 비트 라인 쌍을 단락시켜서 프리차지 레벨 Vii/2로 리셋시키는 동작의 속도를 증가시키기 위하여 각 비트 라인에 대해서 배치된다. 즉, 상기 비트 라인 클램퍼 및 단락 회로 BLR0가 우측의 비트 라인 쌍 BL0, /BL0에 접속되어, 그 접속된 비트 라인 쌍 BL0 및 /BL0를 리셋 신호 blt1에 따라서 단락시키고, 그 비트 라인 쌍을 프리차지 레벨 Vii으로 클램프시킨다. 이와 동일한 방법으로, 상기 비트 라인 클램퍼 및 단락 회로 BLR1은 좌측 비트 라인 쌍 BL1, /BL1에 접속되어, 그 접속된 비트 라인 쌍 BL1 및 /BL1을 리셋 신호 blt0에 따라 단락시키고, 그 비트 라인 쌍을 프리차지 레벨로 클램프시킨다. 각각의 비트 라인 클램퍼 및 단락 회로 BLR0 및 BLR1은 동일 방법에 의한 단락용 N채널 트랜지스터 N4, N24와 클램핑용 N채널 트랜지스터 N5, N6, N25 및 N26으로 구성된다.
도 2에 도시된 종래 기술의 예에 있어서, 동일한 제어 신호 blt1이 우측 비트 라인 클램퍼 및 단락 회로 BLR0와, 좌측 비트 라인 전송 게이트 BLT1을 제어하고, 동일한 제어 신호 blt0가 좌측 비트 라인 클램퍼 및 단락 회로 BLR1와, 우측 비트 라인 전송 게이트 BLT0를 제어한다. 따라서, 상기 비트 라인 클램퍼 및 단락 회로 BLR0, BLR1는 비트 라인 전송 게이트를 경유하지 않고서 각각의 비트 라인 쌍을 직접 단락시켜서 프리차지 레벨로 클램프시킬 수 있다. 그 결과, 리셋 동작 시간을 도 1에서의 종래 기술에서보다 단축시킬 수 있다.
그러나, 상기 비트 라인 클램퍼의 트랜지스터 N5, N6, N25 및 N26으로 구성된 클램퍼 회로와 단락 회로 BLR0, BLR1은 예컨대, 비선택측의 비트 라인이 장시간동안 프리차지 레벨(내부 전원 Vii)로 유지되고, 그 프리차지 레벨이 메모리 회로 기판 내의 접합 누설로 인하여 저하되어 리셋 시의 비트 라인 쌍 간의 단락 동작만으로는 그 비트 라인 쌍을 내부 전원의 1/2에 해당하는 프리차지 레벨로 만들 수 없는 때에만 필요하게 된다. 따라서, 상기 단락 회로는 주로 상기 비트 라인 쌍을 리셋시키고, 그 비트 라인 클램퍼 회로의 동작은 비트 라인 쌍의 리셋 동작에 그다지 많은 영향을 미치지 않는다.
한편 도 2에 도시된 종래 기술의 예에 있어서, 비트 라인 클램퍼 회로 및 그 비트 라인을 리셋시키기 위한 단락 회로로 구성된 회로 BLR0 또는 BLR1은 각 비트 라인 쌍에 배치되어 있다. 따라서, 비트 라인 쌍의 길이를 줄임으로써 비트 라인 쌍에 대한 리셋 동작의 속도를 고속화시키는 메모리 회로의 경우, 각 비트 라인 쌍에 클램퍼 회로를 배치시키는 것은 고집적화에 부정적인 영향을 미친다. 즉, 비트 라인 쌍에 대한 리셋 동작의 고속화에 그다지 기여하지 않는 클램퍼 회로가 각 비트 라인 쌍에 배치되면, 그 클램퍼 회로는 리셋 동작의 고속화에 기여하는 것이 아니라, 오히려 면적 효율을 저하시킨다.
특히, 랜덤 액세스의 주기를 짧게 만든 상기 FCRAM의 경우, 감지 증폭기 SA에 의한 비트 라인 쌍의 구동 동작 시간을 단축시키고, 그 비트 라인 쌍의 리셋 동작 시간을 감소시키기 위해서 상기 비트 라인 쌍의 길이가 짧게 세분화된다. 이로 인하여, 감지 증폭기 로우의 수와 그 감지 증폭기를 공유하는 비트 라인 쌍의 수가 메모리 회로 전체로 보아 증가된다. 결국, FCRAM의 설계에 있어서 도 2에 도시된바와 같이 각 비트 라인 쌍에 클램퍼 회로를 배치시키는 것은 면적 효율을 저하시킨다. 또한 도 1에 도시된 바와 같이, 비트 라인 쌍에 의해 비트 라인 쌍의 단락 회로를 공유하는 것은 비트 라인 쌍의 리셋 시간을 감소시키기 어렵게 만드는 구성이 된다.
또한 FCRAM의 경우에, 주기를 감소시키면 리셋 동작이 더욱 빈번하게 발생되고 전력 소비를 증가시킨다. 따라서, 비트 라인 리셋용 비트 라인 클램퍼 회로와 단락 회로에 대한 전력 감소가 요구된다.
앞서 살펴본 바와 같이, 본 발명의 제1 목적은 면적 효율이 개선되고, 비트 라인 쌍의 리셋 동작 시간을 단축시킨 메모리 회로를 제공하는 데 있다.
본 발명의 제2 목적은 비트 라인 쌍의 리셋 동작 시간이 단축되고, 그 리셋 동작의 전력 소비가 감소된 메모리 회로를 제공하는 데 있다.
본 발명의 제3 목적은 랜덤 액세스 주기가 단축되고, 전력이 감소되는 메모리 회로를 제공하는 것이다.
도 1은 종래 메모리 디바이스의 회로예를 도시한 도면.
도 2는 종래 메모리 디바이스의 제2 회로예를 도시한 도면.
도 3은 본 발명의 제1 실시예에 따른 메모리 디바이스의 회로도.
도 4는 도 3의 메모리 디바이스의 동작 파형도.
도 5는 제2 실시예에 따른 메모리 디바이스의 회로도.
도 6은 FCRAM의 전체 구성도.
도 7은 FCRAM의 메모리 코어(memory core)의 부분 회로도.
도 8은 FCRAM의 판독 동작의 타이밍 챠트를 도시한 도면.
도 9는 서브 비트 라인 전송 디코더와 클램퍼 회로의 회로도.
도 10은 도 9의 회로의 동작 타이밍 챠트를 도시한 도면.
도 11은 서브 비트 라인 전송 게이트 디코더와 클램퍼 제어 회로의 회로도(2).
도 12는 서브 비트 라인 전송 게이트 디코더와 클램퍼 제어 회로의 회로도(3).
상기 목적을 달성하기 위해서 본 발명은 복수 개의 워드 라인, 복수 개의 비트 라인 쌍 및 그들의 교차 위치에 배치된 메모리 셀을 구비한 메모리 회로이며, 상기 메모리 회로는 컬럼 방향으로 배치된 제1 비트 라인 쌍과 제2 비트 라인 쌍에 의해 공유되며 그 비트 라인 쌍의 전압을 증폭시키는 감지 증폭기와, 상기 감지 증폭기와 제1 및 제2 비트 라인 쌍 사이에 배치되어 있어서 선택된 메모리 셀측에 있는 비트 라인 쌍을 상기 감지 증폭기에 접속시키는 제1 및 제2 비트 라인 전송 게이트와, 상기 제1 및 제2 비트 라인 전송 게이트 사이에 배치되어 있고 제1 비트 라인 쌍과 제2 비트 라인 쌍에 의해 공유되며 상기 비트 라인 쌍에 프리차지 레벨을 제공하는 비트 라인 클램퍼와, 각각 제1 및 제2 비트 라인 쌍에 배치되어 있고 그 비트 라인 쌍을 단락시키는 비트 라인 단락 회로와, 상기 제1 및 제2 비트 라인 전송 게이트를 도통시키기 위해 제1 및 제2 전송 제어 신호를 생성하는 제1 및 제2 전송 제어 회로를 포함하며, 상기 비트 라인 클램퍼는 비트 라인들 사이에서 단락 트랜지스터없이 상기 프리차지 레벨의 단자와 상기 비트 라인 사이에 배치된 한쌍의 클램퍼 트랜지스터를 구비하며, 상기 제2 및 제1 비트 단락 회로는 상기 제1 및 제2 전송 제어 신호에 응답하여 동작하는 메모리 회로를 구비하고 있다.
전술한 발명에 따르면, 비트 라인 단락 회로가 각 비트 라인 쌍에 배치되기 때문에 비트 라인 단락 동작을 수반하는 리셋 동작이 고속으로 실행될 수 있다. 또한 상기 비트 라인 클램퍼 회로가 제1 및 제2 비트 라인 쌍에 의해 공유되기 때문에 면적 효율 또한 개선될 수 있다.
또한, 전술한 발명은 감지 증폭기를 구동하기 위한 감지 증폭기 구동기가 통상 복수 개의 감지 증폭기에 대해서 배치되는 것을 특징으로 한다. 이는 상기 감지 증폭기의 면적 효율을 높인다.
또한, 전술한 발명은 상기 메모리 회로가 제1 내부 전원을 더 포함하는데, 상기 메모리 회로 내에서 상기 감지 증폭기가 상기 비트 라인 쌍 중 어느 하나를 제1 내부 전원까지 증폭시키고, 제1 및 제2 비트 라인 전송 게이트는 감지 증폭기와 제1 및 제2 비트 라인 쌍 사이에 배치된 전송 트랜지스터로 구성되어 있으며, 그 전송 트랜지스터를 구동하기 위한 전송 제어 신호가 제1 내부 전원보다 고 전압이 되도록 제어되고, 상기 비트 라인 클램퍼는 프리차지 레벨 단자와 비트 라인 쌍 사이에 배치된 클램퍼 트랜지스터로 구성되어 있으며, 상기 클램퍼 트랜지스터를 구동하기 위한 클램퍼 제어 신호가 상기 전송 제어 신호보다 저 전압이 되도록 제어되는 것을 특징으로 한다.
상기 발명에 따르면, 전송 제어 신호를 생성하는데에 소비되는 전력이 감소될 수 있다.
또한, 상기 발명은 상기 메모리 회로가 제1 내부 전원을 더 포함하고, 상기 감지 증폭기가 상기 비트 라인 쌍 중 어느 하나의 전압을 제1 내부 전원까지 증폭시키는데, 여기서 제1 및 제2 비트 라인 전송 게이트는 상기 감지 증폭기와 제1 및 제2 비트 라인 쌍 사이에 배치된 전송 트랜지스터로 구성되어 있으며, 상기 전송 트랜지스터를 구동하기 위한 전송 제어 신호는 제1 내부 전원보다 고 전압이 되도록 제어되고, 비트 라인 단락 회로는 상기 비트 라인 쌍 사이에 배치된 단락 트랜지스터로 구성되어 있으며, 상기 단락 트랜지스터를 구동하기 위한 단락 제어 신호는 전송 제어 신호보다 저 전압이 되도록 제어되는 것을 특징으로 한다.
전술한 발명에 따르면, 상기 비트 라인 단락 제어 신호를 생성하는 데에 소비되는 전력을 감소시킬 수 있다.
전술한 목적을 달성하기 위해서 제2 발명은 명령을 디코딩하는 제1 스테이지(stage)와, 감지 증폭기를 활성화시키는 제2 스테이지와, 데이타의 입출력을 행하는 제3 스테이지가 파이프라인 구성으로 되어 있고, 상기 감지 증폭기와 제3 스테이지 사이에 복수 개의 데이타를 파이프라인으로 전송하며, 복수의 서브셀 매트릭스―여기서 서브셀 매트릭스는 워드 라인 방향으로 분할되어 있고 복수의 메모리 셀과 복수의 워드 라인 및 복수의 비트 라인 쌍을 각각 구비하고 있음―를 포함하는 메모리 회로로서, 상기 메모리 회로 내의 서브셀 매트릭스는
컬럼 방향으로 배치된 제1 비트 라인 쌍과 제2 비트 라인 쌍에 의해 공유되어 그 비트 라인 쌍의 전압을 증폭시키는 감지 증폭기와,
상기 감지 증폭기와 상기 제1 및 제2 비트 라인 쌍 사이에 배치되어서 선택된 메모리 셀측에 있는 비트 라인 쌍을 상기 감지 증폭기에 접속시키는 제1 및 제2 비트 라인 전송 게이트와,
상기 제1 및 제2 비트 라인 전송 게이트 사이에 배치되고 상기 제1 비트 라인 쌍과 제2 비트 라인 쌍에 의해 공유되고 있어서 그 비트 라인 쌍에 프리차지 레벨을 공급하는 비트 라인 클램퍼와,
상기 제1 및 제2 비트 라인 쌍 각각에 배치되어서 그 비트 라인 쌍을 단락시키는 비트 라인 단락 회로
를 포함하는 것을 특징으로 하고 있다.
상기 제2 발명에 의하면, 랜덤 액세스 주기를 단축시킨 FCRAM에 있어서, 비트 라인의 리셋 동작을 단축시키고, 셀 매트릭스 영역의 면적 효율을 향상시킬 수 있다.
본 발명의 실시예들은 첨부 도면을 참고로 기술될 것이다. 그러나, 본 발명의 기술적 범위는 이러한 실시예들에 한정되는 것이 아니다.
도 3은 본 발명의 제1 실시예에 따른 메모리 회로의 회로도이다. 도 3에 도시된 메모리 회로에 있어서, 컬럼 방향으로 배치된 제1 비트 라인 쌍 BL0, /BL0와 제2 비트 라인 쌍 BL1, /BL1은 감지 증폭기 SA, 비트 라인 클램퍼 CLP 및 컬럼 게이트 CLG를 공유하고 있다. 따라서, 공유된 상기 감지 증폭기 SA, 비트 라인 클램퍼 CLP 및 컬럼 게이트 CLG는 비트 라인 전송 게이트 BLT0와 BLT1을 경유하여 제1및 제2 비트 라인 쌍 BL0, /BL0 및 BL1, /BL1에 접속된다. 또한, 비트 라인 단락 회로 SH0 와 SH1은 제1 및 제2 비트 라인 쌍 각각에 배치되어 있다. 제1 비트 라인 쌍 BL0, /BL0과 워드 라인 WL0이 교차되는 위치에 하나의 트랜지스터와 하나의 커패시터로 이루어진 메모리 셀 MC0가 배치되고, 이와 동일한 방법으로 제2 비트 라인 쌍과 워드 라인 WL1이 교차되는 위치에 메모리 셀 MC1이 배치된다.
도 3에 있어서의 어느 부분이 도 1 및 도 2에서 사용될 때, 그 부분에 대해서는 동일한 참조 번호가 부여된다. 그러나, 도 3에 도시된 메모리 회로의 경우, 도 1의 예와는 달리, 각 비트 라인 쌍에 비트 라인 단락 회로 SH0, SH1이 배치된다. 우측 비트 라인 단락 회로 SH0은 N채널 트랜지스터 N41로 구성되고, 전송 제어 신호 blt1에 의해 제어되는데, 이 전송 제어 신호 blt1은 좌측 비트 라인 전송 게이트 BLT1을 제어한다. 좌측 비트 라인 단락 회로 SH1은 N채널 트랜지스터 N41로 구성되어 있으며, 전송 제어 신호 blt0에 의해 제어 되는데, 이 전송 제어 신호 blt0는 우측 비트 라인 전송 게이트 BLT0를 제어한다.
그리고 도 3의 메모리 회로의 경우, 도 2의 예와는 달리 비트 라인 클램퍼 CLP가 통상 제1 및 제2 비트 라인 쌍에 배치되고, 트랜지스터 N5 및 N6로 구성되며, 2개의 전송 제어 신호 blt0 및 blt1로부터 생성된 클램퍼 제어 신호(또는 비트 라인 리셋 신호) brs에 의해 제어되고, 상기 비트 라인 쌍 중 어느 하나를 프리차지 레벨 Vii/2로 클램프시킨다. 상기 감지 증폭기 SA의 구성은 도 1 및 도 2의 예에 도시된 것과 동일하다.
도 4는 도 3에 도시된 메모리 회로의 동작 파형도이다. 도 3에서의 제1 실시예에 대한 동작은 도 4에 의해 설명된다. 이하에서의 설명은 좌측 셀 매트릭스 CM0 내에 H 레벨을 저장하는 메모리 셀 MC0가 판독되는 경우에 해당된다.
최초의 리셋 상태에서 2개의 전송 제어 신호 blt0와 blt1이 내부 전원 Vii보다 높은 H 레벨에 있고, 상기 전송 제어 신호 blt0 및 blt1으로부터 생성된 클램퍼 제어 신호 brs도 역시 H 레벨에 있다. 따라서, 2개의 좌측 및 우측 비트 라인 전송 게이트 BLT0 및 BLT1는 도통 상태에 있고, 좌측 및 우측 비트 라인 단락 회로 SH0와 SH1의 트랜지스터 N40 및 N41이 도통 상태에 있으며, 상기 비트 라인 클램퍼 CLP의 트랜지스터 N5 및 N6 역시 도통 상태에 있다. 결국, 상기 제1 및 제2 비트 라인 쌍이 프리차지 레벨로 리셋되는데, 이 프리차지 레벨은 내부 전원 Vii의 1/2에 해당하는 레벨이다.
다음으로, 전송 제어 신호 blt1과 클램퍼 제어 신호 brs가 L 레벨이 되고, 좌측 비트 라인 전송 게이트 BLT1이 비도통 상태가 되고, 우측 비트 라인 단락 회로 SH0의 트랜지스터 N40이 비도통 상태로 되고, 상기 클램퍼 회로 CLP의 트랜지스터 N5 및 N6 역시 비도통 상태가 되고, 리셋 상태가 종료된다. 이 상태에서, 제1 비트 라인 쌍 BL0 및 /BL0가 도통 상태를 유지하는 비트 라인 전송 게이트 BLT0를 경유하여 상기 감지 증폭기 SA에 접속된다.
이어서, 우측 셀 매트릭스 CM0의 워드 라인 WL0가 내부 전원 Vii보다 높은 H 레벨이 된다. 결국, 제1 비트 라인 쌍의 한 비트 라인 BL0가 메모리 셀 MC0 내의 전하량에 따라 미소 전압만큼 증가하고, 다른 하나의 비트 라인 /BL0는 상기 프리차지 레벨 Vii/2로 유지된다. 감지 증폭기 활성화 신호 lez가 상승하고 lex가 하강할 때, 감지 증폭기 구동기 SAD가 도통되고, 감지 증폭기 SA가 활성화되며, 비트 라인 쌍 BL0 및 /BL0에 생성된 미소 전압차가 증폭되고, 하나의 비트 라인 BL0는 내부 전원 Vii로, 다른 하나의 비트 라인 /BL0는 접지 전원 Vss로 구동된다. 그리고, 컬럼 선택 신호 c1에 응답하여 제1 비트 라인 쌍 BL0 및 /BL0는 트랜지스터 N14, N15를 경유하여 데이타 버스 라인 쌍 DB 및 /DB에 접속되고, 판독 신호가 판독 증폭기 및 출력 회로를 경유하여 출력되는데, 이들 판독 증폭기 및 출력 회로는 도시되지 않았지만 상기 데이타 버스 라인 DB, /DB에 접속되어 있다.
워드 라인 WL0가 하강하고 메모리 셀 MC0에 재기록될 때, 상기 감지 증폭기 활성화 신호 lez가 하강하고, lex는 상승하는데, 상기 감지 증폭기 구동기 SAD는 비도통 상태가 되고, 상기 감지 증폭기 SA는 비활성화된다. 그리고, 전송 제어 신호 blt1과 클램퍼 제어 신호 brs가 상승하고, 좌측 비트 라인 전송 게이트 BLT1이 도통하고, 단락 회로 SH0가 제1 비트 라인 쌍을 단락시키고, 클램퍼 회로 CLP가 2개의 비트 라인 쌍을 상기 프리차지 레벨 Vii/2로 클램프시킨다. 즉, 상기 비트 라인을 리셋시키는 회로인 비트 라인 단락 회로와 비트 라인 클램퍼 모두가 활성화되고, 상기 비트 라인 쌍이 프리차지 레벨 Vii/2로 리셋된다.
전술한 바와 같이, 도 3에 도시된 메모리 회로에서는 상기 비트 라인 쌍을 단락시키기 위한 비트 라인 단락 회로 SH0 또는 SH1이 각 비트 라인 쌍에 배치됨으로써, 상기 비트 라인 쌍과 공용 감지 증폭기 사이에 배치된 비트 라인 전송 게이트 BLT0, BLT1을 경유하지 않고서 상기 비트 라인 쌍을 단락시킬 수 있다. 따라서, 상기 비트 라인 전송 게이트 BLT0, BLT1의 트랜지스터 N10 내지 N13의 도통 저항으로 인한 지연이 발생되지 않고, 상기 비트 라인 쌍의 리셋 동작 속도를 증가시킬 수 있다. 그리고, 상기 비트 라인 클램퍼 CLP가 제1 및 제2 비트 라인 쌍에 의해 공유됨으로써 면적 효율이 향상되는데, 여기서 비트 라인 클램퍼 CLP는 상기 비트 라인 쌍의 리셋 동작 속도를 증가시키는데 그다지 많을 기여를 하지 않는 것이다.
도 5는 제2 실시예에 따른 메모리 장치의 회로도를 도시하고 있다. 도 5는 n쌍의 제1 및 제2 비트 라인 쌍 BL0, /BL0 내지 BL2n-1, /BL2n-1을 도시하고 있으며, 여기서 각각의 제1 및 제2 비트 라인 쌍은 감지 증폭기 SA1 내지 SAn와, 비트 라인 클램퍼 CLP1 내지 CLPn과 컬럼 게이트 CLG1 내지 CLGn을 공유하고 있다. 그리고, 각각의 제1 및 제2 비트 라인 쌍은 전용의 비트 라인 단락 회로 SH0, SH1····SH2n-2, SH2n-1을 가지고 있다. 비트 라인 전송 게이트 BLT0, BLT1 내지 BLT2n-2, BLT2n-1은 감지 증폭기 SA1 내지 SAn과 제1 및 제2 비트 라인 쌍 사이에 배치되어 있다. 각 제어 신호는 도 3에서의 예의 것과 동일하다.
도 5의 제2 실시예와 제1 실시예간의 다른점은 감지 증폭기 구동기 SAD인 N채널 트랜지스터 N1과 P채널 트랜지스터 P1이 복수의 감지 증폭기 SA1 내지 SAn에 대해 공통으로 배치된다는 것이다. 그리고, 상기 공통으로 배치된 감지 증폭기 구동기 SAD가 공통 노드 nsa와 psa를 각각 접지 전압 Vss와 내부 전원 Vii으로 구동함으로써 복수의 감지 증폭기 SA1 내지 SAn이 활성화된다.
이러한 방법으로, 제2 실시예에서는 복수의 감지 증폭기에 공통으로 감지 증폭기 구동기 SAD가 배치됨으로써 면적 효율이 향상된다. 감지 증폭기 SA의 수가 작은 구조를 갖는 메모리 회로의 경우에 있어서는, 전술한 바와 같이 감지 증폭기 구동기 SAD가 공통으로 배치된 경우에도 감지 증폭기 SA의 활성화 속도를 충분히 고속으로 유지시킬 수 있다.
도 6은 랜덤 액세스 주기를 단축시킨 FCRAM의 전체 구성도이다. 제1 및 제2 실시예의 메모리 회로가 메모리 코어 영역의 구성을 세분화시키고, 비트 라인 쌍 리셋 동작을 단축시키고, 랜덤 액세스 주기를 단축시킨 FCRAM인 경우에 비트 라인 쌍의 리셋 동작을 고속화시킴과 동시에 면적 효율을 향상시킬 수 있다.
다음으로, 도 6의 FCRAM에 대한 전체 구성에 대해 설명하고자 한다. 우선, 외부 클럭 CLOCK이 클럭 입력 버퍼(10)에 공급되고, 내부 클럭 clk이 출력된다. 이 내부 클럭 clk에 응답하여 제어 신호 CNT, 로우(row) 어드레스 Radd 및 컬럼 어드레스 Cadd가 각각 버퍼(11), 버퍼(12) 및 버퍼(13)에 입력되어 래치된다. 또한, 내부 클럭 clk에 응답하여 데이타 출력 단자 DQ로부터 데이타가 출력되고, 데이타 입력 단자 Din으로부터 데이타가 입력된다.
상기 제어 신호 CNT가 명령 디코더(14)에 공급되고, 그곳에서 명령이 디코딩된다. 초기 상태에는 제어 신호 CNT에 응답하여, 로우 어드레스 단자 Radd로부터 공급된 각종 모드의 설정치가 모드 레지스터(15)에 의해 래치된다. 통상의 동작에 있어서, 제어 신호 CNT가 명령 디코더(14)에 의해 디코딩되고, 그 디코딩된 출력에 응답해서 RAS 발생기에 의해 RAS 활성화가 검출된 때, 제어부(17)가 디코더 및 그이외의 부분들―구체적으로는 워드 디코더(30), 비트 라인 전송 게이트 디코더(31), 감지 증폭기 구동 회로(32), 1/4 디코더(33), 컬럼 디코더(34) 및 컬럼 체계 제어부(35)를 포함함―의 동작을 제어한다.
상기 로우 어드레스 신호 Radd는 입력 버퍼(12)에 의해 래치되고, 워드 프리디코더(19)에 의해 프리디코딩된다. 그 프리디코딩된 신호가 워드 디코더(30), 비트 라인 전송 게이트 디코더(31), 감지 증폭기 활성화 회로(32), 1/4 디코더(33) 및 블럭 디코더(20)에 공급된다. 상기 컬럼 어드레스 Cadd는 입력 버퍼(13)에 의해 래치되고, 컬럼 프리디코더(22)에 의해 프리디코딩된다. 그 프리디코딩된 신호는 감지 증폭기 활성화 회로(32), 1/4 디코더(33), 컬럼 디코더(34), 컬럼 체계 제어부(35), 판독측 병렬/직렬 변환 회로(37) 및 기록측 직렬/병렬 변환 회로(42)에 공급된다.
상기 FCRAM은 제어 신호 CNT를 디코딩해서 동작 모드를 검출하는 제1 스테이지(100)와, 로우 어드레스 신호 Radd를 디코딩해서 워드 라인 및 감지 증폭기를 활성화시키고, 판독 및 기록용 버퍼 회로(36)에 데이타를 병렬로 출력시키는 제2 스테이지(200)와, 판독 및 기록용 버퍼 회로(36)에 병렬로 출력된 데이타를 병렬/직렬 변환 회로(37)를 사용하여 변환시키고, 데이타 출력 버퍼(38)로부터 데이타를 출력시키는 제3 스테이지(300)로 나뉘어진다. 제3 스테이지는 기록용 데이타를 데이타 입력 버퍼(44)에 입력시키고, 그 데이타를 직렬에서 병렬로 변환시키고, 그 병렬 데이타를 판독 및 기록 버퍼 회로에 공급하는 회로를 포함한다. 상기 제1, 제2 및 제3 스테이지(100, 200, 300)는 파이프라인 구성을 가지고 있어서 그 각 스테이지가 독립적으로 동작한다.
메모리 코어(40)에 있어서는, 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리 셀(도시되어 있지 않음)이 비트 라인과 서브 워드 라인 SWL이 교차되는 지점에 배치되어 있다. 이하에서 설명되는 바와 같이, 상기 메모리 코어(40)는 로우 방향(도면에서는 횡방향)으로 된 복수 개의 서브셀 매트릭스 SCM0, SCM1 및 SCM2로 분할되고, 상기 감지 증폭기 SA의 로우는 또한 각 서브셀 매트릭스에 배치된다. 따라서, 컬럼 어드레스는 서브 매트릭스를 선택하는 데 사용된다. 그리고 메인 워드 디코더(30)가 로우 어드레스에 따라 메인 워드 라인을 선택하고, 그 메인 워드 라인에 접속된 서브 워드 라인 중에서 선택된 서브셀 매트릭스 내의 서브 워드 라인만이 활성화된다. 이와 동일한 방법으로, 선택된 서브셀 매트릭스 내에서 선택된 워드 라인에 대응하는 감지 증폭기만이 상기 감지 증폭기 활성화 회로에 의해 활성화된다.
상기 메모리 코어(40)에서의 판독 동작은 일반적인 DRAM에서의 판독 동작과 동일하다. 즉, 메인 워드 라인에 속해있고, 선택된 서브셀 매트릭스 내에 있는 서브 워드 라인이 활성화된다. 활성화된 서브 워드 라인 상의 데이타가 비트 라인으로 판독되고, 그 데이타는 상기 감지 증폭기가 활성화됨과 동시에 증폭되어 래치된다. 감지 증폭기에 래치된 데이타는 판독/기록용 버퍼(36)에 버스트(burst) 길이로 병렬 출력된다. 이어서, 상기 병렬 데이타는 병렬/직렬 변환 회로(37)에 의해 직렬 데이타로 변환되고, 데이타 출력 버퍼(38)로부터 연속적으로 출력된다. 상기 병렬/직렬 변환 회로(37)는 데이타 대기 시간 카운터(24)에 의해 제어된 타이밍으로 변환 동작을 수행한다.
상기 병렬/직렬 변환 회로(37)는 설정된 버스트 길이에 따라 필요한 수의 데이타를 직렬로 출력시킨다. 예컨대, 판독/기록 버퍼(3)로부터 병렬로 공급된 4비트 데이타는 2비트의 컬럼 어드레스와 버스트 길이 1, 2 및 4에 대응하여 각각 1비트,2비트 및 4비트를 직렬로 출력된다.
제2 스테이지(200), 메모리 코어(40) 및 판독/기록 버퍼(36)가 하나의 블럭을 형성한다. 통상 메모리 회로 내에 복수 개의 블럭들이 설계된다. 따라서, 각 블럭 내에 블럭 디코더(20)가 설계되는데, 이 블럭 디코더(20)는 로우 어드레스 신호에 따라 블럭이 선택되는 지를 지시하는 신호를 생성하고, 그 신호를 워드 디코더(30), 비트 라인 전송 게이트 디코더(31), 감지 증폭기 구동 회로(32) 및 1/4 디코더(33)에 공급한다.
도 7은 FCRAM의 메모리 코어에 대한 부분 회로도이다. 도 7에서는 메모리 코어 내의 수평 방향인 워드 방향으로 분할된 서브 매트릭스 SCM0 및 SCM1이 도시되어 있다. 상기 워드 디코더(30)는 복수 개의 서브셀 매트릭스에 의해 공통으로 사용되는 메인 워드 디코더(30M)와 각 서브셀 매트릭스 내에 위치한 서브 워드 디코더(30S)로 구성된다. 상기 1/4 디코더(33) 역시 공용의 메인 1/4 워드 디코더(33M)와 각 서브셀 매트릭스 내에 위치한 서브 1/4 워드 디코더(33S)로 구성된다. 로우 어드레스 raaz 및 rabz, 워드 구동기 리셋 신호 wdr 및 메인 워드 블럭 활성화 신호 mbke0, mbke1가 상기 메인 워드 디코더(33M)에 공급되고, 상기 메인 1/4 워드 디코더(33M)에는 워드 구동기 리셋 신호 wdr, 로우 어드레스 raq 및 블럭 선택 신호 bks가 공급된다. 서브셀 매트릭스 SCM을 선택하는 컬럼 어드레스 rba0z 및 rbalz가 각 서브 1/4 워드 디코더(30S)에 공급되고, 상기 서브 워드 디코더(30S)에는 메인 워드 라인 MWL 및 상기 서브 워드 디코더(33S)의 출력이 공급된다.
따라서, 복수 개의 서브셀 매트릭스에 대한 워드 방향은 상기 메인 워드 디코더(30M)에 의해 선택된다. 각 메인 워드 라인 MWL이 4개의 서브 워드 디코더(30S)를 선택하고, 각 서브 워드 디코더(30S)는 상기 서브 1/4 워드 디코더(33S)에 의해 선택된다. 그러나, 도 7에서는 상기 메인 워드 라인 MWL에 대한 1개의 서브 워드 디코더 SWD만이 도시되어 있다. 서브 1/4 워드 디코더(33S)가 컬럼 어드레스 rba0z 및 rba1z에 의하여 선택될 때, 그 선택된 출력을 대응하는 상기 서브 워드 디코더(30S)에 공급한다. 그 결과, 메인 워드 라인 MWL과 서브 1/4 워드 디코더(33S)에 의해 선택된 서브 워드 디코더(30S)만이 상기 서브 워드 라인 SWL을 구동시킨다. 상기 서브 워드 라인 SWL은 각 서브셀 매트릭스 SCM으로 분할되어 있어서 그 구동 속도가 빨라진다.
전송 제어 회로에 있는 상기 비트 라인 전송 게이트 디코더(31)는 메인 비트 라인 전송 게이트 디코더(31M)와 서브 비트 라인 전송 게이트 디코더(31S)로 구성되어 있고, 상기 메인 비트 라인 전송 게이트 디코더(31M)에는 블럭 선택 신호 bks와 비트 라인 리셋 신호 blr이 제공되고, 메인 비트 라인 전송 신호 MBLT를 출력시킨다. 상기 서브 비트 라인 전송 게이트 디코더(31S)에는 메인 비트 라인 전송 신호 MBLT와 컬럼 어드레스 tba0z 및 rba1z가 제공되고, 전송 제어 신호 blt0 및 blt1을 출력시킨다. 결과적으로, 서브 매트릭스 내의 비트 라인 전송 게이트 BLT0와 BLT1만이 도통한다.
상기 전송 제어 신호 blt0 및 blt1도 또한 상기 비트 라인 단락 회로 SH1 및 SH0에 공급된다. 그 결과, 상기 비트 라인 전송 게이트 BLT0가 도통 상태를 유지하고, 다른 비트 라인 전송 게이트 BLT1이 비도통 상태일 때, 비트 라인 단락 SH0의 트랜지스터가 비도통되고, 비트 라인 쌍의 단락을 종료시킨다. 반면에, 상기 비트라인 전송 게이트 BLT1이 도통 상태를 유지하고 다른 비트 라인 전송 게이트 BLT0가 비도통 상태가 될 때, 비트 라인 단락 SH1의 트랜지스터가 비도통된다.
클램퍼 제어 회로(45)에는 서브 비트 라인 전송 게이트(31S) 쌍방으로부터의 신호가 공급되고, 비트 라인 전송 게이트 BLT0 및 BLT1 중 어느 일방이 활성화될 때, 클램퍼 제어 신호 brs가 생성된다.
상기 감지 증폭기 활성화 회로(32)는 메인 감지 증폭기 활성화 회로(32M)와 서브 감지 증폭기 활성화 회로(32S)로 구성되어 있으며, 상기 메인 감지 증폭기 활성화 회로(32M)에는 메인 워드 블럭 활성화 신호 mbke0 및 mbke1, 메인 비트 라인 전송 신호 MBLT0 및 MBLT1과 활성화 타이밍 신호 tsa가 공급되고, 메인 활성화 신호 MLE를 생성시킨다. 상기 서브 감지 증폭기 활성화 회로(32S)에는 메인 활성화 신호 MLE와 클램퍼 제어 회로(45)로부터의 출력이 공급되고, 감지 증폭기 활성화 신호 lex 및 lez를 선택된 서브셀 매트릭스의 감지 증폭기 로우(row)에 공급한다.
도 7에서 컬럼 게이트 및 데이타 버스 라인 쌍은 생략되어 있다.
전술한 바와 같이, FCRAM의 메모리 코어에 대한 특징은 상기 메모리 코어가 워드 라인 방향으로 복수 개의 서브셀 매트릭스 SCM로 분할되어 있다는 점과, 선택된 서브셀 매트릭스 내의 서브 워드 라인 SWL만이 구동된다는 점이다. 또한 선택된 서브셀 매트릭스 내의 비트 라인 전송 게이트가 제어되고, 그 선택된 서브셀 매트릭스 내에서 감지 증폭기열, 클램퍼열 및 단락 회로열이 구동된다. 결국, 워드 라인 구동 속도가 빠르고, 감지 증폭기 활성화 속도가 빠르다. 이러한 구성에 의하여 로우 어드레스의 변화를 수반하는 랜덤 액세스 주기를 단축시킬 수 있다.
도 8은 FCRAM의 판독 동작에 대한 타이밍 챠트이다. FCRAM의 특징적인 구성은
(1) 로우 어드레스, 컬럼 어드레스 및 제어 신호를 수신하고 명령 디코딩 동작을 수행하는 제1 스테이지를 워드 라인 및 감지 증폭기를 활성화 및 리세팅시키는 제2 스테이지로부터 분리시킴으로써 파이프 라인 동작이 실행되고,
(2) 메모리 코어를 복수의 서브셀 매트릭스로 분할하고, 컬럼 어드레스에 의해 선택된 서브셀 매트릭스의 서브 워드 라인과 감지 증폭기를 활성화시키고,
(3) 버스트 길이를 갖는 복수 개의 데이타를 일괄해서 감지 증폭기와 제3 스테이지 사이에 전송시키는
것으로 이루어진다.
이하에서는 도 8에 따라 판독 동작을 설명한다. 판독 명령 신호 READ와 동기되어, 로우 어드레스 Radd와 컬럼 어드레스 Cadd가 비멀티플렉싱(non-multiplexing)에 의하여 동시에, 또는 멀티플렉싱에 의하여 단시간에 연속적으로 공급된다. 상기 제1 스테이지는 이러한 어드레스와 제어 신호를 수신하고, 그 제어 신호를 디코딩한다. 디코딩 결과에 따라 상기 제2 스테이지는 로우 어드레스 및 컬럼 어드레스를 디코딩하고, 워드 라인을 구동(활성화)시키며, 감지 증폭기를 구동(활성화)시킨다. 상기 제2의 특징으로 인하여 워드 라인 및 감지 증폭기의 활성화 동작이 고속화된다.
상기 제3 스테이지에 있어서, 감지 증폭기에 의해 증폭되고 래치된 데이타는 상기 블럭 내의 데이타 버스를 경유하여 4비트 단위로 판독/기록 버퍼(36)에 출력되고 래치된다. 그리고, 그 4비트 데이타는 병렬/직렬 변환 회로(37)에 병렬로 출력된다. 상기 병렬/직렬 변환 회로(37)는 설정된 버스트 길이에 따라 필요한 수의 데이타를 직렬로 출력시킨다. 도 8의 예에서는 상기 버스트 길이가 2로 설정되어 있고, 그 2비트의 데이타가 데이타 출력 단자 DQ로부터 출력된다.
각 블럭 내의 판독/기록 버퍼(36)로부터 4비트 데이타가 블럭에 공통으로 설계된 병렬/직렬 변환 회로(37)로 출력될 때, 블럭 내에서 자동적으로 판독 동작(프리차지 동작)이 개시된다. 즉, 워드 라인을 비활성화시키고, 감지 증폭기를 비활성화시키며, 비트 라인 및 데이타 버스 라인의 전위를 리셋(프리차지)시킨다. 이와 같은 리셋(프리차지) 동작은 도 6에서의 자동 리셋 회로에 의해 개시된다. 복수 비트의 데이타가 상기 제3 스테이지의 컬럼계 회로로 출력되기 때문에 버스트 길이에 관계없이 감지 증폭기의 활성화 기간을 단축시킬 수 있다. 따라서, 종래의 일반적인 DRAM과는 달리 상기 버스트 길이에 대한 모든 데이타가 출력되기까지 워드 라인 및 감지 증폭기의 활성화 상태를 계속 유지할 필요가 없고, 다음 판독 명령에 대한 워드 라인 및 감지 증폭기의 활성화 동작이 개시될 수 있다. 즉, 도 8이 도시하는 바와 같이 최초의 판독 명령에 대한 워드 라인 및 감지 증폭기가 리셋된 직후에 제2 스테이지에서 다음 명령에 대한 워드 라인 및 감지 증폭기의 활성화가 개시된다.
전술한 바와 같이, FCRAM의 특징적인 구성으로 인하여 주기 tRc가 액세스 시간 tRAC보다 짧아진다. 즉, 제1 스테이지 및 제2 스테이지를 파이프라인 구성으로 만들어서 다음 주기의 어드레스와 제어 신호를 수신 및 디코딩하는 것이 우선 시작되고, 메모리 코어의 개량과 메모리 코어로부터의 복수 비트의 일괄 출력에 의해 워드 라인과 감지 증폭기의 활성화 기간을 단축시킬 수 있다. 그 결과, 랜덤 액세스 동작이 단기간에 실행될 수 있다.
도 7에 도시된 바와 같이 상기 FCRAM의 구조에 있어서, 비트 라인 쌍을 단락시키는 비트 라인 단락 회로 SH를 각 비트 라인 쌍에 설계함으로써 비트 라인 쌍의 리셋 동작을 빠르게 만들 수 있고, 클램퍼 CLP 및 감지 증폭기 SA를 제1 및 제2 비트 라인 쌍에 대해 공용함으로써 감지 증폭기가 배치된 영역의 면적 효율을 높일 수 있다.
도 9는 서브 비트 라인 전송 디코더와 클램퍼 제어 회로에 대한 회로도이다. 상부측에 배치된 서브 비트 라인 전송 게이트 디코더(전송 제어 회로)(31S)는 P채널 트랜지스터 P21, P22, N채널 트랜지스터 N21, N22, N23과 인버터(46, 47)를 구비하고 있다. 그리고 상기 서브 비트 라인 전송 게이트 디코더는 전송 제어 신호 blt0를 생성한다. 하부측에 배치된 서브 비트 라인 전송 게이트 디코더(전송 제어 회로)(31S)도 유사한 구조로 되어 있으며 전송 제어 신호 blt1을 생성한다. 상기 서브 비트 라인 전송 게이트 디코더(31S)는 내부 전원 Vii보다 고전압인 승압 전원 Vpp에 접속되고, 출력 전송 제어 신호 blt0 와 blt1은 접지 전원 Vss에서 승압 전원 Vpp까지의 진폭을 갖는다.
상기 클램퍼 제어 회로(45)는 서브 비트 라인 전송 게이트 디코더(31S)의 노드 n1 및 n2를 입력으로 하는 NAND게이트(50)와 인버터(51)를 갖고 있다. 상기 클램퍼 제어 회로는 승압 전원 Vpp에 접속되고 클램퍼 제어 신호 brs도 접지 전원 Vss로부터 승압 전원 Vpp까지의 진폭을 갖는다.
상기 서브 비트 라인 전송 게이트 디코더(31S)의 동작을 설명하면, P채널 트랜지스터 P21과 N채널 트랜지스터 N23에는 메인 전송 제어 신호 MBLT0가 공급되고, N채널 트랜지스터 N21과 N22에는 상기 컬럼 어드레스 rba0z와 rab1z가 공급된다.
도 10은 도 9의 회로에 대한 동작 타이밍 챠트이다. 이에 대한 동작은 도 10을 참고로 해서 설명할 것이다.
리셋 상태에서는 메인 전송 제어 신호 MBLTO가 L 레벨이고, 트랜지스터 P21이 도통되며, 트랜지스터 N23은 비도통되어 노드 n1이 H 레벨에 있게 된다. 이와 동일한 방법으로, 메인 전송 신호 MBLT1이 L 레벨이 있음으로 인하여 노드 n2가 H 레벨에 있게 된다. 그 결과 전송 제어 신호 blt0 및 blt1 모두가 H 레벨에 있게 된다. 즉, 비트 라인 전송 게이트 BLT0와 BLT1 모두가 도통 상태에 있고, 2개의 비트 라인 쌍이 단락되고 리셋된다. 노드 n1이 H 레벨이기 때문에 인버터(46)의 출력이 L 레벨이 되고, 트랜지스터 P22가 도통되며, 노드 n1의 H 레벨이 래치된다. 또한, 노드 n1 및 n2가 H 레벨이기 때문에 클램퍼 제어 회로(45)의 NAND 게이트(50) 출력이 L 레벨이 되고, 클램퍼 제어 신호 brs가 H 레벨이 되고 비트 라인 클램퍼 CLP가 구동되어 상기 비트 라인 쌍이 프리차지 레벨로 클램프된다.
구동상태의 시각 t1에서는 선택측의 메인 전송 제어 신호 MBLT1가 L 레벨을 유지한다. 따라서, 상기 비트 라인 쌍을 감지 증폭기 SA에 접속시키는 동안, 대응하는 비트 라인 전송 제어 신호 blt1가 H 레벨을 유지하고, 대응하는 비트 라인 전송 게이트 BLT1이 도통상태를 유지한다. 비선택측에 있는 메인 전송 제어 신호 MBLT0가 H 레벨이 된다. 이에 대한 응답으로, 트랜지스터 N23이 도통되고, 2개의 어드레스 rba0z와 rba1z가 H 레벨에 있게 되면 트랜지스터 N21 및 N22가 도통되고 노드 n1이 L 레벨이 된다. 그 결과, 전송 제어 신호 blt0가 L 레벨이 되고, 대응하는 비트 라인 전송 게이트 BLT0가 비도통되며, 대응측의 비트 라인 쌍이 감지 증폭기 SA로부터 접속이 해제된다. 이와 동시에, 클램퍼 제어 신호 brs가 L 레벨이 되고, 비트 라인 클램퍼 CLP가 비활성화된다. 전송 제어 신호 blt0가 L 레벨에 있기 때문에 선택측의 비트 라인 쌍에 배치된 비트 라인 단락 회로가 비도통 상태가 된다.
어드레스 rba0z 및 rba1z 중 적어도 어느 하나의 어드레스가 L 레벨에 있으면 트랜지스터 N21과 N22 중 어느 하나가 비도통 상태가 됨으로써 노드 n2는 래치 동작에 의하여 H 레벨로 유지되고, 출력 blt1은 H 레벨로 유지된다. 즉, 선택되지 않은 서브셀 매트릭스 SCM에서 전송 제어 신호는 구동되지 않고, 클램퍼 제어 신호 brs도 H 레벨을 유지한다.
시각 t2는 메인 전송 제어 신호 MBLT1이 H 레벨이 되는 경우이다. 이 경우에 전송 제어 신호 blt1은 L 레벨이 되고, 대응하는 비트 라인 전송 게이트 BLT1은 비도통 상태가되며 상기 비트 라인 쌍은 감지 증폭기 SA로부터 접속이 해제된다. 이와 동시에 클램퍼 제어 신호 brs는 클램퍼 CLP를 불활성화시키는 L 레벨이 된다.
상기 서브 비트 라인 전송 게이트 디코더(31S)는 승압 전원 Vpp에 접속되고, 전송 제어 신호 blt0 및 blt1도 승압된 전원 Vpp로 구동된다. 그 결과, 비트 라인 전송 게이트 BLT의 트랜지스터 게이트는 승압 전원 Vpp가 되고, 감지 증폭기 SA는 1비트 라인을 내부 전원 Vii로 구동할 수 있다. 상기 클램퍼 제어 신호 brs도 역시 승압 전원 Vpp로 구동된다.
도 11은 서브 비트 라인 전송 디코더 및 클램퍼 제어 회로에 대한 제2 예에해당하는 회로도이다. 도 9에서의 회로에서와 같은 부분에 대해서는 동일한 참조 부호를 사용한다. 도 9에서의 회로와 도 11에서의 예에 있어서 다른 점은 클램퍼 제어 회로(45)가 승압 전원 Vpp가 아니라 Vpp보다 낮은 내부 전원 Vii에 접속되었다는 점이다. 그 이외에는 모든 것이 동일하다. 상기 승압 전원 Vpp는 전원 Vcc를 승압시킴으로써 생성되는데, 이 전원 Vcc는 외부로부터 공급된다. 승압 전원 Vpp를 사용함으로써 보다 낮은 내부 전원 Vii가 생성된다. 결국, Vpp ＞ Vcc 및 Vpp ＞ Vii인 전압 관계가 이루어진다.
비트 라인 클램퍼 CLP는 비트 라인 쌍을 내부 전원 Vii의 1/2에 해당하는 프리차지 레벨 Vii/2로 클램핑시키는 회로이며, 전송 게이트 전압은 승압 전원 Vpp일 필요가 없다. 따라서, 도 11에서는 낮은 내부 전원 Vii가 클램퍼 제어 회로(45)의 전원으로 선택됨으로써 클램퍼 제어 신호 brs의 H 레벨이 승압 전원 Vpp보다 낮은 내부 전원 Vii가 될 수 있고, 그 결과 전력 소비를 감소시킬 수 있다. 이것은 승압 전원 Vpp의 전류 소비를 감소시킬 수 있다는 것을 의미한다. FCRAM의 경우에 이와같은 전력 소비의 감소는 중요하다. 즉, 짧은 주기를 갖는 FCRAM에 있어서 내부 리셋 동작 및 구동 동작의 주기가 짧다. 이는 전체 전력 소비를 증가시킨다. 그 결과, 도 11에서와 같은 회로를 채택함으로써 FCRAM이 가능한 한 전력 소비를 줄이는 것이 중요하다.
도 12는 서브 비트 라인 디코더 및 클램퍼 제어 회로의 제3 예에 대한 회로도이다. 도 9에서의 회로와 동일한 부분에 대해서는 동일한 참조 부호를 사용하였다. 도 12의 예에서는 비트 라인 단락 회로의 제어 신호 blt0 및 blt1를 생성하기 위한 인버터(60, 61, 62, 63)가 서브 비트 라인 전송 게이트 디코더(31S)에 부가되어 있다. 이 인버터(60 내지 63)에는 승압 전원 Vpp가 아니라 내부 전원 Vii가 접속된다. 따라서, 단락 회로(SH)에 대한 제어 신호 blt0 및 blt1은 내부 전원 Vii로만 구동된다. 그 결과 전력 소비를 줄일 수 있다. 상기 비트 라인 단락 회로에 대해서도 도 3에 도시된 트랜지스터 N40 및 N41의 게이트 전압은 상기 비트 라인 쌍을 도통시키기 위해서 내부 전원 Vii가 될 수 있다.
전술한 바와 같이 본 발명에 따르면, 비트 라인 단락 회로가 각 비트 라인 쌍에 배치되어 있고, 비트 라인 클램퍼가 그 비트 라인 쌍에 대해 공용으로 배치되어 있어서, 상기 비트 라인 쌍의 리셋 동작 속도가 증가되고 면적 효율이 향상된다.
또한 상기 구성을 FCRAM에 적용하는 것은 FCRAM의 주기를 감소시키는 데에 큰 기여를 한다.
본 발명에 의하면, 비트 라인 단락 회로를 각 비트 라인 쌍에 설계하고, 비트 라인 클램퍼를 비트 라인 쌍에 공통으로 설계함으로써 비트 라인 쌍의 리셋 동작을 고속화시키고 면적 효율을 향상시킬 수 있게 된다.

Claims (11)

  1. 복수 개의 워드 라인, 복수 개의 비트 라인 쌍 및 이들의 교차 위치에 배치된 메모리셀을 구비한 메모리 회로에 있어서,
    컬럼 방향으로 배치된 제1 비트 라인 쌍과 제2 비트 라인 쌍에 의하여 공유되고, 그 비트 라인 쌍의 전압을 증폭시키는 감지 증폭기와,
    상기 감지 증폭기와 제1 및 제2 비트 라인 쌍 사이에 각각 배치되어, 선택된 메모리셀 측의 비트 라인 쌍을 상기 감지 증폭기에 접속시키는 제1 및 제2 비트 라인 전송 게이트와,
    상기 제1 및 제2 비트 라인 전송 게이트 사이에 배치되어, 상기 제1 비트 라인 쌍과 제2 비트 라인 쌍에 의해 공유되고, 그 비트 라인 쌍에 프리차지 레벨을 공급하는 비트 라인 클램퍼와,
    상기 제1 및 제2 비트 라인 쌍 각각에 배치되어 그 비트 라인 쌍을 단락시키는 제1 및 제2 비트 라인 단락 회로와,
    상기 제1 및 제2 비트 라인 전송 게이트를 도통시키기 위해 제1 및 제2 전송 제어 신호를 생성하는 제1 및 제2 전송 제어 회로를 포함하며,
    상기 비트 라인 클램퍼는 비트 라인들 사이에서 단락 트랜지스터없이 상기 프리차지 레벨의 단자와 상기 비트 라인 사이에 배치된 한쌍의 클램퍼 트랜지스터를 구비하며,
    상기 제2 및 제1 비트 라인 단락 회로는 상기 제1 및 제2 전송 제어 신호에 따라 동작하는 메모리 회로.
  2. 제1항에 있어서,
    상기 제1 및 제2 비트 라인 쌍에 의하여 공유되고, 상기 비트 라인 쌍의 신호를 데이타 버스 라인 쌍에 공급하는 컬럼 게이트를 더 포함하는 메모리 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 감지 증폭기를 구동하는 감지 증폭기 구동기가 복수 개의 감지 증폭기에 대하여 공통으로 배치된 메모리 회로.
  4. 삭제
  5. 제1항 또는 제2항에 있어서,
    상기 비트 라인 클램퍼를 제어하는 클램퍼 제어 신호는 상기 제1 및 제2 비트 라인 단락 회로를 각각 제어하는 제1 및 제2 단락 제어 신호에 따라 생성되는 메모리 회로.
  6. 제1항에 있어서,
    제1 내부 전원을 더 포함하며,
    상기 감지 증폭기는 상기 비트 라인 쌍 중 어느 하나의 전압을 상기 제1 내부 전원까지 증폭시키고,
    상기 제1 및 제2 비트 라인 전송 게이트는 상기 감지 증폭기와 제1 및 제2 비트 라인 쌍 사이에 배치된 전송용 트랜지스터를 포함하며, 그 전송용 트랜지스터를 구동하는 전송 제어 신호가 상기 제1 내부 전원보다 고 전압으로 제어되고,
    상기 클램퍼 트랜지스터를 구동하는 클램퍼 제어 신호가 상기 전송 제어 신호보다 저 전압으로 제어되는 메모리 회로.
  7. 제1항에 있어서,
    제1 내부 전원을 더 포함하며,
    상기 감지 증폭기는 상기 비트 라인 쌍 중 어느 하나의 전압을 상기 제1 내부 전원까지 증폭시키고,
    상기 제1 및 제2 비트 라인 전송 게이트는 상기 감지 증폭기와 상기 제1 및 제2 비트 라인 쌍 사이에 배치된 전송용 트랜지스터를 포함하며, 그 전송용 트랜지스터를 구동하는 전송 제어 신호가 상기 제1 내부 전원보다 고 전압으로 제어되고,
    상기 비트 라인 단락 회로는 상기 비트 라인 쌍 사이에 배치된 단락용 트랜지스터를 포함하며, 그 단락용 트랜지스터를 구동하기 위한 단락 제어 신호가 상기 전송 제어 신호보다 저 전압으로 제어되는 메모리 회로.
  8. 명령을 디코딩하는 제1 스테이지(stage), 감지 증폭기를 구동시키는 제2 스테이지 및 데이타를 입출력시키는 제3 스테이지가 파이프라인 구성을 이루고, 복수 개의 데이타가 상기 감지 증폭기와 제3 스테이지 사이에서 병렬로 전송되는 메모리 회로에 있어서,
    워드 방향으로 분할되고, 복수 개의 메모리셀, 복수 개의 워드 라인 및 복수 개의 비트 라인 쌍을 각각 구비한 복수 개의 서브셀 매트릭스를 구비하고, 상기 각 서브셀 매트릭스는
    컬럼 방향으로 배치된 제1 비트 라인 쌍과 제2 비트 라인 쌍에 의하여 공유되고, 그 비트 라인 쌍의 전압을 증폭시키는 감지 증폭기와,
    상기 감지 증폭기와 제1 및 제2 비트 라인 쌍 사이에 배치되고, 선택된 메모리셀 측의 비트 라인 쌍을 상기 감지 증폭기에 접속시키는 제1 및 제2 비트 라인 전송 게이트와,
    상기 제1 및 제2 비트 라인 전송 게이트 사이에 배치되고, 상기 제1 비트 라인 쌍 및 제2 비트 라인 쌍에 의해 공유되며, 그 비트 라인 쌍에 프리차지 레벨을 공급하는 비트 라인 클램퍼와,
    상기 제1 및 제2 비트 라인 쌍 각각에 배치되고, 그 비트 라인 쌍을 단락시키는 비트 라인 단락 회로를 더 포함하는 메모리 회로.
  9. 제8항에 있어서,
    상기 제1 및 제2 비트 라인 쌍에 의하여 공유되고, 상기 비트 라인 쌍의 신호를 데이타 버스 라인 쌍에 공급하는 컬럼 게이트를 더 포함하는 메모리 회로.
  10. 제8항 또는 제9항에 있어서,
    상기 비트 라인 전송 게이트를 제어하는 전송 제어 신호가 제1 전압에 의하여 구동되고, 상기 비트 라인 클램퍼를 제어하는 클램퍼 제어 신호가 상기 제1 전압보다 저 전압으로 구동되는 메모리 회로.
  11. 제8항 또는 제9항에 있어서,
    상기 비트 라인 전송 게이트를 제어하는 전송 제어 신호가 제1 전압에 의하여 구동되고, 상기 비트 라인 단락 회로를 제어하는 단락 제어 신호가 상기 제1 전압 보다 저 전압으로 구동되는 메모리 회로.
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