KR100272070B1 - 반도체 기억 장치 - Google Patents
반도체 기억 장치 Download PDFInfo
- Publication number
- KR100272070B1 KR100272070B1 KR1019970051991A KR19970051991A KR100272070B1 KR 100272070 B1 KR100272070 B1 KR 100272070B1 KR 1019970051991 A KR1019970051991 A KR 1019970051991A KR 19970051991 A KR19970051991 A KR 19970051991A KR 100272070 B1 KR100272070 B1 KR 100272070B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- column
- power supply
- circuit
- supply voltage
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 53
- 230000002093 peripheral effect Effects 0.000 claims description 76
- 230000008859 change Effects 0.000 claims description 67
- 230000004044 response Effects 0.000 claims description 51
- 239000011159 matrix material Substances 0.000 claims description 7
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 claims 2
- 230000004913 activation Effects 0.000 description 73
- 239000000872 buffer Substances 0.000 description 58
- 238000010586 diagram Methods 0.000 description 49
- 238000001514 detection method Methods 0.000 description 40
- 230000000295 complement effect Effects 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 12
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 230000002441 reversible effect Effects 0.000 description 6
- 101000801058 Homo sapiens TM2 domain-containing protein 2 Proteins 0.000 description 5
- 102100033691 TM2 domain-containing protein 2 Human genes 0.000 description 5
- 230000009849 deactivation Effects 0.000 description 5
- 238000000249 far-infrared magnetic resonance spectroscopy Methods 0.000 description 3
- 102000005861 leptin receptors Human genes 0.000 description 3
- 108010019813 leptin receptors Proteins 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
본 발명에 따르면 내부 데이터선쌍의 전압의 이퀄라이즈가 불완전한 경우에 있어서의 데이터 충돌에 의한 센스 앰프의 래치 데이터의 반전을 방지한다. 복수의 내부 전원 전압 발생 회로(1, 2)로부터 내부 전원 전압을 가지며, 센스 앰프(6)에 인가되는 제 1 내부 전원 전압(VccA)과 동일한 전압 레벨의 열 선택 신호(CSL)를 발생하여, 비트선쌍과 내부 데이터선쌍을 접속하는 I/O 게이트 회로에 인가한다. I/O 게이트의 전류 구동력을 상대적으로 작게 하여 센스 앰프의 센스 노드의 급격한 전위 변화를 방지한다.
Description
본 발명은 반도체 기억 장치에 관한 것으로, 특히 전압 레벨이 다른 복수의 내부 전원 전압을 생성하는 내부 전원 전압 발생 회로를 갖는 반도체 기억 장치에 관한 것이다.
도 17은 종래의 반도체 기억 장치의 전체 구성을 개략적으로 도시하는 도면이다. 도 17에 있어서, 반도체 기억 장치는 행렬 형상으로 배치되는 복수의 메모리셀 MC를 갖는 메모리셀 어레이(900)를 포함한다. 이 메모리셀 어레이(900)에 있어서는, 메모리셀의 각 행에 대응하여 워드선 WL이 배치되고, 또한 메모리셀 MC의 각 열에 대응하여 비트선쌍 BLP가 배치된다. 워드선 WL에는 대응하는 행의 메모리셀 MC가 접속되고, 비트선쌍 BLP에는 대응하는 열의 메모리셀이 접속된다. 비트선쌍 BLP는, 이후 상세히 설명하지만, 상보 관계에 있는 데이터 신호를 전달하는 비트선 BL 및 /BL을 갖는다.
반도체 기억 장치는 또한 외부로부터 어드레스 신호를 받아 내부 어드레스 신호를 발생하는 어드레스 버퍼(902)와, 이 어드레스 버퍼(902)로부터의 내부 행 어드레스 신호에 따라 메모리셀 어레이(900)의 어드레스 지정된 행에 대응하는 워드선을 선택 상태로 구동하는 행 선택 회로(904)와, 어드레스 버퍼(902)로부터의 내부 열 어드레스 신호에 따라 메모리셀 어레이(900)의 어드레스 지정된 열을 선택하기 위한 열 선택 신호를 발생하는 열 선택 회로(906)와, 메모리셀 어레이(900)의 비트선쌍 BLP 각각에 대응하여 마련되고 활성화시 대응하는 비트선쌍의 전위를 차동 증폭하는 센스 앰프와, 열 선택 회로(906)로부터의 열 선택 신호에 따라 메모리셀 어레이(900)의 어드레스 지정된 열에 대응하는 비트선쌍을 내부 I/O선(907)에 접속하는 I/O 게이트를 포함한다. 도 17에서는 센스 앰프와 I/O 게이트를 1 개의 블럭(908)으로 도시한다.
반도체 기억 장치는 또한 이 장치 외부와의 사이에서 데이터 입출력을 행하기 위한 입출력 버퍼(910)와, 이 입출력 버퍼(910)와 내부 I/O선(907) 사이에서 내부 데이터의 수수(授受)를 실행하는 리드/라이트 회로(912)를 포함한다. 리드/라이트 회로(912)는 메모리셀 어레이(900)로부터 판독된 메모리셀 데이터를 증폭하여 입출력 버퍼(910)에 포함되는 출력 버퍼로 전달하는 프리 앰프와, 이 입출력 버퍼(910)에 포함되는 입력 버퍼로부터 인가되는 내부 기입 데이터에 따라 소정의 타이밍으로 기입 데이터를 생성하여 내부 I/O선(907)으로 전달하는 기입 드라이버를 포함한다.
이 반도체 기억 장치는 또한, 외부에서 인가되는 제어 클럭 신호, 즉 로우 어드레스 스트로브 신호 /RAS와 컬럼 어드레스 스트로브 신호 /CAS 및 라이트 인에이블 신호 /WE를 받아 행 선택 및 데이터 입출력에 관련되는 동작을 제어하기 위한 제어 신호를 발생하는 타이밍 제어 회로(914)와, 이 타이밍 제어 회로(914)로부터의 내부 신호에 따라 어드레스 버퍼(902)로부터 인가되는 내부 열 어드레스 신호의 변화를 검출하는 ATD 회로(916)를 포함한다. ATD 회로(916)로부터의 어드레스 변화 검출 신호 ATD는 또한, 타이밍 제어 회로(914)로 인가되어 열 선택에 관련되는 회로의 동작 타이밍을 결정하기 위해서 이용된다.
로우 어드레스 스트로브 신호 /RAS는 이 반도체 기억 장치의 스탠바이 사이클 및 액티브 사이클을 결정하는 신호이고, 로우 어드레스 스트로브 신호 /RAS가 활성 상태의 L 레벨로 되면 이 반도체 기억 장치가 액티브 사이클에 들어가서 메모리셀 선택 동작을 실행한다. 컬럼 어드레스 스트로브 신호 /CAS는 컬럼 어드레스 신호의 래치 타이밍 및 데이터 입출력 타이밍을 인가한다. 라이트 인에이블 신호 /WE는 데이터의 기입/판독 모드를 지정한다. 데이터의 판독 동작 타이밍은 컬럼 어드레스 스트로브 신호 /CAS의 활성화에 의해 결정된다. 데이터의 입력 타이밍은 컬럼 어드레스 스트로브 신호 /CAS 및 라이트 인에이블 신호 /WE 양자의 활성화에 의해 결정된다.
ATD 회로(916)는 이 로우 어드레스 스트로브 신호 /RAS가 활성 상태로 된 후 소정의 타이밍에서 활성화되어 열 선택 회로(906) 및 리드/라이트 회로(912)의 동작 타이밍 및 입출력 버퍼(910)에 있어서의 내부 판독 데이터의 페치 타이밍을 결정한다.
이하의 설명에 있어서,「로우계 동작」은 행 어드레스가 입력되어 대응하는 메모리셀의 기억 데이터가 센스 앰프에 의해 증폭되기까지의 일련의 동작을 도시하고,「컬럼계 동작」은 컬럼 어드레스가 입력되고 대응하는 비트선쌍과 내부 I/O선쌍이 접속되어 메모리셀로부터의 데이터 판독/기입이 실행되기까지의 동작을 도시한다. 로우계 동작은 로우 어드레스 스트로브 신호 /RAS에 의해서 구동되는 한편, 컬럼계 동작은 어드레스 변화 검출 신호 ATD를 트리거로 하여 실행된다. 통상, 컬럼 어드레스 스트로브 신호 /CAS에 의해서 컬럼계 동작이 구동되지만, 어드레스 신호가 인가되고 나서 데이터 판독이 실행되기까지의 어드레스 액세스 시간이 사양에 따라 결정되어, 이 액세스 타임에 정확히 대응하기 위해서이다.
도 18은 도 17에 도시하는 반도체 기억 장치의 메모리셀 어레이(900) 및 블럭(908)의 1 열에 관련되는 부분의 구성을 개략적으로 도시하는 도면이다. 도 18에서 비트선쌍 BLP는 상보 비트선 BL 및 /BL을 갖는다. 이 비트선쌍 BLP에 1 열의 메모리셀 MC가 접속된다. 도 18에서는 1 개의 워드선 WL과 비트선 BL의 교차부에 대응하여 배치되는 메모리셀 MC를 대표적으로 도시한다. 이 메모리셀 MC는 정보를 기억하는 메모리셀 캐패시터 MQ와, 워드선 WL상의 신호 전위에 응답하여 도통하고 메모리셀 캐패시터 MQ를 대응하는 비트선 BL에 접속시키는 n 채널 MOS 트랜지스터로 구성되는 액세스 트랜지스터 MT를 포함한다. 이 메모리셀 캐패시터 MQ의 한쪽 전극 노드(셀 플레이트 전극 노드)에는 일정한 전압(전원 전압의 1/2)의 셀 플레이트 전압 Vcp가 인가된다. 이 셀 플레이트 전압 Vcp를 기준으로 하여 양 또는 음의 전하가 메모리셀 캐패시터 MQ의 다른쪽 전극 노드(저장 노드)에 축적된다.
비트선 BL, /BL에 대하여 비트선 이퀄라이즈 지시 신호 ΦBQ에 응답하여 비트선 BL 및 /BL을 중간 전압 Vb1로 이퀄라이즈하는 이퀄라이즈/프리차지 회로(901)가 마련된다. 이 비트선 프리차지 전압 Vb1도 전원 전압 Vcc의 1/2의 중간 전압 레벨이다. 비트선 이퀄라이즈 지시 신호 ΦBQ는 스탠바이 사이클시에 활성 상태로 되고 액티브 사이클시에 비활성 상태로 된다.
센스 앰프 + I/O 게이트 블럭(908)은 비트선 BL 및 /BL의 각 쌍에 대해 마련되며 센스 앰프 활성화 신호 ΦSA의 활성화시 활성화되어 비트선 BL 및 /BL의 전위를 차동 증폭하고 또한 래치하는 센스 앰프 회로(908a)와, 열 선택 회로(906)(도 17 참조)로부터 인가되는 열 선택 신호 CSL에 따라 도통하여 비트선 BL 및 /BL을 내부 I/O선에 포함되는 내부 데이터선쌍(907a)에 접속하는 I/O 게이트 회로(908b)를 포함한다. 이 I/O 게이트 회로(908b)는 비트선 BL 및 /BL 각각에 대해 마련되는 n 채널 MOS 트랜지스터를 포함한다. 다음으로, 이 도 17 및 도 18에 도시한 반도체 기억 장치의 동작을 도 19에 도시하는 파형도를 참조하여 설명한다.
시각 t1 이전에 있어서, 로우 어드레스 스트로브 신호 /RAS는 H 레벨의 비활성 상태에 있고, 반도체 기억 장치는 스탠바이 사이클에 있다. 이 상태에서, 비트선 이퀄라이즈 지시 신호 ΦBQ는 H 레벨의 활성 상태에 있고, 이퀄라이즈/프리차지 회로(901)가 활성화되어, 비트선 BL 및 /BL은 중간 전압 레벨의 Vb1 레벨로 프리차지된다. 또한, 워드선 WL은 비선택 상태의 L 레벨에 있고, 열 선택 신호 CSL도 L 레벨의 비선택 상태에 있다.
시각 t1에 있어서, 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하면 액티브 사이클이 시작되어 메모리셀 선택 동작이 시작된다. 이 로우 어드레스 스트로브 신호 /RAS의 하강에 따라 외부에서 인가되는 어드레스 신호 AD가 행 어드레스 신호 X로서 페치되어 행 선택 회로(904)에 인가된다. 행 선택 회로(904)는 타이밍 제어 회로(914)의 제어하에서 활성화되어 행 어드레스 신호 X에 대응하는 행에 대응해서 마련된 워드선 WL을 선택 상태로 구동한다. 한편, 이 로우 어드레스 스트로브 신호 /RAS의 하강에 응답하여, 비트선 이퀄라이즈 지시 신호 ΦBQ는 L 레벨의 비활성 상태로 되고 이퀄라이즈/프리차지 회로(901)가 비활성 상태로 되며 비트선 BL 및 /BL은 프리차지 전압 Vb1로 플로팅 상태로 되어 있다. 워드선 WL이 선택되어 그 전위가 상승하면, 도 18에 도시한 액세스 트랜지스터 MT가 도통하여 메모리셀 캐패시터 MQ의 축적 전하가 비트선 BL에 전달된다. 도 19에 있어서는, 메모리셀 MC가 H 레벨의 데이터를 저장하고 있는 경우의 비트선 BL의 전위 변화가 일례로서 표시된다. 이 비트선 BL 및 /BL의 전위차가 충분히 확대하면, 센스 앰프 활성화 신호 ΦSA가 활성화되어 센스 앰프 회로(908a)(도 18 참조)가 이 비트선 BL 및 /BL의 전위를 차동 증폭한다. 이에 따라, 비트선 BL의 전위가 전원 전압 Vcc 레벨의 H 레벨로 되고, 비트선 /BL의 전위가 접지 전압 레벨의 L 레벨로 된다.
이 센스 앰프의 센스 동작과 병행하여, 컬럼 어드레스 스트로브 신호 /CAS에 따라 어드레스 신호가 열 어드레스 신호 Y로서 페치되어, 열 선택 동작이 시작된다. 실제의 열 선택 동작은 이 센스 앰프의 센스 동작 완료후 실행되고, 시각 t2에 있어서 센스 동작이 완료하면 이 컬럼 어드레스 스트로브 신호 /CAS에 따라 열 선택 동작이 행하여지며, 시각 t3에서 열 선택 신호 CSL이 선택 상태의 H 레벨로 되어 I/O 게이트 회로(908b)가 도통해서 비트선 BL, /BL이 내부 I/O선쌍(907a)에 접속된다. 이 내부 I/O선쌍은 도시하지 않은 이퀄라이즈 회로에 의해 이퀄라이즈되어 있고, 내부 데이터선쌍(907a)의 전위가 센스 앰프 회로(908a)에 의해 구동되어 H 레벨 및 L 레벨로 변화한다. 이 후, 선택열에 대하여 데이터 기입/판독이 행하여진다.
이어서, 로우 어드레스 스트로브 신호 /RAS가 H 레벨의 비활성 상태로 되고, 워드선 WL의 전위가 L 레벨로 저하하여 센스 앰프 활성화 신호 ΦSA가 비활성 상태로 되고, 이어서 비트선 이퀄라이즈 지시 신호 ΦBQ가 H 레벨의 활성 상태로 된다. 이에 따라, 비트선 BL 및 /BL은 다시 중간 전압 레벨의 프리차지 전압 Vb1 레벨로 프리차지되어 이퀄라이즈된다. 또한 컬럼 어드레스 스트로브 신호 /CAS가 H 레벨의 비활성 상태로 되면, 열 선택 신호 CS가 L 레벨로 하강한다.
도 20은 도 17에 도시한 반도체 기억 장치의 타이밍 제어 회로와 행 선택 회로 및 열 선택 회로의 구성을 개략적으로 도시하는 도면이다. 도 20에 있어서, 메모리셀 어레이(900)에서는 워드선 WL과 비트선쌍 BLP 및 이 비트선쌍 BLP에 접속되는 I/O 게이트 회로(908b)를 대표적으로 도시한다.
타이밍 제어 회로(914)는 외부에서 인가되는 로우 어드레스 스트로브 신호 /RAS를 받아 내부 로우 어드레스 스트로브 신호 int/RAS를 생성하는 RAS 버퍼(914a)와, 이 내부 로우 어드레스 스트로브 신호 int/RAS에 따라서 어드레스 페치 타이밍을 제어하는 신호 RAL, RADE 및 CAI를 생성하는 어드레스 제어 회로(914b)와, RAS 버퍼(914a)로부터의 내부 로우 어드레스 스트로브 신호 int/RAS에 따라 비트선 이퀄라이즈 지시 신호 ΦBQ를 발생하는 비트선 이퀄라이즈 제어 회로(914c)와, 내부 로우 어드레스 스트로브 신호 int/RAS에 따라 워드선을 선택 상태로 구동하는 타이밍을 규정하는 워드선 구동 신호 RX를 발생하는 워드선 드라이브 제어 회로(914d)와, 비트선 이퀄라이즈 제어 회로(914c)가 출력하는 비트선 이퀄라이즈 지시 신호 ΦBQ와 내부 로우 어드레스 스트로브 신호 int/RAS에 따라 센스 앰프 활성화 신호 ΦSA를 발생하는 센스 앰프 제어 회로(914e)를 포함한다.
이 타이밍 제어 회로(914)는 또한, 센스 앰프 제어 회로(914e)로부터의 센스 앰프 활성화 신호 ΦSA에 따라서 컬럼계 회로의 동작을 제어하기 위한 컬럼 인에이블 신호 /CE 및 컬럼 어드레스 인에이블 신호 CADE를 생성하는 컬럼계 인터록 제어 회로(914f)를 포함한다. 컬럼계 인터록 제어 회로(914f)는 센스 앰프 활성화 신호 ΦSA가 활성화되고 나서 소정 시간 경과 후에, 컬럼 인에이블 신호 /CE 및 컬럼 어드레스 인에이블 신호 CADE를 활성 상태로 구동한다. 이 컬럼 인에이블 신호 /CE의 활성화에 따라 컬럼계 회로가 동작 가능해지고, 또한 컬럼 어드레스 인에이블 신호 CADE의 활성화에 따라 내부 컬럼 어드레스의 생성이 가능해진다.
이 타이밍 제어 회로(914)는 또한, 외부에서 인가되는 컬럼 어드레스 스트로브 신호 /CAS를 받아 컬럼 어드레스 래치 지시 신호 CAL을 생성하는 CAS 버퍼(914g)와, CAS 버퍼(914g)로부터의 내부 컬럼 어드레스 스트로브 신호와 라이트 인에이블 신호 /WE에 따라 리드/라이트 회로에 포함되는 판독 회로(프리 앰프)로부터 출력 버퍼로의 데이터 전송을 제어하는 데이터 전송 지시 신호 DT를 생성하는 출력 제어 회로(914i)와, ATD 회로(916)로부터의 어드레스 변화 검출 신호에 따라 컬럼계 회로에 대하여 제어 신호를 발생하는 컬럼계 제어 회로(914h)를 포함한다. 도 20에 있어서는, 이 컬럼계 제어 회로(914h)로부터의, 컬럼 디코더(열 선택 회로)(906a)에 인가되는 컬럼 디코더 인에이블 신호 CDE와, 내부 데이터선쌍(907a)에 마련된 IO 이퀄라이즈 회로(920)에 대한 이퀄라이즈 지시 신호 IOEQ를 도시한다.
컬럼 디코더(906a)는 도 17에 도시한 열 선택 회로(906)에 포함된다. 이 열 선택 회로(906)는 또한 컬럼 프리디코더를 포함하여도 좋다. 컬럼 디코더(906a)에서 열 선택 신호 CSL이 생성되어 I/O 게이트 회로(908b)에 인가된다. IO 이퀄라이즈 회로(920)는 데이터선 이퀄라이즈 지시 신호 IOEQ의 활성화시 내부 데이터선쌍(907a)의 전위를 이퀄라이즈한다.
어드레스 버퍼(902)는 외부에서 인가되는 어드레스 신호를 받아 내부 로우 어드레스 신호를 생성하는 로우 어드레스 버퍼(902r)와, 외부에서 인가되는 어드레스 신호를 받아 내부 컬럼 어드레스 신호를 생성하는 컬럼 어드레스 버퍼(902c)를 포함한다. 로우 어드레스 버퍼(902r)는 어드레스 제어 회로(914b)로부터의 로우 어드레스 래치 지시 신호 RAL에 따라서 외부로부터의 어드레스 신호를 취입 또한 래치하는 어드레스 래치 회로(902ra)와, 어드레스 제어 회로(914b)로부터의 로우 어드레스 인에이블 신호 RADE의 활성화에 응답하여, 이 어드레스 래치 회로(902ra)로부터 인가된 내부 로우 어드레스 신호에 따라 상보인 내부 로우 어드레스 신호를 생성하는 내부 어드레스 발생 회로(902rb)를 포함한다.
이 내부 어드레스 발생 회로(902rb)로부터의 상보 내부 로우 어드레스 신호는, 행 선택 회로에 포함되는 로우 디코더/드라이버(904a)로 인가된다. 이 로우 디코더/드라이버(904a)는 내부 어드레스 발생 회로(902rb)에서 인가되는 어드레스 신호를 디코드하여 워드선 드라이브 제어 회로(914d)에서 인가되는 워드선 구동 신호 RX 에 따라 어드레스 지정된 행에 대응하는 워드선을 선택 상태로 구동한다. 행 선택 회로(904)는 이 로우 디코더/드라이버(904a)에 덧붙여 로우 프리디코더를 포함하여도 좋다.
ATD 회로(916)는 컬럼계 인터록 제어 회로(914f)로부터의 컬럼 인에이블 신호 /CE의 활성화에 응답하여 활성화된다. 다음에, 이 도 20에 도시한 타이밍 제어 회로의 동작을 도 21 및 도 22에 도시한 신호 파형도를 참조하여 설명한다.
우선, 도 21을 참조하여 컬럼 어드레스 스트로브 신호 /CAS가 컬럼 인에이블 신호 /CE의 활성화보다도 이전에 활성 상태로 되는 경우의 동작에 대하여 설명한다.
시각 t1 이전에 있어서, 로우 어드레스 스트로브 신호 /RAS 및 컬럼 어드레스 스트로브 신호 /CAS가 모두 H 레벨의 비활성 상태에 있다. 반도체 기억 장치는 스탠바이 상태에 있고, 어드레스 제어 회로(914b)로부터의 로우 어드레스 래치 지시 신호 RAL은 비활성 상태에 있으며, 또한 컬럼 어드레스 금지 신호 CAI는 활성 상태에 있다. 이 상태에 있어서는, 로우 어드레스 래치 회로(902ra)는 외부에서 인가되는 어드레스 신호에 따라서 내부 어드레스 신호를 생성한다. 한편, 컬럼 어드레스 버퍼(902c)는 컬럼 어드레스 금지 신호 CAI의 활성화에 따라서 외부로부터의 어드레스 신호의 페치가 금지된다. IO 이퀄라이즈 회로(920)는 데이터선 이퀄라이즈 지시 신호 IOEQ의 활성화에 따라서 내부 데이터선쌍(907a)을 소정의 전압 레벨로 이퀄라이즈하고 있다.
시각 t1에 있어서, 로우 어드레스 스트로브 신호 /RAS가 활성 상태의 L 레벨로 하강하면 액티브 사이클이 시작된다. 이 로우 어드레스 스트로브 신호 /RAS의 하강에 응답해서 비트선 이퀄라이즈 제어 회로(914c)로부터의 비트선 이퀄라이즈 지시 신호 ΦBQ가 L 레벨로 되어 비트선쌍의 이퀄라이즈가 정지한다. 또한, 이 로우 어드레스 스트로브 신호 /RAS의 하강에 응답하여 로우 어드레스 래치 지시 신호 RAL이 H 레벨로 상승하고, 어드레스 래치 회로(902ra)가 래치 상태로 되며, 이어서 로우 어드레스 인에이블 신호 RADE가 활성 상태로 되고, 내부 어드레스 발생 회로(902rb)로부터의 상보 내부 로우 어드레스 신호가 이 어드레스 래치 회로(902ra)에 의해 래치된 어드레스 신호에 대응하는 상태로 된다.
이 어드레스 래치 회로(902ra)에 의한 로우 어드레스의 래치가 완료하면, 컬럼 어드레스 금지 신호 CAI가 비활성 상태로 되어 컬럼 어드레스 버퍼(902c)가 외부로부터의 어드레스 신호를 페치하는 것이 가능해진다.
이 로우 어드레스 스트로브 신호 /RAS의 하강에 따라서 페치되어 래치된 어드레스 신호 X에 따라 행 선택 동작이 행하여져 소정의 타이밍으로 워드선 드라이브 제어 회로(914d)에서 워드선 구동 신호 RX가 생성되고, 이 워드선 구동 신호 RX 에 따라서 로우 디코더/드라이버(904a)가 어드레스 지정된 워드선을 선택 상태로 구동한다. 이어서, 센스 앰프 제어 회로(914e)로부터의 센스 앰프 활성화 신호 ΦSA가 시각 t2에 있어서 활성 상태로 되어 선택 워드선에 접속되는 메모리셀의 데이터의 검지 및 증폭이 행하여진다.
이 센스 앰프 활성화 신호 ΦSA의 활성화보다 늦은 시각 t2에 있어서 컬럼 어드레스 스트로브 신호 /CAS가 L 레벨의 활성 상태로 되고, 따라서 컬럼 어드레스 래치 지시 신호 CAL이 H 레벨의 활성 상태로 된다. 이에 따라, 컬럼 어드레스 버퍼(902c)가 외부에서 인가되는 어드레스 신호를 래치한다. 이 상태에 있어서는, 아직 컬럼 인에이블 신호 /CE는 비활성 상태에 있고, ATD 회로(916)도 비활성 상태에 있다. 또한, 컬럼 어드레스 인에이블 신호 CADE도 비활성 상태에 있고, 컬럼 어드레스 버퍼(902c)로부터의 내부 열 어드레스 신호는 전부 비선택 상태에 있어, 열 선택 동작은 실행되지 않는다.
센스 앰프 활성화 신호 ΦSA가 활성화되고 소정의 시간이 경과하면 시각 t3에 있어서는, 컬럼계 인터록 제어 회로(914f)로부터의 컬럼 인에이블 신호 /CE가 L 레벨의 활성 상태로 되고, 또한 컬럼 어드레스 인에이블 신호 CADE도 활성 상태인 H 레벨로 된다. 시각 t2 이전에 어드레스 신호가 변화하지만 컬럼 인에이블 신호 /CE는 H 레벨의 비활성 상태에 있고, 어드레스 변화 검출 신호 ATD는 H 레벨을 유지한다. 이 컬럼 어드레스 인에이블 신호 CADE의 활성화에 따라서 컬럼 어드레스 버퍼(902c)로부터의 내부 어드레스 신호가 이미 래치된 어드레스 신호에 대응하는 상태로 된다. 또한, ATD 회로(916)가 컬럼 인에이블 신호 /CE의 활성화에 응답하여 활성 상태로 되고, 어드레스 변화 검출 신호 ATD를 L 레벨로 하강시켜 컬럼계 제어 회로(914h)로 인가한다. 컬럼계 제어 회로(914h)는 이 어드레스 변화 검출 신호 ATD의 하강에 응답하여 컬럼 디코더 인에이블 신호 CDE를 활성 상태로 구동한다. 따라서, 컬럼 디코더(906a)가 컬럼 어드레스 버퍼(902c)로부터 인가된 상보 내부 열 어드레스 신호를 디코드하여 어드레스 지정된 열을 선택 상태로 구동하기 위한 열 선택 신호 CSL을 선택 상태로 구동한다. 이 때 또한, 컬럼계 제어 회로(914h)는 내부 데이터선 이퀄라이즈 지시 신호 IOEQ를 비활성 상태로 구동하여, IO 이퀄라이즈 회로(920)가 비활성 상태로 되어 내부 데이터선의 이퀄라이즈동작을 정지한다. 이에 따라, I/O 게이트 회로(908b)를 거쳐서 비트선쌍 BLP의 데이터가 내부 데이터선쌍(907a)에 전달되고 리드/라이트 회로에 전달되어 선택 메모리셀에 대하여 데이터 판독 또는 기입이 실행된다.
시각 t4에 있어서, 로우 어드레스 스트로브 신호 /RAS가 H 레벨로 상승하면, 이 반도체 기억 장치는 다시 스탠바이 상태로 복귀한다. 이 로우 어드레스 스트로브 신호 /RAS의 상승에 응답하여, 로우 어드레스 인에이블 신호 RADE가 L 레벨의 비활성 상태로 되고, 이어서 로우 어드레스 래치 지시 신호 RAL이 L 레벨의 비활성 상태로 된다. 이에 따라, 어드레스 래치 회로(902ra)는 외부로부터의 어드레스 신호를 페치하는 상태로 설정되는 한편, 내부 어드레스 발생 회로(902rb)는 그 상보 내부 어드레스 신호와 동시에 비선택 상태로 구동한다.
또한, 이 로우 어드레스 스트로브 신호 /RAS의 상승에 응답하여, 워드선 구동 신호 RX 및 센스 앰프 활성화 신호 ΦSA가 비활성 상태로 구동된다. 이 센스 앰프 활성화 신호 ΦSA의 비활성화에 응답하여 컬럼 어드레스 인에이블 신호 CADE 및 컬럼 인에이블 신호 /CE가 비활성 상태로 된다.
이 로우 어드레스 스트로브 신호 /RAS의 상승에 응답하여 컬럼 어드레스 금지 신호 CAI가 H 레벨로 상승하고, 컬럼 어드레스 버퍼(902c)가 외부로부터의 어드레스 신호를 페치하는 것이 금지되며, 또한, 컬럼 인에이블 신호 /CE도 H 레벨의 비활성 상태로 되고, 따라서 ATD 회로(916)로부터 어드레스 변화 검출 신호 ATD가 H 레벨로 상승하고, 컬럼 디코더 인에이블 신호 CDE가 비활성 상태로 되며, 또한 IO 이퀄라이즈 회로(920)는 내부 데이터선 이퀄라이즈 지시 신호 IOEQ의 활성화에 응답해서 활성화되어 내부 데이터선쌍(907a)을 소정의 전압 레벨로 이퀄라이즈한다.
다음으로, 컬럼 어드레스 스트로브 신호 /CAS가 H 레벨로 상승하고 컬럼 어드레스 래치 지시 신호 CAL이 L 레벨로 된다. 또한, 비트선 이퀄라이즈 지시 신호 ΦBQ가 H 레벨의 활성 상태로 되어 비트선쌍 BLP의 전위의 프리차지/이퀄라이즈가 실행된다.
이 도 21에 도시한 동작에 있어서, 컬럼 어드레스 스트로브 신호 /CAS가 컬럼 인에이블 신호 /CE의 활성화보다 이전에 활성 상태로 된 경우에는, 컬럼 인에이블 신호 /CE의 활성화에 따라서 열 선택 동작이 시작되어 선택 메모리셀에의 액세스가 행하여진다.
다음으로, 도 22를 참조하여 컬럼 인에이블 신호 /CE가 활성 상태로 된 후에 컬럼 어드레스 스트로브 신호 /CAS가 L 레벨의 활성 상태로 되는 경우의 동작에 대해서 설명한다.
시각 t0에 있어서, 로우 어드레스 스트로브 신호 /RAS가 L 레벨의 활성 상태로 된다. 이 로우 어드레스 스트로브 신호 /RAS의 활성화에 응답해서 그 때에 인가되고 있는 어드레스 신호 AD는 내부 로우 어드레스 신호(X)로서 페치되어 행 선택 동작이 행하여진다. 이 선택 동작에 따라 선택 워드선에 접속되는 메모리셀의 데이터가 대응하는 비트선으로 판독된다. 도 22에서 2개의 비트선쌍 BLP0및 BLP1을 대표적으로 도시하고 있으며, 비트선쌍 BLP0에는 H 레벨의 데이터가 판독되고 비트선쌍 BLP1에는 L 레벨의 데이터가 판독된 경우의 파형이 일례로서 표시된다.
이 상태에 있어서는, 아직 컬럼 인에이블 신호 /CE 및 컬럼 어드레스 인에이블 신호 CADE는 모두 비활성 상태에 있어서 내부 열 어드레스 신호의 발생 및 열 선택 동작은 금지되어 있다.
센스 앰프가 활성화되어 선택 메모리셀 데이터에 따라 각 비트선쌍의 데이터가 각각 H 레벨 및 L 레벨로 확정하면, 시각 t1에서 도 20에 도시한 컬럼계 인터록 제어 회로로부터의 컬럼 인에이블 신호 /CE 및 컬럼 어드레스 인에이블 신호 CADE가 활성 상태로 된다. 로우 어드레스 스트로브 신호 /RAS가 L 레벨의 활성 상태에 있고 또한 컬럼 어드레스 스트로브 신호 /CAS가 H 레벨에 있기 때문에, 컬럼 어드레스 버퍼(902c)는 외부에서 인가되는 어드레스 신호를 페치하고, 이 컬럼 어드레스 인에이블 신호 CADE에 따라 상보 내부 컬럼 어드레스 신호를 생성한다. 이 컬럼 어드레스 버퍼(902c)로부터의 내부 컬럼 어드레스 신호는 이미 변화를 완료하고 있으며, ATD 회로(916)는 컬럼 인에이블 신호 /CE의 하강에 응답하여 어드레스 변화 검출 신호 ATD를 L 레벨로 하강시킨다. 이 어드레스 변화 검출 신호 ATD의 하강에 응답하여 컬럼 디코더 인에이블 신호 CDE가 활성 상태로 되고, 또한 내부 데이터선 이퀄라이즈 지시 신호 IOEQ가 비활성 상태로 된다. 이에 따라서, 컬럼 디코더(906a)가 그 때에 인가된 어드레스 신호 Y0에 따라 열 선택 동작을 실행한다. 도 22에서는 이 열 어드레스 신호 Y0에 따라서 비트선쌍 BLP0이 선택되고, 내부 데이터선(907a)에 이 비트선쌍 BLP0의 H 레벨 데이터가 판독된 경우의 파형이 도시된다.
시각 t2에 있어서 어드레스 신호가 변화되면, 이 상태에 있어서도, 아직 컬럼 어드레스 스트로브 신호 /CAS가 H 레벨이고 ATD 회로(916)가 원샷의 어드레스 변화 검출 신호 ATD를 발생한다. 이 어드레스 변화 검출 신호 ATD의 활성화(상승)에 응답하여 컬럼 디코더 인에이블 신호 CDE가 L 레벨의 비활성 상태로 되고, 또한 내부 데이터선 이퀄라이즈 지시 신호 IOEQ가 H 레벨의 활성 상태로 된다. 이에 따라, 내부 열 어드레스 신호 Y0에 따른 열 선택 동작이 정지하고, 비트선쌍 BLP0은 내부 데이터선쌍(907a)으로부터 절단되고, 이 내부 데이터선쌍(907a)이 IO 이퀄라이즈 회로(920)에 의해 소정의 전압 레벨로 이퀄라이즈된다.
이 어드레스 변화 검출 신호 ATD는 소정의 시간폭을 갖는 원샷의 펄스 신호이고, 다시 어드레스 변화 검출 신호 ATD가 L 레벨로 하강하면, 컬럼 디코더 인에이블 신호 CDE가 활성 상태로 되며, 또한 내부 데이터선 이퀄라이즈 지시 신호 IOEQ가 L 레벨의 비활성 상태로 된다. 이에 따라, 내부 데이터선쌍(907a)의 이퀄라이즈 동작이 완료하고 어드레스 신호 Y1에 따라서 열 선택 동작이 행하여져 비트선쌍 BLP1이 내부 데이터선쌍(907a)에 접속된다.
시각 t3에 있어서, 이 내부 데이터선쌍(907a)의 이퀄라이즈가 완료한 시점에, 아직 내부 데이터선쌍(907a)의 이퀄라이즈가 완료하지 않는 경우에 있어서도, 비트선쌍 BLP1에 마련된 센스 앰프 회로의 기능에 의해, 내부 데이터선쌍(907a)의 데이터는 비트선쌍 BLP1의 데이터 L에 따라 변화한다.
시각 t4에 있어서 컬럼 어드레스 스트로브 신호 /CAS가 L 레벨로 하강하면, 도 19에 도시한 컬럼 어드레스 래치 지시 신호 CAL이 활성 상태로 되고, 컬럼 어드레스 버퍼(902c)가 어드레스 래치 상태로 되며, 그 동안 내부 열 어드레스 신호는 변화하지 않는다.
이 도 22에 도시한 바와 같이 컬럼 인에이블 신호 /CE의 활성화 후에 컬럼 어드레스 스트로브 신호 /CAS가 활성화되는 경우, 어드레스 신호 AD의 내부 로우 어드레스 신호 X가 변화하지 않은 경우에 있어서도, 컬럼 어드레스 버퍼(902c)가 활성화되고, 그 때에 인가된 어드레스 신호에 따라서 상보 내부 열 어드레스 신호를 생성하며, 컬럼 인에이블 신호 /CE의 활성화에 의해 어드레스 변화 검출 신호 ATD를 L 레벨로 하강시켜 열 선택을 실행한다. 이후, 어드레스 신호가 변화하면, ATD 회로(916)로부터의 어드레스 변화 검출 신호 ATD가 활성 상태로 되어 열 선택 동작이 행하여진다. 이 동작은, 컬럼 어드레스 스트로브 신호 /CAS가 활성 상태로 될 때까지 어드레스 신호의 변화에 따라서 반복되어 컬럼계 회로가 동작한다. 컬럼 어드레스 스트로브 신호 /CAS는 장치 외부와의 데이터의 입출력 타이밍 및 컬럼 어드레스 신호의 래치 타이밍을 제공하고 있을 뿐이다.
이 경우, 내부 데이터선쌍(907a)의 이퀄라이즈 기간은 어드레스 변화 검출 신호 ATD의 펄스폭에 의해 결정된다. 어드레스 변화 검출 신호 ATD의 펄스폭을 충분히 크게 하면, 즉 내부 데이터선 이퀄라이즈 지시 신호 IOEQ의 펄스폭을 충분히 크게 하면, 내부 데이터선쌍은 확실히 소정의 전압 레벨로 이퀄라이즈된다. 그러나 이 경우, 열 선택 동작 개시가 지연되기 때문에, 고속 액세스가 실현되지 않는다. 따라서, 이 내부 데이터선쌍 이퀄라이즈 기간을 길게하는 것은 불가능하다(컬럼 디코더는 내부 데이터선쌍 이퀄라이즈 신호의 비활성화 후 활성 상태로 되어 있다). 따라서, 이러한 열 선택 동작은 페이지 모드 등의 고속 시리얼 액세스 모드에 있어서 통상 발생하고 있고, 이러한 불충분한 내부 데이터선쌍의 이퀄라이즈에 대하여도 확실히 메모리셀 데이터를 판독하기 위한 대책이 필요하게 된다.
도 23은 센스 앰프 회로와 I/O 게이트 회로의 부분 구성을 도시하는 도면이다. 도 23에 있어서, 센스 앰프 회로 SA(908a)는 그 한쪽 도통 단자가 센스 노드 SNDa로 출력되고 그 게이트가 센스 노드 SNDb에 접속되는 p 채널 MOS 트랜지스터 P1과, 그 한쪽 도통 노드가 센스 노드 SNDb에 접속되고 그 게이트가 센스 노드 SNDa에 접속되는 p 채널 MOS 트랜지스터 P2와, 센스 앰프 활성화 신호 ΦSP의 활성화에 응답하여 전원 전압 Vcc를 p 채널 MOS 트랜지스터 P1 및 P2의 다른쪽 도통 단자(소스)로 전달하는 p 채널 MOS 트랜지스터 P3을 포함한다. 센스 노드 SNDa는 비트선 BL상의 노드이고, 센스 노드 SNDb는 비트선 /BL상의 노드이다.
센스 앰프 회로 SA는 또한, 이 한쪽 도통 단자가 센스 노드 SNDa에 접속되고 그 게이트가 센스 노드 SNDb에 접속되는 n 채널 MOS 트랜지스터 N1과, 그 한쪽 도통 단자가 센스 노드 SNDb에 접속되고 그 게이트가 센스 노드 SNDa에 접속되는 n 채널 MOS 트랜지스터 N2과, 센스 앰프 활성화 신호 ΦSN의 활성화시 도통하여 n 채널 MOS 트랜지스터 N1및 N2의 다른쪽 도통 단자(소스)로 접지 전압 Vss를 전달하는 n 채널 MOS 트랜지스터 N3을 포함한다.
이 센스 앰프 회로 SA는 센스 노드 SNDa 및 SNDb의 고전위의 센스 노드를 전원 전압 Vcc 레벨로 구동하는 한편, 저전위의 센스 노드를 접지 전압 레벨로 구동한다.
I/O 게이트 회로(908b)는 열 선택 신호 CSLa의 활성화에 응답하여 도통하고, 비트선 BL 및 /BL을 내부 데이터 버스선(907aa, 907ab)에 접속하는 n 채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트 Ta 및 Tb를 포함한다. 이 내부 데이터 버스선(907aa, 907ab)에 대하여 IO 이퀄라이즈 회로(920)가 마련된다. 이 IO 이퀄라이즈 회로(920)는 내부 데이터선 이퀄라이즈 지시 신호 IOEQ의 활성화에 응답하여 도통하고, 내부 데이터선(907aa, 907ab)을 전기적으로 단락하는 n 채널 MOS 트랜지스터를 포함한다. 다음에 이 도 23에 도시한 센스 앰프 회로와 I/O 게이트 회로의 동작에 대하여 간단히 설명한다.
도 23에 도시한 바와 같이, 비트선 BL의 전위가 접지 전압 Vss 레벨의 L 레벨에 있고 비트선 /BL이 전원 전압 Vcc 레벨의 H 레벨에 있으며, 내부 데이터선(907aa, 907ab)에는 도시하지 않은 별도의 비트선쌍으로부터 H 레벨의 데이터가 판독되어 있고, 내부 데이터선(907aa)가 H 레벨, 내부 데이터선(907ab)이 L 레벨인 상태라고 가정한다. 또한, 내부 데이터선(907aa, 907ab)에는 각각 기생 용량 Cp가 존재하고 있다.
이제, 도 24에 도시한 바와 같이, 도시하지 않은 비트선쌍의 데이터가 내부 데이터선(907aa, 907ab)으로 판독되고, 내부 데이터선(907aa)의 전위가 H 레벨, 내부 데이터선(907ab)의 전위가 L 레벨의 상태이다. 어드레스 신호가 변화하면, 내부 데이터선 이퀄라이즈 지시 신호 IOEQ가 시각 ta에서 H 레벨의 활성 상태로 되어 내부 데이터선(907aa, 907ab)이 전기적으로 단락되며 이 전위가 중간 전위 레벨 방향으로 변화한다. 이 전위 변화는 기생 용량 Cp에 축적된 전하의 이동에 의해 발생한다. 내부 데이터선 이퀄라이즈 지시 신호 IOEQ가 시각 tb에서 비활성 상태로 되면, 이 내부 데이터선(907aa, 907ab)의 이퀄라이즈가 정지한다. 이 시각 tb에서, 내부 데이터선(907aa, 907ab)의 전위는 완전히 이퀄라이즈되어 있지 않고, 내부 데이터선(907aa)의 전위는 내부 데이터선(907ab)의 전위보다도 높은 레벨에 있다.
이 상태에 있어서, 시각 tb에서 열 선택 신호 CSLa가 선택 상태로 구동되어 I/O 게이트 회로(908b)가 도통하고 비트선 BL 및 /BL이 내부 데이터선(907aa, 907ab)에 전기적으로 접속된다. 센스 앰프 회로 SA는 센스 노드 SNDa 및 SNDb를 거쳐서 비트선 BL 및 /BL의 전위를 각각 L 레벨 및 H 레벨로 유지하고 있다. 그러나 이 때, 급격하게 센스 노드 SNDa 및 SNDb가 내부 데이터선(907aa, 907ab)에 전기적으로 접속되면 이 센스 노드 SNDa 및 SNDb의 전위가 변화한다. 센스 앰프 회로 SA는 이 새롭게 부가된 역 데이터 전위에 충전된 기생 용량 Cp를 구동할 필요가 있다. 이 때문에, 센스 앰프의 전원 전압 Vcc의 전압 레벨이 저하하고, 이에 따라 센스 앰프의 구동 능력이 저하한다. 센스 노드 SNDa 및 SNDb의 전위가 역 데이터에 의해 급격히 변화한 경우, 센스 앰프 회로 SA는 본래의 데이터를 유지할 수 없고 그 래치 상태가 반전하여 비트선 BL 및 /BL의 전위 레벨이 각각 H 레벨 및 L 레벨로 됨으로써 메모리셀 데이터가 반전한다.
이러한 데이터의 충돌에 의한 데이터의 반전을 방지하기 위해서는 센스 앰프의 센스 노드 SNDa 및 SNDb의 전압 레벨의 변화를 비교적 느리게(완만하게) 하는 것이 요구됨과 동시에, 이 I/O 게이트 회로(908b)에 포함되는 트랜스퍼 게이트 Ta 및 Tb의 구동력과 센스 앰프를 구성하는 MOS 트랜지스터 P1∼P3 및 N1∼N3의 구동력을 밸런스시킬 필요가 있다. 즉, 도 25에 도시한 바와 같이 센스 노드 SNDa 및 SNDb의 전위 변화가 급격한 경우에는, 센스 앰프는 이 급격한 전압 변화에 따라 그 래치 상태가 반전하는 한편, 센스 노드의 전압 레벨이 느리게 변화하는 경우에는 본래의 래치 상태를 유지한다.
따라서, 이 내부 데이터선(907aa, 907ab)의 이퀄라이즈가 불완전한 경우에 있어서 데이터의 충돌이 발생하는 경우라도 센스 앰프 회로의 래치 상태가 반전하지 않도록 할 필요가 있다. 센스 노드 SNDa 및 SNDb의 전압 변화 속도를 느리게 하기 위해서 트랜스퍼 게이트 Ta 및 Tb의 구동력을 충분히 작게 한 경우, 데이터 기입시에 있어 센스 노드 SNDa 및 SNDb의 전위 변화가 느려 고속으로 데이터 기입을 실행할 수 없다. 또한 반대로, 센스 노드 SNDa 및 SNDb의 전압에 따라 내부 데이터선(907aa, 907ab)을 고속으로 구동할 수 없고, 또한 고속 데이터 판독을 실행할 수 없다. 따라서, 고속으로 안정하게 데이터 기입/판독을 실행하기 위해서, 이 센스 앰프 회로를 구성하는 MOS 트랜지스터 P1∼P3 및 N1∼N3과 트랜스퍼 게이트 Ta 및 Tb와의 사이에 지극히 미묘한 사이즈 조절이 필요하다.
반도체 기억 장치의 기억 용량의 증대에 따라, 소자도 미세화되고, 소자의 신뢰성 보증, 저소비 전력화 및 고속 동작성을 위하여, 반도체 기억 장치의 동작 전원 전압을 낮게 할 필요가 있다. 소비 전력이 전원 전압의 제곱에 비례하면서 신호 진폭을 작게 하면 신호선의 고속 충방전이 가능해지기 때문이다. 그러나, 시스템을 구성하는 프로세서 등의 구성 요소인 MOS 트랜지스터는 반도체 기억 장치만큼 미세화가 진전되어 있지 않고, 반도체 기억 장치에 필요한 만큼 낮은 전원 전압을 이용하는 것은 불가능하며, 반도체 기억 장치의 동작 전원 전압은 프로세서 등이 필요로 하는 시스템 전원 전압에 의해 결정된다. 이 때문에, 반도체 기억 장치에 있어서, 외부 전원 전압을 내부에서 소망하는 전원 전압 레벨로 강하시켜 내부 전원 전압을 발생하는 내부 전원 전압 발생 회로가 이용된다. 이러한 내부 전원 전압을 발생하는 회로는 내부 강압 회로라고 지칭되고 있다.
도 26은 종래의 내부 강압 회로를 갖는 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면이다. 도 26에 있어서, 반도체 기억 장치는 외부 전원 전압 extVcc를 받아 어레이용 전원 전압 VccA를 발생하는 내부 강압 회로(950)와, 외부 전원 전압 extVcc를 받아 주변용 내부 전원 전압 VccP를 생성하는 내부 강압 회로(952)를 포함한다. 내부 강압 회로(950)로부터의 어레이용 내부 전원 전압 VccA는 어레이계 회로(954)로 인가되고, 내부 강압 회로(952)로부터의 주변용 내부 전원 전압 VccP는 주변 회로(956)로 인가된다. 이 어레이계 회로(954)는 센스 앰프를 포함한다. 주변 회로(956)는 리드/라이트 회로, 행 선택 회로 및 열 선택 회로, 타이밍 제어 회로를 포함한다. 메모리셀 어레이(900)내에서의 비트선 진폭은 전부 이 어레이용 내부 전원 전압 VccA의 전압 레벨로 유지된다.
주변 회로로 인가되는 주변용 내부 전원 전압 VccP는 어레이용 내부 전원 전압 VccA보다도 높은 전압 레벨이다. 이 비교적 높은 내부 전원 전압 VccP를 이용함으로써 주변 회로의 구성 요소인 MOS 트랜지스터의 게이트 전압을 높게 하여 주변 회로(956)를 고속 동작시킨다. 한편, 어레이계 회로(954)에 대해서는 메모리셀 캐패시터의 유전체막의 신뢰성 보증 및 액세스 트랜지스터의 게이트 절연막의 신뢰성을 보증하기 위하여, 또한 센스 앰프 동작시의 소비 전류를 저감시키기 위해 그 전압 레벨은 조금 낮게 된다. 특히, 다이나믹형 반도체 기억 장치에 있어서는 액세스 트랜지스터에 있어서의 임계값 전압 손실을 따르는 일없이 H 레벨의 데이터를 메모리셀 캐패시터에 기입하기 위해서, 선택 워드선상에는 어레이용 전원 전압 VccA보다도 높은 승압 전압 VPP(≒ 3/2·VccA)가 인가된다. 이 때문에, 액세스 트랜지스터의 게이트 절연막의 신뢰성 보증을 위해서도 어레이계 회로(954)의 동작 전원 전압이 낮은 값으로 설정된다.
도 27은 1 개의 비트선쌍에 관련되는 부분에 인가되는 전압 레벨을 개략적으로 도시하는 도면이다. 도 27에 있어서, 워드선 WL과 비트선 BL의 교차부에 대응하여 메모리셀 MC가 배치된다. 이 메모리셀 MC는 정보를 기억하는 메모리셀 캐패시터 MQ와, 워드선 WL의 전위에 응답하여 메모리셀 캐패시터 MQ를 비트선 BL에 접속하는 액세스 트랜지스터 MT를 포함한다. 메모리셀 캐패시터 MQ의 셀 플레이트 전극 노드 CP에는 중간 전압 Vcp가 인가된다. 이 셀 플레이트 전압 Vcp는 어레이용 내부 전원 전압 VccA의 1/2의 전압 레벨이다. 도시하지 않았지만, 비트선 이퀄라이즈 전압 Vb1도 이 어레이용 전원 전압 VccA의 1/2의 전압 레벨이다. 센스 앰프 회로 SA에는 센스 앰프 전원으로서 어레이용 내부 전원 전압 VccA와 접지 전압 Vss가 인가된다. 따라서 비트선 BL 및 /BL의 진폭은 어레이용 내부 전원 전압 VccA와 접지 전압 Vss의 사이이다. 또한, 이 메모리셀 캐패시터 MQ의 저장 노드 SN과 셀 플레이트 전극 노드 CP 사이의 전압은 VccA/2로 되어, 충분히 그 캐패시터 유전체막의 절연 내압이 보증된다.
또한, 액세스 트랜지스터 MT의 게이트에는 3·VccA/2의 승압 전압이 인가된다. 그러나, 어레이용 내부 전원 전압 VccA가 비교적 낮게 되어 있기 때문에, 액세스 트랜지스터 MT의 게이트 절연막의 절연 특성이 보증된다.
한편, 열 선택 회로에는 주변 회로용 전원 전압 VccP가 인가되고 있어 주변 회로가 고속으로 동작한다. 이 경우, 열 선택 신호 CSL은 활성화시 주변용 내부 전원 전압 VccP의 전압 레벨로 되고, I/O 게이트 회로(908b)에 포함되는 트랜스퍼 게이트 Ta 및 Tb의 게이트에는 주변용 내부 전원 전압 VccP의 전압 레벨의 열 선택 신호 CSL이 인가된다. 이 경우, 이하와 같은 문제가 발생한다.
도 28은 MOS 트랜지스터의 게이트 전압과 드레인 전류와의 관계를 도시하는 도면이다. 횡축에, 드레인-소스간 전압 Vds를 도시하며, 세로축에 드레인 전류 Ids를 도시한다. 곡선 I는 게이트-소스간 전압이 전압 Vgs1인 경우 드레인 전류-드레인 전압의 관계를 도시하며, 곡선 II는 게이트-소스간 전압 Vgs2의 경우의 드레인 전류-드레인 전압의 관계를 도시한다. 전압 Vgs1은 전압 Vgs2보다도 높다.
이 도 28에 도시한 바와 같이, 드레인 전압(소스를 기준으로 하여) Vds가 같은 경우, 게이트-소스간 전압이 높은 쪽이 큰 드레인 전류 Ids가 흐른다. 즉, 도 27에 도시한 트랜스퍼 게이트 Ta 및 Tb의 게이트에 인가되는 열 선택 신호 CSL의 전압 레벨이 높게 되면, 이들의 트랜스퍼 게이트 Ta 및 Tb의 전류 구동력이 커진다. 따라서, 전번의 도 25에 도시한 바와 같이 내부 데이터선쌍(907a)의 이퀄라이즈가 불충분한 때에 열 선택 신호 CSL이 선택 상태로 구동되면, 급격히 이 내부 데이터 버스선쌍(907a)이 비트선쌍 BL 및 /BL에 접속되어 역 데이터에 의해 전위 변화가 발생해서 센스 앰프 회로 SA의 래치 데이터가 반전한다고 하는 문제가 발생한다. 이 주변 내부 전원 전압 VccP 레벨로 열 선택 신호 CSL이 구동되는 경우의 트랜스퍼 게이트 트랜지스터 Ta 및 Tb의 사이즈와 센스 앰프 SA에 포함되는 MOS 트랜지스터의 사이즈를 밸런스시키기 위해서는 새롭게 주변용 내부 전원 전압 VccP의 전압 레벨에 따라 센스 앰프 SA에 포함되는 MOS 트랜지스터 및 트랜스퍼 게이트 트랜지스터 Ta 및 Tb의 사이즈 조정을 해야 하며, 그 때까지 요청되고 있는 사이즈 관계를 이용할 수 없어 다시 설계할 필요가 있다. 특히, 이 내부 전원 전압 VccP 및 VccA의 전압 레벨은 반도체 기억 장치의 고집적화에 따라 서서히 낮아지고 있고 고정적으로 정해지지 않기 때문에 내부 전원 전압 레벨의 변경시마다, 센스 앰프 회로 SA에 포함되는 MOS 트랜지스터와 I/O 게이트 회로에 포함되는 트랜스퍼 게이트 트랜지스터의 사이즈 조정을 할 필요가 있어 설계가 복잡하게 되고, 이에 따라 제조 비용이 상승하게 된다고 하는 문제가 발생한다.
그러므로, 본 발명의 목적은 내부 전원 전압이 어레이용 내부 전원 전압과 주변용 내부 전원 전압으로 그 전압 레벨이 다른 경우에 있어서도 정확히 메모리셀 데이터의 판독을 용이하게 실행할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은 내부 전원 전압의 전압 레벨에 관계 없이 항상 정확히 데이터의 판독을 실행할 수 있는 고속 액세스가 가능한 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시하는 도면,
도 2는 도 1에 도시한 내부 강압 회로의 구성의 일례를 도시하는 도면,
도 3은 도 1에 도시한 어드레스 버퍼의 구성의 일례를 도시하는 도면,
도 4는 도 1에 도시한 타이밍 제어 회로에 포함되는 컬럼 어드레스 래치 지시 신호 발생부의 구성을 개략적으로 도시하는 도면,
도 5는 도 1에 도시한 타이밍 제어 회로에 포함되는 컬럼계 동작 인에이블 신호 발생부의 구성을 개략적으로 도시하는 도면,
도 6은 도 1에 도시한 ATD 회로의 구성의 일례를 도시하는 도면,
도 7은 도 1에 도시한 타이밍 제어 회로에 포함되는 데이터선 이퀄라이즈 회로 및 컬럼 디코더 인에이블 회로부의 구성을 개략적으로 도시하는 도면,
도 8은 도 1에 도시한 열 지정 신호 발생 회로 및 열 선택 신호 발생 회로의 구성을 개략적으로 도시하는 도면,
도 9는 도 1에 도시한 반도체 기억 장치의 어레이부의 구성 및 인가 전압 레벨을 도시하는 도면,
도 10은 도 9에 도시한 반도체 기억 장치의 동작을 도시하는 신호 파형도,
도 11은 본 발명의 실시예 1의 변경예의 주요부의 구성을 개략적으로 도시하는 도면,
도 12는 도 11에 도시한 구성의 동작을 도시하는 신호 파형도,
도 13은 본 발명의 실시예 2에 따른 반도체 기억 장치의 어레이부의 구성을 개략적으로 도시하는 도면,
도 14는 도 13에 도시한 반도체 기억 장치의 1 개의 비트선쌍으로부터 글로벌 데이터선쌍의 접속 경로 구성을 개략적으로 도시하는 도면,
도 15는 도 14에 도시한 제어 신호를 발생하는 부분의 구성을 개략적으로 도시하는 도면,
도 16은 본 발명의 실시예 2의 변경예의 구성을 개략적으로 도시하는 도면,
도 17은 종래의 반도체 기억 장치의 전체 구성을 개략적으로 도시하는 도면,
도 18은 도 17에 도시한 반도체 기억 장치의 어레이부의 구성을 개략적으로 도시하는 도면,
도 19는 종래의 반도체 기억 장치의 동작을 도시하는 신호 파형도,
도 20은 종래의 반도체 기억 장치의 주변 회로부의 구성을 개략적으로 도시하는 도면,
도 21은 도 20에 도시한 주변 회로의 동작을 도시하는 신호 파형도,
도 22는 도 20에 도시한 주변 회로의 동작을 도시하는 신호 파형도,
도 23은 종래의 반도체 기억 장치의 센스 앰프부 및 열 선택 게이트부의 구성을 개략적으로 도시하는 도면,
도 24는 도 23에 도시한 구성의 동작을 도시하는 신호 파형도,
도 25는 도 23에 도시한 구성의 문제점을 설명하기 위한 도면,
도 26은 종래의 반도체 기억 장치의 전체 구성을 개략적으로 도시하는 도면,
도 27은 도 26에 도시한 구성의 어레이부의 구성 및 인가 전압을 개략적으로 도시하는 도면,
도 28은 MOS 트랜지스터의 게이트 전압과 드레인 전류의 관계를 개략적으로 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 어레이용 내부 강압 회로 2 : 주변용 내부 강압 회로
3 : 메모리셀 어레이 4 : 어드레스 버퍼
5 : 행 선택 회로 6 : 센스 앰프
7 : 열 지정 신호 발생 회로 8 : 열 선택 신호 발생 회로
9 : I/O 게이트 10 : 리드/라이트 회로
11 : 입출력 회로 12 : ATD 회로
13 : 타이밍 제어 회로 SA : 센스 앰프 회로
BEQ : 비트선 이퀄라이즈 회로 9a : I/O 게이트 회로
40 : 내부 데이터선 이퀄라이즈 회로
35a, 35b : 내부 데이터선 42a, 42b : 내부 데이터선
MB00∼MBmn : 메모리 블럭 LIOP00∼LIOPmn : 로컬 데이터 버스
GIOP0∼GIOpn : 글로벌 데이터 버스
CD0∼CDn : 칼럼 디코드 회로 IOG : I/O 게이트 회로
LEPR : 로컬 데이터선쌍 이퀄라이즈/프리차지 회로
LEQ : 로컬 데이터선쌍 이퀄라이즈 회로
RSW : 행 선택 스위치
본 발명은, 요약하자면, 어레이용 내부 전원 전압 레벨의 열 선택 신호를 발생하도록 구성한 것이다.
본 발명에 관한 반도체 기억 장치는 서로 전압 레벨이 상이한 내부 전원 전압을 발생하는 복수의 내부 전원 회로와, 행렬 형상으로 배치되는 복수의 메모리셀을 갖는 메모리셀 어레이와, 각 열에 대응해서 배치되어 각각에 대응하는 열의 메모리셀이 접속하는 복수의 비트선쌍과, 각 행에 대응해서 배치되어 각각에 대응하는 행의 메모리셀이 접속하는 복수의 워드선과, 복수의 비트선쌍에 대응해서 배치되어 활성화시 대응하는 비트선쌍의 전위를 차동 증폭하는 복수의 센스 앰프를 포함한다. 이 센스 앰프의 각각은, 활성화시, 대응하는 비트선쌍의 고전위의 비트선으로 복수의 내부 전원 회로에 포함되는 제 1 내부 전원 회로로부터 발생되는 제 1 내부 전원 전압을 전달하는 회로 부분을 포함한다.
또한, 어드레스 신호에 따라 복수의 열 중 어드레스 지정된 열을 선택하는 열 선택 신호를 발생하는 열 선택 수단을 포함한다. 이 열 선택 수단은 제 1 내부 전원 전압 레벨의 열 선택 신호를 발생하는 수단을 포함한다.
또한, 열 선택 신호에 따라 지정된 열에 대응하여 마련된 비트선쌍을 내부 데이터선쌍에 전기적으로 결합하기 위한 열 선택 게이트와, 제 1 내부 전원 전압보다도 높은 제 2 내부 전원 전압을 한쪽 동작 전원 전압으로 하여 동작하며, 적어도, 행을 선택하는 행 선택에 관련되는 동작을 실행하는 주변 회로를 포함한다.
이 제 2 내부 전원 전압은 복수의 내부 전원 회로에 포함되는 제 2 내부 전원 회로로부터 발생된다.
또한 본 발명에 관한 반도체 장치는, 상기 열 선택 수단이 제 2 내부 전원 전압을 한쪽 동작 전원 전압으로 하여 동작하고 어드레스 신호에 포함되는 열 어드레스 신호를 디코드하여 열 지정 신호를 발생하는 수단과, 이 제 1 내부 전원 전압을 한쪽 동작 전원 전압으로 하여 동작하고 열 지정 신호에 따라서 열 선택 신호를 발생하는 수단을 포함한다.
또한 본 발명에 관한 반도체 기억 장치는, 상기 장치에 있어서, 메모리셀 어레이가 제각기 행렬 형상으로 배치되는 복수의 메모리셀을 갖는 복수의 메모리 블럭으로 분할된다. 복수의 메모리 블럭은 적어도 1 열로 정렬하여 배치된다. 또한, 내부 데이터선쌍이 복수의 데이터 블럭 각각에 대응하여 마련되는 로컬 데이터선쌍을 갖는다.
또한, 열 어드레스 신호의 변화에 응답하여 로컬 데이터선쌍의 전위를 이퀄라이즈하기 위한 데이터선 이퀄라이즈 수단과, 1 열로 정렬하여 배치되는 메모리 블럭에 공통으로 마련되고, 선택 메모리셀을 포함하는 메모리 블럭에 대응하여 마련된 로컬 데이터선쌍과 선택적으로 접속되는 글로벌 데이터선쌍을 구비한다.
비트선쌍과 내부 데이터선쌍을 접속하기 위한 열 선택 게이트로 인가되는 열 선택 신호의 전압 레벨을 센스 앰프의 전원의 제 1 내부 전원 전압 레벨로 함으로써 열 선택 게이트의 전류 구동력을 작게 할 수 있다. 또한 센스 앰프를 구성하는 MOS 트랜지스터와 열 선택 게이트에 포함되는 트랜스퍼 게이트 트랜지스터의 사이즈 조정을, 내부 강압한 내부 전원 전압을 발생하는 회로를 이용하기 전의 관계로 설정할 수 있어, 설계 변경을 수반하는 일없이 내부 데이터선에 역 데이터가 발생하고 있는 경우에도 센스 앰프에 의해 래치된 데이터의 반전을 방지할 수 있어서 정확한 데이터 판독을 실행할 수 있다. 또한 이 때, 내부 데이터선의 이퀄라이즈 기간을 길게할 필요가 없어 고속 액세스가 보증된다.
발명의 실시예
[실시예 1]
도 1은 본 발명의 실시예 1에 따르는 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면이다. 도 1에 있어서, 이 반도체 기억 장치는 외부 전원 전압 extVcc에서 어레이용 내부 전원 전압 VccA를 생성하는 어레이용 내부 강압 회로(1)와, 외부 전원 전압 extVcc에서 주변 회로로 인가되는 주변용 내부 전원 전압 VccP를 생성하는 주변용 내부 강압 회로(2)를 포함한다. 주변용 내부 전원 전압 VccP의 전압 레벨은 어레이용 내부 전원 전압 VccA보다도 높게 설정된다. 이 주변용 내부 강압 회로는 주변 회로의 기능에 맞춰 다른 전압 레벨의 복수의 주변용 내부 전원 전압을 생성하여도 좋지만, 도 1에서는 두 가지의 내부 전원 전압, 즉 어레이용 내부 전원 전압 VccA 및 주변용 내부 전원 전압 VccP를 발생하는 구성을 일례로서 도시한다.
반도체 기억 장치는 또한, 행렬 형상으로 배치되는 복수의 메모리셀 MC를 갖는 메모리셀 어레이(3)와, 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로하여 동작하고 외부로부터의 어드레스 신호를 판독하여 내부 어드레스 신호를 발생하는 어드레스 버퍼(4)와, 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 어드레스 버퍼(4)로부터 인가되는 내부 로우 어드레스 신호에 따라서 메모리셀 어레이(3)의 어드레스 지정된 행을 선택 상태로 구동하는 행 선택 회로(5)를 포함한다. 메모리셀 어레이(3)에 있어서는, 메모리셀 MC의 각 행에 대응하여 워드선 WL이 배치되어 마련되고 메모리셀 MC의 각 열에 대응하여 비트선쌍 BLP가 배치된다. 도 1에 있어서, 1 개의 워드선 WL과 1 개의 비트선쌍 BLP 및 이들의 교차부에 대응하여 배치되는 메모리셀 MC를 대표적으로 도시한다. 행 선택 회로(5)는 이 어드레스 버퍼(4)로부터의 내부 행 어드레스 신호(상보 내부 로우 어드레스 신호)를 디코드하여 이 어드레스 지정된 행에 대응하는 워드선을 선택 상태로 구동한다.
반도체 기억 장치는 또한, 어레이용 내부 전원 전압 VccA를 한쪽 동작 전원 전압으로 하여 동작하고 이 메모리셀 어레이(3)의 각 비트선쌍 BLP의 전위를 차동 증폭하는 센스 앰프(6)와, 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 어드레스 버퍼(4)로부터 인가되는 상보 내부 컬럼 어드레스 신호에 따라서 메모리셀 어레이(3)의 열을 지정하는 열 지정 신호를 발생하는 열 지정 신호 발생 회로(7)와, 어레이용 내부 전원 전압 VccA를 한쪽 동작 전원 전압으로 하여 동작하고 열 지정 신호 발생 회로(7)로부터의 열 지정 신호에 따라서 대응하는 열을 선택하기 위한 열 선택 신호를 발생하는 열 선택 신호 발생 회로(8)와, 이 열 선택 신호 발생 회로(8)로부터의 열 선택 신호 CSL에 따라서 메모리셀 어레이(3)의 선택된 열에 대응하는 비트선쌍을 선택하는 I/O 게이트(9)를 포함한다.
열 선택 신호 CSL을 어레이용 내부 전원 전압 레벨로서 I/O 게이트(9)로 인가함으로써, I/O 게이트(9)에 포함되는 I/O 게이트 회로의 트랜스퍼 게이트 트랜지스터의 게이트 전압과 센스 앰프(6)의 각 센스 앰프 회로의 동작 전원 전압을 같은 전압 레벨로 할 수 있어, 트랜스퍼 게이트 트랜지스터의 전류 구동력을 사이즈 변경을 수반하지 않고서도 작게 할 수 있다. 또한, 센스 앰프 회로를 구성하는 MOS 트랜지스터의 구동 능력과 I/O 게이트(9)에 포함되는 트랜스퍼 게이트 트랜지스터의 전류 구동력을 밸런스시킬 수 있어, 내부 데이터선쌍의 이퀄라이즈가 불완전한 때라도 센스 앰프(6)의 래치 상태의 반전을 방지할 수 있다.
이 반도체 기억 장치는 또한, 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 I/O 게이트(9)에 의해 선택된 비트선쌍과 내부 데이터의 수수를 실행하는 리드/라이트 회로(10)와, 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 장치 외부와 리드/라이트 회로(10)의 사이에서 데이터의 수수를 실행하는 입출력 회로(11)를 포함한다. 이 입출력 회로(11)의 출력 회로의 최종단(외부 단자에 접속되는 출력 버퍼단)의 동작 전원 전압으로서 외부 전원 전압 extVcc가 인가되어도 좋다.
이 반도체 기억 장치는 또한, 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 외부에서 인가되는 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS 및 라이트 인에이블 신호 /WE를 받아 내부 제어 신호를 발생하는 타이밍 제어 회로(13)와, 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 어드레스 버퍼(4)로부터 인가되는 내부 컬럼 어드레스 신호의 변화를 검출하는 ATD 회로(12)를 포함한다. 이 ATD 회로(12)로부터의 어드레스 변화 검출 신호 ATD는, 또한, 타이밍 제어 회로(13)에 인가된다. 이 ATD 회로(12)는 컬럼 인에이블 신호 /CE의 활성화시 활성 상태로 된다. 타이밍 제어 회로(13)의 내부 구성은 도 20에 도시한 구성과 동일하며, 각 회로가 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작한다. 단, 도 20에 도시한 워드선 드라이브 제어 회로(914d)는 어레이용 내부 전원 전압 VccA를 기준으로 해서 승압 전압 VPP를 발생하여 워드선 구동 신호 RX를 승압 전압 레벨로 구동한다.
도 2는 도 1에 도시한 내부 강압 회로(1, 2)의 구성의 일례를 도시하는 도면이다. 어레이용 내부 강압 회로(1) 및 주변용 내부 강압 회로(2)는 실질적으로 동일한 회로 구성을 구비하고 있기 때문에, 도 2에 있어서는 1 개의 내부 강압 회로의 구성을 대표적으로 도시한다. 도 2에 있어서, 내부 강압 회로는 기준 전압 Vref와 내부 전원선(20)상의 내부 전원 전압 intVcc를 차동 증폭하는 차동 증폭기(21)와, 외부 전원 노드와 내부 전원선(20)의 사이에 접속되어 차동 증폭기(21)의 출력 신호에 따라서 외부 전원 노드로부터 내부 전원선(20)에 전류를 공급하는 p 채널 MOS 트랜지스터로 구성되는 전류 구동 트랜지스터(22)를 포함한다.
기준 전압 Vref보다도 내부 전원 전압 intVcc가 높은 경우에는, 차동 증폭기(21)의 출력 신호는 H 레벨로 되고 전류 구동 트랜지스터(22)는 비도통 상태에 있다. 한편,기준 전압 Vref보다도 내부 전원 전압 intVcc가 낮은 경우에는, 차동 증폭기(21)의 출력 신호가 이 차에 따라 L 레벨로 되고 전류 구동 트랜지스터(22)의 컨덕턴스가 커져 외부 전원 노드로부터 내부 전원선(20)으로 전류를 공급한다. 따라서, 이 내부 전원 전압 intVcc는 거의 기준 전압 Vref의 전압 레벨로 유지된다. 이 기준 전압 Vref의 전압 레벨을 적당한 값으로 설정함으로써, 내부 전원 전압 intVcc로서 어레이용 내부 전원 전압 VccA 및 주변용 내부 전원 전압 VccP를 생성할 수 있다.
도 3은 도 1의 컬럼 어드레스 버퍼의 구성의 일례를 도시하는 도면이다. 도 3에 있어서, 이 컬럼 어드레스 버퍼(4c)는 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작한다. 도 3에서는, 1 비트의 어드레스 신호에 대하여 마련된 컬럼 어드레스 버퍼 회로를 대표적으로 도시한다.
도 3에 있어서, 컬럼 어드레스 버퍼(4c)는 외부로부터의 어드레스 신호 비트 extAi와 컬럼 금지 신호 CAI를 받는 NOR 회로(4ca)와, 컬럼 어드레스 래치 지시 신호 CAL 및 /CAL에 따라 이 NOR 회로(4ca)의 출력 신호를 반전하여 통과시키는 3 상태 인버터 버퍼(4cb)와, 3 상태 인버터 버퍼(4cb)의 출력 신호를 반전하는 인버터 회로(4cc)와, 인버터 회로(4cc)의 출력 신호를 반전하여 인버터 회로(4cc)의 입력부에 전달하는 인버터 회로(4cb)와, 인버터 회로(4cc)의 출력 신호를 반전하는 인버터 회로(4ce)와, 인버터 회로(4cc)의 출력 신호와 컬럼 어드레스 인에이블 신호 CADE를 받는 NAND 회로(4cf)와, 인버터 회로(4ce)의 출력 신호와 컬럼 어드레스 인에이블 신호 CADE를 받는 NAND 회로(4cd)를 포함한다. NAND 회로(4cf)에서 내부 컬럼 어드레스 신호 비트 CAi가 출력되고, NAND 회로(4cd)에서 상보인 내부 컬럼 어드레스 신호 비트 /CAi가 출력된다. 다음에 동작에 대하여 간단히 설명한다.
로우 어드레스 스트로브 신호 /RAS가 H 레벨인 때에는, 컬럼 어드레스 금지 신호 CAI가 H 레벨이고 NOR 회로(4ca)의 출력 신호는 L 레벨로 고정된다. 3 상태 인버터 버퍼(4cb)는 컬럼 어드레스 래치 지시 신호 CAL이 H 레벨인 때에 활성 상태로 되어 NOR 회로(4ca)의 출력 신호를 반전해서 전달한다. 로우 어드레스 스트로브 신호 /RAS가 활성 상태로 되어 내부 로우 어드레스 신호가 페치된 후, 컬럼 어드레스 금지 신호 CAI가 L 레벨로 되고 NOR 회로(4ca)가 인버터로서 작용하여 외부어드레스 신호 비트 extCAi를 반전해서 출력한다. 컬럼 어드레스 래치 지시 신호 CAL이 H 레벨인 때에는, 이 3 상태 인버터 버퍼(4cb)가 또한 NOR 회로(4ca)의 출력 신호를 반전해서 전달한다. 이 3 상태 인버터 버퍼(4cb)의 출력 신호는 인버터 회로(4cc, 4cd)로 구성되는 래치 회로에 의해 래치된다. 컬럼 어드레스 디코드 인에이블 신호 CADE가 L 레벨인 상태에서는 NAND 회로(4cf, 4cg)가 출력하는 어드레스 신호 비트 CAi 및 /CAi는 모두 H 레벨이고, 상보 내부 컬럼 어드레스 신호 비트는 생성되지 않는다. 이 컬럼 어드레스 인에이블 신호 CADE가 L 레벨로 되면, NAND 회로(4cf, 4cg)가 인버터로서 작용하여, 이 인버터 회로(4cc, 4cd)에 의해 래치된 어드레스 신호 비트에 대응하는 내부 컬럼 어드레스 신호 비트 CAi 및 /CAi가 출력된다. 컬럼 어드레스 래치 지시 신호 CAL이 L 레벨로 되면 3 상태 인버터 버퍼(4cb)가 출력 하이 임피던스 상태로 되어, 외부 어드레스 신호 비트 extAi의 페치가 금지된다.
이 도 3에 도시한 바와 같은 컬럼 어드레스 버퍼의 구성의 경우, 로우 어드레스 스트로브 신호 /RAS가 L 레벨의 활성 상태로 되고 컬럼 인에이블 신호 /CE가 활성 상태의 L 레벨로 되면, 컬럼 어드레스 스트로브 신호 /CAS가 H 레벨인 동안, 외부 어드레스 신호 비트 extAi에 따라서 상보 내부 컬럼 어드레스 신호 비트 CAi 및 /CAi가 생성되어 어드레스 변화가 검출된다.
컬럼 어드레스 버퍼, 로우 어드레스 스트로브 신호 /RAS가 활성화되어, 컬럼 어드레스 금지 신호 CAI가 비활성 상태의 L 레벨로 되면, 외부로부터의 어드레스 신호 비트 extAi를 받아들이는 것이 가능해진다. 따라서, 컬럼 어드레스 래치 신호 CAL이 컬럼 어드레스 스트로브 신호 /CAS의 활성화에 따라서 래치를 나타내는 상태로 설정될 때까지, 이 내부 컬럼 어드레스 신호 비트 CAi 및 /CAi는 외부 어드레스 신호 비트 extAi에 따라 변화한다(단, 컬럼 인터록 기간이 경과하고, 컬럼 어드레스 인에이블 신호 CADE가 활성 상태로 된 후). 따라서, 컬럼 인터록 기간이 경과한 후 컬럼 어드레스 스트로브 신호 /CAS가 활성 상태로 되는 경우, 내부에서 컬럼계 회로가 어드레스 변화 신호에 따라서 동작하여, 컬럼계 동작이 행하여지고 내부 데이터선쌍의 이퀄라이즈도 실행된다. 그러나, 먼저 도시한 바와 같이, 선택 신호 CSL의 전압 레벨을 어레이용의 내부 전원 전압 레벨로 함으로써, 이 데이터 반전을 방지한다.
도 4는 도 3에 도시한 컬럼 어드레스 래치 지시 신호 CAL 및 /CAL을 발생하는 부분의 구성을 개략적으로 도시하는 도면이다. 도 4에 있어서, 컬럼 어드레스 래치 지시 신호 발생부는 외부로부터의 컬럼 어드레스 스트로브 신호 /CAS를 받아 버퍼 처리하는 버퍼 회로(13a)를 포함한다. 이 버퍼 회로(13a)는 도 1에 도시한 타이밍 제어 회로(13)에 포함되어 있으며, 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작한다. 도 4에 도시한 바와 같이, 컬럼 어드레스 래치 지시 신호 CAL 및 /CAL은 컬럼 어드레스 스트로브 신호 /CAS에 동기하여 발생된다.
도 5는 도 3에 도시한 컬럼 어드레스 인에이블 신호 CADE 발생부의 구성을 도시하는 도면이다. 이 컬럼 어드레스 인에이블 신호 CADE 및 컬럼 인에이블 신호 /CE는 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 로우 어드레스 스트로브 신호 /RAS의 하강을 소정 시간 지연하는 하강 지연 회로(13ba) 및 이 하강 지연 회로(13ba)의 출력 신호를 받는 인버터(13bb)에서 각각 출력된다. 이 하강 지연 회로(13ba) 및 인버터(13bb)는 도 1에 도시한 타이밍 제어 회로(13)에 포함되어 있다. 로우 어드레스 스트로브 신호 /RAS의 활성화에 따라서 센스 앰프가 활성 상태로 된 다음 소정 시간 경과 후에, 컬럼 어드레스 인에이블 신호 CADE가 우선 활성화되고, 이어서 컬럼 인에이블 신호 /CE가 활성 상태로 되어 컬럼계 동작이 가능해진다.
도 6은 도 1에 도시한 ATD 회로(12)의 구성의 일례를 도시하는 도면이다. 도 12에 있어서 컬럼 어드레스 버퍼(4c)로부터의 컬럼 어드레스 신호 비트 CA0∼CAn 각각에 대하여 변화를 검출하는 CAT 검출 회로(12a0∼12an)가 마련된다. 이들의 CAT 검출 회로는 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작한다. CAT 검출 회로(12a0∼12an)의 내부 구성은 동일하며, 도 6에서는 컬럼 어드레스 신호 비트 CA0에 대하여 마련된 CAT 검출 회로(12a0)의 구성을 대표적으로 도시한다.
CAT 검출 회로(12a0)는 컬럼 어드레스 신호 비트 CA0을 받는 인버터 회로(12aa)와, 컬럼 어드레스 신호 비트 CA0을 한쪽 입력으로 받는 NAND 회로(12ab)와, 인버터 회로(12aa)의 출력 신호를 한쪽 입력으로 받는 NAND 회로(12ac)와, NAND 회로(12ab, 12ac)의 출력 신호를 받는 NAND 회로(12ad)를 포함한다. NAND 회로(12ab, 12ac)의 출력과 다른쪽 입력은 교차 결합된다. NAND 회로(12ad)에서 변화 검출 신호 /CAT0이 출력된다.
ATD 회로(12)는 또한, CAT 검출 회로(12a0∼12an)의 출력 신호 /CAT0∼/CATn을 받는 NAND 회로(12b)와, NAND 회로(12b)의 출력 신호를 받는 인버터 회로(12c)와, 컬럼 인에이블 신호 /CE를 받는 인버터 회로(12d)와, 인버터 회로(12c, 12d)의 출력 신호를 받는 NAND 회로(12e)를 포함한다. NAND 회로(12e)에서 어드레스 변화 검출 신호 ATD가 출력된다. 다음에 동작에 대하여 간단히 설명한다.
컬럼 어드레스 신호 비트 CA0이 L 레벨인 때에는, NAND 회로(12ab)의 출력 신호는 H 레벨에 있고 NAND 회로(12ac)의 출력 신호는 L 레벨에 있으며, 이에 따라 NAND 회로(12ad)의 출력 신호는 H 레벨이 된다.
컬럼 어드레스 신호 비트 CA0이 H 레벨로 상승하면, 인버터 회로(12aa)가 갖는 지연 시간이 경과한 후, 이 인버터 회로(12aa)의 출력 신호가 L 레벨로 하강한다. 이어서 이 인버터 회로(12aa)의 출력 신호의 하강에 따라서 NAND 회로(12ac)가 갖는 지연 시간이 경과한 후, 이 NAND 회로(12ac)의 출력 신호가 H 레벨로 상승한다. 이에 따라, NAND 회로(12ad)의 출력 신호가 이 NAND 회로(12ab)가 갖는 게이트 지연 시간이 경과한 다음 L 레벨로 하강한다. 따라서, 이 NAND 회로(12ab)가 갖는 게이트 지연 시간 동안, NAND 회로(12ab, 12ac)의 출력 신호는 모두 H 레벨로 되고, NAND 회로(12ad)로부터의 CAT 검출 신호 /CAT0이 L 레벨로 하강한다.
컬럼 어드레스 신호 비트 CA0이 H 레벨로부터 L 레벨로 하강하는 때에는, NAND 회로(12ab)의 출력 신호가 이 NAND 회로(12ab)가 갖는 게이트 지연 시간 경과 후 H 레벨로 상승한다. 한편, 인버터 회로(12aa)가 갖는 게이트 지연 시간 및 NAND 회로(12ac)가 갖는 게이트 지연 시간 경과 후, 이 NAND 회로(12ac)의 출력 신호가 H 레벨로부터 L 레벨로 하강한다. 따라서, 이 경우에 있어서도, NAND 회로(12ad)는 양 입력의 신호 레벨이 모두 H 레벨로 되어 그 출력 신호는 /CAT0이 L 레벨로 하강한다.
따라서, 컬럼 어드레스 신호 비트 CA0이 L 레벨로부터 H 레벨로의 변화 시점과 H 레벨로부터 L 레벨로의 변화 시점 중 어느 쪽이더라도, 변화 검출 신호 /CAT0은 L 레벨의 활성 상태로 된다. NAND 회로(12ab, 12ac)와 인버터(12aa)가 갖는 게이트 지연 시간에 의해 CAT 검출 신호의 활성화 기간이 설정된다.
NAND 회로(12b)는, CAT 검출 회로(12a0∼12an)의 출력 신호 /CAT0∼/CATn을 받고 있다. 이에 따라 1 비트라도 변화가 있으면 이 NAND 회로(12b)의 출력 신호가 H 레벨로 되고, 따라서 인버터 회로(12c)의 출력 신호가 L 레벨로 된다. 컬럼 인에이블 신호 /CE가 H 레벨의 비활성 상태인 때에는, NAND 회로(12e)로부터의 어드레스 변화 검출 신호 ATD는 H 레벨이다. 한편, 컬럼 인에이블 신호 /CE가 L 레벨의 활성 상태로 되면, 인버터(12d)의 출력 신호가 H 레벨로 되어 NAND 회로(12e)가 인버터로서 작용하고, 이 인버터 회로(12c)의 출력 신호에 따라서 열 어드레스의 각 변화 시점에서 어드레스 변화 검출 신호 ATD가 소정 기간 H 레벨의 활성 상태로 된다. 이 ATD 회로(12)도 한쪽 동작 전원 전압으로서 주변용 내부 전원 전압 VccP를 이용하고 있다.
도 7은 내부 데이터선 이퀄라이즈 신호 IOEQ 및 컬럼 디코더 인에이블 신호 CDE를 발생하는 부분의 구성을 개략적으로 도시하는 도면이다. 도 7에 있어서, 내부 데이터선 이퀄라이즈 신호 IOEQ는 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 어드레스 변화 검출 신호 ATD에 응답하여 동작하는 데이터선 이퀄라이즈 제어 회로(13c)에서 출력된다. 컬럼 디코더 인에이블 신호 CDE는 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 어드레스 변화 검출 신호 ATD에 응답하여 동작하는 컬럼 디코더 제어 회로(13d)에서 출력된다. 내부 데이터선 이퀄라이즈 신호 IOEQ는 어드레스 변화 검출 신호 ATD의 하강(비활성화)에 응답하여 L 레벨의 비활성 상태로 되고, 어드레스 변화 검출 신호 ATD의 상승(활성화)에 응답하여 활성 상태로 된다. 컬럼 디코더 인에이블 신호 CDE는 이 어드레스 변화 검출 신호 ATD의 비활성화에 응답하여 활성 상태로 되며, 또한 어드레스 변화 검출 신호 ATD의 활성화에 응답하여 비활성 상태로 된다.
도 8은 도 1에 도시한 열 지정 신호 발생 회로(7) 및 선택 신호 발생 회로(8)의 구성을 개략적으로 도시하는 도면이다. 도 8에 있어서, 열 지정 신호 발생 회로(7)는 주변 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 컬럼 어드레스 버퍼로부터 인가되는 어드레스 신호 비트 CA0∼CAn 및 /CA0∼/CAn을 프리디코드하여, 프리디코드 신호 Y를 출력하는 프리디코더(7a)와, 이 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 컬럼 디코더 인에이블 신호 CDE의 활성화에 응답하여 활성화되며 프리디코더(7a)로부터의 프리디코드 신호 Y를 디코드하여 열 지정 신호를 생성하는 디코드 회로(7b)를 포함한다. 도 8에 있어서는, 1 개의 열 선택 신호에 대응하여 마련되는 NAND 회로(7ba)를 대표적으로 도시한다. 이 NAND 회로(7ba)는, 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 컬럼 디코더 인에이블 신호 CDE의 활성화시 활성 상태로 되어 프리디코드 신호 Yi 및 Yj를 디코드한다. 디코드 회로(7b)로부터의 열 지정 신호는 주변용 내부 전원 전압 VccP의 전압 레벨로 된다(선택 상태의 때).
열 선택 신호 발생 회로(8)는 어레이용 내부 전원 전압 VccA를 한쪽 동작 전원 전압으로 하여 동작하고 이 디코드 회로(7b)로부터의 열 지정 신호를 버퍼 처리하여 출력한다. 도 8에 있어서는, 열 선택 신호 CSL을 발생하는 인버터 회로(8a)를 대표적으로 도시한다. 이 인버터 회로(8a)는 NAND 회로(7ba)로부터의 열 지정 신호를 반전하고 또한 그 전압 레벨을 어레이 내부 전원 전압 VccA의 전압 레벨로 설정한다.
NAND 회로(7ba)는 선택 상태의 때에는 접지 전압 레벨의 신호를 출력한다. 이 때에는, 열 선택 신호 발생 회로(8)로부터는 어레이 내부 전원 전압 VccA 레벨의 열 선택 신호 CSL이 출력된다. NAND 회로(7ba)의 출력 신호가 주변용 전원 전압 VccP의 전압 레벨인 때에는, 이 열 선택 신호 발생 회로(8)에 포함되는 인버터 회로(8a)로부터의 열 선택 신호 CSL이 접지 전압 레벨로 된다. 인버터 회로(8a)는 CMOS 트랜지스터로 구성되어 있고, 이 주변용 내부 전원 전압 VccP 레벨의 신호가 인가된 때에는 그 내부의 p 채널 MOS 트랜지스터는 확실히 오프 상태로 된다. 따라서, 이 열 지정 신호 발생 회로(7)의 동작 전원 전압 VccP와 열 선택 신호 발생 회로(8)의 동작 전원 전압 VccA의 전압 레벨이 다른 경우에 있어서도, 주변용 전원 전압 VccP는 어레이용 내부 전원 전압 VccA보다도 높기 때문에, 특히 전압 레벨을 변환하는 레벨 변환 회로를 마련할 필요는 없고, 확실하게 어레이 내부 전원 전압 VccA의 전압 레벨의 열 선택 신호를 생성할 수 있다.
도 9는 1 개의 센스 앰프 회로 SA에 관련되는 부분의 구성을 도시하는 도면이다.
도 9에 있어서, 센스 앰프 회로 SA는 교차 결합되는 p 채널 MOS 트랜지스터 P1 및 P2와, 센스 앰프 활성화 신호 ΦSP의 활성화에 응답하여 MOS 트랜지스터 P1및 P2의 소스로 어레이 내부 전원 전압 VccA를 전달하는 p 채널 MOS 트랜지스터 P3과, 드레인과 게이트가 교차 결합되는 n 채널 MOS 트랜지스터 N1 및 N2와, 센스 앰프 활성화 신호 ΦSN의 활성화에 응답하여 도통해서 MOS 트랜지스터 N1 및 N2의 소스로 접지 전압 Vss를 전달하는 n 채널 MOS 트랜지스터 N3을 포함한다.
이 센스 앰프 활성화 신호 ΦSP 및 ΦSN을 전달하는 신호선(31, 32)에 대하여, 센스 앰프 이퀄라이즈 회로 SEQ가 마련된다. 이 센스 앰프 이퀄라이즈 회로 SEQ는, 센스 이퀄라이즈 지시 신호 ΦBQS에 응답하여 도통해서 신호선(31, 32)으로 중간 전압 Vb1(=VccA/2)을 전달하는 n 채널 MOS 트랜지스터 N4 및 N5과, 센스 이퀄라이즈 지시 신호 ΦBQS의 활성화에 응답하여 도통해서 신호선(31, 32)을 전기적으로 단락하는 n 채널 MOS 트랜지스터 N6을 포함한다. 이 이퀄라이즈 지시 신호 ΦBQS는 주변 내부 전원 전압 VccP의 전압 레벨이다.
신호선(31, 32)에 대해, 센스 앰프 구동 신호 ΦSAP의 활성화에 응답하여 도통해서 신호선(31)상에 접지 전압 Vss를 전달하는 n 채널 MOS 트랜지스터 N7과, 센스 앰프 구동 신호 ΦSAN의 활성화에 응답하여 도통해서 어레이용 내부 전원 전압 VccA를 신호선(32)에 전달하는 p 채널 MOS 트랜지스터 P4를 포함한다. 센스 앰프 구동 신호 ΦSAP 및 ΦSAN은 주변용 내부 전원 전압 VccP의 진폭을 갖는다. 센스 앰프 활성화 신호 ΦSP 및 ΦSN은 비활성화시 중간 전압 Vb1(=VccA/2)의 전압 레벨로 프리차지된다.
비트선 BL 및 /BL에 대해, 비트선 이퀄라이즈 지시 신호 ΦBQB의 활성화에 응답하여 도통해서 중간 전압 Vb1(=VccA/2)을 비트선 BL 및 /BL로 전달하는 비트선 이퀄라이즈 회로 BEQ가 마련된다. 이 비트선 이퀄라이즈 회로 BEQ의 구성은 센스 앰프 이퀄라이즈 회로 SEQ의 구성과 동일하다. 비트선 이퀄라이즈 지시 신호 ΦBQB는 어레이용 내부 전원 전압 VccA의 전압 레벨이다. 어레이내의 MOS 트랜지스터의 전압 특성을 보증하기 위해서, 이 비트선 이퀄라이즈 지시 신호 ΦBQB의 전압 레벨은 어레이용 내부 전원 전압 VccA의 전압 레벨로 유지된다(활성화시).
비트선 BL 및 /BL에 대해, 열 선택 신호 CSL에 응답하여 도통해서 비트선 BL 및 /BL을 내부 데이터선(35a, 35b)에 접속하는 I/O 게이트 회로(9a)가 마련된다. 이 I/O 게이트 회로(9a)는 열 선택 신호 CSL을 게이트에서 받는 n 채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트 트랜지스터 Ta 및 Tb를 포함한다. 내부 데이터선(35a, 35b)에는 이퀄라이즈 지시 신호 IOEQ의 활성화에 응답하여 도통해서 내부 데이터선(35a, 35b)을 이퀄라이즈하는 이퀄라이즈 회로(40)가 마련된다. 이퀄라이즈 지시 신호 IOEQ는 주변용 내부 전원 전압 VccP의 전압 레벨이다.
이 도 9에 도시한 바와 같이 I/O 게이트 회로(9a)의 트랜스퍼 게이트 트랜지스터 Ta 및 Tb의 게이트에는 어레이용 내부 전원 전압 VccA의 전압 레벨의 열 선택 신호 CSL이 전달된다. 한편, 센스 앰프 회로 SA를 구성하는 MOS 트랜지스터 P1∼P3 및 N1∼N3은, 활성화시, 그 게이트에서 어레이용 내부 전원 전압 VccA의 전압 레벨을 받는다. 따라서, 이들의 MOS 트랜지스터 P1∼P3 및 N1∼N3과 트랜스퍼 게이트 트랜지스터 Ta 및 Tb의 전류 구동력의 밸런스를 복잡한 사이즈 조정을 실행하지 않고서도 잡을 수 있고, 내부 데이터선(35a, 35b)의 이퀄라이즈가 불충분한 경우에 데이터의 충돌이 발생하여도 급격한 센스 앰프 회로 SA의 센스 노드(비트선 BL 및 /BL)의 전위 변화를 억제할 수 있어, 센스 앰프 회로 SA의 래치 데이터의 반전이 발생하는 일은 없다.
트랜스퍼 게이트 트랜지스터 Ta 및 Tb의 게이트에는 어레이용 내부 전원 전압 VccA의 전압 레벨이 인가될 뿐이어서 주변용 내부 전원 전압 VccP가 인가되는 경우보다도 그 전류 구동력을 작게 할 수 있기 때문이다. 또한, 종래와 같이 강압된 전원 전압이 공통으로 어레이용 회로 및 주변 회로에 인가되는 경우와 마찬가지의 센스 앰프 회로를 구성하는 MOS 트랜지스터와 I/O 게이트 회로를 구성하기 위한 트랜스퍼 게이트 트랜지스터의 사이즈 관계를 유지할 수 있어서 설계 변경을 실행하는 일 없이 내부 전원 전압을 최적의 전압 레벨로 설정할 수 있다(도 10 참조).
즉, 도 10에 도시한 바와 같이 내부 데이터선 이퀄라이즈 지시 신호 IOEQ의 활성 기간이 짧아서 내부 데이터선(35a, 35b)의 데이터의 신호 전위의 이퀄라이즈가 불완전하게 실행되어 시각 t3에 있어서 열 선택 신호 CSL이 선택 상태로 상승하여도 트랜스퍼 게이트 트랜지스터 Ta 및 Tb의 전류 구동력이 비교적 작게 되는 것으로 되고, 센스 앰프 회로 SA를 구성하는 MOS 트랜지스터의 전류 구동력과 같은 정도로 되어 역 데이터의 내부 데이터선과 접속되더라도 비트선 BL 및 /BL의 전위 변화는 느려져서 센스 앰프 회로 SA의 래치 데이터의 내부 데이터선상의 역 데이터에 의한 반전은 방지되어 센스 앰프 회로 SA가 유지하는 데이터가 확실히 내부 데이터선(35a, 35b)에 전달된다.
또, 도 9에 도시한 구성에 있어서, 센스 앰프 이퀄라이즈 지시 신호 ΦBQS 및 비트선 이퀄라이즈 지시 신호 ΦBQB는 모두 주변용 내부 전원 전압 VccP의 전압 레벨로 설정되어도 좋고, 또한 이들 양자가 어레이용 내부 전원 전압 VccA의 전압 레벨로 설정되어도 좋다. 또한, 이들이 동일한 신호이어도 좋다.
(변경예)
도 11은 본 발명의 실시예 1의 변경예의 구성을 개략적으로 도시하는 도면이다. 도 11에 도시한 구성에 있어서, 내부 데이터선(42a, 42b)에 대하여 풀업 트랜지스터 N8 및 N9가 마련된다. 이들 풀업 트랜지스터 N8 및 N9는 기입 지시 신호의 반전 신호 /WDE에 응답하여 도통한다. 즉, 데이터 기입이 실행될 때만 이들 풀업 트랜지스터 N8 및 N9가 비도통 상태로 된다. 이들 풀업 트랜지스터 N8 및 N9는 도통시 내부 데이터선(42a, 42b)을 VccA-Vth의 전압 레벨로 풀업한다. 여기서, Vth는 풀업 트랜지스터 N8 및 N9의 임계값 전압을 나타낸다.
내부 데이터선(42a, 42b)에 대하여, 주변용 내부 전원 전압 VccP 레벨의 이퀄라이즈 지시 신호 IOEQ에 응답하여 이 내부 데이터선(42a, 42b)을 이퀄라이즈하는 이퀄라이즈 회로(40)가 마련된다. 이 이퀄라이즈 회로(40)는 도 9에 도시한 것과 동일한다.
내부 데이터선(42a, 42b)과 비트선 BL 및 /BL의 사이에, 열 선택 신호 CSL의 활성화에 응답하여 도통하는 I/O 게이트 회로(9a)가 마련된다. 열 선택 신호 CSL은 어레이용 내부 전원 전압 VccA의 전압 레벨이다.
이 도 11에 도시한 것과 같은 구성에 있어서, 도 12에 도시한 바와 같이 이퀄라이즈 지시 신호 IOEQ의 활성 기간이 시각 t0으로부터 t1까지로 짧고 내부 데이터선(42a, 42b)의 전압 이퀄라이즈가 불충분한 때에, 시각 t3에 있어서 열 선택 신호 CSL이 H 레벨로 상승한 상태를 가정한다. 여기서, 도 12에 있어서는 비트선 BL에 L 레벨의 전압이 판독되어 있고, 비트선 /BL이 어레이용 내부 전원 전압 VccA의 전압 레벨인 상태가 표시된다. 이러한 경우에 있어서도, 열 선택 신호 CSL이 어레이용 내부 전원 전압 VccA의 전압 레벨이고, 전류 구동력은 주변용 내부 전원 전압 VccP가 인가되는 경우보다도 작게 되어 있으며, 비트선 BL 및 /BL의 전압 레벨이 반전하는 일없이 내부 데이터선(42a, 42b)을 비트선 BL 및 /BL의 전압 레벨에 따른 전압 레벨로 구동할 수 있다.
단, 도 12에 있어서는, 이 풀업 트랜지스터 N8 및 N9에 의해 이 L 레벨의 전압 레벨은 접지 전압 레벨보다도 높은 전압 레벨이고 내부 데이터선(42a, 42b)의 데이터 판독 시의 신호 진폭은 데이터 기입때보다도 작아지게 된다.
이상과 같이, 본 발명의 실시예 1에 따르면, 비트선쌍과 내부 데이터선쌍을 접속하기 위한 I/O 게이트 회로로 인가되는 열 선택 신호의 전압 레벨을 센스 앰프 동작 전원 전압인 어레이용 내부 전원 전압과 같은 전압 레벨로 설정하였기 때문에, I/O 게이트 회로의 전류 구동력이 센스 앰프 회로의 전류 구동력과 밸런스되어 내부 데이터선쌍의 전압의 이퀄라이즈가 불충분한 경우에 있어서 데이터 충돌이 발생하는 경우라도 비트선의 센스 앰프에 의한 유지 전압이 반전하지 않고 정확한 데이터의 판독을 실행할 수 있다. 또한, 이 때에는 내부 데이터선 이퀄라이즈 기간을 길게할 필요가 없고 고속 액세스성을 손상하는 일없이 정확한 데이터 판독을 실행할 수 있다.
[실시예 2]
도 13은 본 발명의 실시예 2에 따른 반도체 기억 장치의 주요부의 구성을 도시하는 도면이다. 도 13에 있어서, 메모리셀 어레이는 각각이 행렬 형상으로 배치되는 복수의 메모리셀 MC를 갖는 복수의 메모리 블럭 MB00∼MBnn으로 분할된다. 행방향으로 정렬하여 배치되는 메모리 블럭 MBi0∼MBin이 1 개의 행 블럭을 구성하고, 행 블럭에 포함되는 메모리 블럭 전체에 걸쳐 워드선 WL이 연재하여 배치된다. 예를 들면 메모리 블럭 MB00∼MB0n은, 1 개의 행 블럭을 구성한다. 열 방향으로 정렬하여 배치되는 메모리 블럭 MB0j∼MBmj가 1 개의 열 블럭을 구성한다. 열 블럭의 각 메모리 블럭에 공통으로 열 선택 신호선 CSL이 배치되어 마련된다. 열 블럭 각각에 대응하여 컬럼 디코드 회로 CD0∼CDn이 마련된다. 이들 컬럼 디코드 회로 CD0∼CDn은 주변용 내부 전원 전압 VccP와 어레이용 내부 전원 전압 VccA를 동작 전원 전압으로 하여 동작한다. 열 지정 신호를 발생하는 부분은 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 열 선택선상에 열 선택 신호를 전달하는 출력단은 어레이용 내부 전원 전압 VccA를 한쪽 동작 전원 전압으로 하여 동작한다.
메모리 블럭 MB00∼MBmn 각각에 대하여, 로컬 IO 버스 LIOP00∼LIOPmn이 배치된다. 로컬 IO 버스 LIOP00∼LIOPmn은 대응하는 메모리 블럭과만 데이터의 수수를 실행한다. 로컬 IO 버스 LIOP00∼LIOPmn 각각의 버스폭(비트폭)은 임의이다.
열 블럭 각각에 대응하여, 글로벌 IO 버스 GIOP0∼GIOPn이 배치되어 마련된다. 글로벌 IO 버스 GIOP0∼GIOPn은 각각 대응하는 열 블럭에 포함되는 메모리 블럭과만 데이터의 수수를 실행한다.
각 로컬 IO 버스와 대응하는 글로벌 IO 버스의 사이에, 행 블럭 선택 신호에 응답하여 도통하는 행 블럭 선택 스위치 RSW00∼RSWmn가 배치되어 마련된다. 선택 워드선을 포함하는 행 블럭의 로컬 IO 버스가 대응하는 글로벌 IO 버스 GIOP0∼GIOPn에 접속된다. 이 행 블럭의 선택은, 내부 로우 어드레스 신호에 포함되는 미리 정해진 어드레스 비트(블럭 어드레스)를 디코드함으로써 실행된다. 따라서, 로컬 IO 버스와 글로벌 IO 버스의 접속은 로우 어드레스 스트로브 신호 /RAS의 활성화에 따라서 실행된다.
글로벌 IO 버스 GIOP0∼GIOPn 각각에 대응해서 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 데이터의 수수를 실행하는 리드/라이트 회로 RW0∼RWn이 마련된다.
이 도 13에 도시한 것과 같은 로컬 IO 버스와 글로벌 IO 버스의 버스 구성은 계층 데이터선 구성이라고 지칭되고 있으며, 다수의 비트 데이터의 수수를 배선 점유 면적을 증대시키는 일없이 실현하고 있다. 도 14는, 이 도 13에 도시한 계층 데이터선에 있어서의 1 개의 비트선쌍과 로컬 IO선쌍과 글로벌 IO선쌍의 접속 구성을 개략적으로 도시하는 도면이다. 글로벌 IO선쌍 GIOP가 행 블럭 선택 스위치 RSW를 거쳐서 로컬 IO선쌍 LIOP에 전기적으로 접속된다. 이 행 블럭 선택 스위치 RSW에는 주변용 내부 전원 전압 VccP의 전압 레벨의 행 블럭 선택 신호 ΦRB가 인가된다.
로컬 IO선쌍 LIOP에 대해서는, 데이터선 이퀄라이즈 지시 신호 ΦBQ에 응답해서 활성화되어 로컬 IO선쌍 LIOP에 포함되는 로컬 IO선을 중간 전압 Vb1(=Vc cA/2)의 전압 레벨로 프리차지하고 또한 이퀄라이즈하는 데이터선 이퀄라이즈/프리차지 회로 PR과, 로컬 데이터선 이퀄라이즈 지시 신호 LIEQ에 응답해서 활성화되어 로컬 IO선쌍 LIOP에 포함되는 IO선의 전압 레벨을 이퀄라이즈하는 이퀄라이즈 회로 LEQ가 마련된다.
데이터선 이퀄라이즈 지시 신호 ΦBQ는 주변용 내부 전원 전압 VccP의 전압 레벨이고 로우 어드레스 스트로브 신호 /RAS에 응답하여 활성/비활성화된다. 한편, 데이터선 이퀄라이즈 지시 신호 LIEQ가 어드레스 변화 검출 신호 ATD에 따라서 활성/비활성화된다. 따라서, 이 로컬 IO선 이퀄라이즈 지시 신호 LIEQ는 전번의 실시예 1에 있어서의 내부 데이터선 이퀄라이즈 지시 신호 IOEQ와 등가이고, 주변용 내부 전원 전압 VccP의 전압 레벨로 활성화시 구동된다.
이 로컬 IO선쌍 LIOP는 I/O 게이트 회로 IOG를 거쳐서 비트선쌍 BLP에 전기적으로 접속된다. 이 I/O 게이트 회로 IOG에는 컬럼 디코드 회로로부터의 열 선택 신호 CSL(열 선택 신호선상의 신호)이 인가된다. 이 열 선택 신호 CSL은 어레이용 내부 전원 전압 VccA의 전압 레벨이다. 비트선쌍 BLP에 대하여, 센스 앰프 활성화 신호 ΦSP 및 ΦSN의 활성화에 응답하여 활성화되어 비트선쌍 BLP의 비트선의 전위를 차동 증폭하는 센스 앰프 회로 SA가 마련된다. 센스 앰프 활성화 신호 ΦSN은 활성화시 어레이용의 내부 전원 전압 VccA의 전압 레벨로 구동된다. 한편, 센스 앰프 활성화 신호 ΦSP는 활성화시 접지 전압 Vss의 전압 레벨로 구동된다. 이들 센스 앰프 활성화 신호 ΦSP 및 ΦSN은 스탠바이시 중간 전압 Vb1 레벨이다. 이들 센스 앰프 활성화 신호 ΦSP 및 ΦSN은 전번의 도 9에 도시한 구성과 등가이다.
이 센스 앰프 회로 SA는 활성화시 비트선쌍 BLP의 고전위의 비트선에 어레이용 내부 전원 전압 VccA를 전달한다.
비트선쌍 BLP에 대하여 또한, 비트선 이퀄라이즈 지시 신호 ΦBQ의 활성화시 활성화되어, 비트선쌍 BLP의 각 비트선으로 중간 전압 Vb1을 전달하는 비트선 이퀄라이즈 회로 BEQ가 마련된다. 이 비트선 이퀄라이즈 회로 BEQ의 구성은 로컬 IO선쌍 이퀄라이즈 회로 LEPR과 동일하다. 비트선 이퀄라이즈 지시 신호 ΦBQ는 주변용 내부 전원 전압 VccP의 전압 레벨이고, 로컬 IO선 이퀄라이즈 회로로 인가되는 이퀄라이즈 지시 신호 ΦBQ와 같은 신호이다. 이 이퀄라이즈 지시 신호 ΦBQ는 또한, 센스 앰프 활성화 신호 ΦSP 및 ΦSN을 스탠바이시 중간 전압 레벨로 프리차지하고 또한 이퀄라이즈하기 위해서 이용된다(도 9 참조).
이 도 13 및 도 14에 도시한 구성은 전번의 실시예 1과 내부 IO선이 로컬 데이터 버스 및 글로벌 데이터 버스와 계층화되어 있는 점이 다를 뿐이다. 행 블럭 및 열 블럭의 선택은 내부 로우 어드레스 신호 및 컬럼 어드레스 신호에 포함되는 소정의 비트를 이용하여 실행된다. 선택 행 블럭에 있어서만 워드선이 선택 상태로 구동된다.
이 계층 데이터선 구성의 경우, 글로벌 IO선쌍 GIOP와 로컬 IO선쌍 LIOP는 로우 어드레스 스트로브 신호 /RAS가 활성화되면 그 동안 전기적으로 접속된 상태로 된다. 컬럼 어드레스 신호의 변화에 따라서, 로컬 IO선쌍에 대한 이퀄라이즈 지시 신호 LIEQ가 활성화된다. 따라서, 로컬 IO선쌍 LIOP에는 글로벌 IO선쌍 GIOP가 접속되어 있고 비트선쌍 BLP에는 보다 큰 부하가 접속되는 것으로 되고, 로컬 데이터선쌍 LIOP의 이퀄라이즈가 불완전한 경우, 선택 신호 CSL의 활성화시, 데이터의 충돌이 발생하면 센스 앰프 회로 SA의 래치 데이터의 반전이 발생할 가능성이 높다. 그러나, 열 선택 신호 CSL을 어레이용 내부 전원 전압 VccA의 전압 레벨로 설정함으로써, 센스 앰프 회로 SA에 포함되는 MOS 트랜지스터의 전류 구동력과 I/O 게이트 트랜지스터의 전류 구동력의 밸런스를 잡을 수 있어, 센스 앰프 회로 SA의 데이터 반전은 발생하지 않는다.
도 15는 도 14에 도시한 각 제어 신호를 발생하는 부분의 구성을 개략적으로 도시하는 도면이다. 도 15에 있어서 타이밍 제어 회로는 주변용 내부 전원 전압 VccP를 한쪽 전원 전압으로 하여 동작하고 로우 어드레스 스트로브 신호 /RAS에 응답하여 이퀄라이즈 지시 신호 ΦBQ를 생성하는 로우계 이퀄라이즈 제어 회로(50)와, 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 로우계 이퀄라이즈 제어 회로(50)로부터의 출력 신호에 따라 센스 앰프 구동 신호 ΦSAP 및 ΦSAN을 출력하는 센스 앰프 제어 회로(52)와, 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 센스 앰프 제어 회로(52)의 출력 신호에 따라서 컬럼 인에이블 신호 /CE 및 컬럼 어드레스 인에이블 신호 CADE를 출력하는 컬럼 인터록 제어 회로(54)를 포함한다. 센스 앰프 제어 회로(52)로부터의 센스 앰프 구동 신호 ΦSAP 및 ΦSAN은 이 센스 앰프 활성화 신호 ΦSP 및 ΦSN을 활성 상태로 구동하기 위해서 이용된다. 이 구성은 도 9와 도 20에 도시한 구성과 동일한다. 단지, 이 실시예 2에 있어서는, 선택 메모리 블럭에 대하여 마련된 센스 앰프만이 활성 상태로 구동된다. 따라서, 이 센스 앰프 활성화 신호와 행 블럭 지정 어드레스가 조합되어 실제의 센스 앰프 구동 신호가 생성된다.
타이밍 제어 회로는 또한, 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 로우 어드레스 스트로브 신호 /RAS에 따라서 생성되는 컬럼 어드레스 금지 신호 CAI를 받으며, 또한 칼럼 인터록 제어 회로(54)로부터의 컬럼 어드레스 인에이블 신호 CADE에 따라서 외부로부터의 어드레스 신호에 따라 내부 어드레스 신호를 생성하는 열 어드레스 버퍼(56)와, 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 열 어드레스 버퍼(56)로부터 인가되는 내부 열 어드레스 신호의 변화 시점을 검출하는 ATD 회로(58)와, 주변용 내부 전원 전압 VccP를 한쪽 동작 전원 전압으로 하여 동작하고 ATD 회로(58)로부터의 어드레스 변화 검출 신호 ATD에 따라서 로컬 IO선쌍 이퀄라이즈 지시 신호 LIEQ 및 컬럼 디코더 인에이블 신호 CDE를 출력하는 컬럼계 제어 회로(60)를 포함한다. 컬럼 디코더 인에이블 신호 CDE는 도 13에 도시한 컬럼 디코드 회로 CD0∼CDn에 인가된다.
도 15에 도시한 타이밍 제어 회로의 각 출력 신호를 행 블럭 지정 어드레스 신호와 조합하여 선택 메모리 블럭에 대한 제어 신호가 생성된다. 비선택 메모리 블럭(선택 메모리셀을 포함하지 않은 메모리 블럭)은 프리차지 상태로 유지된다.
(변경예)
도 16은 본 발명의 실시예 2의 변경예의 주요부의 구성을 도시하는 도면이다. 도 16에 있어서도, 1 쌍의 비트선 BLP, 로컬 IO선쌍 LIOP 및 글로벌 IO선쌍 GIOP에 관한 부분의 구성이 표시된다. 이 도 16에 도시한 구성은 도 14에 도시한 구성과 이하의 점에서 다르다. 즉, 로컬 IO선쌍 LIOP에 대하여 마련된 로컬 IO선쌍 이퀄라이즈/프리차지 회로 LEPR에 인가되는 내부 데이터선 이퀄라이즈 지시 신호 ΦBQL은 비트선쌍 BLP에 대하여 마련된 비트선 이퀄라이즈/프리차지 회로 BEQ에 인가되는 비트선 이퀄라이즈 지시 신호 ΦBQB와 전압 레벨이 다르다. 비트선 이퀄라이즈 지시 신호 ΦBQB는 어레이용 내부 전원 전압 VccA의 전압 레벨이고, 한쪽 로컬 IO선쌍 이퀄라이즈 지시 신호 ΦBQL은 주변용 내부 전원 전압 VccP의 전압 레벨이다. 이 로컬 IO선쌍 이퀄라이즈 지시 신호 ΦBQL은 또한 센스 앰프 활성화 신호 ΦSP 및 ΦSN을 스탠바이시 중간 전압 레벨로 프리차지하고 또한 이퀄라이즈하기 위해서도 이용된다. 다른 구성은 도 14에 도시한 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 부여하여 상세한 설명은 생략한다.
이 도 16에 도시한 구성에 있어서는, 이퀄라이즈 지시 신호로서 2 개의 신호 즉 비트선 이퀄라이즈 지시 신호 ΦBQB 및 로컬 IO선쌍 이퀄라이즈 지시 신호 ΦBQL이 이용된다. 이들의 활성화/비활성화 타이밍은 거의 동일하며, 로우 어드레스 스트로브 신호 /RAS에 응답하여 실행된다. 그러나, 비트선 이퀄라이즈/프리차지 회로 BEQ에 대한 비트선 이퀄라이즈 지시 신호 ΦBQB를 어레이용 내부 전원 전압 VccA로 함으로써, 비트선 이퀄라이즈 회로 BEQ에 포함되는 MOS 트랜지스터의 게이트 절연막의 신뢰성을 보증할 수 있어 메모리셀 어레이내에 전달되는 신호는 전부 내부 전원 전압 VccA와 접지 전압 Vss의 전압 레벨로 변화하는 신호로 할 수 있다(전원 전압 VccA의 3/2 배의 전압 높이로 되는 워드선 구동 신호는 제외함).
이 도 16에 도시한 구성에 있어서도, I/O 게이트 회로 IOG로 인가되는 열 선택 신호 CSL은 어레이용 내부 전원 전압 VccA의 전압 레벨이고, 로컬 IO선쌍 LIOP의 이퀄라이즈가 불완전한 경우에 있어서 데이터 충돌이 발생하는 경우라도 센스 앰프 회로 SA의 데이터의 반전이 발생하는 일은 없다.
또, 도 13에 도시한 리드/라이트 회로 RW는 어레이용 내부 전원 전압 VccA를 한쪽 동작 전원 전압으로서 받아도 좋다.
본 발명의 실시예 2에 따르면, 글로벌 데이터 버스 및 로컬 데이터 버스의 계층 데이터선 구조를 갖는 반도체 기억 장치에 있어서도, 로컬 IO 버스와 선택 비트선쌍과의 접속을 위한 I/O 게이트 회로에 인가되는 열 선택 신호의 전압 레벨은 어레이용 내부 전원 전압 레벨로 하고 있기 때문에, 로컬 IO선쌍의 이퀄라이즈가 불충분한 경우에 있어서 데이터의 충돌이 발생하는 경우라도 센스 앰프 회로의 데이터의 반전을 방지할 수 있어 정확한 데이터의 판독을 실행할 수 있다. 또한, 이 불완전한 이퀄라이즈를 방지하기 위해서 이퀄라이즈 기간을 길게할 필요가 없어 고속 액세스가 실현된다. 또한, 단지 열 선택 신호의 전압 레벨을 제어 내부 전원 전압 레벨로 설정하고 있을 뿐이고, 센스 앰프 회로에 포함되는 MOS 트랜지스터와 I/O 게이트 회로를 구성하는 트랜스퍼 게이트 트랜지스터의 사이즈를 이 주변용 내부 전원 전압 레벨에 따라 새롭게 조절하여 고칠 필요가 없어, 이 전원 전압변경에 대하여 용이하게 대처할 수 있다.
또 상기 실시예 1 및 2에 있어서는, 내부 데이터선/로컬 IO선이 열 어드레스변화시에 이퀄라이즈되어 있지만, 이 내부 데이터선/로컬 IO선은 열 어드레스 변화시에 이퀄라이즈되지 않은 구성이라도 좋다.
이상과 같이, 본 발명에 따르면 비트선쌍과 내부 데이터선쌍을 접속하기 위한 I/O 게이트 회로로 인가되는 열 선택 신호의 전압 레벨을 센스 앰프가 한쪽 동작 전원으로 하는 어레이용 내부 전원 전압과 같은 전압 레벨로 하고 있기 때문에, I/O 게이트 회로의 전류 구동력을 센스 앰프 회로의 MOS 트랜지스터의 그것과 밸런스시킬 수 있어 내부 데이터선쌍의 이퀄라이즈가 불완전한 경우에 있어서 데이터의 충돌이 발생하는 경우 센스 앰프 회로의 래치 데이터의 반전이 발생하는 일이 없고 액세스 시간을 증가시키는 일 없이 정확한 데이터의 판독을 실행할 수 있다.
즉, 제 1 발명에 따르면, 복수 레벨의 내부 전원 전압을 발생하는 반도체 기억 장치에 있어서, 적어도 행 선택에 관련된 회로 부분에 인가되는 전원 전압보다도 낮은 내부 전원 전압을 센스 앰프 및 선택 신호 수단의 한쪽 동작 전원 전압으로 하고 있기 때문에, 내부 데이터선상에 역 데이터가 나타나고 있을 때, 비트선쌍과 내부 데이터선쌍의 접속시에 있어, 열 선택 게이트의 전류 구동력을 센스 앰프를 구성하는 MOS 트랜지스터의 전류 구동력과 밸런스시킬 수 있어 데이터 충돌시에 있을 수 있는 센스 앰프의 래치 데이터의 반전을 방지할 수 있다.
제 2 발명에 따르면, 열 선택 신호는 제 2 내부 전원 전압을 동작 전원 전압으로 하여 동작하고 어드레스 신호를 디코드함으로써 열 지정 신호를 발생하는 회로 부분과, 이 열 지정 신호에 따라서 센스 앰프 전원 전압과 동일한 제 1 내부 전원 전압 레벨의 열 선택 신호를 발생하는 회로 구성으로 하고 있기 때문에, 열 어드레스 신호의 디코드를 고속으로 실행할 수 있어 주변 회로부와 어레이계 회로와의 동작 전원 전압의 레벨을 변경하는 회로 구성의 잇점, 즉 고속 동작성을 손상하는 일없이 제 1 내부 전원 전압 레벨의 열 선택 신호를 고속으로 생성하는 것이 가능하다.
제 3 발명에 따르면, 글로벌 데이터선쌍 및 로컬 데이터선쌍의 계층 데이터선 구성을 갖는 기억장치에 있어서, 이 로컬 데이터선쌍과 비트선쌍과의 접속을 실행하기 위한 열 선택 신호의 전압 레벨을 센스 앰프의 한쪽 동작 전원 전압 레벨로 하고 있기 때문에, 계층 데이터선 구성에 있어서도, 로컬 데이터선쌍상의 역 데이터에 의한 센스 앰프의 래치 데이터의 반전을 방지할 수 있다.
Claims (3)
- 서로 전압 레벨이 다른 복수의 내부 전원 전압을 발생하는 복수의 내부 전원 회로와,행렬 형상으로 배치되는 복수의 메모리셀을 갖는 메모리셀 어레이와,각 상기 열에 대응하여 배치되어, 각각에 대응하는 열의 메모리셀이 접속하는 복수의 비트선쌍과,각 상기 행에 대응하여 배치되어 각각에 대응하는 행의 메모리셀이 접속하는 복수의 워드선 및 상기 복수의 비트선쌍에 대응하여 배치되어 활성화시 대응하는 비트선쌍의 전위를 차동 증폭하는 복수의 센스 앰프를 구비하고, 각 상기 센스 앰프는 활성화시 대응하는 비트선쌍의 고전위 비트선으로 상기 복수의 내부 전원 회로에 포함되는 제 1 내부 전원 회로로부터 발생되는 제 1 내부 전원 전압을 전달하는 회로 부분을 포함하며,어드레스 신호에 따라 상기 복수의 열 중 어드레스 지정된 열을 선택하는 열 선택 신호를 발생하는 열 선택 수단을 구비하고, 상기 열 선택 수단은 상기 제 1 내부 전원 전압 레벨의 열 선택 신호를 발생하는 수단을 포함하며,상기 열 선택 신호에 따라 지정된 열에 대응하여 배치된 비트선쌍을 내부 데이터선쌍에 전기적으로 결합하는 열 선택 게이트 및 상기 제 1 내부 전원 전압보다 높은 제 2 내부 전원 전압을 한쪽 동작 전원 전압으로 하여 동작하고, 외부에서 인가되는 신호에 따라 적어도 상기 복수 행의 행 선택에 관련되는 동작을 실행하는 주변 회로를 포함하는반도체 기억 장치.
- 제 1 항에 있어서,상기 열 선택 신호 발생 수단은,상기 제 2 내부 전원 전압을 한쪽 동작 전원 전압으로 하여 동작하고, 상기 어드레스 신호를 디코드하여 열 지정 신호를 발생하는 수단과,상기 제 1 내부 전원 전압을 한쪽 동작 전원 전압으로 하여 동작하고, 상기 열 지정 신호에 따라 상기 열 선택 신호를 발생하는 수단을 포함하는반도체 기억 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 메모리셀 어레이는 적어도 1 열로 정렬하여 배치되고 또한 각각이 행렬 형상으로 배치되는 복수의 메모리셀을 갖는 복수의 메모리 블럭으로 분할되고,상기 내부 데이터선쌍이 상기 복수의 메모리 블럭에 대응하여 마련되는 복수의 로컬 데이터선쌍을 가지며,또한,상기 어드레스 신호에 포함되는 열 어드레스 신호의 변화에 응답하여 상기 로컬 데이터선쌍의 전위를 이퀄라이즈하기 위한 로컬 데이터선 이퀄라이즈 수단과,상기 1 열로 정렬하여 배치되는 메모리 블럭에 공통으로 마련되어, 선택 메모리셀을 포함하는 메모리 블럭에 대응하여 마련된 로컬 데이터선쌍과 선택적으로 접속되는 글로벌 데이터선쌍을 구비하는반도체 기억 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9086250A JPH10283776A (ja) | 1997-04-04 | 1997-04-04 | 半導体記憶装置 |
| JP97-086250 | 1997-04-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980079406A KR19980079406A (ko) | 1998-11-25 |
| KR100272070B1 true KR100272070B1 (ko) | 2000-11-15 |
Family
ID=13881581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970051991A KR100272070B1 (ko) | 1997-04-04 | 1997-10-10 | 반도체 기억 장치 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5859799A (ko) |
| JP (1) | JPH10283776A (ko) |
| KR (1) | KR100272070B1 (ko) |
| CN (1) | CN1140903C (ko) |
| DE (1) | DE19753495C2 (ko) |
| TW (1) | TW344819B (ko) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3274306B2 (ja) * | 1995-01-20 | 2002-04-15 | 株式会社東芝 | 半導体集積回路装置 |
| US6292424B1 (en) | 1995-01-20 | 2001-09-18 | Kabushiki Kaisha Toshiba | DRAM having a power supply voltage lowering circuit |
| JP3399787B2 (ja) * | 1997-06-27 | 2003-04-21 | 富士通株式会社 | 半導体記憶装置 |
| KR100333684B1 (ko) * | 1998-12-30 | 2002-06-20 | 박종섭 | 타이밍마진을확보할수있는신호발생장치 |
| TW439293B (en) | 1999-03-18 | 2001-06-07 | Toshiba Corp | Nonvolatile semiconductor memory |
| JP4748828B2 (ja) * | 1999-06-22 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP4543349B2 (ja) * | 1999-09-03 | 2010-09-15 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| DE19963502B4 (de) * | 1999-12-28 | 2008-01-03 | Infineon Technologies Ag | Schaltungsanordnung für einen integrierten Halbleiterspeicher mit Spaltenzugriff |
| JP2003007059A (ja) * | 2001-06-22 | 2003-01-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003109390A (ja) * | 2001-09-27 | 2003-04-11 | Toshiba Corp | 半導体記憶装置 |
| JP4132795B2 (ja) * | 2001-11-28 | 2008-08-13 | 富士通株式会社 | 半導体集積回路 |
| KR100482766B1 (ko) * | 2002-07-16 | 2005-04-14 | 주식회사 하이닉스반도체 | 메모리 소자의 컬럼 선택 제어 신호 발생 회로 |
| JP4219663B2 (ja) * | 2002-11-29 | 2009-02-04 | 株式会社ルネサステクノロジ | 半導体記憶装置及び半導体集積回路 |
| US8086884B2 (en) * | 2002-12-16 | 2011-12-27 | Hewlett-Packard Development Company, L.P. | System and method for implementing an integrated circuit having dynamically variable power limit |
| JP2004199813A (ja) * | 2002-12-19 | 2004-07-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP3920827B2 (ja) * | 2003-09-08 | 2007-05-30 | 三洋電機株式会社 | 半導体記憶装置 |
| KR100609039B1 (ko) * | 2004-06-30 | 2006-08-10 | 주식회사 하이닉스반도체 | 입출력 라인 회로 |
| US20060077729A1 (en) * | 2004-10-07 | 2006-04-13 | Winbond Electronics Corp. | Low current consumption at low power DRAM operation |
| KR100621554B1 (ko) | 2005-08-01 | 2006-09-11 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US7158432B1 (en) * | 2005-09-01 | 2007-01-02 | Freescale Semiconductor, Inc. | Memory with robust data sensing and method for sensing data |
| JP4769548B2 (ja) | 2005-11-04 | 2011-09-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体記憶装置 |
| JP2009064512A (ja) * | 2007-09-06 | 2009-03-26 | Panasonic Corp | 半導体記憶装置 |
| JP2012212493A (ja) * | 2011-03-31 | 2012-11-01 | Elpida Memory Inc | 半導体装置 |
| US9124276B2 (en) * | 2012-12-20 | 2015-09-01 | Qualcomm Incorporated | Sense amplifier including a level shifter |
| KR102190868B1 (ko) * | 2014-09-17 | 2020-12-15 | 삼성전자주식회사 | 비트라인 연결 배선 저항 차를 보상하는 반도체 메모리 장치 |
| JP6050804B2 (ja) * | 2014-11-28 | 2016-12-21 | 力晶科技股▲ふん▼有限公司 | 内部電源電圧補助回路、半導体記憶装置及び半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3155879B2 (ja) * | 1994-02-25 | 2001-04-16 | 株式会社東芝 | 半導体集積回路装置 |
| US5710741A (en) * | 1994-03-11 | 1998-01-20 | Micron Technology, Inc. | Power up intialization circuit responding to an input signal |
| JPH08298722A (ja) * | 1995-04-26 | 1996-11-12 | Mitsubishi Electric Corp | 半導体装置および半導体装置の内部電源電位の調整方法 |
| JPH08315570A (ja) * | 1995-05-15 | 1996-11-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1997
- 1997-04-04 JP JP9086250A patent/JPH10283776A/ja active Pending
- 1997-07-17 TW TW086110180A patent/TW344819B/zh not_active IP Right Cessation
- 1997-10-10 KR KR1019970051991A patent/KR100272070B1/ko not_active IP Right Cessation
- 1997-11-20 US US08/975,151 patent/US5859799A/en not_active Expired - Lifetime
- 1997-12-02 DE DE19753495A patent/DE19753495C2/de not_active Expired - Fee Related
- 1997-12-10 CN CNB971255601A patent/CN1140903C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10283776A (ja) | 1998-10-23 |
| DE19753495C2 (de) | 1999-12-23 |
| KR19980079406A (ko) | 1998-11-25 |
| DE19753495A1 (de) | 1998-10-08 |
| CN1195862A (zh) | 1998-10-14 |
| US5859799A (en) | 1999-01-12 |
| CN1140903C (zh) | 2004-03-03 |
| TW344819B (en) | 1998-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100272070B1 (ko) | 반도체 기억 장치 | |
| US4893277A (en) | Semiconductor memory | |
| US7619935B2 (en) | Memory device with separate read and write gate voltage controls | |
| US8559254B2 (en) | Precharging circuit and semiconductor memory device including the same | |
| EP0475407B1 (en) | DRAM using word line drive circuit system | |
| US8779800B2 (en) | Control signal generation circuit and sense amplifier circuit using the same | |
| US6950368B2 (en) | Low-voltage sense amplifier and method | |
| US5574691A (en) | Semiconductor memory device having circuit for activating predetermined rows of memory cells upon detection of disturb refresh test | |
| JPH0713857B2 (ja) | 半導体記憶装置 | |
| KR19990071260A (ko) | 프리차지 제어회로를 구비하는 반도체장치 및 프리차지 방법 | |
| JPH0997495A (ja) | 半導体記憶装置 | |
| KR20100052885A (ko) | 반도체 메모리 장치 | |
| CN110326044B (zh) | 输入缓冲器电路 | |
| US6894940B2 (en) | Semiconductor memory device having a sub-amplifier configuration | |
| US5886944A (en) | Memory device having page copy mode | |
| US5519659A (en) | Semiconductor memory device having circuit for activating predetermined rows of memory cells upon detection of disturb refresh test | |
| KR100256467B1 (ko) | 고주파 시스템 클럭 신호에 적용될 수 있는 동기형 반도체 기억 장치 | |
| US6341089B1 (en) | Semiconductor memory device allowing effective detection of leak failure | |
| US6930952B2 (en) | Method of reading memory device in page mode and row decoder control circuit using the same | |
| KR960011201B1 (ko) | 다이내믹 ram | |
| KR0132006B1 (ko) | 반도체 메모리 장치 | |
| US7986577B2 (en) | Precharge voltage supplying circuit | |
| KR20020052224A (ko) | 테스트 회로를 갖는 반도체 집적 회로 | |
| KR101470529B1 (ko) | 반도체 메모리 장치 및 이 장치의 센스 앰프 제어 방법 | |
| US6111805A (en) | Power-on-reset circuit for generating a reset signal to reset a DRAM |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080808 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |