KR960009948B1 - 랜덤 액세스 메모리 - Google Patents

랜덤 액세스 메모리 Download PDF

Info

Publication number
KR960009948B1
KR960009948B1 KR1019920005443A KR920005443A KR960009948B1 KR 960009948 B1 KR960009948 B1 KR 960009948B1 KR 1019920005443 A KR1019920005443 A KR 1019920005443A KR 920005443 A KR920005443 A KR 920005443A KR 960009948 B1 KR960009948 B1 KR 960009948B1
Authority
KR
South Korea
Prior art keywords
line
potential
pair
memory
pairs
Prior art date
Application number
KR1019920005443A
Other languages
English (en)
Other versions
KR920020506A (ko
Inventor
오다미 아리모또
히도야스 후지시마
히데히도 히다까
마사끼 쯔기슈트
시 오이시
Original Assignee
미쓰비시 뎅끼 가부시끼가이샤
시기 모리야
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시 뎅끼 가부시끼가이샤, 시기 모리야 filed Critical 미쓰비시 뎅끼 가부시끼가이샤
Publication of KR920020506A publication Critical patent/KR920020506A/ko
Application granted granted Critical
Publication of KR960009948B1 publication Critical patent/KR960009948B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

요약없음

Description

랜덤 액세스 메모리
제1도는 이 발명은 한 실시예에 의한 랜덤 액세스 메모리의 메모리 블럭 주변의 구성을 표시한 회로도.
제2도는 종래의 랜덤 액세스 메모리 블럭의 구성도.
제3도는 종래의 랜덤 액세스 메모리의 블럭 주변의 구성을 표시한 회로도.
제4도는 종래의 랜덤 액세스 메모리의 동작을 설명하기 위한 도면.
제5도는 종래의 랜덤 액세스 메모리 I/O선의 동작파형도.
제6도는 이 발명이 한 실시예에 의한 랜덤 액세스 메모리의 동작을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
18 : 제2의 프리챠지 수단21 : 칼럼 디코더
22 : 비트선쌍23 : 게이트 수단
24 : I/O선쌍(데이타선쌍)25 : 프레 앰프
26 : 비트선 프리챠지회로(제1의 프리챠지 수단)
27 : I/O 프리챠지회로(제1의 프리챠지 수단)
MA : 메모리 어레이 MC : 메모리 셀
이 발명은 랜덤 액세스 메모리(Random Access Memory)에 관해서, 특히 그의 I/O선의 프리챠지(Precharge)방식에 관한 것이다.
제2도는 종래의 MOS 다이나믹(Dynamic) RAM 블럭 구성을 표시한 도면이다.
도면에 표시한 것 같이 메모리 어레이(Memory Array)는 MA1~MAN의 n개로 분할되어 있다.
또 칼럼 디코더(21)의 출력(CSL)는 상기 n개의 분할된 각 메모리 어레이 MA1~MAN에 접속되어 있다. 또 각 메모리 어레이 MA1~MAN의 비트선 페어(22)는 각각의 센스앰프(SA0~SAN-1)에 접속되어, 상기 칼럼 데코다(21)(Coulumn Decorder), 출력(CSL)에 의해서 제어되는 트랜지스터로 된 게이트 수단(23)을 통해서 각 메모리 어레이에 부수하는 I/O선(데이타선이라고 함) 페어(24)에 접속되어 있다.
그리고, 이 각 I/O선 페어(pair)(24)는 가각 메모리 어레이마다 설치된 프레앰프(25)에 접속되고 있다.
제3도는 제2도의 제1 및 제2번째의 메모리 블럭부(MA1,MA2)를 상세히 표시한 회로 구성도다. 도면에서 메모리 셀 어레이부에서는 비트선쌍(BL0,/BL0)에 에 센스앰프(SA0)가 접속된다. 트랜지스터(Q1, Q2)에 클럭(BLP0)를 공급함으로서 각 비트선쌍가 비트선 프리챠지 전압(VBL)에 프리챠지된다.
일반적으로 프리챠지 전압(VBL)는 전원전압 Vcc의 1/2로 설정되어 있다. 또 트랜지스터(Q3)에 의해서도 비트선쌍(22)는 이퀄라이즈(equalize)된다.
상기 트랜지스터(Q1, Q2, Q3)에 의해서 비트선 프리챠지회로(22)가 구성되어 있다. 또 I/O선쌍(24)는 트랜지스터(Q6)을 통해서 이퀄라이즈신호(EQ)를 공급함으로서 이퀄라이즈되고, 또 I/O선 프리챠지회로(27)을 구성하는 트랜지스터(Q7, Q8)에게 클럭(IOPC) 공급함으로서 I/O선(24)도 같이 VBL에 프리챠지 되어있다. 다시 센스앰프(SA0)에 접속되는 비트선대(22)와 워드선(WL)와의 교점에는 메모리 어레이를 구성하는 메모리 셀(MC)가 배치되어있다. 더우기 제2번째의 메모리 어레이에 관해서도 같다.
다음에 액세스 요구가 있는 경우에 대해서 설명한다.
여기서 제1의 메모리 어레이가 액세스되어 제2의 메모리 어레이는 액세스되지 않는 경우에 대해서 기술한다.
이 경우, 제1의 메모리 어레이의 측은, 클럭(BLP0), 이퀄라이즈신호(EQ), 클럭(IOPC)이 비활성으로 되어 있어, 각 트랜지스터(Q1, Q2, Q3, Q6, Q7, Q8)가 OFF하고, 계속해서 워드선(WL)이 올라와, 메모리 셀(MC)로부터 데이타가 비트선대(22)으로 판독된다. 센스앰프(SA0)에 의해서 증폭된다.
그 후, 칼럼 디코더(21)는 활성화되어, 칼럼 디코더(21) 출력(CSL)이 올라와 게이트 수단을 구성하는 트랜지스터(Q4, Q5)를 통해서 데이타가 I/O선쌍(24)로 전송되고, 이것을 프레앰프(25)에 의해서 증폭된다.
한편, 제2의 메모리 어레이측은 클럭(BLP1)은 활성화된대로 비트선쌍(22)를 프리챠지 전압(VBL)에 이퀄라이즈되어 있다.
이때 칼럼 디코더(21) 출력(CSL)가 활성화되면 제2의 메모리셀 어레이측의 게이트수단을 구성하는 트랜지스터(Q14, Q15)가 ON하고, 비트선쌍(22)와 I/O선쌍(24)는 프리챠지 전압(VBL)로 레벨이 보전하게 된다.
이상과 같이 활성화되는 메모리 어레이, 비활성한 메모리 어레이와 같이 칼럼 디코더(21) 출력(CSL)으로 제어되는 타이프(이하 CSL방식)이기 때문에, 비활성한 메모리 어레이의 비트선의 프리챠지 레벨과 I/O선의 프리챠지 레벨이 단락하는 것이 되기 때문에, 동일의 전위 즉 VBL(1/2 Vcc)에 프리챠지 하도록 하고 있었다.
한편 CSL방식을 사용하지 않은 경우에, 즉 각각의 메모리 어레이가 각각의 칼람 디코더출력을 갖고 있는 방식을 사용할 경우, 비활성한 메모리 어레이에서는, 칼럼 디코더 출력도 활성화하지 않으므로, 그 비트선쌍과 I/O선쌍은 프리챠지 레벨은 단락하지 않음. 단, 이 경우에는 각 메모리 어레이마다 칼럼 디코더를 필요로 하기 때문에 칩(chip)면적은 증대하였다. (참고문헌, ISSCC84 Dig. of Tech, papers, pp 282~283 : 칼럼출력선)
이 방식과 같이 비트선쌍과 I/O선쌍이 단락하지 않으면, 그의 프리챠지 레벨을 별도로 설정할 수 있는 메릿트가 있다.
제4도를 사용하여 상세하게 기술하면, 제4도는 센스앰프를 활성하했을 경우의 비트선의 레벨을 표시한 것이며, 워드선(WL)의 전압을 Vcc이상으로 한다.
이것에 의하여, 상기 워드선에 접속되고 있는 메모리셀의 전하가 비트선 페어의 한측에 판독되어, 말하자면, 메모리셀이 L를 기억하고 있을 경우, 비트선(BL)의 전압은 △VL만큼 변화한다. 이때 비트선/BL의 전압에는 변화가 없다. 그리고 비트선(BL)측의 레벨을 GND측으로 빼내어, 레벨 △VL를 증폭(시각 t1)하고, 계속해서 후에 비트선/BL측을 Vcc 레벨로 리스토아(시각 t2)를 한다. 이것은 일반적으로 동일 데이터멘숀의 트랜지스터를 고려한 경우, n-채널 트랜지스터의 측이 일렉트론(electron)을 캐리어로 하기 때문에, 홀을 캐리어로 하는 p-채널 트랜지스터에 비해, 일레트론측의 모빌리티가 크므로 스윗칭 스피-드가 빠르다. 그 때문에 L측(비트선/BL)의 레벨을 방전하는 것을 먼저한다. 한편 비트선이 증폭한 후에 컬럼 디코더가 활성화하여 I/O선 페어와 접속되면, 비트선의 레벨은 I/O선에 전달되어 I/O선의 레벨은 센스앰프를 통해서 증폭된다.
여기서 제5도는 I/O선의 프리챠지 레벨에 의해서 I/O선 자신의 증폭의 스피-드를 표시한 것이지만, 제5(a)도의 시간(t3)에서 표시한 것같이 프리챠지 전압은 높은 편(Vcc-Vth)이 센스앰프의 n-채널 트랜지스터를 통해서 고속으로 방전됨으로, 제5(b)도의 시간(t4)에 표시하는 프리챠지 전압은 1/2 Vcc인 경우, 또, 비교해서 I/O선쌍간의 레벨차가 고속으로 증폭되기 때문에 유리하다는 것을 표시하고 있다. 종래의 랜덤 액세스 메모리는 이상과 같이 구성되어 있어, 하나의 칼럼 디코더 출력을 사용해서 게이트 수단을 구동하는 CSL방식에 있어서, I/O선과 비트선의 프리챠지 전압을 다른치로 설정했을 경우, 비활성한 메모리 블럭에서의 비트선의 프리챠지 레벨과 I/O선의 프리챠지 레벨이 단락하여 비활성 록(lock)에 있어 전류가 흐르고, 소비전류의 점에서 원하지 않은 문제가 생기게 되는 것이다.
이 발명은 이상과 같은 문제점을 해소하기 위해 이루어진 것으로, CSL방식에 있어서, I/O선과 비트선의 프리챠지 전압을 달리하는 치로 설정해도, 비활성한 메모리 블럭으로 전류가 흐르는 일이 없는 랜덤 액세스 메모리를 얻는데 목적이 있다. 이 발명에 관계된 랜덤 액세스 메모리는, 비트선과 데이타선과를 제1의 전위에 프리챠지하는 제1의 프리챠지 수단과 데이타선쌍을 제2의 전위에 고정시키는 제2의 프리챠지 수단과를 비치하고, 선택 메모리 어레이에 대응하는 데이타선쌍의 프리챠지 전압을 비트선의 챠지 전압과 다른 치에 설정하는 동시에, 비활성한 메모리 어레이에 대응하는 데이타선과 비트선과의 프리챠지 전압을 동일하게 한 것이다.
이 발명에 있어서, 비트선과 데이타선과를 제1의 전위에 프리챠지하는 제1의 프리챠지 수단과, 데이타선쌍을 제2의 프리챠지 수단과를 설치하고, 선택 메모리 어레이에 대응하는 데이타선쌍의 프리챠지 전압을 비트선의 프리챠지 전압과 다른 치로 설정하는 동시에, 비활성 메모리 어레이에 대응하는 데이타선과 비트선과의 프리챠지 전압을 동일하게 하도록 했기 때문에, 데이타선과 비트선의 프리챠지 전압을 다른 치로 설정해도 비활성 메모리 어레이에서의 전류 소비는 없어진다.
이하 이 발명의 한 실시예를 도면에 대해서 설명한다.
제1도는 본 발명의 하나의 실시예에 의한 랜덤 액세스 메모리의 2개의 메모리 어레이 부분의 구성도를 표시하며, 도면에서 상측을 제1의 메모리 어레이, 하측을 제2의 메모리 어레이로 하면 제1의 메모리 어레이측의 트랜지스터(Qa0,Qb0)는 클럭(PCB0)에 의해서 I/O선 페어(24)를 Vcc-Vth에 프리챠지하는 수단(제2의 프리챠지 수단(18))이며, 트랜지스터(Q7, Q8)는 클럭(PCA0)에 의해서 I/O선의 페어(24)를 VBL(=1/2 Vcc)로 프리챠지하는 수단이며 종래로부터 설치했던 것이다. 더구나, 제2의 메모리 어레이측의 (Qa1, Qb1, Q17, Q18)도 같은 동작을 한다.
또 상기 구성에 있어서, 비트선 프리챠지 회로(26)와 I/O 프리챠지 회로(27)가 제1의 프리챠지 수단으로 되어 있다.
다음 동작에 대해서 제6도를 참조하면서 설명한다.
제1도에 있어서 스텐바이(stand by)시, 즉 제1 및 제2의 어레이 쌍방과 같이 비활성시는 클럭(BLP0, BLP1)이 같이 H레벨로 칼럼 디코더(21) 출력(CSL)는 L레벨이다.
비트선(BL0, /BL0, 및 BL1, /BL1)는 각각, 트랜지스터(Q1, Q2, Q3, 및 Q11, Q12, Q13)에 의해 VBL에 프리챠지되어 있다. 또, I/O0, I/O0및 I/O1, I/O1는 각각 클럭(PCA0 및 PCA1) 또는 이퀄라이즈 신호(EQ)에 의해 트랜지스터(Q7, Q8및 Q17, Q18, Q6, Q16)을 통해서 VBL(=1/2 Vcc)에게 프리챠지 되어있다.
다음 활성시 특히 메모리셀(MC0)가 액세스되었을 경우에 대해서 기술한다. 제1의 메모리셀이 액세스되면 먼저, 클럭(PCA0)가 L레벨에 되고, 트랜지스터(Q7, Q8)은 OFF하고, 변하여 클럭(PCA0)가 H레벨에 의하여 트랜지스터(Qa0, Qb0)을 통해서 I/O0, I/O0는 Vcc-Vth에게 프리챠지가 된다.
다음에, 워드선(WL)가 상승하고, 메모리셀(MC0)로부터 데이타가 읽어내어져 센스앰프(SA0)가 활성화하여 비트선(BL0, /BL0)상의 데이타가 증폭된다.
다음에 칼럼 디코더(21)을 활성화되어 칼럼 디코더(21) 출력(CSL)가 상승하면 Vcc-Vth에 프리챠지 되어 있는 I/O0, I/O0는 트랜지스터(Q4, Q5)에 의해서 L측의 레벨의 비트선에 전위가 끌린다. 제6도는 그 양상을 나타낸 것이며, MC0에 L데이타가 들어가 있어 비트선(BL0)가 L에 증폭되어 I/O0가 L에게 끌리는 모양을 나타내고 있다.
한편 제2의 메모리 셀 어레이의 동작에 대해서 설명한다.
스텐드바이시와 같이 클럭(PCA1)은 H레벨, 클럭(PCB1)이 L레벨이며, I/O1, I/O1는 VBL에 프리챠지된 상태 그대로이다.
한편 비트선(BL1, /BL1)도 센스앰프(SA1)이 활성화하지 않으므로 VBL에 프리챠지된 상태 그대로이며(클럭(BLP1)도 H레벨 그대로) 여기서 칼럼 디코더(21) 출력(CSL)이 H레벨이 되더라도 하등의 변화도 생기지 않는다. 따라서 비선택 메모리 셀 블럭도 I/O선간에는 전류가 흐르지 않는다. 통상 비선택 메모리 셀과 선택 메모리 셀은 로우 어드레스를 사용하여 구분되며, 칼럼 디코더 출력(CSL)은 칼럼 어드레스에 의해서 활성화시킴으로, 메모리 셀 어레이가 선택되어, 칼럼 디코더 출력(CSL)선이 활성화될때까지의 사이에 활성화되는 메모리 셀 어레이에 걸린 I/O선 페어가 Vcc-Vth의 레벨까지 충전하게 되는 것이다.
이와 같이 본 실시예에 따르면, 제2의 프리챠지 수단(18)를 설치해, 활성 메모리 어레이측의 I/O선 페어만이 Vcc-Vth의 레벨까지 프리챠지하는 한편, 비활성 메모리 셀 어레이측의 I/O선의 페어를 제1의 프리챠지 수단(27)으로 비트선쌍와 동전위로 프리챠지하도록 했기 때문에, 각 메모리 셀의 게이트수단을 공통의 칼럼 디코더(21)로 동작시키는 CSL방식에 있어서, I/O선과 비트선의 프리챠지 전압을 다른치로 설정해도, 비활성한 메모리 블럭으로 전류가 흐르는 일이 없다.
더구나, 상기 실시예에서는, 선택 메모리 어레이에게 접속하는 I/O선 페어의 프리챠지 전압(Vcc-Vth)에 설정했지만, 프리챠지 전압은 이것에 한하지 않고 Vcc라도 또 다른 전위라도 좋고, 실제의 회로설계에 있어서는 트랜지스터(Qa0, Qb0,Qa1, Qb1)을 p-채널 트랜지스터로 형성하거나, 클럭(PCA0)를 브스트하거나 임의로 설정할 수가 있는 것이다.
이상과 같이 이 발명에 걸려있는 랜덤 액세스 메모리에 의하면 비트선과 데이타선과를 제1의 전위에 프리챠지하는 제1의 프리챠지 수단과, 데이타선쌍을 제2의 전위에 고정하는 제2의 프리챠지 수단과를 설치하고, 선택 메모리 어레이에 대응하는 데이타선쌍의 프리챠지 전압을 비트선의 프리챠지 전압과 다른 치로 설정하는 동시에, 비활성 메모리 어레이에 대응하는 데이타선과 비트선과의 프리챠지 전압을 동일하게 함에 의해, 비활성 메모리 어레이에서의 전류소비가 없어지고, 고속, 저소비전력의 랜덤 액세스 메모리를 얻는다는 효과가 있다.

Claims (4)

  1. 각각이 메모리 셀의 접속되는 비트선쌍을 포함하는 복수의 메모리 블럭과, 상기 복수의 메모리 블럭에 대응하여 설치되는 복수의 I/O선쌍과, 컬럼선택신호를 공통으로 받아들이고, 상기 복수의 메모리 블럭에 대응하여 설치되며, 각각이 상기 컬럼선택신호에 응답하여 대응 메모리 블럭에 대한 비트선과 대응 메모리 블럭에 대응한 I/O선쌍을 접속시키기 위한 복수의 게이트수단과, 상기 복수의 I/O선쌍의 각각에 접속되며, 각각이 접속된 I/O선쌍에 대응한 메모리 블럭이 비선택상태 동안에 상기 접속된 I/O선쌍에 상기 비트선쌍의 프리챠지 전위와 동전위의 제1전위를 부여하는 복수의 제1챠지수단과, 상기 복수의 I/O선쌍의 각각에 접속되며, 각각이 접속된 I/O선쌍에 대응한 메모리 블럭이 선택될 때 상기 접속된 I/O선쌍을 상기 제1전위와 다른 제2전위에 프리챠지하는 복수의 제2챠지수단 및 상기 복수의 I/O선쌍의 각각에 대응하여 설치되며, 각각이 대응한 I/O선쌍에 발생한 전원전위와 접지전위와의 사이의 진폭보다도 소진폭의 전위차에 의거하는 데이터를 출력하기 위한 복수의 프리앰프를 구비하는 랜덤 액세스 메모리.
  2. 각각이 메모리 셀의 접속되는 비트선쌍을 포함하는 복수의 메모리 블럭과, 상기 복수의 메모리 블럭에 대응하여 설치되는 복수의 I/O선쌍과, 컬럼선택신호를 공통으로 받아들이고, 상기 복수의 메모리 블럭에 대응하여 설치되며, 각각이 상기 컬럼선택신호에 응답하여 대응 메모리 블럭에 대한 비트선과 대응 메모리 블럭에 대응한 I/O선쌍을 접속시키기 위한 복수의 게이트수단과, 상기 복수의 I/O선쌍의 각각에 접속되며, 각각이 접속된 I/O선쌍에 대응한 메모리 블럭이 비선택상태 동안에 상기 접속된 I/O선쌍에 상기 비트선쌍의 프리챠지 전위와 동전위인 제1전위를 부여하는 복수의 제1챠지수단 및 상기 복수의 I/O선쌍의 각각에 접속되며, 각각이 접속된 I/O선쌍에 대응한 메모리 블럭이 선택되는 사이에 상기 접속된 I/O선쌍에 상기 제1전위와 다른 제2전위를 부여하는 복수의 부하수단을 구비하는 랜덤 액세스 메모리.
  3. 각각이 메모리 셀의 접속되는 비트선쌍을 포함하는 복수의 메모리 블럭과, 상기 복수의 메모리 블럭에 대응하여 설치되는 복수의 I/O선쌍과, 컬럼선택신호를 공통으로 받아들이고, 상기 복수의 메모리 블럭에 대응하여 설치되며, 각각이 상기 컬럼선택신호에 대응하여 대응 메모리 블럭에서의 비트선과 대응 메모리 블럭에 대응한 I/O선쌍을 접속시키기 위한 복수의 게이트수단과, 상기 복수의 I/O선쌍의 각각에 접속되며, 각각이 접속된 I/O선쌍에 대응한 메모리 블럭이 비선택상태 동안에 상기 접속된 I/O선쌍에 상기 비트선쌍의 프리챠지 전위와 동전위의 제1전위를 부여하는 복수의 제1챠지수단 및 상기 복수의 I/O선쌍의 각각에 대응하고, 각각이 전원전위가 주어지는 노드와 대응 I/O선쌍의 한쪽 I/O선과의 사이에 접속되는 제1 n채널 MOS 트랜지스터 및 전원전위가 주어지는 노드와 상기 대응의 I/O선쌍의 다른쪽 I/O선과의 사이에 접속되는 제2 n채널 MOS 트랜지스터를 가지며, 대응 I/O선쌍이 대응한 메모리 블럭이 선택될 때에 상기 제1 및 제2 n채널 MOS 트랜지스터가 도통상태로 되며, 상기 대응 I/O선쌍을 전원전위보다도 상기 제1 및 제2 n채널 MOS 트랜지스터의 트레쉬홀드치전압정도의 낮은 전위로 프리챠지하기 위한 복수의 제2챠지수단을 구비하는 랜덤 액세스 메모리.
  4. 각각이 메모리 셀이 접속되는 비트선쌍을 포함하며, 로우 어드레스신호에 의해 선택되는 복수의 메모리 블럭과, 상기 복수의 메모리 블럭에 대응하여 설치되는 복수의 I/O선쌍과, 컬럼선택신호를 공통으로 받아들이고, 상기 복수의 메모리 블럭에 대응하여 설치되며, 각각이 상기 컬럼선택신호에 응답하여 대응 메모리 블럭에서의 비트선과 대응 메모리 블럭에 대응한 I/O선쌍을 접속시키기 위한 복수의 게이트 수단과, 상기 복수의 I/O선쌍의 각각에 접속되며, 각각이 접속된 I/O선쌍에 대응한 메모리 블럭이 비선택상태의 사이에 상기 접속된 I/O선쌍에 상기 비트선쌍의 프리챠지전위와 동전위의 제1전위를 부여하는 복수의 제1챠지수단 및 상기 복수의 I/O선쌍의 각각에 접속되며, 각각이 접속된 I/O선쌍에 대응한 메모리 블럭이 선택될 때에 상기 접속된 I/O선쌍을 상기 제1전위와 다른 제2전위로 프리챠지하는 복수의 제2챠지수단을 구비하는 랜덤 액세스 메모리.
KR1019920005443A 1991-04-09 1992-04-01 랜덤 액세스 메모리 KR960009948B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP3106789A JP2781080B2 (ja) 1991-04-09 1991-04-09 ランダムアクセスメモリ
JP91-106789 1991-04-09

Publications (2)

Publication Number Publication Date
KR920020506A KR920020506A (ko) 1992-11-21
KR960009948B1 true KR960009948B1 (ko) 1996-07-25

Family

ID=14442668

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920005443A KR960009948B1 (ko) 1991-04-09 1992-04-01 랜덤 액세스 메모리

Country Status (4)

Country Link
US (2) US5321657A (ko)
JP (1) JP2781080B2 (ko)
KR (1) KR960009948B1 (ko)
DE (1) DE4211843C2 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940001644B1 (ko) * 1991-05-24 1994-02-28 삼성전자 주식회사 메모리 장치의 입출력 라인 프리차아지 방법
JP2697568B2 (ja) * 1993-08-26 1998-01-14 日本電気株式会社 半導体記憶装置
JP3364810B2 (ja) * 1993-09-14 2003-01-08 三菱電機株式会社 半導体記憶装置
JPH07272480A (ja) * 1994-03-30 1995-10-20 Mitsubishi Electric Corp 半導体記憶装置
JP3225813B2 (ja) * 1995-11-20 2001-11-05 富士通株式会社 半導体記憶装置
US5710738A (en) * 1996-12-17 1998-01-20 Powerchip Semiconductor Corp. Low power dynamic random access memory
JP3720945B2 (ja) * 1997-04-04 2005-11-30 株式会社東芝 半導体記憶装置
JP4827298B2 (ja) * 2001-01-22 2011-11-30 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100600047B1 (ko) * 2004-05-06 2006-07-13 주식회사 하이닉스반도체 반도체 메모리 장치
US11133044B2 (en) 2018-06-01 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Interleaved routing for MRAM cell selection
US11094361B2 (en) 2018-09-05 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Transistorless memory cell

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2712735B1 (de) * 1977-03-23 1978-09-14 Ibm Deutschland Lese-/Schreibzugriffschaltung zu Speicherzellen eines Speichers und Verfahren zu ihrem Betrieb
JPH0664907B2 (ja) * 1985-06-26 1994-08-22 株式会社日立製作所 ダイナミツク型ｒａｍ
US4658381A (en) * 1985-08-05 1987-04-14 Motorola, Inc. Bit line precharge on a column address change
US4926384A (en) * 1988-01-25 1990-05-15 Visic, Incorporated Static ram with write recovery in selected portion of memory array
US4996671A (en) * 1989-02-18 1991-02-26 Sony Corporation Semiconductor memory device
JPH0814989B2 (ja) * 1989-05-09 1996-02-14 日本電気株式会社 内部同期型スタティックｒａｍ
JP2825291B2 (ja) * 1989-11-13 1998-11-18 株式会社東芝 半導体記憶装置

Also Published As

Publication number Publication date
DE4211843C2 (de) 1995-12-21
JP2781080B2 (ja) 1998-07-30
US5321657A (en) 1994-06-14
USRE36027E (en) 1999-01-05
DE4211843A1 (de) 1992-10-15
JPH04310690A (ja) 1992-11-02
KR920020506A (ko) 1992-11-21

Similar Documents

Publication Publication Date Title
US5473576A (en) Dynamic random access memory device with low-power consumption column selector
US6552944B2 (en) Single bitline direct sensing architecture for high speed memory device
US5325336A (en) Semiconductor memory device having power line arranged in a meshed shape
KR0177776B1 (ko) 고집적 반도체 메모리 장치의 데이타 센싱회로
KR920007440B1 (ko) 반도체 기억장치 및 액세스방법
US6055200A (en) Variable test voltage circuits and methods for ferroelectric memory devices
JP3101298B2 (ja) 半導体メモリ装置
US4748596A (en) Semiconductor memory device with sense amplifiers
US5243574A (en) Shared sense amplifier type semiconductor memory device
JP3302734B2 (ja) 半導体記憶装置
US6320806B1 (en) Input/output line precharge circuit and semiconductor memory device adopting the same
KR960009948B1 (ko) 랜덤 액세스 메모리
US5933386A (en) Driving memory bitlines using boosted voltage
US6049493A (en) Semiconductor memory device having a precharge device
US6301175B1 (en) Memory device with single-ended sensing and low voltage pre-charge
US6292417B1 (en) Memory device with reduced bit line pre-charge voltage
JPH06150646A (ja) 半導体メモリ
US5745423A (en) Low power precharge circuit for a dynamic random access memory
JP2980368B2 (ja) ダイナミック型半導体記憶装置
JPH08195100A (ja) 半導体記憶装置の動作テスト方法および半導体記憶装置
JPH1116384A (ja) 半導体集積回路
KR100311269B1 (ko) 반도체장치
KR100528806B1 (ko) 반도체 메모리 장치
KR20000003989A (ko) 재쓰기회로를 갖는 스태틱램 디바이스
US6212120B1 (en) Semiconductor memory device with less power consumption

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110617

Year of fee payment: 16

EXPY Expiration of term