JPH07272480A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数のメモリブロックについて、非選択のメ
モリブロックにおけるビット線対の初期充電電位と入出
力データ線対の初期充電電位との間に電位差を持たせ
て、メモリブロックを分割動作させることを可能とす
る。 【構成】 サブ行セレクタ９のセレクタ９ａ〜９ｃ…
は、メモリブロック選択信号ＢＳ１およびＢＳ２と、対
応する行セレクト信号ＲＳａ〜ＲＳｃ…とに基づいて、
選択されているメモリブロックにおいて、選択された行
アドレスに対応するビット線対（たとえばＢＬ１ａ，／
ＢＬ１ａ）と入出力データ線対（たとえばＢＵＳ１，／
ＢＵＳ１とを接続させるためのサブ行セレクト信号（た
とえばＲＳａ１を発生させる。したがって、選択された
メモリブロックにおいてのみ、選択された行アドレスに
対応するビット線対と、入出力データ線対とが接続され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、複数のメモリブロックを分割動作させる半導
体記憶装置に関するものである。

【０００２】

【従来の技術】図４は、従来のダイナミックランダムア
クセスメモリ（以下ＤＲＡＭと呼ぶ）の構成を示す回路
図である。

【０００３】図４には、分割動作を行なう２つのメモリ
ブロック１および２と、これらのメモリブロック１およ
び２のそれぞれの行アドレスを選択するための行セレク
タ８とが示される。これらのメモリブロック１および２
は、外部からのアドレス入力に基づいてどちらか一方の
みが活性化される。

【０００４】メモリブロック１は、複数のメモリセルア
レイ１ａ〜１ｃ…、複数のビット線対ＢＬ１ａ，／ＢＬ
１ｂ〜ＢＬ１ｃ，／ＢＬ１ｃ…、入出力データ線対ＢＵ
Ｓ１，／ＢＵＳ１、複数のトランスファーゲートトラン
ジスタ（以下トランジスタと呼ぶ）３ａ〜３ｃ…，４ａ
〜４ｃ…，７１，７２を含む。

【０００５】メモリブロック２は、複数のメモリセルア
レイ２ａ〜２ｃ…、複数のビット線対ＢＬ２ａ，／ＢＬ
２ａ〜ＢＬ２ｃ，／ＢＬ２ｃ…、入出力データ線対ＢＵ
Ｓ２，／ＢＵＳ２、複数のトランスファーゲートトラン
ジスタ（以下トランジスタと呼ぶ）５ａ〜５ｃ…，６ａ
〜６ｃ…，７３，７４を含む。

【０００６】メモリブロック１とメモリブロック２とは
同じ構成である。このため、代表例として、メモリブロ
ック１について説明する。

【０００７】メモリセルアレイ１ａ〜１ｃ…の各々は、
ビット線対イコライズ信号ＢＬＥＱ１、列セレクト信号
ＣＳ１０〜ＣＳ１Ｎおよびセンス信号Ｓ１０，Ｓ１１を
受け、これらの信号に応答して動作する。

【０００８】ビット線対イコライズ信号ＢＬＥＱ１は、
メモリブロック１が非選択状態である場合に、メモリセ
ルアレイ１ａ〜１ｃ…の各々に備えられたビット線対を
同じ電位にするための信号である。列セレクト信号ＣＳ
１０〜ＣＳ１Ｎは、外部からのアドレス入力に対応して
列アドレスを指定するための信号である。

【０００９】センス信号Ｓ１０，Ｓ１１のそれぞれは、
メモリセルアレイ１ａ〜１ｃ…の各々において、列セレ
クト信号ＣＳ１０〜ＣＳ１Ｎで指定された列アドレスの
データの増幅を行なわせるための信号である。

【００１０】メモリセルアレイ１ａ〜１ｃ…のそれぞれ
には、ビット線対ＢＬ１ａ，／ＢＬ１ａ〜ＢＬ１ｃ，／
ＢＬ１ｃ…が備えられる。入出力データ線対ＢＵＳ１，
／ＢＵＳ１は、入出力データ線対として設けられる。す
なわち、入出力データ線対ＢＵＳ１，／ＢＵＳ１は、メ
モリセルアレイ１ａ〜１ｃ…のそれぞれと、外部との間
でのデータの入出力を行なうためのデータ線である。

【００１１】ビット線ＢＬ１ａ〜ＢＬ１ｃのそれぞれ
は、トランジスタ３ａ〜３ｃ…のそれぞれを介して入出
力データ線ＢＵＳ１に接続される。ビット線／ＢＬ１ａ
〜／ＢＬ１ｃ…のそれぞれは、トランジスタ４ａ〜４ｃ
…のそれぞれを介して入出力データ線／ＢＵＳ１に接続
される。

【００１２】入出力データＢＵＳ１には、トランジスタ
７１および７２を介して内部発生電圧Ｖ１が供給され
る。入出力データ線／ＢＵＳ１には、トランジスタ７１
を介して内部発生電圧Ｖ１が供給される。この内部発生
電圧Ｖ１は、入出力データ線対ＢＵＳ１，／ＢＵＳ１の
ぞれそれの初期充電時の電位を決定する電圧である。

【００１３】トランジスタ７１および７２のそれぞれ
は、ゲートにデータ線対イコライズ信号ＤＬＥＱ１を受
ける。このデータ線対イコライズ信号ＤＬＥＱ１は、メ
モリブロック１が非選択状態である場合において、入出
力データ線対ＢＵＳ１，／ＢＵＳ１を同じ電位にするた
めの信号である。

【００１４】行セレクタ８は、外部からのアドレス入力
に基づいて、行アドレスを選択するための行セレクト信
号ＲＳａ〜ＲＳｃ…を発生する。行セレクト信号ＲＳａ
〜ＲＳｃ…のそれぞれは、メモリセルアレイ１ａ〜１ｃ
…のそれぞれの行アドレスに対応する信号である。

【００１５】トランジスタ３ａおよび４ａのそれぞれ
は、ゲートに行セレクト信号ＲＳａを受ける。トランジ
スタ３ｂ，４ｂのそれぞれは、ゲートに行セレクト信号
ＲＳｂを受ける。トランジスタ３ｃ，４ｃのそれぞれ
は、ゲートに行セレクト信号ＲＳｃを受ける。

【００１６】前述したように、メモリブロック２は、メ
モリブロック１と同様に構成される。したがって、メモ
リセルアレイ２ａ〜２ｃのそれぞれは、ビット線対イコ
ライズ信号ＢＬＥＱ２、列セレクト信号ＣＳ２０〜ＣＳ
２Ｎおよびセンス信号Ｓ２０，Ｓ２１を受ける。

【００１７】また、トランジスタ７３，７４は、それぞ
れのゲートに、入出力データ線対イコライズ信号ＤＬＥ
Ｑ２を受ける。

【００１８】さらに、トランジスタ５ａおよび６ａは、
それぞれのゲートに行セレクト信号ＲＳａを受ける。ト
ランジスタ５ｂおよび６ｂは、それぞれのゲートに行セ
レクト信号ＲＳｂを受ける。トランジスタ５ｃおよび６
ｃは、それぞれのゲートに行セレクト信号ＲＳｃを受け
る。

【００１９】次に、メモリセルアレイ１ａ〜１ｃ…およ
び２ａ〜２ｃ…の構成について説明する。これらのメモ
リセルアレイの各々の構成は、同じである。したがっ
て、メモリセルアレイ１ａを代表例として説明する。な
お、図５において、図４と一致するものには同一の参照
符号を付し、その説明を省略する。

【００２０】図５を参照して、このメモリセルアレイ
は、センスアンプＳＡ、メモリ部Ｍおよびイコライズ回
路ＥＱを含む。

【００２１】センスアンプ回路ＳＡは、３つのＮチャネ
ルトランジスタ２６ａ〜２６ｃおよび３つのＰチャネル
トランジスタ２７ａ〜２７ｃを含む。これらのトランジ
スタは、電源電位を受ける電源ノードＮ１、接地電位を
受ける接地ノードＮ２、ビット線ＢＬ１ａおよびビット
線／ＢＬ１ａのそれぞれの間に設けられる。

【００２２】センスアンプ回路ＳＡは、トランジスタ２
６ｃのゲートにセンス信号Ｓ１０を受け、トランジスタ
２７ｃのゲートにセンス信号Ｓ１１を受ける。センスア
ンプ回路ＳＡは、センス信号Ｓ１１およびＳ１０に応答
して動作し、ビット線対ＢＬ１ａ，／ＢＬ１ａ間の電位
差を増幅する。

【００２３】メモリ部Ｍは、複数のメモリセルＭＣ０，
ＭＣ１…を含む。メモリセルＭＣ０，ＭＣ１…の各々
は、キャパシタおよびトランスファーゲートトランジス
タ（以下トランジスタと呼ぶ）を含む。

【００２４】これらのキャパシタの各々は、書込まれた
電荷をその容量で保持する。メモリセルＭＣ０，ＭＣ１
…のそれぞれのキャパシタ２８ａ，２８ｂ…は、対応す
るトランジスタ２９ａ，２９ｂを介してビット線／ＢＬ
１ａまたはＢＬ１ａに接続される。

【００２５】たとえば、メモリセルＭＣ０のキャパシタ
２８ａは、トランジスタ２９ａを介してビット線／ＢＬ
１ａに接続される。また、メモリセルＭＣ０のキャパシ
タ２８ｂは、トランジスタ２９ｂを介してビット線ＢＬ
１ａに接続される。

【００２６】メモリセルＭＣ０，ＭＣ１…のそれぞれの
トランジスタ２８ａ，２８ｂ…は、ゲートに、対応する
列セレクト信号ＣＳ１０，ＣＳ１１…を受けて動作す
る。

【００２７】イコライズ回路ＥＱは、トランスファーゲ
ートトランジスタ３０ａ，３０ｂ，３０ｃを含む。トラ
ンジスタ３０ａおよび３０ｂは、ビット線対ＢＬ１ａ，
／ＢＬ１ａの間に直列に接続される。トランジスタ３０
ａおよび３０ｂの間のノードには、内部発生電圧Ｖ２が
供給される。この内部発生電圧Ｖ２は、ビット線対ＢＬ
１ａ，／ＢＬ１ａの初期充電時の電位を決定する電圧で
ある。

【００２８】トランジスタ３０ｃは、ビット線対ＢＬ１
ａ，／ＢＬ１ａ間に接続される。トランジスタ３０ａ〜
３０ｃは、それぞれのゲートにビット線イコライズ信号
ＢＬＥＱ１を受けて動作する。

【００２９】次に、図４および図５に示されるメモリブ
ロック１および２の動作について説明する。ここでは、
メモリブロック１を代表例として説明する。その説明に
おいては、メモリブロック１が非選択状態である場合と
選択状態である場合とに分けて説明する。

【００３０】図６は、図４に示される従来のＤＲＡＭの
メモリブロック１の動作を示すタイミングチャートであ
る。以下、図４〜図６を参照して動作を説明する。

【００３１】［メモリブロック非選択時］メモリブロッ
ク１の非選択時には、メモリブロック１のビット線対イ
コライズ信号ＢＬＥＱ１をＨレベルとする。これによ
り、メモリブロック１を構成するすべてのメモリセルア
レイ１ａ〜１ｃ…の各々におけるイコライズ回路ＥＱの
トランジスタ３０ａ〜３０ｃをそれぞれオンさせる。

【００３２】その結果、トランジスタ３０ｃによって、
ビット線対ＢＬ１ａ，／ＢＬ１ａがショートされ、ビッ
ト線対ＢＬ１ａ，／ＢＬ１ａの電位が同じ電位になる。

【００３３】それとともに、トランジスタ３０ａおよび
３０ｂを介して内部発生電圧Ｖ２からの電荷をビット線
対ＢＬ１ａ，／ＢＬ１ａのそれぞれに伝える。これによ
り、ビット線対ＢＬ１ａ，／ＢＬ１ａのそれぞれの初期
充電を行なう。

【００３４】また、同様に、データ線対イコライズ信号
ＤＬＥＱ２をＨレベルとする。これにより、トランジス
タ７１および７２のそれぞれをオンさせる。その結果、
内部発生電圧Ｖ１により入出力データ線対ＢＵＳ１，／
ＢＵＳ１のそれぞれの初期充電を行なう。

【００３５】［メモリブロック選択時］メモリブロック
１が外部からのアドレス入力によって選択されると、そ
のメモリブロック１のビット線対イコライズ信号ＢＬＥ
Ｑ１をＬレベルにする。これにより、メモリブロック１
を構成するすべてのメモリセルアレイ１ａ〜１ｃにおけ
るイコライズ回路ＥＱのトランジスタ３０ａ〜３０ｃを
それぞれオフさせる。

【００３６】その結果、たとえばメモリセルアレイ１ａ
においては、ビット線対ＢＬ１ａ，／ＢＬ１ａが内部発
生電圧Ｖ２から切離される。これにより、ビット線対Ｂ
Ｌ１ａ，／ＢＬ１ａが、どこからも電荷が供給されない
完全なフロート状態にされる。その動作は、その他のメ
モリセルアレイ１ｂ，１ｃ…の各々においても同様であ
る。

【００３７】また、同様に、データ線対イコライズ信号
ＤＥＬＱ１もＬレベルとする。これにより、トランジス
タ７１，７２をともにオンさせる。その結果、入出力デ
ータ線対ＢＵＳ１，／ＢＵＳ１が内部発生電圧Ｖ１から
切離される。これにより、入出力データ線対ＢＵＳ１，
／ＢＵＳ１は、どこからも電荷が供給されない完全なフ
ロート状態にされる。

【００３８】次に、そのメモリブロック１を構成するメ
モリセルアレイ１ａ〜１ｃ…のすべてに対して、列アド
レスを示す列セレクト信号を入力させる。これにより、
すべてのメモリセルアレイ１ａ〜１ｃ…からその列アド
レスのデータが読出される。

【００３９】たとえば、メモリセルアレイ１ａに代表さ
れる１個のメモリセルアレイは、メモリブロック１に対
して入力される複数の列セレクト信号ＣＳ１０〜ＣＳ１
Ｎに対応するキャパシタを備えている。

【００４０】このため、たとえば、列アドレス＝０を示
す列セレクト信号ＣＳ１０が選択されると、トランスフ
ァーゲート２９ａがオンし、キャパシタ２８ａに蓄えら
れている電荷によってビット線／ＢＬ１ａの電位が変化
する。

【００４１】その結果、初期充電状態のまま電位が変化
しないビット線ＢＬ１ａと、電位が変化したビット線／
ＢＬ１ａとの間に微小な電位差が発生する。

【００４２】その後、センス信号Ｓ１０，Ｓ１１が入力
される。これにより、センスアンプ回路ＳＡを構成する
トランジスタ２６ａ〜２６ｃ，２７ａ〜２７ｃのそれぞ
れが動作される。その結果、発生された微小な電位差が
センスアンプ回路ＳＡによって増幅される。これによ
り、それぞれのビット線対ＢＬ１ａ，／ＢＬ１ａの一方
がＨレベル（ＶＣＣ）に、他方がＬレベル（ＧＮＤ）に
まで充放電される。このように、すべてのメモリセルア
レイ１ａ〜１ｃ…のビット線対が同様の状態となる。

【００４３】メモリブロック１は、外部からのアドレス
入力によって選択されるか否かにより、以上のような選
択状態と非選択状態とを交互に繰り返す。

【００４４】また、メモリブロック２についても、メモ
リブロック１と同様の動作を行なう。

【００４５】ここで重要なことは、従来のメモリセルア
レイの動作においては、メモリブロック１および２が非
選択状態の場合のビット線対の初期充電電位を決める内
部発生電圧Ｖ２に１／２ＶＣＣを用いていることであ
る。

【００４６】その理由としては、１／２ＶＣＣが、電源
（ＶＣＣ，ＧＮＤ）のノイズを受けにくいということ、
および１／２ＶＣＣを初期充電のために用いると、消費
電力が低いということが挙げられる。

【００４７】このように、メモリブロック１およびメモ
リブロック２は、分割動作を行なうことができる独立し
たメモリブロックである。

【００４８】次に、図４のＤＲＡＭにおいて、実際に、
メモリブロック１から外部にデータが読出される動作に
ついて説明する。

【００４９】外部からのアドレス入力によって所定の列
アドレスが選択されると、その列アドレスを有するメモ
リブロック１が選択される。これにより、列セレクト信
号ＣＳ１０に基づいて、すべてのメモリセルアレイ１ａ
〜１ｃ…において、列アドレス＝０に対応するキャパシ
タのデータが読出される。そして、その読出されたデー
タは、センスアンプ回路ＳＡにより増幅される。

【００５０】また、データ線イコライズ信号ＤＬＥＱ１
がＬレベルになることにより、入出力データ線対ＢＵＳ
１，／ＢＵＳ１は、内部発生電圧Ｖ１から切離され、フ
ロート状態になる。

【００５１】それらの動作が完了すると、次に、外部か
らのアドレス入力により、行アドレスが選択される。こ
のため、行セレクタ８により、その行アドレスに対応す
る行セレクト信号が、選択されてＨレベルになる。ここ
では、行セレクト信号ＲＳｂが選択されたと仮定して説
明する。

【００５２】行セレクタ８においては、列アドレス＝０
に対応するデータを増幅したすべてのメモリセルアレイ
１ａ〜１ｃ…のうち、行セレクト信号ＲＳｂにより、そ
の行アドレスに対応するメモリセルアレイ１ｂのビット
線対ＢＬ１ｂ，／ＢＬ１ｂと、入出力データ線対ＢＵＳ
１，／ＢＵＳ１とが接続される。

【００５３】これにより、メモリセルアレイ１ｂ内のセ
ンスアンプ回路ＳＡによって、入出力データ線対の一方
をＨレベル（ＶＣＣ）にし、他方をＬレベル（ＧＮＤ）
にする充放電が行なわれる。その結果、データの読出が
行なわれる。

【００５４】このようなデータの読出においてメモリブ
ロック１が選択状態である場合は、選択されていないメ
モリブロック２が常に非選択状態にある。したがって、
その場合には、メモリブロック２におけるメモリセルア
レイ２ａ〜２ｃのそれぞれのビット線対ＢＬ２ａ，／Ｂ
Ｌ２ａ〜ＢＬ２ｃ，／ＢＬ２ｃと、入出力データ線対Ｂ
ＵＳ２，／ＢＵＳ２とのそれぞれには、初期充電が常に
行なわれる。

【００５５】このような従来のＤＲＡＭにおいて特徴的
な部分は、行セレクタ８から発生される行セレクト信号
ＲＳａ〜ＲＳｃのそれぞれによって、選択状態のメモリ
ブロックのビット線対のみならず、非選択状態のメモリ
ブロックのビット線対をも入出力データ線対に接続され
るように構成されていることである。

【００５６】従来においては、ビット線対の初期充電用
の内部発生電圧Ｖ２と、入出力データ線対の初期充電用
の内部発生電圧Ｖ１とを同じ電位にしている。

【００５７】次に、内部発生電圧Ｖ１およびＶ２の間に
電位差を持たせて動作させる場合について説明する。

【００５８】具体的には、ビット線対の初期充電電位Ｖ
２よりも入出力データ線対の初期充電電位Ｖ１を高い電
位にした場合（たとえば、各ビット線対を１／２ＶＣＣ
とし、入出力データ線対を１／２ＶＣＣよりも高い電圧
にした場合）を仮定して説明する。

【００５９】この場合、前述したように、選択されたメ
モリブロック１においては、次のような状態が生じる。
セレクト信号ＣＳ１０が選択される前に、メモリセルア
レイ１ａ〜１ｃ…の各々においては、ビット線対が内部
発生電圧Ｖ２から切離され、センスアンプ回路ＳＡによ
る増幅が完了している。

【００６０】また、データ線イコライズ信号ＤＬＥＱ１
がＬレベルになることにより、入出力データ線対ＢＵＳ
１，／ＢＵＳ１も内部発生電圧Ｖ１から切離され、フロ
ート状態となっている。

【００６１】このため、たとえば、行セレクト信号ＲＳ
ｂに基づくトランジスタ３ｂ，４ｂのオン動作により、
ビット線対ＢＬ１ｂ，／ＢＬ１ｂと、入出力データ線対
ＢＵＳ１，／ＢＵＳ１とが接続された場合には、センス
アンプ回路ＳＡによって、フロート状態の入出力データ
線対ＢＵＳ１，／ＢＵＳ１の電荷を充放電する電流しか
流れない。

【００６２】しかし、この場合、メモリブロック２が非
選択状態であるため、ビット線対イコライズ信号ＢＬＥ
Ｑ２およびデータ線対イコライズ信号ＤＬＥＱ２は、ど
ちらもＨレベルである。

【００６３】この場合は、トランジスタ５ｂ，６ｂがそ
れぞれオンするため、内部発生電圧Ｖ１が入出力データ
線対ＢＵＳ２，／ＢＵＳ２に供給されたままになってい
る。また、内部発生電圧Ｖ２は、ビット線対ＢＬ２ａ，
／ＢＬ２ａ〜ＢＬ２ｃ，／ＢＬ２ｃ…に供給されたまま
になっている。

【００６４】したがって、たとえば、行セレクト信号Ｒ
Ｓｂが選択されている間において、内部発生電圧Ｖ１お
よびＶ２の間の電位差によって電流が流れる。その結果
として消費電力が増加する。

【００６５】このような電流を防ぐためには、次のよう
にすることが考えられる。メモリブロック１が選択され
ている間に、メモリブロック２においても、同様にデー
タ線対イコライズ信号ＤＬＥＱ２およびビット線対イコ
ライズ信号ＢＬＥＱ２のそれぞれをＬレベルにする。そ
れにより、ビット線対ＢＬ２ａ，／ＢＬ２ａ〜ＢＬ２
ｃ，／ＢＬ２ｃ…および入出力データ線対ＢＵＳ２，／
ＢＵＳ２をそれぞれ内部発生電圧Ｖ１およびＶ２から切
離す。

【００６６】このように、メモリブロック２内の入出力
データ線対ＢＵＳ２，／ＢＵＳ２およびビット線対ＢＬ
２ａ，／ＢＬ２ａ〜ＢＬ２ｃ，／ＢＬ２ｃ…をそれぞれ
初期充電電位のままフロート状態にしておく。

【００６７】これにより、行セレクト信号が選択された
場合に、非選択状態のメモリブロックにおいて、前述し
たような電流が流れることがなくなる。

【００６８】しかし、初期充電電位が異なるフロート状
態の入出力データ線対ＢＵＳ２，／ＢＵＳ２と、ビット
線対ＢＬ２ａ，／ＢＬ２ａ〜ＢＬ２ｃ，／ＢＬ２ｃ…と
が接続されるため、両者の間で電荷の平均化が起こり、
両者が同じ電位になってしまうるこのような状態が生じ
ると、選択されたメモリブロックの動作の終了後から次
の動作の開始までにおいて、再び、ビット線対を１／２
ＶＣＣの電位にするとともに、入出力データ線対を１／
２ＶＣＣよりも高い電位にする初期充電を行なわなけれ
ばならない。したがって、このような場合には消費電力
の増加を招くという問題がある。

【００６９】また、このような場合、行セレクト信号Ｒ
Ｓａ〜ＲＳｃ…のいずれかが選択されるたびに、その選
択された行に対応する非選択状態のメモリブロックのビ
ット線対の電位が、入出力データ線対からの影響を受け
て変動する。

【００７０】さらに、図５に示されるように、ビット線
対は、トランスファーゲートトランジスタのみを介し
て、データの蓄積を行なうキャパシタに接続されてい
る。このため、そのようなビット線対の不用意な電位の
変化は、ノイズ等を発生し、キャパシタで保持されたデ
ータの破壊を引起こす原因ともなるという問題があっ
た。

【００７１】

【発明が解決しようとする課題】前述したような、分割
動作を行なう従来のＤＲＡＭにおいては、行セレクタ８
から発生される行セレクト信号ＲＳａ〜ＲＳｃ…のそれ
ぞれによって、選択状態のメモリブロック（外部との入
出力を可能にしたいキャパシタが存在するブロック）内
のビット線対のみならず、非選択状態のメモリブロック
（外部との入出力を可能にしたいキャパシタが存在しな
いブロック）内のビット線対も、メモリブロック内の入
出力データ線対に接続される。

【００７２】このため、ビット線対の初期充電電位（従
来は１／２ＶＣＣ）と、それに接続される入出力データ
線対の初期充電電位との間に電位差を持たせて動作させ
ることが容易ではなかった。

【００７３】この発明は、このような問題を解決するた
めになされたものであり、ビット線対の初期充電電位
と、入出力データ線対の初期充電電位との間に電位差を
持たせてメモリブロックを分割動作させることが可能で
ある半導体記憶装置を提供することを目的とする。

【００７４】

【課題を解決するための手段】請求項１に記載の本発明
は、複数のメモリブロック、第１の行選択手段および第
２の行選択手段を備え、複数のメモリブロックの各々
が、複数のメモリセルアレイ、複数のビット線対、複数
のスイッチング手段および入出力データ線対を含む。

【００７５】複数のメモリブロックは、共通の行アドレ
スを有し、選択的に動作される。複数のビット線対は、
複数のメモリセルアレイのそれぞれに対応して設けら
れ、それぞれが複数の共通の行アドレスのそれぞれに対
応する。

【００７６】複数のスイッチング手段は、複数のビット
線対のそれぞれに対応して設けられる。入出力データ線
対は、複数のスイッチング手段のそれぞれを介して複数
のビット線対に接続される。

【００７７】第１の行選択手段は、行アドレスを選択す
るための行選択信号を発生する。第２の行選択手段は、
選択されたメモリブロックを示すメモリブロック選択信
号および行選択信号を受け、これらの信号に応答して、
選択されたメモリブロックにおける選択された行アドレ
スに対応するスイッチング手段をオンさせる制御を行な
う。

【００７８】請求項２に記載の本発明は、複数のメモリ
ブロック、第１の行選択手段および第２の行選択手段を
備え、複数のメモリブロックの各々が、複数のメモリセ
ルアレイ、複数のビット線対、複数のスイッチング手段
および入出力データ線対を含む。

【００７９】複数のメモリブロックは、複数の共通の行
アドレスを有し、選択的に動作される。

【００８０】複数のビット線対は、複数のメモリセルア
レイのそれぞれに対応して設けられ、それぞれが複数の
共通の行アドレスのそれぞれに対応する。

【００８１】複数のスイッチング手段は、複数のビット
線対のそれぞれに対応して設けられる。入出力データ線
対は、複数のスイッチング手段のそれぞれを介して複数
のビット線対に接続される。

【００８２】第１の行選択手段は、行アドレスを選択す
るための行選択信号を行アドレスごとに発生する。

【００８３】第２の行選択手段は、複数の共通の行アド
レスのそれぞれに対応して設けられ、各々が、選択され
たメモリブロックを示すメモリブロック選択信号および
対応する行選択信号を受け、これらの信号に応答して、
選択されたメモリブロックにおける選択された行アドレ
スに対応するスイッチング手段をオンさせる制御を行な
う。

【００８４】請求項３に記載の本発明は、請求項１また
は２に記載の本発明において、複数のビット線対のそれ
ぞれが、対応するメモリブロックの非選択時において、
第１の電位に初期充電され、入出力線対のそれぞれが、
対応するメモリブロックの非選択時において、第１の電
位よりも高い第２の電位に初期充電される。

【００８５】

【作用】請求項１に記載の本発明によれば、第２の行選
択手段は、選択されたメモリブロックにおける選択され
た行アドレスに対応するスイッチング手段をオンさせ
る。

【００８６】したがって、選択されたメモリブロックに
おいては、選択された行アドレスに対応するビット線対
と、入出力データ線対とが接続される。一方、選択され
ていないメモリブロックにおいては、選択された行アド
レスに対応するビット線対と、入出力データ線対とが接
続されない。

【００８７】このため、共通する行アドレスを有する複
数のメモリブロックについて、行アドレスの選択がメモ
リブロックごとに行なわれ得る。

【００８８】請求項２に記載の本発明によれば、行アド
レスごとに設けられた複数の第２の行選択手段の各々
は、対応する行アドレスが選択された場合に、選択され
たメモリブロックにおける対応するスイッチング手段を
オンさせる。

【００８９】したがって、選択されたメモリブロックに
おいては、選択された行アドレスに対応するビット線対
と、入出力データ線対とが接続される。一方、選択され
ていないメモリブロックにおいては、選択された行アド
レスに対応するビット線対と、入出力データ線対とが接
続されない。

【００９０】このため、共通する行アドレスを有する複
数のメモリブロックについて、行アドレスの選択がメモ
リブロックごとに行なわれ得る。

【００９１】請求項３に記載の本発明によれば、請求項
１または２に記載の本発明において、複数のメモリブロ
ックの各々にあっては、非選択時において、ビット線対
のそれぞれが第１の電位に初期充電されるとともに、入
出力線対が、第１の電位よりも高い第２の電位に初期充
電される。

【００９２】したがって、複数のメモリブロックの各々
において、ビット線対の初期充電電位と入出力データ線
対の初期充電電位との間に電位差を持たせて動作させる
場合、非選択のメモリブロックにおいては、第１の行選
択手段により行アドレスが選択されても、ビット線対と
入出力データ線対とが接続されないので、これらの間の
電位差が保持される。

【００９３】

【実施例】次に、この発明の実施例を図面に基づいて詳
細に説明する。

【００９４】図１は、この発明の実施例によるＤＲＡＭ
の構成を示す回路図である。この図１において図４と一
致する部分には同一の参照符号を付しその説明を省略す
る。

【００９５】図１のＤＲＡＭが図４のＤＲＡＭと異なる
のは、サブ行セレクタ９が設けられていることである。
それ以外の部分は、図４のＤＲＡＭと同じである。

【００９６】サブ行セレクタ９は、複数のセレクタ９ａ
〜９ｃ…を含む。セレクタ９ａ〜９ｃ…のそれぞれは、
メモリブロック１および２のそれぞれの行アドレスに対
応して設けられる。したがって、セレクタ９ａ〜９ｃ…
の各々は、独立したサブ行セレクタとしての機能を有す
る。

【００９７】セレクタ９ａ〜９ｃ…のそれぞれは、メモ
リブロック選択信号ＢＳ１およびＢＳ２を受ける。メモ
リブロック選択信号ＢＳ１は、メモリブロック１が選択
されたことを示す信号である。メモリブロック選択信号
ＢＳ２は、メモリブロック２が選択されたことを示す信
号である。その他に、セレクタ９ａ〜９ｃ…のそれぞれ
は、対応する行セレクト信号ＲＳａ〜ＲＳｃ…を受け
る。

【００９８】セレクタ９ａ〜９ｃの各々は、入力された
それらの複数の信号に応答して、メモリブロック１およ
び２のそれぞれにおける対応する行アドレスのビット線
対のトランスファーゲートトランジスタのゲートにサブ
行セレクト信号を与える。

【００９９】具体的に、たとえば、セレクタ９ａは、サ
ブ行セレクト信号ＲＳａ１をメモリブロック１のトラン
ジスタ３ａおよび４ａのそれぞれのゲートに与え、サブ
行セレクト信号ＲＳａ２をメモリブロック２のトランジ
スタ５ａおよび６ａのそれぞれのゲートに与える。

【０１００】サブ行セレクト信号ＲＳａ１およびＲＳａ
２は、対応する行アドレスが選択された場合に、選択さ
れたメモリブロックに与えられる信号のみがＨレベルに
なり、非選択のメモリフローに与えられる信号はＬレベ
ルになる。

【０１０１】それは、その他のセレクタ９ｂ，９ｃ…が
出力するサブ行セレクト信号ＲＳｂ１，ＲＳｂ１，ＲＳ
ｃ１，ＲＳｃ２…についても同様である。

【０１０２】次に、サブ行セレクタ９におけるセレクタ
９ａ〜９ｃ…の詳細な構成について説明する。これらの
セレクタは、同じ構成を有する。このため、セレクタ９
ａを代表例として説明する。図２は、セレクタ９ａの構
成を示す回路図である。

【０１０３】図２を参照して、このセレクタは、ＮＡＮ
Ｄ回路３７，３８およびＮＯＴ回路３９，４０を含む。

【０１０４】ＮＡＮＤ回路３７は、入力信号として、メ
モリブロック選択信号ＢＳ１および行セレクト信号ＲＳ
ａを受け、これらの信号に応答する出力信号をＮＯＴ回
路３９を介して出力する。ＮＡＮＤ回路３７の出力信号
は、ＮＯＴ回路４０で反転されて、サブ行セレクト信号
ＲＳａ１となる。

【０１０５】ＮＡＮＤ回路３８は、入力信号としてブロ
ック選択信号ＢＳ２および行セレクト信号ＲＳａを受
け、これらの信号に応答する出力信号をＮＯＴ回路４０
を介して出力する。ＮＡＮＤ回路３８の出力信号は、Ｎ
ＯＳ回路４０で反転されて、サブ行セレクト信号ＲＳａ
２となる。

【０１０６】このような回路構成により、メモリブロッ
ク選択信号ＢＳ１および行選択信号ＲＳａがともにＨレ
ベルである場合に、サブ行セレクト信号ＲＳａ１がＨレ
ベルとなる。また、メモリブロック選択信号ＢＳ２およ
び行セレクト信号ＲＳａがともにＨレベルである場合
に、サブ行セレクト信号ＲＳａ２がＨレベルになる。

【０１０７】次に、図１および図２に示されるＤＲＡＭ
の動作について説明する。メモリブロック１および２の
うちの１つのメモリブロックが選択された場合の動作
は、従来と同じである。すなわち、外部からのアドレス
入力によってメモリブロックの１つが選択されると、そ
のメモリブロックに含まれるすべてのメモリセルアレイ
のビット線対において、選択された列アドレスに対応す
るデータが読出され、そして、読出されたデータが、増
幅されて出力される。

【０１０８】以下、図１のＤＲＡＭにおいて、メモリブ
ロック１から外部にデータが読出される動作について説
明する。

【０１０９】図３は、メモリブロック１が選択された場
合の読出動作を示すタイミングチャートである。

【０１１０】図３のタイミングチャートが図６のタイミ
ングチャートと異なるのは、メモリブロック１が選択さ
れると、メモリブロック選択信号ＢＳ１がＨレベルにな
ることおよびその後、行セレクト信号ＲＳａがＨレベル
になることによりサブ行セレクト信号ＲＳａ１がＨレベ
ルになることである。

【０１１１】外部からのアドレス入力に基づいて、列ア
ドレス＝０が選択されると、その列アドレスに対応する
メモリブロック１が選択される。これにより、メモリブ
ロック１のすべてのメモリセルアレイ１ａ〜１ｃ…にお
ける列アドレス＝０に対応するキャパシタのデータが、
対応するビット線対に読出される。そして、図５に示さ
れるようなセンスアンプＳＡによってそのデータが増幅
される。

【０１１２】また、それと同時に、入出力データ線対Ｂ
ＵＳ１，／ＢＵＳ１は、データ線対イコライズ信号ＤＬ
ＥＱ１がＬレベルになることにより、内部発生電圧Ｖ２
から切離されたフロート状態になる。

【０１１３】それに加えて、この発明で特徴的なこと
は、メモリブロック１が選択されていることを示すメモ
リブロック選択信号ＢＳ１がＨレベルになることであ
る。

【０１１４】そして、これらの動作が完了すると、メモ
リセルアレイ１ａ〜１ｃ…のうち、サブ行セレクト信号
ＲＳａ１〜ＲＳｃ１…で選択された行アドレスに対応す
るメモリセルアレイのビット線対から、対応するトラン
スファーゲートトランジスタを介して入出力データ線対
ＢＵＳ１，／ＢＵＳ１にデータが伝達される。

【０１１５】この発明における最も特徴的な部分は、こ
のような行アドレスの選択についての構成および動作で
ある。

【０１１６】サブ行セレクタ９におけるセレクタ９ａ〜
９ｃ…の各々は、行セレクタ８によって発生される行セ
レクト信号ＲＳａ〜ＲＳｃ…を、メモリブロック選択信
号ＢＳ１およびＢＳ２に基づいて、メモリブロック１と
メモリブロック２とに対して個別に伝達できる機能を有
する。

【０１１７】行セレクタ８は、従来と同様に、行セレク
ト信号ＲＳａ〜ＲＳｃ…を発生させる。これに対して、
サブ行セレクタ９は、各セレクタによって発生されるサ
ブ行セレクト信号ＲＳａ１〜ＲＳｃ１…およびＲＳａ２
〜ＲＳｃ２…に基づいて、選択されているメモリブロッ
クにおける選択されている行アドレスに対応するメモリ
セルアレイのビット線対と、入出力データ線対とを、対
応するトランスファーゲートトランジスタによって接続
させる。これにより、メモリセルアレイからのデータが
外部に読出される。

【０１１８】具体的には、たとえば、メモリブロック１
が選択されている状態において、メモリセルアレイ１ａ
および１ｂに対応する行アドレスが選択されると、メモ
リブロック１のトランジスタ３ａおよび４ａのみがオン
し、メモリブロック２のトランジスタ５ａおよび６ａは
オンしない。

【０１１９】したがって、非選択状態のメモリブロック
２においては、選択された行アドレスに対応するビット
線対ＢＬ２ａ，／ＢＬ２ａが入出力データ線対ＢＵＳ
２，／ＢＵＳ２と接続されない。

【０１２０】その結果、非選択のメモリブロックにおい
ては、ビット線対の初期充電電位および入出力データ線
対の初期充電電位がそれぞれ保持される。このため、従
来のように、再度の初期充電を行なう必要がない。

【０１２１】このように、この実施例においては、メモ
リブロック１およびメモリブロック２を分割動作させる
場合に、非選択のメモリブロックにおけるデータ線対の
初期充電電位と、入出力データ線対の初期充電電位との
間に常に電位差を持たせて分割動作させることができ
る。

【０１２２】

【発明の効果】請求項１に記載の本発明によれば、共通
する行アドレスを有する複数のメモリブロックにおい
て、共通する行アドレスが選択された場合に、第２の行
選択手段によって、選択状態のメモリブロックにおいて
のみビット線対と入出力データ線対とが接続される。一
方、非選択状態のメモリブロックにおいては、ビット線
対と入出力データ線対とが接続されない。

【０１２３】したがって、複数のメモリブロックについ
て、行アドレスの選択をメモリブロックごとに行なうこ
とができる。その結果、ビット線対の初期充電電位と入
出力データ線対の初期充電電位とに電位差を持たせて、
メモリブロックを分割動作させることができる。

【０１２４】請求項２に記載の本発明によれば、共通の
行アドレスを有する複数のメモリブロックについて、共
通する行アドレスが選択された場合に、各行アドレスに
対応する複数の第２の行選択手段によって、選択状態の
メモリブロックにおいてのみビット線対と入出力データ
線対とが接続される。一方、非選択状態のメモリブロッ
クにおいては、ビット線対と入出力データ線対とが接続
されない。

【０１２５】したがって、複数のメモリブロックについ
て、行アドレスの選択をメモリブロックごとに行なうこ
とができる。その結果、ビット線対の初期充電電位と、
入出力データ線対の初期充電電位との間に電位差を持た
せて、メモリブロックを分割動作させることができる。

【０１２６】請求項３に記載の本発明によれば、請求項
１または２に記載の本発明において、非選択状態のメモ
リブロックにおいてビット線対が第１の電位に初期充電
され、入出力データ線対が第１の電位よりも高い第２の
電位に初期充電される。これにより、非選択状態のメモ
リブロックにおいては、ビット線対の初期充電電位と、
入出力データ線対の初期充電電位との間に電位差を持た
せて、メモリブロックを分割動作させることができる。

【図面の簡単な説明】

【図１】この発明の実施例によるＤＲＡＭの構成を示す
回路図である。

【図２】サブ行セレクタにおけるセレクタの構成を示す
回路図である。

【図３】図１のメモリブロックが選択された場合のデー
タの読出動作を示すタイミングチャートである。

【図４】従来のＤＲＡＭの構成を示す回路図である。

【図５】図４のメモリセルアレイの構成を示す回路図で
ある。

【図６】従来のＤＲＡＭにおけるデータの読出動作のタ
イミングチャートである。

【符号の説明】 １，２ メモリブロック １ａ〜１ｃ…，２ａ，２ｃ…メモリセルアレイ ３ａ〜３ｃ…，４ａ〜４ｃ…，５ａ〜５ｃ…，６ａ〜６
ｃ… ビット線 ８ 行セレクタ ９ サブ行セレクタ ９ａ〜９ｃ… セレクタ ＢＳ１，ＢＳ２ メモリブロック選択信号 ＢＵＳ１，／ＢＵＳ１，ＢＵＳ２，／ＢＵＳ２ 入出力
データ線対 ＲＳａ〜ＲＳｃ… 行セレクト信号 ＲＳａ１〜ＲＳｃ１…，ＲＳａ２〜ＲＳｃ２… サブ行
セレクト信号 ３ａ〜３ｃ…，４ａ〜４ｃ…，５ａ〜５ｃ…，６ａ〜６
ｃ… トランスファーゲートトランジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の共通の行アドレスを有し、選択的
   に動作される複数のメモリブロックと、 前記複数のメモリブロックの各々は、 複数のメモリセルアレイと、 前記複数のメモリセルアレイのそれぞれに対応して設け
   られ、それぞれが前記複数の共通の行アドレスのそれぞ
   れに対応する複数のビット線対と、 前記複数のビット線対のそれぞれに対応して設けられた
   複数のスイッチング手段と、 前記複数のスイッチング手段のそれぞれを介して前記複
   数のビット線対に接続された入出力データ線対とを含
   み、 前記行アドレスを選択するための行選択信号を発生する
   第１の行選択手段と、 選択された前記メモリブロックを示すメモリブロック選
   択信号および前記行選択信号を受け、これらの信号に応
   答して、選択されたメモリブロックにおける選択された
   行アドレスに対応する前記スイッチング手段をオンさせ
   る制御を行なう第２の行選択手段とを備えた、半導体記
   憶装置。
2. 【請求項２】 複数の共通の行アドレスを有し、選択的
   に動作される複数のメモリブロックと、 前記複数のメモリブロックの各々は、 複数のメモリセルアレイと、 前記複数のメモリセルアレイのそれぞれに対応して設け
   られ、それぞれが前記複数の共通の行アドレスのそれぞ
   れに対応する複数のビット線対と、 前記複数のビット線対のそれぞれに対応して設けられた
   複数のスイッチング手段と、 前記複数のスイッチング手段のそれぞれを介して前記複
   数のビット線対に接続された入出力データ線対とを含
   み、 前記行アドレスを選択するための行選択信号を前記行ア
   ドレスごとに発生する第１の行選択手段と、 前記複数の共通の行アドレスのそれぞれに対応して設け
   られ、各々が、選択されたメモリブロックを示すメモリ
   ブロック選択信号および対応する前記行選択信号を受
   け、これらの信号に応答して、選択されたメモリブロッ
   クにおける選択された行アドレスに対応する前記スイッ
   チング手段をオンさせる制御を行なう第２の行選択手段
   とを備えた、半導体記憶装置。
3. 【請求項３】 前記複数のビット線対のそれぞれは、対
   応するメモリブロックの非選択時において第１の電位に
   初期充電され、 前記入出力データ線対のそれぞれは、対応するメモリブ
   ロックの非選択時において前記第１の電位よりも高い第
   ２の電位に初期充電されることを特徴とする、請求項１
   または２記載の半導体記憶装置。