JP2726456B2 - 集積メモリ回路 - Google Patents
集積メモリ回路Info
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- JP2726456B2 JP2726456B2 JP63294786A JP29478688A JP2726456B2 JP 2726456 B2 JP2726456 B2 JP 2726456B2 JP 63294786 A JP63294786 A JP 63294786A JP 29478688 A JP29478688 A JP 29478688A JP 2726456 B2 JP2726456 B2 JP 2726456B2
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- Static Random-Access Memory (AREA)
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Description
【発明の詳細な説明】 （発明の属する技術分野） 本発明は、外部電力供給接続点と、内部電力供給接続
点とを有し、かつ、これら両接続点間に接続されてい
て、外部電力供給接続点に供給される電圧よりも低い電
圧を内部電力供給接続点に供給するための電圧変換器と
を有している集積スタティックメモリ回路であって、行
および列に配置され、かつ内部供給電圧に接続されてい
るスタティック メモリ セルのマトリックスを有し、
行のメモリセルの各々はワード線に接続されており、列
に接続されているスタティック メモリ セルの各々は
アクセス トランジスタを経てビット線に接続されてい
る集積スタティック メモリ回路に関するものである。
点とを有し、かつ、これら両接続点間に接続されてい
て、外部電力供給接続点に供給される電圧よりも低い電
圧を内部電力供給接続点に供給するための電圧変換器と
を有している集積スタティックメモリ回路であって、行
および列に配置され、かつ内部供給電圧に接続されてい
るスタティック メモリ セルのマトリックスを有し、
行のメモリセルの各々はワード線に接続されており、列
に接続されているスタティック メモリ セルの各々は
アクセス トランジスタを経てビット線に接続されてい
る集積スタティック メモリ回路に関するものである。
（従来の技術） 上述の種類の集積メモリ回路は、1987年２月17日IEEE
インターナショナル ソリッド・ステート サーキット
コンファレンス セクション XIX:ハイデンシティ S
RAMS;A 256K SRAM ウイズ オン・チップ パワー サ
プラィ コンバージョン 頁252−253に発表されてい
る。上述の刊行物により既知の集積回路は、外部電力供
給接続点に供給される電圧をより低い電圧に変換する電
圧変換器を有しており、内部電力供給接続点を通じてこ
の変換した低電圧をメモリ回路に供給する。この種電圧
変換器は、例えばメモリ セルで構成するメモリ回路の
トランジスタをいわゆるホット エレクトロン効果より
保護するために必要である。この現象は、サブミクロン
オーダー（ミクロン以下の範囲）のトランジスタにおい
て、かかるトランジスタを有するこの種回路に通常5Vの
標準供給電圧を供給した時に生ずる。サブ ミクロン範
囲のトランジスタでは、加える供給電圧により低いもの
を使用することによってホット エレクトロン効果を防
止することができるが、供給電圧を低くするとメモリ
セル自体が低速となる欠点があり、不所望の結果を招来
する。この効果はセル内のトランジスタを僅かに幅広と
することによって補償できる。
インターナショナル ソリッド・ステート サーキット
コンファレンス セクション XIX:ハイデンシティ S
RAMS;A 256K SRAM ウイズ オン・チップ パワー サ
プラィ コンバージョン 頁252−253に発表されてい
る。上述の刊行物により既知の集積回路は、外部電力供
給接続点に供給される電圧をより低い電圧に変換する電
圧変換器を有しており、内部電力供給接続点を通じてこ
の変換した低電圧をメモリ回路に供給する。この種電圧
変換器は、例えばメモリ セルで構成するメモリ回路の
トランジスタをいわゆるホット エレクトロン効果より
保護するために必要である。この現象は、サブミクロン
オーダー（ミクロン以下の範囲）のトランジスタにおい
て、かかるトランジスタを有するこの種回路に通常5Vの
標準供給電圧を供給した時に生ずる。サブ ミクロン範
囲のトランジスタでは、加える供給電圧により低いもの
を使用することによってホット エレクトロン効果を防
止することができるが、供給電圧を低くするとメモリ
セル自体が低速となる欠点があり、不所望の結果を招来
する。この効果はセル内のトランジスタを僅かに幅広と
することによって補償できる。
（発明の目的） 本発明の目的は上述の如き種類の回路において、信頼
性を増加させ、かつメモリ回路への急速アクセスを可能
とするため、実効的に利用できる内部供給電圧をより低
くした集積スタティック メモリ回路を提供することに
ある。
性を増加させ、かつメモリ回路への急速アクセスを可能
とするため、実効的に利用できる内部供給電圧をより低
くした集積スタティック メモリ回路を提供することに
ある。
かかる目的に対し、本発明スタティック メモリ回路
は、ワード線の制御信号の最大電圧を内部供給電圧と等
しくしたこと、並びに各読出サイクルの前においては、
最低ビット線電圧を、内部供給電圧より、スタティック
メモリ セルをビット線に接続するアクセス トラン
ジスタのスレショールド電圧を減じたものに等しくする
ことを特徴とする。
は、ワード線の制御信号の最大電圧を内部供給電圧と等
しくしたこと、並びに各読出サイクルの前においては、
最低ビット線電圧を、内部供給電圧より、スタティック
メモリ セルをビット線に接続するアクセス トラン
ジスタのスレショールド電圧を減じたものに等しくする
ことを特徴とする。
（発明の効果） 本発明による上述の如きメモリ回路は、メモリ セル
に対する最大ノイズ マージン（許容限度）が維持さ
れ、かつ読出サイクル中ビット線の極めて低い電圧によ
りメモリ セルの論理高レベルが妨害を受けない特性を
有する。これについては後に詳細に述べる。
に対する最大ノイズ マージン（許容限度）が維持さ
れ、かつ読出サイクル中ビット線の極めて低い電圧によ
りメモリ セルの論理高レベルが妨害を受けない特性を
有する。これについては後に詳細に述べる。
本発明では、ビット線の電位が低いため、アクセス
トランジスタによってメモリ セルの論理高レベルが妨
害されない利点を有する。
トランジスタによってメモリ セルの論理高レベルが妨
害されない利点を有する。
本発明集積スタティック メモリ回路の好適実施例で
は、ビット線とノン・ビット線を局部読出母線に選択的
に接続するため列選択回路によって制御されるトランジ
スタを、最大電圧が外部電力供給点に供給する電圧に等
しい選択信号によって制御する。このように、振幅が外
部供給電圧に等しい選択信号によって列選択トランジス
タをターン・オンすると、外部または内部供給線に急激
な電圧降下が生じた場合でも、列選択トランジスタは依
然として完全にターン・オン状態を維持し、このため信
号の損失を避けうる利点を有する。
は、ビット線とノン・ビット線を局部読出母線に選択的
に接続するため列選択回路によって制御されるトランジ
スタを、最大電圧が外部電力供給点に供給する電圧に等
しい選択信号によって制御する。このように、振幅が外
部供給電圧に等しい選択信号によって列選択トランジス
タをターン・オンすると、外部または内部供給線に急激
な電圧降下が生じた場合でも、列選択トランジスタは依
然として完全にターン・オン状態を維持し、このため信
号の損失を避けうる利点を有する。
実施例 以下図面により本発明を詳細に説明する。
第１図は、本発明による集積スタティック メモリ回
路の一部を示す図である。この種メモリ回路は行および
列に配置されたメモリ セルのマトリックスを有する。
第１図はこのようなメモリ回路の１つの列３のみを示
し、図中１つの列３のうちの２個のメモリ セルMC3−
１およびMC3−Ｎのみが示してある。第１メモリセルMC3
−１をワード線WL1に接続し、Ｎ番目のメモリ セルMC3
−Ｎをワード線WLNに接続する。これらのワード線WL1ま
たはWLNを使用し、メモリ セルMC3−１またはMC3−Ｎ
をアクセス トランジスタN7,N8およびN9,N10をそれぞ
れ通じてビット線BL3およびノン・ビット線BLB3に接続
することができる。これらのビット線BL3及ノン・ビッ
ト線BLB3は、選択トランジスタN2およびN4を通じローカ
ル読出線RWBおよびローカルノン・読出・書込線RWBBに
接続する。これらのトランジスタN3およびN4は列選択線
Y3に供給する選択信号により制御される。この列選択線
Y3上の列選択信号はトランジスタP4,P5およびP6のプレ
チャーザ（予備充電）および平衡化にも使用され、これ
については後述する。これらのプレチャージおよび平衡
化トランジスタを使用しビット線対BL3およびBLB3を同
じ電位に予備充電することができる、すなわちPMOSトラ
ンジスタP4およびP5のソースに供給する内部供給電圧VD
Iにまで予備充電することができる。ビット線対BL3およ
びBLB3に加えて、このローカル読出・書込母線RWBおよ
びRWBBに他のビット線対を接続することができ、図中こ
れらのビット線BL1,BLB1,BL2,BLB2乃至BLM,BLBMを示し
てある。ローカル読出・書込母線をNMOSトランジスタN5
およびN6を有するローカル読出増幅器に接続し、これら
トランジスタのソースをDC電圧源Ｉに接続する。これら
のローカル読出・書込母線RWBおよびRWBBに対し放電お
よび平衡化回路をも接続してあり、これらの回路は２個
のNMOSトランジスタN1およびN2と１個のPMOSトランジス
タP1を有する。これらのトランジスタN1およびN2は一方
においてローカル読出・書込母線RWBおよびRWBBの線に
接続し、他方において内部ビット線放電電圧VDITに接続
する。これら２個のNMOSトランジスタN1およびN2は平衡
化信号EQにより制御し、その値は最大で周囲回路より供
給される供給電圧VDDに等しくする。平衡化トランジス
タP1は読出・書込線RWBおよびノン読出・書込線RWBBの
間に接続されており、信号EQの逆数である信号EQBによ
り制御される。このローカル読出・書込母線RWBおよびR
WBBは負荷を通じ内部供給電圧VDIに接続し、この負荷
は、ゲート電極をこの例の場合では大地に接続してある
２個のPMOSトランジスタP2およびP3により形成される。
路の一部を示す図である。この種メモリ回路は行および
列に配置されたメモリ セルのマトリックスを有する。
第１図はこのようなメモリ回路の１つの列３のみを示
し、図中１つの列３のうちの２個のメモリ セルMC3−
１およびMC3−Ｎのみが示してある。第１メモリセルMC3
−１をワード線WL1に接続し、Ｎ番目のメモリ セルMC3
−Ｎをワード線WLNに接続する。これらのワード線WL1ま
たはWLNを使用し、メモリ セルMC3−１またはMC3−Ｎ
をアクセス トランジスタN7,N8およびN9,N10をそれぞ
れ通じてビット線BL3およびノン・ビット線BLB3に接続
することができる。これらのビット線BL3及ノン・ビッ
ト線BLB3は、選択トランジスタN2およびN4を通じローカ
ル読出線RWBおよびローカルノン・読出・書込線RWBBに
接続する。これらのトランジスタN3およびN4は列選択線
Y3に供給する選択信号により制御される。この列選択線
Y3上の列選択信号はトランジスタP4,P5およびP6のプレ
チャーザ（予備充電）および平衡化にも使用され、これ
については後述する。これらのプレチャージおよび平衡
化トランジスタを使用しビット線対BL3およびBLB3を同
じ電位に予備充電することができる、すなわちPMOSトラ
ンジスタP4およびP5のソースに供給する内部供給電圧VD
Iにまで予備充電することができる。ビット線対BL3およ
びBLB3に加えて、このローカル読出・書込母線RWBおよ
びRWBBに他のビット線対を接続することができ、図中こ
れらのビット線BL1,BLB1,BL2,BLB2乃至BLM,BLBMを示し
てある。ローカル読出・書込母線をNMOSトランジスタN5
およびN6を有するローカル読出増幅器に接続し、これら
トランジスタのソースをDC電圧源Ｉに接続する。これら
のローカル読出・書込母線RWBおよびRWBBに対し放電お
よび平衡化回路をも接続してあり、これらの回路は２個
のNMOSトランジスタN1およびN2と１個のPMOSトランジス
タP1を有する。これらのトランジスタN1およびN2は一方
においてローカル読出・書込母線RWBおよびRWBBの線に
接続し、他方において内部ビット線放電電圧VDITに接続
する。これら２個のNMOSトランジスタN1およびN2は平衡
化信号EQにより制御し、その値は最大で周囲回路より供
給される供給電圧VDDに等しくする。平衡化トランジス
タP1は読出・書込線RWBおよびノン読出・書込線RWBBの
間に接続されており、信号EQの逆数である信号EQBによ
り制御される。このローカル読出・書込母線RWBおよびR
WBBは負荷を通じ内部供給電圧VDIに接続し、この負荷
は、ゲート電極をこの例の場合では大地に接続してある
２個のPMOSトランジスタP2およびP3により形成される。
第１図に示した回路部分の動作を第2a図および第2b図
を参照して以下に説明する。第2a図においては縦軸に３
つの電圧レベルをプロットしてあり、これらの電圧はVD
D,VDIおよびVDITである。電圧VDDは外部より加えられる
供給電圧であって、その標準は5Vである。メモリ セル
のマトリクスに対し内部で発生する供給電圧はVDIであ
り、その値は約3.5Vである。第３番目の電圧VDITはビッ
ト ライン放電電圧と称され、その絶対値は内部供給電
圧VDIより約１スレショールド電圧VTHだけ低く、このス
レショールド電圧VTHはメモリ セルをメモリ線BL3およ
びノン ビット線BLB3に接続するアクセス トランジス
タN7,N8,N9,N10のスレショールド電圧に等しい。外部供
給電圧VDDよりも低い内部供給電圧VDIを使用することに
より最大振幅がVDDに等しい列選択信号によって列３を
ローカル読出・書込母線RWBおよびRWBBに接続する作用
を行なう選択トランジスタN3およびN4の駆動が可能とな
る。ビット線BL3およびノン・ビット線BLB3よりローカ
ル読出・書込母線RWBおよびRWBBへ転送すべき信号は最
大電圧値VDIより常に低いので、トランジスタN3およびN
4は常に完全導通状態であるため、これらを通じて信号
損失は生じない。さらに、供給電圧に電圧変動が生じて
もトランジスタN4およびN3による信号の転送には影響を
生じない。付加的な利点は内部供給電圧VDIよりもかな
り高い外部供給電圧VDDによってこれらの選択トランジ
スタが駆動されることであり、従来使用されていた如く
PMOSトランジスタとNMOSトランジスタの並列接続により
構成される転送ゲートに代えて単に１個のNMOS選択トラ
ンジスタN3又はN4をビット線内に使用すれば十分である
ことである。PMOSトランジスタが不要になることによっ
て全体のレイアウトを小型にすることができる。さらに
付加的な利点は、これまで転送ゲートとして使用されて
いたPMOSトランジスタの個所にビット線対BL3およびBLB
3の予備的充電用にPMOSトランジスタを配置しうること
である。
を参照して以下に説明する。第2a図においては縦軸に３
つの電圧レベルをプロットしてあり、これらの電圧はVD
D,VDIおよびVDITである。電圧VDDは外部より加えられる
供給電圧であって、その標準は5Vである。メモリ セル
のマトリクスに対し内部で発生する供給電圧はVDIであ
り、その値は約3.5Vである。第３番目の電圧VDITはビッ
ト ライン放電電圧と称され、その絶対値は内部供給電
圧VDIより約１スレショールド電圧VTHだけ低く、このス
レショールド電圧VTHはメモリ セルをメモリ線BL3およ
びノン ビット線BLB3に接続するアクセス トランジス
タN7,N8,N9,N10のスレショールド電圧に等しい。外部供
給電圧VDDよりも低い内部供給電圧VDIを使用することに
より最大振幅がVDDに等しい列選択信号によって列３を
ローカル読出・書込母線RWBおよびRWBBに接続する作用
を行なう選択トランジスタN3およびN4の駆動が可能とな
る。ビット線BL3およびノン・ビット線BLB3よりローカ
ル読出・書込母線RWBおよびRWBBへ転送すべき信号は最
大電圧値VDIより常に低いので、トランジスタN3およびN
4は常に完全導通状態であるため、これらを通じて信号
損失は生じない。さらに、供給電圧に電圧変動が生じて
もトランジスタN4およびN3による信号の転送には影響を
生じない。付加的な利点は内部供給電圧VDIよりもかな
り高い外部供給電圧VDDによってこれらの選択トランジ
スタが駆動されることであり、従来使用されていた如く
PMOSトランジスタとNMOSトランジスタの並列接続により
構成される転送ゲートに代えて単に１個のNMOS選択トラ
ンジスタN3又はN4をビット線内に使用すれば十分である
ことである。PMOSトランジスタが不要になることによっ
て全体のレイアウトを小型にすることができる。さらに
付加的な利点は、これまで転送ゲートとして使用されて
いたPMOSトランジスタの個所にビット線対BL3およびBLB
3の予備的充電用にPMOSトランジスタを配置しうること
である。
読出動作の場合、第１図に示した本発明による集積ス
タティック メモリ回路は次の如くして動作する。安定
状態において、ビット線BL3およびノン・ビット線BLB3
は読出・書込母線RWBおよびRWBBと同様に内部供給電圧V
DIに充電される。列選択線Y3上の選択信号によって列３
が選択されると、予備充電および平衡化トランジスタP
4,P5,P6はスイッチ・オフされ、かつ選択トランジスタN
3およびN4がスイッチ・オンされるためビット線BL3およ
びノン・ビット線BLB3は読出・書込線RWBおよびノン読
出・書込線RWBBにそれぞれ接続される。平衡化信号EQが
スイッチ・オンされると、PMOSトランジスタP1およびNM
OSトランジスタN1およびN2がスイッチ・オンされるた
め、ビット線BL3、読出・書込線RWB、ノン・ビット線BL
B3およびノン・読出・書込線RWBBは放電トランジスタN1
およびN2を通じて電圧VDITになるまで放電される。次い
でワード線WLN上のワード選択信号によって列３内のセ
ルMC3−Ｎが選択され、しかる後ビット線BL3およびノン
・ビット線BLB3上にデータ信号が形成される。ここで信
号EQはスイッチ・オフされ、信号EQBがスイッチ・オン
されるので放電トランジスタN1およびN2ならびに平衡化
トランジスタP1は阻止（ブロック）される。列３内のメ
モリ セルMC3−Ｎ内の情報がビット線BL3に高い信号を
生じ、またノン・ビット線BLB3上に低い信号を生ずるも
のとすると、PMOSトランジスタP3の影響により読出・書
込線RWBの上の電圧が上昇し、かつビット線BL3上の電圧
も上昇する。このように選択されたメモリ セル内のNM
OSトランジスタおよびトランジスタP2,N9を正しい値に
選択することによってノン・ビット線BLBおよびノン・
読出・書込線RWBB上の電位はほぼ一定に維持される。ロ
ーカル読出・書込母線RWBおよびRWBBに接続され、トラ
ンジスタN5およびN6を有している読出増幅器は読出線RW
Bとノン読出線BWBB上の電圧の差を検出し、一般読出母
線のデータ母線RBおよびRBB上にデータ信号を送出す
る。このデータ信号は選択されたメモリ セルMC3−Ｎ
内に蓄積されていた情報に見合うものである。
タティック メモリ回路は次の如くして動作する。安定
状態において、ビット線BL3およびノン・ビット線BLB3
は読出・書込母線RWBおよびRWBBと同様に内部供給電圧V
DIに充電される。列選択線Y3上の選択信号によって列３
が選択されると、予備充電および平衡化トランジスタP
4,P5,P6はスイッチ・オフされ、かつ選択トランジスタN
3およびN4がスイッチ・オンされるためビット線BL3およ
びノン・ビット線BLB3は読出・書込線RWBおよびノン読
出・書込線RWBBにそれぞれ接続される。平衡化信号EQが
スイッチ・オンされると、PMOSトランジスタP1およびNM
OSトランジスタN1およびN2がスイッチ・オンされるた
め、ビット線BL3、読出・書込線RWB、ノン・ビット線BL
B3およびノン・読出・書込線RWBBは放電トランジスタN1
およびN2を通じて電圧VDITになるまで放電される。次い
でワード線WLN上のワード選択信号によって列３内のセ
ルMC3−Ｎが選択され、しかる後ビット線BL3およびノン
・ビット線BLB3上にデータ信号が形成される。ここで信
号EQはスイッチ・オフされ、信号EQBがスイッチ・オン
されるので放電トランジスタN1およびN2ならびに平衡化
トランジスタP1は阻止（ブロック）される。列３内のメ
モリ セルMC3−Ｎ内の情報がビット線BL3に高い信号を
生じ、またノン・ビット線BLB3上に低い信号を生ずるも
のとすると、PMOSトランジスタP3の影響により読出・書
込線RWBの上の電圧が上昇し、かつビット線BL3上の電圧
も上昇する。このように選択されたメモリ セル内のNM
OSトランジスタおよびトランジスタP2,N9を正しい値に
選択することによってノン・ビット線BLBおよびノン・
読出・書込線RWBB上の電位はほぼ一定に維持される。ロ
ーカル読出・書込母線RWBおよびRWBBに接続され、トラ
ンジスタN5およびN6を有している読出増幅器は読出線RW
Bとノン読出線BWBB上の電圧の差を検出し、一般読出母
線のデータ母線RBおよびRBB上にデータ信号を送出す
る。このデータ信号は選択されたメモリ セルMC3−Ｎ
内に蓄積されていた情報に見合うものである。
第2b図は書込サイクルの後に読出サイクルが行われた
時、第１図の回路のいくつかの点における電圧が如何に
して時間の関数として変化するかを示す図である。書込
サイクル中において選択トランジスタN3およびN4は列選
択線Y3上の選択信号を通じ導通状態となり、列３内で所
望のセル、この場合、セルMC3−Ｎが選択される。すな
わちこの場合、アクセス トランジスタN9およびN10上
の選択信号によりノン・ビット線BLB3およびビット線BL
3に接続されているメモリ セルMC3−Ｎが選択される。
書込サイクル中において平衡化トランジスタP1のゲート
電極上の信号EQBが高い値であり、放電トランジスタN1
およびN2のゲート電極上の信号EQが低い値であるため、
線RWBおよびRWBBを有するローカル読出母線にバッファ
（図示せず）により送込まれるデータ信号は妨害を受け
ない。ローカル読出・書込線RWB上の信号は低い値であ
り、かつローカル ノン読出・書込線RWBB上の信号は高
い値であるとすると、これらの信号はトランジスタN3お
よびN4を通じ、それぞれビット線BL3およびノン・ビッ
ト線BLB3に転送される。第2b図に示す如くこの書込サイ
クルの僅か後に読出サイクルが行われると、第１に平衡
化信号EQBは低い値となり、またこれと同時に平衡化信
号EQは高い値となるため、ローカル読出・書込母線RWB
およびRWBBおよびビット線対BL3およびBLB3は電圧レベ
ルVDITとなり、列選択信号WLNは依然として低い値であ
る。ローカル読出・書込母線RWBおよびRWBBならびにビ
ット線BL3およびBLB3が所望の電圧レベルVDITに上昇す
ると直ちに、行選択信号WLNが高い値となり、このため
選択された列の所望のメモリ セルはこのビット線に接
続される。このメモリ セル内のデータはビット線BL3
およびBLB3上の電位に影響を与え始める。この場合平衡
化信号EQは直ちにスイッチ・オフされ、また非平衡化信
号EQBはスイッチ・オンされるため、トランジスタN1お
よびN2とPMOSトランジスタP1はスイッチ・オフされる。
ビット線BL3およびノン・ビット線BLB3上の信号ならび
にローカル読出母線RWBおよびRWBB上の信号は第2a図に
既に示した如くに形成され、NMOSトランジスタN5および
N6を有する読出増幅器によって検出される。
時、第１図の回路のいくつかの点における電圧が如何に
して時間の関数として変化するかを示す図である。書込
サイクル中において選択トランジスタN3およびN4は列選
択線Y3上の選択信号を通じ導通状態となり、列３内で所
望のセル、この場合、セルMC3−Ｎが選択される。すな
わちこの場合、アクセス トランジスタN9およびN10上
の選択信号によりノン・ビット線BLB3およびビット線BL
3に接続されているメモリ セルMC3−Ｎが選択される。
書込サイクル中において平衡化トランジスタP1のゲート
電極上の信号EQBが高い値であり、放電トランジスタN1
およびN2のゲート電極上の信号EQが低い値であるため、
線RWBおよびRWBBを有するローカル読出母線にバッファ
（図示せず）により送込まれるデータ信号は妨害を受け
ない。ローカル読出・書込線RWB上の信号は低い値であ
り、かつローカル ノン読出・書込線RWBB上の信号は高
い値であるとすると、これらの信号はトランジスタN3お
よびN4を通じ、それぞれビット線BL3およびノン・ビッ
ト線BLB3に転送される。第2b図に示す如くこの書込サイ
クルの僅か後に読出サイクルが行われると、第１に平衡
化信号EQBは低い値となり、またこれと同時に平衡化信
号EQは高い値となるため、ローカル読出・書込母線RWB
およびRWBBおよびビット線対BL3およびBLB3は電圧レベ
ルVDITとなり、列選択信号WLNは依然として低い値であ
る。ローカル読出・書込母線RWBおよびRWBBならびにビ
ット線BL3およびBLB3が所望の電圧レベルVDITに上昇す
ると直ちに、行選択信号WLNが高い値となり、このため
選択された列の所望のメモリ セルはこのビット線に接
続される。このメモリ セル内のデータはビット線BL3
およびBLB3上の電位に影響を与え始める。この場合平衡
化信号EQは直ちにスイッチ・オフされ、また非平衡化信
号EQBはスイッチ・オンされるため、トランジスタN1お
よびN2とPMOSトランジスタP1はスイッチ・オフされる。
ビット線BL3およびノン・ビット線BLB3上の信号ならび
にローカル読出母線RWBおよびRWBB上の信号は第2a図に
既に示した如くに形成され、NMOSトランジスタN5および
N6を有する読出増幅器によって検出される。
第３図は使用すべき内部供給電圧VDIおよびVDITを発
生する電力供給回路を示すものであり、これらの電圧は
標準が5Vの外部回路より得られる外部供給電圧VDDより
導出されたものである。第３図においてメモリ セルの
メモリマトリクスおよびこれに接続される周辺回路はコ
ンデンサCMで代表され、また電流値ILは電力供給回路の
容量負荷およびdc消費負荷をそれぞれ表わす。電流源IL
の強度はメモリ マトリクスおよび周辺回路がスタンバ
イ モードにある状態の数μＡの大きさから、メモリ回
路および周辺回路がメモリ回路の選択によってチップ能
動化および読出・書込信号CEおよびR/Wで駆動されたと
きの数十mAの間に変化する。第３図に示す電力供給回路
は、大きく言うと２つの部分3A,3Bを有する検出および
制御回路と、この電力供給回路の出力Ｂに内部供給電圧
VDIを発生するため前記回路半部3Aによって制御されるP
MOSトランジスタP31を主要部として具えている。このPM
OSトランジスタP3は回路半部3Aによって出力Ｂ上に検出
される電圧に応じオン オフされる。このためコンデン
サCMはバッファ コンデンサとして使用される。出力端
子Ｂ上の電圧変動は＋または−100mVであるため、簡単
に言って出力端子Ｂの電圧が所望電位以下となると直ち
に回路半部3AはPMOSトランジスタP1をスイッチ・オン
し、これによってコンデンサCMは端子Ｂが所望最大電位
になるまで充電され、この状態は回路半部3Aによって検
出され、PMOSトランジスタP31はスイッチ・オフされ
る。これについては先願で未公開のオランダ特許出願87
01472号（特願昭63−151325号；特開昭64−17459号に対
応）に記載されている。バッファコンデンサCMの端子間
電圧が所望最大値となり、PMOSトランジスタP31がスイ
ッチ・オフされると、このバッファコンデンサCMは電流
源ILを通じて放電される。この放電は所定値で行われ、
しかる後コントロール回路となる前記回路3AによりPMOS
トランジスタP1は再びスイッチ・オンされる。
生する電力供給回路を示すものであり、これらの電圧は
標準が5Vの外部回路より得られる外部供給電圧VDDより
導出されたものである。第３図においてメモリ セルの
メモリマトリクスおよびこれに接続される周辺回路はコ
ンデンサCMで代表され、また電流値ILは電力供給回路の
容量負荷およびdc消費負荷をそれぞれ表わす。電流源IL
の強度はメモリ マトリクスおよび周辺回路がスタンバ
イ モードにある状態の数μＡの大きさから、メモリ回
路および周辺回路がメモリ回路の選択によってチップ能
動化および読出・書込信号CEおよびR/Wで駆動されたと
きの数十mAの間に変化する。第３図に示す電力供給回路
は、大きく言うと２つの部分3A,3Bを有する検出および
制御回路と、この電力供給回路の出力Ｂに内部供給電圧
VDIを発生するため前記回路半部3Aによって制御されるP
MOSトランジスタP31を主要部として具えている。このPM
OSトランジスタP3は回路半部3Aによって出力Ｂ上に検出
される電圧に応じオン オフされる。このためコンデン
サCMはバッファ コンデンサとして使用される。出力端
子Ｂ上の電圧変動は＋または−100mVであるため、簡単
に言って出力端子Ｂの電圧が所望電位以下となると直ち
に回路半部3AはPMOSトランジスタP1をスイッチ・オン
し、これによってコンデンサCMは端子Ｂが所望最大電位
になるまで充電され、この状態は回路半部3Aによって検
出され、PMOSトランジスタP31はスイッチ・オフされ
る。これについては先願で未公開のオランダ特許出願87
01472号（特願昭63−151325号；特開昭64−17459号に対
応）に記載されている。バッファコンデンサCMの端子間
電圧が所望最大値となり、PMOSトランジスタP31がスイ
ッチ・オフされると、このバッファコンデンサCMは電流
源ILを通じて放電される。この放電は所定値で行われ、
しかる後コントロール回路となる前記回路3AによりPMOS
トランジスタP1は再びスイッチ・オンされる。
この内部供給電圧VDIよりビット線充電電圧VDITが導
出され、このビット線充電電圧は第３図に示す回路の端
子Ｃに供給される。このビット線充電電圧VDITはVDI−V
Tに等しく、ここでVTはNMOSアクセストランジスタのス
レショールド電圧に等しく、ここにおいてメモリ セル
（第１図）はビット線BLおよびノン・ビット線BLBに結
合される。ビット線充電電圧VDITは、NMOSトランジスタ
N31のドレインを外部供給電圧に接続し、またこのゲー
トを内部供給電圧VDIに接続することにより、所望電圧V
DITがこのトランジスタのソースに現れるようにして導
出する。しかしながら書込サイクルに続いていない各読
出サイクルに対しては選択されたビット線BLおよびノン
・ビット線BLBは電圧VDIより所望の電圧VDITまで放電を
行わなければならない。（第2a図において平衡化放電信
号EQが高い場合）従って大地とVDIT供給線の間に接続し
たコンデンサコC31はビット線BLおよびBLBにより形成さ
れる容量に比して比較的大なる容量とするを要する。し
かしながらコンデンサC31をゲートおよびドレインが端
子Ｃに結合されているNMOSトランジスタ32の形態でこの
コンデンサと並列に接続されている負荷により定まるRC
時定数もメモリのサイクル周期に適合させる必要があ
る。しかしながら、アドレス スキューイング（skewin
g:アドレスの非対称比）を使用する場合、この状態では
他のビット線対が選択される都度、またこれらのビット
線対はこれらの都度に電位VDIより所望電位VDITまで放
電をする必要を生ずるため、端子Ｃの電圧はビット線充
電電圧VDITの限度を超えて上昇する。これは一方におけ
るビット線容量と他方のコンデンサC31の間に反復する
充電分布が行われるためである。この問題を回避するた
め電圧コントローラ（制御部）3Bが設けてあり、この回
路は端子Ｃの電圧が高くなりすぎた場合NMOSトランジス
タN33をスイッチ・オンし、このトランジスタによって
コンデンサC31の放電路を形成せしめる。
出され、このビット線充電電圧は第３図に示す回路の端
子Ｃに供給される。このビット線充電電圧VDITはVDI−V
Tに等しく、ここでVTはNMOSアクセストランジスタのス
レショールド電圧に等しく、ここにおいてメモリ セル
（第１図）はビット線BLおよびノン・ビット線BLBに結
合される。ビット線充電電圧VDITは、NMOSトランジスタ
N31のドレインを外部供給電圧に接続し、またこのゲー
トを内部供給電圧VDIに接続することにより、所望電圧V
DITがこのトランジスタのソースに現れるようにして導
出する。しかしながら書込サイクルに続いていない各読
出サイクルに対しては選択されたビット線BLおよびノン
・ビット線BLBは電圧VDIより所望の電圧VDITまで放電を
行わなければならない。（第2a図において平衡化放電信
号EQが高い場合）従って大地とVDIT供給線の間に接続し
たコンデンサコC31はビット線BLおよびBLBにより形成さ
れる容量に比して比較的大なる容量とするを要する。し
かしながらコンデンサC31をゲートおよびドレインが端
子Ｃに結合されているNMOSトランジスタ32の形態でこの
コンデンサと並列に接続されている負荷により定まるRC
時定数もメモリのサイクル周期に適合させる必要があ
る。しかしながら、アドレス スキューイング（skewin
g:アドレスの非対称比）を使用する場合、この状態では
他のビット線対が選択される都度、またこれらのビット
線対はこれらの都度に電位VDIより所望電位VDITまで放
電をする必要を生ずるため、端子Ｃの電圧はビット線充
電電圧VDITの限度を超えて上昇する。これは一方におけ
るビット線容量と他方のコンデンサC31の間に反復する
充電分布が行われるためである。この問題を回避するた
め電圧コントローラ（制御部）3Bが設けてあり、この回
路は端子Ｃの電圧が高くなりすぎた場合NMOSトランジス
タN33をスイッチ・オンし、このトランジスタによって
コンデンサC31の放電路を形成せしめる。
第４図は第３図の電流供給制御回路のより詳細を示す
回路図である。第３図に示した被制御PMOSトランジスタ
31は２個のPMOSトランジスタP41およびP42で構成され、
このうちメモリがスタンバイモードで動作する時ごとに
スイッチ・オンされるトランジスタP41は小容量のPMOS
トランジスタとする。第2PMOSトランジスタP42は比較的
大型のPMOSトランジスタであり、これは内部供給電圧VD
Iが低くなりすぎ集積メモリ回路が制御信号たるチップ
エネーブル信号CEによって動作される際にスイッチ・
オンされる。第４図に示す回路は参照（基準）電圧発生
器RVGを有し、この回路は電圧コントローラVC4−１に参
照電圧VCRを供給し、この電圧コントローラVC4−１は制
御電圧REG1を第２電圧コントローラVC4−２に供給す
る。制御電圧REG1を使用し、小容量PMOSトランジスタP4
1に対する制御信号PSMLを発生する。参照電圧発生器RVG
を外部供給電圧VDDと大地の間に接続する。電圧コント
ローラVC4−１は参照電圧信号VCRを受信するのみでな
く、外部供給電圧VDDならびに内部供給電圧VDIをも受信
する。第２電圧コントローラVC4−２は制御信号REG1を
受信するのみでなく、制御信号REG2ならびにビット線放
電電圧VDITおよび２つの制御信号、すなわちチップ能動
化信号CEおよびテスト信号TMTをも受信し、また当然外
部供給電圧VDDにも接続される。電圧コントローラVC4−
２は２つの制御信号を発生する。すなわち、小容量PMOS
トランジスタP41を制御する第１制御信号PSWLおよび比
較的に大容量のPMOSトランジスタP42を制御する第２制
御信号PBIGを発生する。内部供給電圧線VDIにはさらに
第３電圧コントローラVC4−３をも接続し、これには参
照VCRおよびビット線放電電圧VDITをも供給する。この
ビット線放電電圧VDITはドレインを外部供給電圧VDDに
接続し、ゲートを内部供給電圧線VDIに接続したNMOSト
ランジスタのソースより導出する。この電圧コントロー
ラVC4−３は第２制御信号REG2を発生し、この信号は第
２電圧コントローラVC4−２に供給される。これらの電
圧コントローラVC4−1,VC4−２およびVC4−３ならびに
参照電圧源RVGの詳細については以下に説明する。
回路図である。第３図に示した被制御PMOSトランジスタ
31は２個のPMOSトランジスタP41およびP42で構成され、
このうちメモリがスタンバイモードで動作する時ごとに
スイッチ・オンされるトランジスタP41は小容量のPMOS
トランジスタとする。第2PMOSトランジスタP42は比較的
大型のPMOSトランジスタであり、これは内部供給電圧VD
Iが低くなりすぎ集積メモリ回路が制御信号たるチップ
エネーブル信号CEによって動作される際にスイッチ・
オンされる。第４図に示す回路は参照（基準）電圧発生
器RVGを有し、この回路は電圧コントローラVC4−１に参
照電圧VCRを供給し、この電圧コントローラVC4−１は制
御電圧REG1を第２電圧コントローラVC4−２に供給す
る。制御電圧REG1を使用し、小容量PMOSトランジスタP4
1に対する制御信号PSMLを発生する。参照電圧発生器RVG
を外部供給電圧VDDと大地の間に接続する。電圧コント
ローラVC4−１は参照電圧信号VCRを受信するのみでな
く、外部供給電圧VDDならびに内部供給電圧VDIをも受信
する。第２電圧コントローラVC4−２は制御信号REG1を
受信するのみでなく、制御信号REG2ならびにビット線放
電電圧VDITおよび２つの制御信号、すなわちチップ能動
化信号CEおよびテスト信号TMTをも受信し、また当然外
部供給電圧VDDにも接続される。電圧コントローラVC4−
２は２つの制御信号を発生する。すなわち、小容量PMOS
トランジスタP41を制御する第１制御信号PSWLおよび比
較的に大容量のPMOSトランジスタP42を制御する第２制
御信号PBIGを発生する。内部供給電圧線VDIにはさらに
第３電圧コントローラVC4−３をも接続し、これには参
照VCRおよびビット線放電電圧VDITをも供給する。この
ビット線放電電圧VDITはドレインを外部供給電圧VDDに
接続し、ゲートを内部供給電圧線VDIに接続したNMOSト
ランジスタのソースより導出する。この電圧コントロー
ラVC4−３は第２制御信号REG2を発生し、この信号は第
２電圧コントローラVC4−２に供給される。これらの電
圧コントローラVC4−1,VC4−２およびVC4−３ならびに
参照電圧源RVGの詳細については以下に説明する。
第５図は電圧コントローラVC4−２の詳細を示す回路
図である。制御電圧REG1を受信する入力を第１インバー
タI5−１に接続し、その出力は小容量PMOSトランジスタ
P4（第４図）に対する制御信号PSMLを発生する。２つの
制御信号、すなわちチップエネーブル（能動化）信号CE
およびテスト信号TMTをそれぞれ対応のインバータ対I5
−2,I5−３ならびにI5−4,I5−５を通じてANDゲート5ND
およびNORゲート5NORを有する論理回路LS1に供給する。
ANDゲート5ANDはインバータI5−３の出力信号および制
御入力信号REG1を受信する。ANDゲートの出力をNORゲー
ト5NORの入力に接続し、このゲートはその第２入力にイ
ンバータI5−５の出力信号を受信する。NORゲート5NOR
の出力信号は信号PBIGであり、第４図の大容量PMOSトラ
ンジスタP42の制御に使用する。第５図に示す電圧コン
トローラVC4−２は３個の入力を有する2NORゲート5NOR2
を有し、その第１入力は制御信号REG2を受信し、一方第
２入力および第３入力はインバータI5−２ならびにI5−
５の出力信号をそれぞれ受信する。NORゲート5NOR2の出
力は第３図に負荷トランジスタN32として示したものと
同様なトランジスタN33を制御する。トランジスタN33の
ドレインとトランジスタN32のゲートおよびドレインの
接続点を出力端子VDITに接続すること当然である。さら
に、第２負荷トランジスタN52およびさらに他のNMOSト
ランジスタN51を通じ、出力端子VDIを大地に接続する。
後者のNMOSトランジスタN54はインバータI5−３の出力
で制御する。したがって主として前述のエネーブル信号
CEによって制御する。図示の如くインバータI5−２ない
しI5−５および論理回路LSIを有する論理回路よりPMOS
トランジスタP42（第４図参照）はテスト信号TMTが高い
論理値であるか、あるいは制御信号REG1およびチップ
エネーブル信号CEの双方が高い論理値である場合に導通
する。信号REG2および信号TMTの双方が低い論理値
（０）であり、またチップ エネーブル信号CEが高い論
理値（１）である場合、供給線VDIを放電させるためのN
MOSトランジスタN33は導通状態となる。
図である。制御電圧REG1を受信する入力を第１インバー
タI5−１に接続し、その出力は小容量PMOSトランジスタ
P4（第４図）に対する制御信号PSMLを発生する。２つの
制御信号、すなわちチップエネーブル（能動化）信号CE
およびテスト信号TMTをそれぞれ対応のインバータ対I5
−2,I5−３ならびにI5−4,I5−５を通じてANDゲート5ND
およびNORゲート5NORを有する論理回路LS1に供給する。
ANDゲート5ANDはインバータI5−３の出力信号および制
御入力信号REG1を受信する。ANDゲートの出力をNORゲー
ト5NORの入力に接続し、このゲートはその第２入力にイ
ンバータI5−５の出力信号を受信する。NORゲート5NOR
の出力信号は信号PBIGであり、第４図の大容量PMOSトラ
ンジスタP42の制御に使用する。第５図に示す電圧コン
トローラVC4−２は３個の入力を有する2NORゲート5NOR2
を有し、その第１入力は制御信号REG2を受信し、一方第
２入力および第３入力はインバータI5−２ならびにI5−
５の出力信号をそれぞれ受信する。NORゲート5NOR2の出
力は第３図に負荷トランジスタN32として示したものと
同様なトランジスタN33を制御する。トランジスタN33の
ドレインとトランジスタN32のゲートおよびドレインの
接続点を出力端子VDITに接続すること当然である。さら
に、第２負荷トランジスタN52およびさらに他のNMOSト
ランジスタN51を通じ、出力端子VDIを大地に接続する。
後者のNMOSトランジスタN54はインバータI5−３の出力
で制御する。したがって主として前述のエネーブル信号
CEによって制御する。図示の如くインバータI5−２ない
しI5−５および論理回路LSIを有する論理回路よりPMOS
トランジスタP42（第４図参照）はテスト信号TMTが高い
論理値であるか、あるいは制御信号REG1およびチップ
エネーブル信号CEの双方が高い論理値である場合に導通
する。信号REG2および信号TMTの双方が低い論理値
（０）であり、またチップ エネーブル信号CEが高い論
理値（１）である場合、供給線VDIを放電させるためのN
MOSトランジスタN33は導通状態となる。
第６図は電圧コントローラVC4−１の詳細回路図であ
る。参照電圧VCRを２個のPMOSトランジスタP61およびP6
2のゲートに供給し、これらのトランジスタは一端を外
部供給電圧VDDに接続する。PMOSトランジスタP61を他方
において互いに直列に接続されている２個のNMOSトラン
ジスタ6N1および6N2に接続する。トランジスタ6N1のゲ
ートは内部供給電圧VDIを受信する。第2NMOSトランジス
タ6N2はそのゲートに内部供給電圧VDIの一部を受信し、
この部分は負荷として接続されているNMOSトランジスタ
6N3および6N4の直列接続ならびにブロック6Rで表してあ
り、抵抗として動作するさらに他のNMOSトランジスタの
直列接続によって決定される。ブロック6Rはそれぞれの
ゲートが供給電圧VDDに接続してある数個のNMOSトラン
ジスタの直列接続を有し、これは第６図においては１つ
の接続線6Gを以て表してある。トランジスタ6N1および6
N2の直列接続を、ゲートが供給電圧VDDに接続してある
第3NMOSトランジスタ6N5を通じて大地に接続する。トラ
ンジスタP61と6N1間の接続点をさらに他のNMOSトランジ
スタ6N6のゲートに接続し、そのソースをトランジスタ6
N5のドレインに接続し、6N6のドレインをPMOSトランジ
スタP62のドレインに対し直接接続するかまたは他のNMO
Sトランジスタ6Cを通じて接続する。必要に応じ設ける
この中間トランジスタ6Cは外部供給電圧VDDまたは参照
電圧のいずかに接続するゲートを有し、この参照電圧は
外部供給電圧VDDよりわずか低い値としてある。このト
ランジスタ6Cはチャネル長がミクロン以下の領域の各ト
ランジスタを通じて加わる熱電子ストレスを回避すべき
場合に使用する。PMOSトランジスタP62のドレインを３
個の直列接続インバータI6−1,I6−２およびI6−３を通
じて２個のさらに他のNMOSトランジスタ6N7および6N8の
ゲートに接続する。これらのトランジスタは直列に接続
してあり、またその直列接続はNMOSトランジスタ6N5と
並列に接続してある。インバータI6−３の出力は制御電
圧REG1を生じ、これを第５図の回路に供給する。この第
６図に示した回路は実際上はシュミット トリガ回路で
あり、この回路は内部供給電圧VDIが所定の第１スレシ
ョールド値以下となった時に駆動され、また内部供給電
圧VDIが所定の第２スレショールド値を超えた場合に滅
勢される。信号REG1は信号VDIが低い側のスレショール
ド以下となるかあるいは参照番号VCRのレベルが供給電
圧VDDに比して低すぎる場合に論理値の高い値（１）と
なる。インバータI6−１の入力信号はこの場合論理値低
（０）となり、出力端子REG1上に高い論理値信号を生ず
る。
る。参照電圧VCRを２個のPMOSトランジスタP61およびP6
2のゲートに供給し、これらのトランジスタは一端を外
部供給電圧VDDに接続する。PMOSトランジスタP61を他方
において互いに直列に接続されている２個のNMOSトラン
ジスタ6N1および6N2に接続する。トランジスタ6N1のゲ
ートは内部供給電圧VDIを受信する。第2NMOSトランジス
タ6N2はそのゲートに内部供給電圧VDIの一部を受信し、
この部分は負荷として接続されているNMOSトランジスタ
6N3および6N4の直列接続ならびにブロック6Rで表してあ
り、抵抗として動作するさらに他のNMOSトランジスタの
直列接続によって決定される。ブロック6Rはそれぞれの
ゲートが供給電圧VDDに接続してある数個のNMOSトラン
ジスタの直列接続を有し、これは第６図においては１つ
の接続線6Gを以て表してある。トランジスタ6N1および6
N2の直列接続を、ゲートが供給電圧VDDに接続してある
第3NMOSトランジスタ6N5を通じて大地に接続する。トラ
ンジスタP61と6N1間の接続点をさらに他のNMOSトランジ
スタ6N6のゲートに接続し、そのソースをトランジスタ6
N5のドレインに接続し、6N6のドレインをPMOSトランジ
スタP62のドレインに対し直接接続するかまたは他のNMO
Sトランジスタ6Cを通じて接続する。必要に応じ設ける
この中間トランジスタ6Cは外部供給電圧VDDまたは参照
電圧のいずかに接続するゲートを有し、この参照電圧は
外部供給電圧VDDよりわずか低い値としてある。このト
ランジスタ6Cはチャネル長がミクロン以下の領域の各ト
ランジスタを通じて加わる熱電子ストレスを回避すべき
場合に使用する。PMOSトランジスタP62のドレインを３
個の直列接続インバータI6−1,I6−２およびI6−３を通
じて２個のさらに他のNMOSトランジスタ6N7および6N8の
ゲートに接続する。これらのトランジスタは直列に接続
してあり、またその直列接続はNMOSトランジスタ6N5と
並列に接続してある。インバータI6−３の出力は制御電
圧REG1を生じ、これを第５図の回路に供給する。この第
６図に示した回路は実際上はシュミット トリガ回路で
あり、この回路は内部供給電圧VDIが所定の第１スレシ
ョールド値以下となった時に駆動され、また内部供給電
圧VDIが所定の第２スレショールド値を超えた場合に滅
勢される。信号REG1は信号VDIが低い側のスレショール
ド以下となるかあるいは参照番号VCRのレベルが供給電
圧VDDに比して低すぎる場合に論理値の高い値（１）と
なる。インバータI6−１の入力信号はこの場合論理値低
（０）となり、出力端子REG1上に高い論理値信号を生ず
る。
第７図は第４図に示した電圧コントローラVC4−３の
詳細を示す回路図である。参照電圧発生器RVGにより発
生される電圧VCRを２個のPMOSトランジスタ7P1および7P
2に供給し、これらのソースは外部供給電圧VDDに接続し
てある。PMOSトランジスタP71のドレインを２個のNMOS
トランジスタ7N1および7N2の直列接続に接続し、トラン
ジスタ7N1は放電電圧VDITを受信する。NMOSトランジス
タ7N2のゲートはこのビット線放電電圧VDITの一部を受
信する。この電圧の部分は負荷として接続されているNM
OSトランジスタ7N3および参照番号7Rで表してあるNMOS
トランジスタのカスコード接続により形成される分圧器
によって決定される。ブロックとして表してある抵抗7R
内のカスコード接続のNMOSトランジスタのゲートを接続
線7Dで表わす如く供給電圧VDDに接続する。NMOSトラン
ジスタ7N2のソースをさらに他のNMOSトランジスタ7N4を
通じて大地に接続する。NMOSトランジスタ7N4のゲート
を供給電圧VDDに接続する。
詳細を示す回路図である。参照電圧発生器RVGにより発
生される電圧VCRを２個のPMOSトランジスタ7P1および7P
2に供給し、これらのソースは外部供給電圧VDDに接続し
てある。PMOSトランジスタP71のドレインを２個のNMOS
トランジスタ7N1および7N2の直列接続に接続し、トラン
ジスタ7N1は放電電圧VDITを受信する。NMOSトランジス
タ7N2のゲートはこのビット線放電電圧VDITの一部を受
信する。この電圧の部分は負荷として接続されているNM
OSトランジスタ7N3および参照番号7Rで表してあるNMOS
トランジスタのカスコード接続により形成される分圧器
によって決定される。ブロックとして表してある抵抗7R
内のカスコード接続のNMOSトランジスタのゲートを接続
線7Dで表わす如く供給電圧VDDに接続する。NMOSトラン
ジスタ7N2のソースをさらに他のNMOSトランジスタ7N4を
通じて大地に接続する。NMOSトランジスタ7N4のゲート
を供給電圧VDDに接続する。
PMOSトランジスタ7P2のドレインをカスコードトラン
ジスタ7Cを通じてNMOSトランジスタ7N5のドレインに接
続し、そのトランジスタ7N5のソースをトランジスタ7N2
のソースに接続する。NMOSトランジスタ7N5のゲートを
トランジスタ7P1のドレインとNMOSトランジスタ7N1の接
続点７−３に接続する。第７図に示したトランジスタ7C
は第６図に示したカスコードトランジスタ6Cと同じ機能
を有する。負荷として接続してある３個のトランジスタ
7N6,7N7および7N8を通じ、内部供給電圧VDIをトランジ
スタ7N2,7N4および7N5の接続点７−２に供給する。PMOS
トランジスタ7P2とカスコードトランジスタ7C間の接続
点をインバータ回路I7−１の入力に接続し、このインバ
ータをさらに２個のインバータI7−2,I7−３と直列に接
続し、インバータI7−３の出力は制御信号REG2を供給す
る。トランジスタ7P−２と7C間の接続点７−４の上の電
位が高い場合にこの制御信号REG2は低い値となる。これ
はNMOSトランジスタ7N5が導通しないかごく僅かしか導
通しないことを意味する。トランジスタ7N5は点７−３
および７−２間の電圧が低くなりすぎると直ちにより少
ない導通状態となる。充電電圧VDITが高くなりすぎ、ト
ランジスタ7N1および7N2がより多く導通すると上述の点
の間の電圧差は減少する。内部供給信号VDIの入力端子
と大地間に設けてあるNMOSトランジスタの直列接続は点
７−２に対しバイアスを供給する。これは内部供給電圧
VDIと充電電圧VDITの間に結合を設ける必要があるから
である。
ジスタ7Cを通じてNMOSトランジスタ7N5のドレインに接
続し、そのトランジスタ7N5のソースをトランジスタ7N2
のソースに接続する。NMOSトランジスタ7N5のゲートを
トランジスタ7P1のドレインとNMOSトランジスタ7N1の接
続点７−３に接続する。第７図に示したトランジスタ7C
は第６図に示したカスコードトランジスタ6Cと同じ機能
を有する。負荷として接続してある３個のトランジスタ
7N6,7N7および7N8を通じ、内部供給電圧VDIをトランジ
スタ7N2,7N4および7N5の接続点７−２に供給する。PMOS
トランジスタ7P2とカスコードトランジスタ7C間の接続
点をインバータ回路I7−１の入力に接続し、このインバ
ータをさらに２個のインバータI7−2,I7−３と直列に接
続し、インバータI7−３の出力は制御信号REG2を供給す
る。トランジスタ7P−２と7C間の接続点７−４の上の電
位が高い場合にこの制御信号REG2は低い値となる。これ
はNMOSトランジスタ7N5が導通しないかごく僅かしか導
通しないことを意味する。トランジスタ7N5は点７−３
および７−２間の電圧が低くなりすぎると直ちにより少
ない導通状態となる。充電電圧VDITが高くなりすぎ、ト
ランジスタ7N1および7N2がより多く導通すると上述の点
の間の電圧差は減少する。内部供給信号VDIの入力端子
と大地間に設けてあるNMOSトランジスタの直列接続は点
７−２に対しバイアスを供給する。これは内部供給電圧
VDIと充電電圧VDITの間に結合を設ける必要があるから
である。
第４図に示す参照電圧発生器RVGは参照電圧VCRを発生
するNMOSトランジスタのカスコード接続を有し、これら
のトランジスタのゲートを外部供給電圧VDDに接続す
る。このカスコード接続は外部供給電圧端子VDDと出力V
CRの間に負荷として接続してあるPMOSトランジスタと直
列に接続する。このNMOSトランジスタのカスコード接続
を出力端子VCRと大地の間に接続すること当然である。
端子VCR上の参照電圧を調整可能とするためすべてが負
荷として接続されているPMOSトランジスタの複数個を供
給電圧VDDと出力端子VCRの間に接続することができる。
この接続はヒューズを介して形成し、１個またはより多
くのヒューズが断線した場合、外部供給端子と出力端子
VCR間の１個以上のPMOS負荷トランジスタを不作動状態
とする。同様にして、出力端子VCRと大地の間に一群の
並列接続したNMOSトランジスタのカスコード接続を接続
することができ、これらの１個または数個の並列接続し
たカスコード接続をヒューズを介し出力端子VCRに接続
する。１個以上のヒューズの断線により１個以上のNMOS
トランジスタのカスコード接続を不作動状態とする。か
くすることにより比較的に正確にプログラム可能な基準
電圧発生器を構成することができる。
するNMOSトランジスタのカスコード接続を有し、これら
のトランジスタのゲートを外部供給電圧VDDに接続す
る。このカスコード接続は外部供給電圧端子VDDと出力V
CRの間に負荷として接続してあるPMOSトランジスタと直
列に接続する。このNMOSトランジスタのカスコード接続
を出力端子VCRと大地の間に接続すること当然である。
端子VCR上の参照電圧を調整可能とするためすべてが負
荷として接続されているPMOSトランジスタの複数個を供
給電圧VDDと出力端子VCRの間に接続することができる。
この接続はヒューズを介して形成し、１個またはより多
くのヒューズが断線した場合、外部供給端子と出力端子
VCR間の１個以上のPMOS負荷トランジスタを不作動状態
とする。同様にして、出力端子VCRと大地の間に一群の
並列接続したNMOSトランジスタのカスコード接続を接続
することができ、これらの１個または数個の並列接続し
たカスコード接続をヒューズを介し出力端子VCRに接続
する。１個以上のヒューズの断線により１個以上のNMOS
トランジスタのカスコード接続を不作動状態とする。か
くすることにより比較的に正確にプログラム可能な基準
電圧発生器を構成することができる。
第８図は第７図に示した電圧コントローラVC4−３内
に生ずる各電圧を時間の関数として示す曲線図である。
第８図には比較的に一定な内部供給電圧VDIの変動が示
してあり、また第３図に示すトランジスタN31のスレシ
ョールド電圧VTN31とほぼ同じ大きさの電位差を同じ内
部供給電圧VDIに対し生ずるビット線放電電圧VDITの形
状を示してある。読出モード内においてはビット線が反
復選択されるため、この放電電圧VDITは電圧VDIの方向
に増加する傾向をもっており、このため一方において内
部供給電圧VDIと他方において放電電圧VDIT間のスレシ
ョールド電圧VTN31よりもこの差電圧は小となり、この
電圧は最早一定とはならない。これは放電電圧VDITが増
加すると点７−１上の電圧が増加し、これによってNMOS
トランジスタ7N1ならびに7N2（第７図）が導通状態とな
るからである。この場合７−３上の電圧（PMOSトランジ
スタ7P1のドレイン）は5Vより1V以下に急激に減少す
る。このためNMOSトランジスタ7N5は導通を阻止され
る。トランジスタ7N4の端子間の電圧降下は接続点７−
２の電圧と同じであるが、この電圧も同じく僅かに減少
する。しかしながらトランジスタ7N5が導通しないため
インバータI7−１の入力上の点７−４の電圧は増加す
る。従ってインバータI7−３の出力は低い値となるため
制御信号REG2は電圧コントローラVC4−２を通じてNMOS
トランジスタN33を導通せしめる。したがってコンデン
サC3−１（第３図）は内部供給電圧VDIと放電電圧VDIT
間の電圧差がさらにもう一回スレショールド電圧VTN31
にほぼ等しくなるまで放電を続ける。この瞬間において
トランジスタ7N1および7N2は再び阻止されるため、点７
−３（第７図）上の電圧は増加し、トランジスタ7N5は
導通する。その結果点７−４の電圧は再び急速に減少
し、このためNMOSトランジスタN33が阻止される。この
場合充電電圧VDITは再び内部供給電圧VDIよりほぼ所望
の電圧間隔VTN31を保った状態に維持される。
に生ずる各電圧を時間の関数として示す曲線図である。
第８図には比較的に一定な内部供給電圧VDIの変動が示
してあり、また第３図に示すトランジスタN31のスレシ
ョールド電圧VTN31とほぼ同じ大きさの電位差を同じ内
部供給電圧VDIに対し生ずるビット線放電電圧VDITの形
状を示してある。読出モード内においてはビット線が反
復選択されるため、この放電電圧VDITは電圧VDIの方向
に増加する傾向をもっており、このため一方において内
部供給電圧VDIと他方において放電電圧VDIT間のスレシ
ョールド電圧VTN31よりもこの差電圧は小となり、この
電圧は最早一定とはならない。これは放電電圧VDITが増
加すると点７−１上の電圧が増加し、これによってNMOS
トランジスタ7N1ならびに7N2（第７図）が導通状態とな
るからである。この場合７−３上の電圧（PMOSトランジ
スタ7P1のドレイン）は5Vより1V以下に急激に減少す
る。このためNMOSトランジスタ7N5は導通を阻止され
る。トランジスタ7N4の端子間の電圧降下は接続点７−
２の電圧と同じであるが、この電圧も同じく僅かに減少
する。しかしながらトランジスタ7N5が導通しないため
インバータI7−１の入力上の点７−４の電圧は増加す
る。従ってインバータI7−３の出力は低い値となるため
制御信号REG2は電圧コントローラVC4−２を通じてNMOS
トランジスタN33を導通せしめる。したがってコンデン
サC3−１（第３図）は内部供給電圧VDIと放電電圧VDIT
間の電圧差がさらにもう一回スレショールド電圧VTN31
にほぼ等しくなるまで放電を続ける。この瞬間において
トランジスタ7N1および7N2は再び阻止されるため、点７
−３（第７図）上の電圧は増加し、トランジスタ7N5は
導通する。その結果点７−４の電圧は再び急速に減少
し、このためNMOSトランジスタN33が阻止される。この
場合充電電圧VDITは再び内部供給電圧VDIよりほぼ所望
の電圧間隔VTN31を保った状態に維持される。
第１図は本発明による集積メモリ回路の一部を示す略図
化した回路図、 第2a図および第2b図は第１図の回路内に生ずる各種信号
の電圧時間図表、 第３図は外部供給電圧発生回路を示す略回路図、 第４図は本発明によるメモリ回路用の供給電圧制御回路
を示すブロック図、 第５、第６および第７図は第４図に示す制御回路の各電
圧コントローラをより詳細に示す回路図、 第８図は第７図の電圧コントローラ内に生ずる各種信号
の電圧時間図表である。 ３……列 MC3−1,MC3−Ｎ……メモリセル N7,N8……アクセス トランジスタ BL3……ビット線 BLB3……ノン・ビット線 N2,N4……選択トランジスタ RWB……読出・書込母線 RWBB……ノン・読出・書込線 P4,P5……平衡化トランジスタ Y3……列選択線
化した回路図、 第2a図および第2b図は第１図の回路内に生ずる各種信号
の電圧時間図表、 第３図は外部供給電圧発生回路を示す略回路図、 第４図は本発明によるメモリ回路用の供給電圧制御回路
を示すブロック図、 第５、第６および第７図は第４図に示す制御回路の各電
圧コントローラをより詳細に示す回路図、 第８図は第７図の電圧コントローラ内に生ずる各種信号
の電圧時間図表である。 ３……列 MC3−1,MC3−Ｎ……メモリセル N7,N8……アクセス トランジスタ BL3……ビット線 BLB3……ノン・ビット線 N2,N4……選択トランジスタ RWB……読出・書込母線 RWBB……ノン・読出・書込線 P4,P5……平衡化トランジスタ Y3……列選択線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 コルマック・ミカエル・オコーネル オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 カタル・ヘラルド・フェラン オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (56)参考文献 特開 昭57−172761（ＪＰ，Ａ)
Claims (5)
- 【請求項１】外部電力供給接続点と、内部電力供給接続
点とを有し、かつ、これら両接続点間に接続されてい
て、外部電力供給接続点に供給される電圧よりも低い電
圧を内部電力供給接続点に供給するための電圧変換器と
を有している集積スタティックメモリ回路であって、行
および列に配置され、かつ内部供給電圧に接続されてい
るスタティック メモリ セルのマトリックスを有し、
行のメモリ セルの各々はワード線に接続されており、
列に接続されているスタティック メモリ セルの各々
はアクセス トランジスタを経てビット線に接続されて
いる集積スタティック メモリ回路において、 ワード線の制御信号の最大電圧を内部供給電圧と等しく
したこと、並びに各読出サイクルの前においては、最低
ビット線電圧を、内部供給電圧より、スタティック メ
モリ セルをビット線に接続するアクセス トランジス
タのスレショールド電圧を減じたものに等しくすること
を特徴とする集積スタティック メモリ回路。 - 【請求項２】ビット線とノン・ビット線を局部読出母線
に選択的に接続するため列選択回路によって制御される
トランジスタを、最大電圧が外部電力供給点に供給する
電圧に等しい選択信号によって制御する請求項１記載の
集積スタティック メモリ回路。 - 【請求項３】集積メモリ回路が第２内部供給電圧発生回
路を有し、該発生回路は、ゲートが内部供給電圧端子に
接続され、ソースが第２供給電圧を有する接続点に接続
されている制御トランジスタを有し、さらにこの接続点
には電圧制御回路の制御出力にゲートが接続されている
放電トランジスタを接続し、さらに内部供給電圧点と、
制御トランジスタと放電トランジスタの接続点にそれぞ
れ接続されている第１および第２入力とを有し、内部供
給電圧端子と、前記接続点間の電圧差が、メモリ セル
のアクセス トランジスタのスレショールド電圧よりも
かなり小であるときは電圧制御回路が放電トランジスタ
を導通させる如くした請求項１または２記載の集積スタ
ティック メモリ回路。 - 【請求項４】負荷として接続されるトランジスタとコン
デンサとを放電トランジスタと並列に接続し、該コンデ
ンサの容量値をビット線対間の漂遊容量よりも遥かに大
とした請求項３記載の集積スタティック メモリ回路。 - 【請求項５】さらに他の負荷トランジスタとトランジス
タ スイッチとの直列接続を放電トランジスタと並列に
接続し、該トランジスタ スイッチは、集積メモリ回路
のチップ能動化入力上のスイッチ能動化信号によってス
イッチする如くした請求項４記載の集積スタティック
メモリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8702800A NL8702800A (nl) | 1987-11-23 | 1987-11-23 | Geintegreerde geheugenschakeling met interne voedingsspanningsregeling. |
| NL8702800 | 1987-11-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01162295A JPH01162295A (ja) | 1989-06-26 |
| JP2726456B2 true JP2726456B2 (ja) | 1998-03-11 |
Family
ID=19850959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63294786A Expired - Lifetime JP2726456B2 (ja) | 1987-11-23 | 1988-11-24 | 集積メモリ回路 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0318094B1 (ja) |
| JP (1) | JP2726456B2 (ja) |
| KR (1) | KR970006194B1 (ja) |
| DE (1) | DE3884148T2 (ja) |
| NL (1) | NL8702800A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321658A (en) * | 1990-05-31 | 1994-06-14 | Oki Electric Industry Co., Ltd. | Semiconductor memory device being coupled by auxiliary power lines to a main power line |
| JPH04123388A (ja) * | 1990-09-13 | 1992-04-23 | Nec Corp | 半導体メモリ装置 |
| JP2003016785A (ja) * | 2001-06-28 | 2003-01-17 | Sharp Corp | 半導体記憶装置およびそれを用いた情報機器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172761A (en) * | 1981-04-17 | 1982-10-23 | Hitachi Ltd | Semiconductor integrated circuit |
| US4482985A (en) * | 1981-04-17 | 1984-11-13 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JPS60253090A (ja) * | 1984-05-30 | 1985-12-13 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-11-23 NL NL8702800A patent/NL8702800A/nl not_active Application Discontinuation
-
1988
- 1988-11-21 EP EP88202609A patent/EP0318094B1/en not_active Expired - Lifetime
- 1988-11-21 DE DE88202609T patent/DE3884148T2/de not_active Expired - Fee Related
- 1988-11-21 KR KR1019880015297A patent/KR970006194B1/ko not_active IP Right Cessation
- 1988-11-24 JP JP63294786A patent/JP2726456B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR890008839A (ko) | 1989-07-12 |
| JPH01162295A (ja) | 1989-06-26 |
| EP0318094A1 (en) | 1989-05-31 |
| DE3884148T2 (de) | 1994-03-31 |
| NL8702800A (nl) | 1989-06-16 |
| DE3884148D1 (de) | 1993-10-21 |
| KR970006194B1 (ko) | 1997-04-24 |
| EP0318094B1 (en) | 1993-09-15 |
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