NL8702800A - Geintegreerde geheugenschakeling met interne voedingsspanningsregeling. - Google Patents
Geintegreerde geheugenschakeling met interne voedingsspanningsregeling. Download PDFInfo
- Publication number
- NL8702800A NL8702800A NL8702800A NL8702800A NL8702800A NL 8702800 A NL8702800 A NL 8702800A NL 8702800 A NL8702800 A NL 8702800A NL 8702800 A NL8702800 A NL 8702800A NL 8702800 A NL8702800 A NL 8702800A
- Authority
- NL
- Netherlands
- Prior art keywords
- voltage
- transistor
- bit line
- supply voltage
- memory circuit
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
Λ- i ΡΗΝ 12.332 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.
Geïntegreerde geheugenschakeiing met interne voedingsspannings-regeling.
De uitvinding heeft betrekking op een geïntegreerde geheugenschakeiing, omvattende een extern en een intern voedingsknooppunt en een tussen genoemde knooppunten geschakelde spanningsomzetter voor het aan het interne voedingspunt toevoeren van 5 een lagere spanning dan de aan het externe voedingsknoopunt toegevoerde spanning, waarbij de geheugenschakeiing een matrix van in rijen en kolommen gerangschikte en op de interne voedingsspanning aangesloten geheugencellen bevat welke rijen geheugencellen elk aan een woordlijn zijn aangesloten en waarbij elke geheugencel in een kolom op een bitlijn 10 is aangesloten via een toegangstransistor.
Een geïntegreerde geheugenschakeiing van de voornoemde soort is bekend uit het IEEE International Solid-State Circuit Conference 17 februari 1987, Session XIX: High density SRAMs; A 256K SRAM with On-Chip Power Supply Conversion, bladzijden 252-253. De uit 15 hierboven genoemde publicatie bekende geïntegreerde schakeling omvat een spanningsomzetter om de op de externe voedingsknooppunt aangeboden spanning om te zetten in een lagere spanning die via het interne voedingsknooppunt aan de geheugenschakeiing wordt toegevoerd. Een dergelijke spanningsomzetter is nodig om de transistoren van die 20 geheugenschakeiing bijvoorbeeld in de geheugencellen te beschermen tegen de zogenaamde hot-electron effekten die gaan optreden bij transistoren in het sub-micron gebied, indien de normale 5 Volt standaard voedingsspanning aan zulke schakelingen met zulke transistoren worden toegevoerd. Hoewel nu met het toepassen van de lagere voedingsspanning 25 vermeden wordt dat hot-electron effekten op gaan treden in de sub-micron transistoren brengt dit wel het nadeel mee dat de geheugencel op zich trager wordt hetgeen in feite een ongewenst effekt is, dat op zich weer te kompenseren is door transistoren in de cel iets breder te maken.
Het is het doel van de uitvinding om in een 30 geheugenschakeiing volgens de in de aanhef genoemde soort te voorzien, waarbij toepassen van de lagere interne voedingsspanning met nut wordt uitgebuit voor wat betreft de betrouwbaarheid alsook een snel .8702800 /ƒ » PHN 12.332 2 toegankelijk zijn van de geheugenschakeling.
De geïntegreerde geheugenschakeling volgens de uitvinding heeft daartoe tot kenmerk, dat de laagste bitlijnspanning voor een leescyclus gelijk is aan de interne voedingsspanning verminderd 5 met de drempelspanning van de toegangstransistor die de geheugencel met de bitlijn verbindt. De voorgaande maatregel voor het geheugen volgens de uitvinding brengt met zich mee dat een maximale ruismarge voor de geheugencellen behouden blijft en het logisch hoge niveau in een geheugencel in een leescyclus niet kan worden vernield door een te lage 10 spanning op de bitlijn. Een en ander zal verder nog worden toegelicht.
Een verder uitvoeringsvoorbeeld van de geïntegreerde geheugenschakeling volgens de uitvinding heeft het kenmerk, dat het maximum potentiaal van de stuursignalen op de woordlijnen gelijk is aan de interne voedingsspanning. Dit uitvoeringsvoorbeeld heeft het 15 voordeel, dat het logisch hoog niveau in de geheugencel niet via de toegangstransistor door het lagere potentiaal op de bitlijn kan worden verstoord.
Een voorkeursuitvoeringsvorm van de geïntegreerde geheugenschakeling volgens de uitvinding heeft het kenmerk, dat de 20 transistoren, die bestuurd worden door een kolomselektieschakeling voor het selektief verbinden van een bitlijn en niet-bitlijn met een lokale uitleesbus bestuurd worden met selektiesignalen, waarvan de maximale spanning gelijk is aan de op het externe voedingspunt toegevoerde spanning.
25 Het aldus in geleiding brengen van de kolomselektietransistoren met de selektiesignalen waarvan de amplitude gelijk is aan de externe voedingsspanning heeft het voordeel, dat in het geval van een plotselingen spanningsval op de ex- of interne voedingslijn toch de kolomselektietransistoren volledig in geleiding blijven en niet tot 30 signaalverlies leiden.
De uitvinding zal worden toegelicht aan de hand van in een tekening weergegeven uitvoeringsvoorbeelden, in welke tekening: figuur 1 een deel van de geïntegreerde geheugenschakeling volgens de uitvinding weergeeft; 35 figuur 2a en 2b spanningstijddiagrammen weergeven van verscheidene in de schakeling van figuur 1 optredende signalen; figuur 3 een schakeling weergeeft voor het opwekken van 87 02800 --.............----------------4 i s» 4 PHN 12.332 3 interne voedingsspanningen; figuur 4 neer in detail een voedingsspanningsregel-schakeling voor een geheugenschakeling volgens de uitvinding toont; figuren 5, 6 en 7 spanningsregelaars voor de 5 regelschakeling volgens figuur 4 in detail weergeven; en figuur 8 een spanningstijddiagram weergeeft van verscheidene in de spanningsregelaar volgens figuur 7 optredende signalen.
In figuur 1 is een deel van een geïntegreerde 10 geheugenschakeling volgens de uitvinding weergegeven. Een dergelijke geheugenschakeling bevat een matrix van in rijen en kolommen gerangschikte geheugencellen. In figuur 1 is slechts een kolom 3 van de geheugenschakeling weergegeven waarbij slechts twee cellen MC3-1 en MC3-N van de gehele kolom 3 zijn weergegeven. Een eerste weergegeven 15 geheugencel MC3-1 is aangesloten op de woordlijn WL1, terwijl een N-de geheugencel MC3-N die in de figuur is weergegeven is aangesloten op WLN.
Met de woordlijn WL1 of WLN is de geheugencel MC3-1 of MC3-N via toegangstransistoren N7, N8 respektievelijk N9, N10 aan te sluiten op de bitlijn BL3 en de niet-bitlijn BLB3. De bitlijn BL3 en de niet-bitlijn 20 BLB3 zijn via selektietransistoren en N3 en N4 aan te sluiten op een lokale leesschrijflijn RWB en de lokale niet-leesschrijflijn RWBB. De transistoren N3 en N4 worden bestuurd door een selektiesignaal dat op de kolomselektielijn Y3 wordt gezet. Het kolomselektiesignaal op de kolomselektielijn Y3 bedient tevens de precharge- en equalize 25 transistoren P4, Ρ5 en P6 zoals verderop zal worden toegelicht. Met behulp van deze precharge- en equalize transistoren kan het bitlijnpaar BL3 en BLB3 tot eenzelfde potentiaal namelijk de interne voedingsspanning VDI opgeladen worden, die op de sources van de PMOS-transistoren P4 en P5 wordt toegevoerd. Op de lokale leesschrijfbus RWB 30 en RWBB kunnen behalve het bitlijnpaar BL3 en BLB3 verdere bitlijnparen worden aangesloten zoals in de figuur is weergegeven met de bitlijnparen BL1, BLB1; BL2, BLB2 tot en met BLM, BLBM. De lokale leesschrijfbus is aangesloten op een lokale leesversterker die de NMOS-transistoren N5 en N6 bevat waarvan de sources op een gelijkstroombron I zijn aangesloten.
35 Op de lokale leesschrijfbus RWB en RWBB is verder een ontlaad- en equalize schakeling aangesloten die twee NMOS-transistoren N1 en N2 en een PMOS-transistor P1 bevat. De transistoren N1 en N2 zijn enerzijds 8702800 I* PHN 12.332 4 aangesloten op de lijnen van de lokale leesschrijfbus RWB en RWBB en anderzijds op een interne bitlijnontlaadspanning VDIT. De twee NMOS-transistoren N1 en N2 worden gestuurd door een equalize signaal EQ waarvan de signaalsterkte maximaal gelijk is aan de extern toe te voeren 5 voedingsspanning VDD. De equalizer transistor P1 die tussen de leesschrijflijn RWB en niet-leesschrijflijn RWBB is aangesloten wordt gestuurd met een signaal EQB, dat de inverse is van het signaal EQ. De lokale leesscrhijfbus RWB en RWBB is verder via een last verbonden met de interne voedingsspanning VDI, welke last hier is uitgevoerd in de 10 vorm van twee PMOS-transistoren P2 en P3 waarvan de stuurelektroden aan massa is gelegd.
De werking van de deelschakeling in de figuur 1 is weergegeven zal nader worden toegelicht aan de hand van de figuren 2a en 2b. In figuur 2a zijn langs de vertikale kolom drie spanningsniveau's 15 aangegeven, respektievelijk VDD, VDI en VDIT, waarbij de spanning VDD de extern toegevoerde voedingsspanning is die op 5 Volt is gestandaardiseerd. De intern opgewekte voedingsspanning voor de matrix Λ van geheugencellen is VDI en ligt ongeveer op 3^ Volt. De derde spanning VDIT is genoemd de bitlijnontlaadspanning en ligt ongeveer in 20 absolute waarde één drempelspanning VTH lager dan de interne voedingsspanning VDI, waarbij de drempelspanning VTH gelijk is aan de drempelspanning van de toegangstransistoren N7, N8, N9, N10, die een geheugencel met de bitlijn BL3 en niet-bitlijn BLB3 verbinden. Het gebruik van een interne voedingsspanning VDI die lager is dan de externe 25 voedingsspanning VDD maakt het mogelijk om de selektietransistoren N3 en N4 voor het selekteren van de kolom 3 die aangesloten moet worden op een lokale leesschrijfbus RWB en RWBB aan te sturen met kolomselektiesignalen waarvan de maximale amplitude VDD is. Aangezien de over te dragen signalen van de bitlijn en niet-bitlijn BL3 30 respektievelijk BLB3 naar de lokale leesbus RWB en RWBB altijd beneden de maximale spanningswaarde VDI zullen liggen, zullen de transistoren N3 en N4 altijd volledig geleidend zijn zodat daarover geen signaalspanningsverlies optreedt. Verder zullen eventuele spanningsschommelingen op de voedingsspanning geen invloed hebben op de 35 overdracht van signalen door de transistoren N4 en N3. Een bijkomend voordeel is omdat deze selektietransistoren aangestuurd worden met een spanning VDD die wezenlijk hoger is dan de interne voedingssspanning _________4 8702800 PHN 12.332 5 VDI, het nu Hogelijk is om slechts met een enkele NMOS-selektietransistor N3 of N4 in de bitlijn te volstaan in plaats van de gebruikelijke transfer gate die uit een parallelschakeling van een PMOS-transistor en een NMOS-transistor bestaat. Het niet nodig zijn van de 5 PMOS-transistoren maakt het Hogelijk een kompakte bouw te realiseren.
Het bijkoaend voordeel is dat op de plaats van de PMOS-transistoren die gebruikt werden voor de transfer gates nu PMOS-transistoren neer te leggen voor de precharge van het bitlijnpaar BL3 en BLB3.
De werking van het in figuur 1 weergegeven deel van de 10 geheugenschakeling volgens de uitvinding is bij een leesoperatie als volgt. In de stationaire toestand zijn de bitlijn BL3 en de niet-bitlijn BLB3 evenals de leesschrijfbus RWB en RWBB opgeladen tot de interne voedingsspanning VDI. Bij het selekteren van de kolom 3 door het selektiesignaal op de kolomselektielijn Y3 worden de precharge en 15 equalize transistoren P4, P5 en P6 afgeschakeld en de selektietransistoren N3 en N4 ingeschakeld zodat de bitlijn BL3 en de niet-bitlijn BLB3 respektievelijk zijn verbonden met de leesschrijflijn RWB en de niet-leesschrijflijn RWBB. Bij het inschakelen van het signaal equalize EQ worden de PMOS-transistor P1 en de NMOS-transistoren N1 en 20 N2 ingeschakeld met het gevolg dat de bitlijn BL3 en de leesschrijflijn RWB evenals de niet-bitlijn BLB3 en de niet-leesschrijflijn RWBB worden ontladen tot de spanning VDIT via de ontlaadtransistoren N1 en N2.
Hierna wordt met een woordselektiesignaal op de woordlijn WLN de cel MC3-N in de kolom 3 geselekteerd waarna de informatiesignalen zich op de 25 bitlijn BL3 en de niet-bitlijn BLB3 zich kunnen ontwikkelen. Het signaal EQ wordt afgeschakeld en het signaal EQB wordt ingeschakeld met het gevolg dat de ontladingstransistoren N1 en N2 en de equalize transistor P1 worden gesperd. Er vanuit gaande dat de informatie in de geheugencel MC3-N in kolom 3 op de bitlijn BL3 een hoog signaal zal gaan voeren en 30 op de niet-bitlijn BLB3 een laag signaal zal het potentiaal door toedoen van de PMOS-transistor P3 gaan stijgen op de leesschrijflijn RWB en op de bitlijn BL3. Het potentiaal op de niet-bitlijn BLB en op de niet-leesschrijflijn RWBB wordt nagenoeg stationair gehouden door een geschikte dimensionering vn de transistor P2, N9 en de NMOS-transistor 35 in de geselekteerde geheugencel. De op de lokale leesschrijfbus RWB en RWBB aangesloten leesversterker met de transistoren N5 en N6 zal het verschil in spanning op de leeslijn RWB en niet-leeslijn RWBB detekteren . 870280 0 ft PHN 12.332 6 en op de databus RB en RBB van de globale leesbus informatiesignalen geven die in overeenstemming zijn met de informatie opgeslagen in de geselekteerde geheugencel MC3-N.
In figuur 2b is weergegeven hoe de verschillende 5 spanningen zich op verscheidene punten van de schakeling die in figuur 1 is weergegeven verlopen als funktie van de tijd in het geval dat na een schrijfcyclus een leescyclus wordt uitgevoerd. In een schrijfcyclus zijn de selektietransistoren N3 en N4 geleidend gemaakt via een selektiesignaal op de kolomselektielijn Y3 evenzo is in de weergegeven 10 kolom 3 een gewenste cel geselekteerd in dit geval de cel MC3-N die op de niet-bitlijn BLB3 en de bitlijn BL3 wordt aangesloten via een selektiesignaal op de toegangstransistoren N9 en N10. Tijdens de schrijfcyclus is het signaal EQB op de stuurelektrode van de equalize transistor P1 hoog en het signaal EQ op de stuurelektroden van de 15 ontlaadtransistoren N1 en N2 is laag zodat de informatiesignalen, die door een niet weergegeven buffer op de lokale leesbus met de lijnen RWB en RWBB worden gedrukt niet worden gestoord. Aangenomen wordt dat het signaal op de lokale leesschrijflijn RWB laag is en op de lokale niet-leeslijn RWBB hoog, deze signalen zullen overeenkomstig op de bitlijn 20 BL3 en niet-bitlijn BLB3 worden doorgegeven via de transistoren N3 en N4. Wordt zoals in figuur 2b is weergegeven kort na deze schrijfcyclus een leescyclus uitgevoerd dan wordt eerst het equalize signaal EQB laag gemaakt en tegelijkertijd het equalize signaal EQ hoog waardoor de lokale leesschrijfbus RWB en RWBB en het bitlijnpaar BL3 respektievelijk 25 BLB3 op het niveau VDIT gebracht waarbij het rijselektiesignaal WLN nog steeds laag is. Zodra de lokale leesbus RWB en RWBB evenals de bitlijn BL3 en BLB3 op het gewenste niveau VDIT zijn gebracht wordt het rijselektiesignaal WLN hoog gemaakt zodat de gewenste geheugencel in de gekozen kolom op de bitlijnen wordt aangesloten. De informatie in de 30 geheugencel zal nu de potentialen op de bitlijn BL3 en BLB3 gaan beïnvloeden. Direkt wordt nu het equalize signaal EQ afgeschakeld en het niet equalize signaal EQB ingeschakeld zodat de transistoren N1 en N2 evenals de PMOS-transistor P1 worden uitgeschakeld. De signalen op de bitlijn BL3 en de niet-bitlijn BLB3 evenals op de lokale leesbus RWB en 35 RWBB zullen zich nu ontwikkelen zoals reeds in figuur 2a is aangetoond en worden gedetekteerd door de leesversterker met het NMOS-transistoren N5 en N6.
.8702800
V
PHN 12.332 7
In figuur 3 is een voedingsschakeling weergegeven voor het opwekken van de toe te passen interne voedingsspanningen VDI en VDIT die van de extern aan te sluiten voedingsspanning VDD, welke is gestandaardiseerd op 5 Volt, worden afgeleid. In figuur 3 is de 5 geheugenmatrix van de geheugencellen evenals de daarop aangesloten perifere schakelingen weergegeven door een kapaciteit CM en een stroombron IL die de kapacitieve belasting van de voedingsschakeling respektievelijk de DC dissiperende belasting weergeven. De sterkte van de stroombron IL kan in de praktijk variëren van enkele micro-10 ampères indien de geheugenmatrix en de perifere schakelingen in de stand-by mode zijn geschakeld tot enkele tientallen milli-ampères in het geval dat de geheugenschakeling en de perifere schakelingen aktief zijn geworden door selektie van de geheugenschakeling door chip enable en leesschrijfsignalen CE en R/W. De in figuur 3 weergegeven 15 voedingsschakeling bevat grofweg een detektie- en regelschakeling welke twee delen 3a respektievelijk 3b bevat en een PMOS-transistor P31 die door de deelschakeling 3a wordt gestuurd om op de uitgang B van de voedingsschakeling de interne voedingsschakeling VDI op te wekken. De PMOS-transistor P31 wordt afhankelijk van de door de deelschakeling 3a 20 gedetekteerde spanning op de uitgang B in- of uitgeschakeld. De kapaciteit CM wordt op deze wijze als bufferkapaciteit gebruikt. De spanningsvariatie op klem B zal + 100 milli Volt bedragen zodat kortweg de schakeling 3A de PMOS-transistor P31 in geleiding brengt zodra de spanning op klem B beneden een gewenst potentiaal zakt zodat de 25 kapaciteit CM wordt opgeladen totdat een gewenst maximaal potentiaal op de klem B wordt bereikt hetgeen door de deelschakeling 3A wordt gedetekteerd en de PMOS-transistor wordt uitgeschakeld. Een en ander is reeds beschreven in een oudere eerder ingediende nog niet gepubliceerde Nederlandse aanvrage nr. 8701472 van de Aanvraagster (PHN 12.161). Heeft 30 de spanning over de bufferkapaciteit CM een gewenste maximale waarde bereikt en is de PMOS-transistor P31 uitgeschakeld, dan zal via de stroombron IL de bufferkapaciteit CM worden ontladen. Deze ontlading wordt tot een bepaalde waarde toegestaan, waarna de PMOS-transistor P1 door de regelaar 3a weer wordt ingeschakeld.
35 Van de interne voedingsspanning VDI wordt een
bitlijnoplaad-spanning VDIT afgeleid, die op klem C van de in figuur 3 weergegeven schakeling wordt aangeboden. De bitlijnoplaadspanning VDIT
.8702800 PHN 12.332 8 is gelijk aan VDI-VT, waarbij VT de drempelspanning van de NMOS-toegangstransistoren is, waarmee de geheugencellen (zie figuur 1) aan de bitlijn BL en de niet-bitlijn BLB zijn gekoppeld. De bitlijnoplaadspanning VDIT wordt verkregen door een NMOS-transistor N1 5 met diens drain op de externe voedingsspanning VDD aan te sluiten en diens gate op de interne voedingsspanning VDI, zodat op de source ervan de gewenste spanning VDIT kan ontstaan. Echter bij elke leescyclus niet volgend op een schrijfcyclus moeten de geselekteerde bitlijn BL en niet-bitlijn BLB ontladen worden vanaf de spanning VDI tot de gewenste 10 spanning VDIT (zie figuur 2a equalize ontlaadsignaal EQ is hoog). Derhalve dient de kapaciteit C31, die tussen massa en de VDIT-voedingslijn is aangesloten relatief groot te zijn ten opzichte van de kapaciteiten, die door de bitlijnen BL en BLB worden gevormd. Echter dient ook de R-C-tijdkonstante, die is bepaald door de kapaciteit C31 en 15 de daaraan parallel geschakelde last in de vorm van een NMOS-transistor N32 waarvan de gate en de drain met de klem C zijn gekoppeld, afgestemd te zijn op de cyclustijd van het geheugen. Echter in het geval dat "adress-skewing" wordt toegepast, waarbij de situatie voorkomt dat steeds een ander bitlijnpaar wordt geselekteerd en steeds weer opnieuw 20 die bitlijnparen van het potentiaal VDI tot het gewenste potentiaal VDIT moeten worden ontladen, zal de spanning op de klem C boven de .grens die aan de bitlijnoplaadspanning VDIT uitstijgen vanwege de herhaalde ladingsverdeling tussen de bitlijnkapaciteiten enerzijds en de kapaciteit C31 anderzijds. Om het voorgaande probleem te vermijden is in 25 een spanningsregelaar 3b voorzien, die een NMOS-transistor N33 in geleiding brengt, indien de spanning op klem C te hoog wordt en een ontlaadweg voor de kapaciteit C31 vormt.
In figuur 4 is meer in detail de voedingsregelschakeling uit figuur 3 weergegeven. De gestuurde PMOS-transistor 31 uit figuur 3 30 is hier uitgevoerd in twee PMOS-transistoren P41 en P42, waarbij P41 een kleine PMOS-transistor is die steeds wordt ingeschakeld als het geheugen in een stand-by mode werkt. De tweede PMOS-transistor P42 is een relatief grote PMOS-transistor die wordt ingeschakeld als de interne voedingsspanning VDI te laag is en de geïntegreerde geheugenschakeling 35 geaktiveerd is met het kontrolesignaal chip enable CE. De schakeling die in figuur 4 is weergegeven bevat een referentiespanningsgenerator RVG die een referentiespanning VCR aan een spanningsregelaar VC4-1 aanbiedt .8702800 PHN 12.332 9 welke spanningsregelaar VC4-1 een regelspanning REG1 aan een tweede spanningsregelaar VC4-2 aanbiedt. Met deze regelspanning REG1 wordt een stuursignaal PSML opgewekt voor de kleine PMOS-transistor P41. De referentiespanningsgenerator RVG is aangesloten tussen de externe 5 voedingsspanning VDD en Kassa. De spanningsregelaar VC4-1 ontvangt behalve het referentiespanningssignaal VCR ook nog de externe voedingsspanning VDD en de interne voedingsspanning VDI. De tweede spanningsregelaar VC4-2 ontvangt behalve het regelsignaal REG1 een regelsignaal REG2 en de bitlijnontlaadspanning VDIT evenals twee 10 stuursignalen te weten het chip enable signaal CE en een testsignaal TMT en is uiteraard ook op de voedingsspanning VDD aangesloten. De spanningsregelaar VC4-2 wekt twee stuursignalen op, waarvan een eerste stuursignaal PSML de kleine PMOS-transistor P41 stuurt en een tweede stuursignaal PBIG die de relatief grote PMOS-transistor P42 stuurt. Op 15 de interne voedingsspanningslijn VDI is verder een derde spanningsregelaar VC4-3 aangesloten die de referentiespanning VCR ontvangt en de bitlijnontlaadspanning VDIT. De bitlijnontlaadspanning VDIT wordt afgenomen op de source van de NMOS-transistor N31 waarvan de drain op de externe voedingsspanning VDD en de gate op de interne 20 voedingsspanningslijn VDI is aangesloten. Deze spanningsregelaar VC4-3 wekt het tweede regelsignaal REG2 op die aan de tweede spanningsregelaar VC4-2 wordt toegevoerd. Hierna volgend zullen de verschillende spanningsregelaars VC4-1, VC4-2 en VC4-3 evenals de spanningsreferentiebron RVG nader worden toegelicht.
25 In figuur 5 is de spanningsregelaar VC4-2 in detail weergegeven. De ingang die de regelspanning REG1 ontvangt, is aangesloten op een eerste inverter 15-1 die op zijn uitgang het stuursignaal PMSL voor de kleine PMOS-transistor P41 (zie figuur 4) opwekt. De stuursignalen chip enable CE en testsignaal TMT worden elk 30 via respektievelijk twee invertoren 15-2, 15-3 en 15-4, 15-5 toegevoerd aan een logikaschakeling LS1 die een AND-poort 5AND bevat evenals een NOR-poort 5N0R. De AND-poort 5AND ontvangt zowel het uitgangssignaal van de inverter 15-3 als het regelingangssignaal REG1. De uitgang van de AND-poort is verbonden iet een ingang van de NOR-poort 5N0R die op een 35 tweede ingang het uitgangssignaal van de inverter 15-5 ontvangt. Het uitgangssignaal van de NOR-poort 5N0R is het signaal PBIG waarmee de grote PMOS-transistor P42 uit figuur 4 wordt gestuurd. De in figuur 5 .8702800 PHN 12.332 10 weergegeven spanningsregelaar VC4-2 bevat een tweede NOR-poort 5NOR2 die drie ingangen heeft waarvan een eerste een regelsignaal REG2 ontvangt, een tweede ingang respektievelijk derde ingang ontvangen het uitgangssignaal van de invertoren 15-2 en 15-5. De uitgang van de NOR-5 poort 5NOR2 stuurt de transistor N33 die ook evanals de lasttransistor N32 weergegeven in figuur 3 is weergegeven. Het zal duidelijk zijn dat het verbindingspunt van de drain van transistor N33 en de gate en drain van transistor N32 verbonden zijn met de uitgangsklem VDIT. Verder is deze uitgangsklem VDIT via een tweede lasttransistor N52 en een verdere 10 NMOS-transistor N51 verbonden met massa. Deze laatstgenoemde NMOS- transistor N51 wordt gestuurd door de uitgang van inverter 15-3 in wezen dus door het chip enablesignaal CE. Uit de weergegeven logische schakeling die de invertoren 15-2 tot en met 15-5 en de logische schakeling LS1 bevat, is af te leiden dat de PMOS-transistor P42 (zie 15 figuur 4) geleidend is indien het testsignaal TMT logisch hoog is, of indien zowel het regelsignaal REG1 en het chip enable signaal CE beide de logische waarde hoog hebben. De NMOS-transistor N33 voor het ontladen van de voedingslijn VDIT is in geleiding indien zowel het signaal REG2 en het signaal TMT logisch laag zijn en het chip enable signaal CE 20 logisch hoog is.
In figuur 6 is de spanningsregelaar VC4-1 in detail weergegeven. De referentiespanning VCR wordt toegevoerd aan de gates van twee PMOS-transistoren P61 en P62 die enerzijds op de externe voedingsspanning VDD zijn aangesloten. De PMOS-transistor P61 is 25 anderzijds aangesloten op twee NMOS-tranistoren 6N1 en 6N2 die in serie zijn geschakeld. De transistor 6N1 ontvangt op zijn gate de interne voedingsspanning VDI. De tweede NMOS-transistor 6N2 ontvangt op zijn gate een fraktie van de interne voedingsspanning VDI welke fraktie is bepaald door de serieschakeling van de als last geschakelde NMOS-30 transistoren 6N3 en 6N4 en een serieschakeling van verdere als weerstand fungerende NMOS-transistoren die in een blok 6R zijn weergegeven. Het blok 6R bevat een serieschakeling van verscheidene NMOS-transistoren waarvan de gate steeds met de voedingsspanning VDD is verbonden hetgeen in de figuur met een enkele verbindingslijn 6G is weergegeven. De 35 serieschakeling van de transistoren 6N1 en 6N2 is via een derde NMOS-transistor 6N5 verbonden met massa, van welke transistor de gate aan de voedingsspanning VDD hangt. Het verbindingspunt tussen de transistoren .8702800 PHN 12.332 11 P61 en 6N1 is verbonden eet de gate van een verdere NMOS-transistor 6N6 waarvan de source met de drain van de transistore 6N5 is verbonden, waarbij de drain van deze transistor 6N6 hetzij direkt hetzij via een verdere NMOS-transistor 6C «et de drain van de PMOS-transistor 62 is 5 verbonden. Een eventueel tussengeschakelde transistor 6C heeft een gate die Het hetzij de externe voedingsspanning VDD hetzij net de referentiespanning, die iets beneden deze externe voedingsspanning VDD ligt is verbonden. Zo een transistor 6C wordt toegepast daar waar hot electron stress dient worden te vermeden over transistoren die een 10 kanaallengte hebben die in het submicrongebied ligt. De drain van de PMOS-transistor P62 is via drie in serie geschakelde invertoren 16-1, 16-2 en 16-3 gekoppeld met de gates van twee verdere NMOS-transistoren 6N7 en 6N8, die met elkaar zijn geschakeld en die parallel aan de NMOS-transistor 6N5 zijn geschakeld. De uitgang van de inverter 16-3 levert 15 de regelspanning REG1 die aan de schakeling, welke in figuur 5 is weergegeven, wordt toegevoerd. De in figuur 6 weergegeven schakeling is in feite een Schmitt-trigger schakeling die inschakelt als de interne voedingsspanning VDI beneden een bepaalde eerste drempel komt en die uitschakelt als de internve voedingsspanning VDI boven een bepaalde 20 tweede drempel komt. Het signaal REG1 is logisch hoog als het signaal VDI beneden de onderste drempel komt of als het referentiesignaal VCR een ten opzichte van de voedingsspanning VDD te laag niveau heeft. Het ingangssignaal op de inverter 16-1 is dan logisch laag hetgeen op de uitgang REG1 een logisch hoog signaal veroorzaakt.
25 In figuur 7 is een in detail de in figuur 4 weergegeven spanningsregelaar VC4-3 weergegeven. De door de referentiespanningsgenerator RVG opgewekte spanning VCR wordt toegevoerd aan twee PMOS-transistoren 7P1 en 7P2 waarvan de sources met de externe voedingsspanning VDD zijn verbonden. De drain van de PMOS-transistor 7P1 30 is verbonden met een serieschakeling van twee NMOS-transistoren 7N1 en 7N2 waarvan de transistor 7N1 de ontlaadspanning VDIT ontvangt. De gate van de NMOS-transistor 7N2 ontvangt een fraktie van deze bitlijnontlaadspanning VDIT welke fraktie is bepaald door de spanningsdeler die is gevormd door de als last geschakelde NMOS-35 transistor 7N3 en een cascadering van NMOS-transistoren welke met 7R is weergegeven. De gates van de NMOS-transistoren die in cascade geschakeld zijn in de als blok weergegeven weerstand 7R zijn verbonden met de .9702800 PHN 12.332 12 voedingsspanning VOD hetgeen met verbindingslijn 7C is weergegeven. De source van de NMOS-transistor 7N2 is via een verdere NMOS-transistor 7N4 met massa verbonden. De gate van de NMOS-transistor 7N4 is verbonden met de voedingsspanning VDD. De drain van de PMOS-transistor 7P2 is via een 5 cascadetransistor 7C verbonden met de drain van een NMOS-transistor 7N5 waarvan de source weer verbonden is met de source van de transistor 7N2. De gate van de NMOS-transistor 7N5 is verbonden met het knooppunt van de drain van de PMOS-transistor 7P1 en NMOS-transistor 7N1. De in de figuur 7 weergegeven transistor 7C heeft een zelfde funktie als de in 10 figuur 6 weergegeven cascadetransistor 6C. Via drie als last geschakelde transistoren 7N6, 7N7 en 7N8 is de interne voedingsspanning VDI toegevoerd aan het knooppunt van de transistoren 7N2, 7N4 en 7N5. Het knooppunt tussen de PMOS-transistor 7P2 en de cascadetransistor 7C is verbonden met een ingang van een inverterschakeling 17-1 die in serie 15 staat met twee verdere invertoren 17-2 en 17-3 waarvan de uitgang van inverter 17-3 het stuursignaal REG2 levert. Het regelsignaal REG2 is laag indien het potentiaal op het knooppunt tussen transistoren 7P2 en 7C te hoog is. Hetgeen betekent dat de NMOS-transistor 7N5 niet of nauwelijks geleidt. De transistor 7N5 wordt minder geleidend zodra de 20 spanning tussen de punten 7-3 en 7-2 te klein wordt. Dit spanningsverschil tussen de genoemde punten neemt af indien de oplaadspanning VDIT te hoog wordt waardoor de transistoren 7N1 en 7N2 beter gaan geleiden. De serieschakeling van de NMOS-transistoren tussen de ingangsklem voor het interne signaal VDI en de massa leveren een 25 voorinstelling van het punt 7-2, omdat er een koppeling moet bestaan tussen de interne voedingsspanning VDI en de oplaadspanning VDIT.
De in figuur 4 weergegeven referentiespanningsgenerator RVG bevat voor het opwekken van de referentiespanning VCR een cascadering van NMOS-transistoren waarvan de gates op de externe 30 voedingsspanning VDD zijn aangesloten, waarbij deze cascadering in serie staat met als last geschakelde PMOS-transistoren die tussen de externe voedingsspanningsklem VDD en de uitgang VCR zijn aangesloten. Uiteraard is de cascadering van de NMOS-transistoren aangesloten tussen de uitgangsklem VCR en massa. Om de referentiespanning op de klem VCR 35 instelbaar te maken, is het mogelijk om tussen de voedingsspanning VDD en de uitgangsklem VCR verscheidene groepen van PMOS-transistoren die alle als last geschakeld zijn aan te sluiten, waarbij deze aansluiting .8702800 ί PHN 12.332 13 via fuses is gerealiseerd zodat door het smelten van een of meer fuses één of meer als last geschakelde PMOS-transistoren uitgeschakeld zijn tussen de externe voedingsklem en de uitgangsklem VCR. Evenzo kan tussen de uitgangsklem VCR en massa een groep parallel geschakelde 5 cascades van NMOS-transistoren worden aangebracht waarbij via fuses één of verschelde parallel geschakelde cascadeschakelingen op de uitgangsklem VCR zijn aangesloten. Door het smelten van één of meer fuses kunnen één of meer cascaderingen van NMOS-transistoren uitgeschakeld worden. Op voorgaande wijze is een relatief precies 10 programmeerbare referentiespanningsgenerator gerealiseerd.
Zn figuur 8 zijn verscheidene spanningen die in de in figuur 7 weergegeven spanningsregelaar VC4-3 als funktie van de tijd uitgezet. Figuur 8 vertoont het verloop van de interne voedingsspanning VDI die relatief konstant is en van de bitlijnontlaadspanning VDIT die, 15 zoals de figuur toont, in een bepaalde situatie een verschil in spanning ter grootte van de drempelspanning VTN31 van transistor N31 die in figuur 3 is weergegeven toont met de interne voedingsspanning VDI.
Echter door het herhaaldelijk selekteren van bitlijnen in de leesmode kan de ontlaadspanning VDIT oplopen in de richting van VDI zodat het 20 verschilspanning kleiner wordt dan de drempelspanning VTN31 tussen de interne voedingsspanning VDI en de ontlaadspanning VDIT niet meer gewaarborgd is. Daar de ontlaadspanning VDIT oploopt, zal de spanning op het punt 7-1 oplopen zodat zowel de NMOS-transistor 7N1 en 7N2 (zie figuur 7) zullen gaan geleiden. De potentiaal op het punt 7-3 hetgeen de 25 drain is van de PMOS-transistor 7P1 zal daardoor van 5 Volt drastisch omlaag vallen tot beneden 1 Volt. Daardoor zal de NMOS-transistor 7N5 in sperrende toestand geraken. De spanningsval over transistor 7N4, hetgeen met spanning 7-2 is weergegeven, zal ook enigszins dalen. Echter nu de transistor 7N5 niet geleidt, zal de spanning op het punt 7-4 op de 30 ingang van inverter 17-1 toenemen. De uitgang van inverter 17-3 zal daardoor laag worden zodat het regelsignaal REG2 via de spanningsregelaar VC4-2 de NMOS-transistor N33 zal inschakelen waardoor de kapaciteit C31 (zie figuur 3) zal worden ontladen totdat het spanningsverschil tussen de interne voedingsspanning VDI en de 35 ontlaadspanning VDIT weer ongeveer gelijk is aan de drempelspanning VTN31. Op dat moment zullen de transistoren 7N1 en 7N2 weer gaan sperren zodat de spanning op punt 7-3 (zie figuur 7) zal toenemen en de . 870280 0 PHN 12.332 14 transistor 7N5 zal gaan geleiden. Hierdoor zal de spanning op punt 7-4 weer sterk afnemen zodat de NMOS-transistor N33 wordt uitgeschakeld. De oplaadspanning VDIT ligt dan weer op de nagenoeg gewenste afstand VTN31 van de interne voedingsspanning VDI.
.6702900
Claims (6)
1. Gelntergeerde geheugenschakeling omvattende een extern en een intern voedingsJcnooppunt en een tussen genoemde knooppunten geschakelde spanningsomzetter voor het aan het interne voedingspunt toevoeren van een lagere spanning dan de aan het externe 5 voedingsknooppunt toegevoerde spanning, waarbij de geheugenschakeling een matrix van in rijen en kolommen gerangschikte op het interne voedingspunt aangesloten geheugencellen bevat welke rijen geheugencellen elk aan een woordlijn zijn aangesloten en waarbij elke kolom geheugencellen op een bitlijn is aangesloten via een toegangstransistor, 10 met het kenmerk, dat voor elke leescyclus de laagste bitlijnspanning gelijk is aan de interne met de drempelspanning van de toegangstransistor verminderde voedingsspanning die de geheugencel met de bitlijn verbindt.
2. Geïntegreerde geheugenschakeling volgens conclusie 1, 15 met het kenmerk, dat het maximum potentiaal van de stuursignalen op de woordlijnen gelijk is aan de externe voedingsspanning.
3. Gelntegeerde geheugenschakeling volgens conclusie 1 of 2, iet het kenmerk, dat de transistoren die bestuurd worden door een kolomselektieschakeling voor het selektief verbinden van een bitlijn en 20 een niet-bitlijn met een lokale uitleesbus bestuurd worden met selektiesignalen waarvan de maximale spanning gelijk is aan de op het externe voedingspunt toegevoerde spanning.
4. Geïntegreerde geheugenschakeling volgens conclusie 1, 2 of 3, met het kenmerk, dat de geïntegreerde geheugeninrichting een 25 schakeling voor het opwekken van een tweede interne voedingsspanning bevat, die een regeltransistor bevat waarvan de gate is verbonden met de interne voedingsspanningsklem en de source is verbonden met een de tweede voedingsspanning voerend knooppunt waaraan verder een ontlaadtransistor is verbonden waarvan de gate is verbonden met een 30 regeluitgang van een spanningsregelaar, waarvan een eerste en tweede ingang is verbonden met respektievelijk het interne voedingsspanningspunt en het knooppunt tussen de regeltransistor en ontlaadtransistor, waarbij de spanningsregelaar de ontlaadtransistor in geleiding brengt indien het spanningsverschil tussen de interne 35 voedingsspanningsklem en het genoemde knooppunt substantieel kleiner is dan de drempelspanning van de toegangstransistor van de geheugencellen.
5. Geïntegreerde geheugenschakeling volgens conclusie 4, .8702800 PHN 12.332 16 met het kenmerk, dat parallel aan de ontlaadtransistor een als last geschakelde transistor en een kapaciteit zijn aangesloten, waarbij de kapacitieve waarde van de kapaciteit substantieel groter is dan die van de parasitaire kapaciteit van een bitlijnpaar. 5
6. Geïntegreerde geheugenschakeling volgens conclusie 5, met het kenmerk, dat parallel aan de ontlaadtransistor een serieschakeling is aangesloten van een verdere lasttransistor en een transistorschakelaar, die door een chip enable signaal op de chip enable ingang van de geïntegreerde geheugenschakeling wordt ingeschakeld. .8702800
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8702800A NL8702800A (nl) | 1987-11-23 | 1987-11-23 | Geintegreerde geheugenschakeling met interne voedingsspanningsregeling. |
| DE88202609T DE3884148T2 (de) | 1987-11-23 | 1988-11-21 | Integrierte Speicherschaltung mit innerer Speisespannungsregelung. |
| EP88202609A EP0318094B1 (en) | 1987-11-23 | 1988-11-21 | Integrated memory circuit with on-chip supply voltage control |
| KR1019880015297A KR970006194B1 (ko) | 1987-11-23 | 1988-11-21 | 집접 메모리 회로 |
| JP63294786A JP2726456B2 (ja) | 1987-11-23 | 1988-11-24 | 集積メモリ回路 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8702800 | 1987-11-23 | ||
| NL8702800A NL8702800A (nl) | 1987-11-23 | 1987-11-23 | Geintegreerde geheugenschakeling met interne voedingsspanningsregeling. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL8702800A true NL8702800A (nl) | 1989-06-16 |
Family
ID=19850959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8702800A NL8702800A (nl) | 1987-11-23 | 1987-11-23 | Geintegreerde geheugenschakeling met interne voedingsspanningsregeling. |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0318094B1 (nl) |
| JP (1) | JP2726456B2 (nl) |
| KR (1) | KR970006194B1 (nl) |
| DE (1) | DE3884148T2 (nl) |
| NL (1) | NL8702800A (nl) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321658A (en) * | 1990-05-31 | 1994-06-14 | Oki Electric Industry Co., Ltd. | Semiconductor memory device being coupled by auxiliary power lines to a main power line |
| JPH04123388A (ja) * | 1990-09-13 | 1992-04-23 | Nec Corp | 半導体メモリ装置 |
| JP2003016785A (ja) * | 2001-06-28 | 2003-01-17 | Sharp Corp | 半導体記憶装置およびそれを用いた情報機器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4482985A (en) * | 1981-04-17 | 1984-11-13 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JPS57172761A (en) * | 1981-04-17 | 1982-10-23 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS60253090A (ja) * | 1984-05-30 | 1985-12-13 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-11-23 NL NL8702800A patent/NL8702800A/nl not_active Application Discontinuation
-
1988
- 1988-11-21 EP EP88202609A patent/EP0318094B1/en not_active Expired - Lifetime
- 1988-11-21 DE DE88202609T patent/DE3884148T2/de not_active Expired - Fee Related
- 1988-11-21 KR KR1019880015297A patent/KR970006194B1/ko not_active IP Right Cessation
- 1988-11-24 JP JP63294786A patent/JP2726456B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3884148D1 (de) | 1993-10-21 |
| EP0318094A1 (en) | 1989-05-31 |
| JPH01162295A (ja) | 1989-06-26 |
| DE3884148T2 (de) | 1994-03-31 |
| KR890008839A (ko) | 1989-07-12 |
| JP2726456B2 (ja) | 1998-03-11 |
| KR970006194B1 (ko) | 1997-04-24 |
| EP0318094B1 (en) | 1993-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5239502A (en) | Bit storage cell | |
| US4804871A (en) | Bit-line isolated, CMOS sense amplifier | |
| EP0301588B1 (en) | Semiconductor memory device | |
| US3967252A (en) | Sense AMP for random access memory | |
| US5132936A (en) | MOS memory circuit with fast access time | |
| KR900004635B1 (ko) | 반도체 메모리장치의 충전 및 등화회로 | |
| KR100574181B1 (ko) | 고속기입회복을갖춘메모리장치및그에관련된기입회복방법 | |
| US5402378A (en) | Circuit for generating a clock signal to separate bit lines in a semiconductor memory device | |
| EP0451453B1 (en) | Dynamic random access memory device equipped with two-way power voltage supplying system | |
| JP2704246B2 (ja) | 出力バッファ | |
| JPS62212996A (ja) | メモリのビツト・ライン等化装置 | |
| JPH09147557A (ja) | 半導体記憶装置および半導体装置 | |
| US5796651A (en) | Memory device using a reduced word line voltage during read operations and a method of accessing such a memory device | |
| US4914634A (en) | Reference voltage generator for CMOS memories | |
| US5933373A (en) | Semiconductor memory device having constant potential generator for clamping digit lines at constant level allowing precharge transistor to slightly turn on | |
| US5856949A (en) | Current sense amplifier for RAMs | |
| US5038327A (en) | Decoder circuit of erasable programmable read only memory for avoiding erroneous operation caused by parasitic capacitors | |
| US5229966A (en) | Current control circuit for dynamic memory | |
| US6717873B2 (en) | Balanced sense amplifier control for open digit line architecture memory devices | |
| US5446694A (en) | Semiconductor memory device | |
| US4875195A (en) | Semiconductor device with a reference voltage generator | |
| US4610002A (en) | Dynamic memory circuit with improved noise-prevention circuit arrangement for word lines | |
| US6002624A (en) | Semiconductor memory device with input/output masking function without destruction of data bit | |
| NL8702800A (nl) | Geintegreerde geheugenschakeling met interne voedingsspanningsregeling. | |
| US5539701A (en) | Sense circuit for semiconductor memory devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1B | A search report has been drawn up | ||
| BV | The patent application has lapsed |