JPH0531236B2 - - Google Patents

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JPH0531236B2
JPH0531236B2 JP58105710A JP10571083A JPH0531236B2 JP H0531236 B2 JPH0531236 B2 JP H0531236B2 JP 58105710 A JP58105710 A JP 58105710A JP 10571083 A JP10571083 A JP 10571083A JP H0531236 B2 JPH0531236 B2 JP H0531236B2
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signal
amplifier
switching means
circuit
memory
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Jun Eto
Ryoichi Hori
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    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F23—COMBUSTION APPARATUS; COMBUSTION PROCESSES
    • F23L—SUPPLYING AIR OR NON-COMBUSTIBLE LIQUIDS OR GASES TO COMBUSTION APPARATUS IN GENERAL ; VALVES OR DAMPERS SPECIALLY ADAPTED FOR CONTROLLING AIR SUPPLY OR DRAUGHT IN COMBUSTION APPARATUS; INDUCING DRAUGHT IN COMBUSTION APPARATUS; TOPS FOR CHIMNEYS OR VENTILATING SHAFTS; TERMINALS FOR FLUES
    • F23L9/00—Passages or apertures for delivering secondary air for completing combustion of fuel 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F23—COMBUSTION APPARATUS; COMBUSTION PROCESSES
    • F23Q—IGNITION; EXTINGUISHING-DEVICES
    • F23Q11/00—Arrangement of catalytic igniters
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F24—HEATING; RANGES; VENTILATING
    • F24B—DOMESTIC STOVES OR RANGES FOR SOLID FUELS; IMPLEMENTS FOR USE IN CONNECTION WITH STOVES OR RANGES
    • F24B13/00—Details solely applicable to stoves or ranges burning solid fuels 
    • F24B13/02—Arrangement or mountings of fire-grate assemblies; Arrangement or mountings of linings for fire-boxes, e.g. fire-backs 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F23—COMBUSTION APPARATUS; COMBUSTION PROCESSES
    • F23M—CASINGS, LININGS, WALLS OR DOORS SPECIALLY ADAPTED FOR COMBUSTION CHAMBERS, e.g. FIREBRIDGES; DEVICES FOR DEFLECTING AIR, FLAMES OR COMBUSTION PRODUCTS IN COMBUSTION CHAMBERS; SAFETY ARRANGEMENTS SPECIALLY ADAPTED FOR COMBUSTION APPARATUS; DETAILS OF COMBUSTION CHAMBERS, NOT OTHERWISE PROVIDED FOR
    • F23M2900/00—Special features of, or arrangements for combustion chambers
    • F23M2900/05004—Special materials for walls or lining

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  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
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  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Physics & Mathematics (AREA)
  • Combustion & Propulsion (AREA)
  • Mechanical Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体メモリに関し、微少なメモリ信
号を伝達する信号線と、それを増幅するアンプの
間に設けたスイツチ回路に関するもので、同一サ
イクルの間に動作するアンプと動作しないアンプ
を有する半導体メモリに好適な上記スイツチ回路
に関する。
〔発明の背景〕
微少なメモリ信号を伝達する信号線と、その信
号を増幅するアンプの間にスイツチ回路を設けた
ものとして、特開昭57−100689や、ISSCC′81
Digest of Technical Papers p84〜p85が公知例
としてある。これらは高Ｓ／Ｎ化あるいは高集積
化のために、ビット線を中央で分割し、その中央
にセンスアンプを配置して、スイツチ回路を用い
て分割した２対のビット線で１個のセンスアンプ
を共用する回路方式である。
ところで、メモリが大容量化されてくると、ビ
ツト線の充放電による消費電力の増大が問題とな
る。そこで、メモリの消費電力を小さくするため
に、同一サイクルでいくつかのセンスアンプは動
作させ、残りのセンスアンプは動作させない回路
方式がある（たとえば特開昭58−1890）。
さて、上記公知例では同一サイクル中に動作す
るアンプと動作しないアンプを有するメモリでの
上記スイツチ回路の記述はみられない。
同一サイクルに動作するアンプと動作しないア
ンプを有するメモリでの上記スイツチ回路の問題
点を第１図を用いて説明する。
第１図は特開昭57−100689の第４図の回路から
スイツチ回路、センスアンプ、ビツト線のみを示
したものである。同図でMA１，MA２はメモリ
アレーである。B0′，0′，B1′，1′，B2′′2
，
B3′，3′はメモリセルがつながるビツト線、
SA1′，SA2′はビツト線の微少信号を増幅するセ
ンスアンプ、S0′，S1′，S2′，S3′はビツト線とセ
ンスアンプの接続、開放を行なうスイツチ回路で
ある。ここで、B0′もしくは0′につながるメモ
リセルが選択され、その他のビツト線B1′，1′，
B2，2′，3′，3′につながるメモリセルは選
択されないと仮定する。したがつて、メモリセル
信号はB0′もしくは0′に読み出され、SA1′によ
つて増幅されることになる。したがつて、このサ
イクルでは、SA1′を動作させ、SA2′は動作させ
ないとする。この時のスイツチ回路の動作は次の
ようである。メモリ待機時、スイツチ回路の制御
信号φ′C00，φ′C01，φ′C10，φ′C11，はすべて高
レベ
ルとなり、スイツチ回路すべてをオン状態とす
る。次にφ′C01を低レベル0Vとし、S1′をオフ状態
としてSA′1にはB0′，0′のみ接続し、メモリセ
ル信号を増幅する。ここで、φ′C10，φ′C11をφ′C0
1
と同様に低レベルとするとφ′C10，φ′C11の配線に
ともなう寄生容量、およびS2′，S3′を構成する
MOSFETのゲート容量を充電した電荷を無駄に
放電し、メモリの消費電力が増加する欠点を生じ
る。また、φ′C10，φ′C11を低レベルとすることは
低レベルとなる信号線が増加し、これはメモリ内
の雑音の増加をまねきメモリを誤動作させる欠点
を生じる。ここでは、２個のセンスアンプのうち
１個を動作させない例であるが、メモリが大容量
化されると同一サイクルで動作するセンスアンプ
と動作しないセンスアンプの数は、動作しないセ
ンスアンプの方が多くなり、これらの問題はます
ます重要となる。
〔発明の目的〕
本発明の目的は、同一サイクル中に動作するア
ンプと動作しないアンプを有する半導体メモリに
おいて、消費電力が小さく、雑音の少ないスイツ
チ回路を提供することにある。
〔発明の概要〕
同一サイクルで動作するセンスアンプと動作し
ないセンスアンプを有し、ビツト線とセンスアン
プはスイツチ回路を介して接続される回路方式の
メモリにおいて、本発明では、消費電力および雑
音を低減するため、動作しないセンスアンプ側の
スイツチ回路の制御信号は、高レベルを保持し、
スイツチ回路をオン状態を保つようにした。
〔発明の実施例〕
以下本発明の第１の実施例を第２図により説明
する。なお、同図では、メモリアレーは説明の簡
単のためMA１のみ示しているが、MA２につい
ても同様に構成される。同図でB0，0および
B1，1が各々対となるビツト線である。これら
のビツト線はスイツチ回路S0およびS1を介してセ
ンスアンプSA1に接続している。すなわち２対の
ビツト線で１つのセンスアンプを共用している。
また同図で回路ＡおよびＢは上記スイツチ回路を
制御する信号（φC00，φC01）を発生する回路であ
る。回路Ａは、Ｂの回路と同一構成で、Ｂでのア
ドレス信号XA，XB，が、各々aXA，XBとなつて
いるものである。なお、このアドレス信号の組み
合せにより、φC00，φC01信号の高レベル、低レベ
ルを決定し、スイツチ回路を制御する。W1〜Wn
はワード線であり、この線が選択されることによ
りメモリセル信号がビツト線に読み出される。一
方DW1〜DW4はダミーワード線であり、この線
が選択されることにより比較用メモリ信号が、メ
モリセル信号が出力されるビツト線（たとえば
B0）の他方のビツト線（たとえば0）に読み出
される。したがつて、この線はワード線の選択と
対になつて選択される。DCはダミーセル内の容
量CD1〜CD4に蓄積された電荷をクリアする信号
を伝える信号線であり、この信号線が高レベルに
なるとMOSFETQ14〜Q17はオン状態となりダミ
ーセルをクリアする。なお、ダミーセルは
MOSFET QD1とキャパシタCD1（QD2とCD2，
QD3とCD3，QD4とCD4）により構成している。
また、メモリセルはMOSFET QC1とキャパシタ
C1（QC2とCC2，QCnとCn）により構成している。
MOSFET Q1はビツト線の短絡用MOSFETでビ
ツト線プリチヤージ時にS信号を高レベルにし
ビツト線を短絡する。MOSFET Q2，Q3はビツ
ト線プリチヤージ回路を構成し、P信号を高レ
ベルにすることによりビツト線にプリチャージを
行なう。MOSFET Q4，Q5はデータ線昇圧用の
キャパシタを構成し、センスアンプ動作時に、
φbb信号を高レベルにすることによりビツト線を
昇圧し、ビツト線の高レベルが低下するのを防
ぐ。MOSFET Q8，Q9はビツト線とビツト線の
信号を外部へ取り出すための信号線ｉ／ｏ，
ｏとの接続、開放を行なうためのスイツチ回路を
構成するもので、信号φAによつて制御される。
第２図に示す回路の動作を第３図のタイミング
パルス波形を用いて説明する。
ビツト線B0，0側が選択され、メモリの読み
出し動作もしくは書き込み動作が終了したと仮定
する。したがつて、スイツチ回路S0，S1の制御信
号φC00，φC01は、φC01が低レベル（0V）φC00が高
レベル（VCC）であり、ビツト線B1，1は高レ
ベル、B0が高レベルで0が低レベルとなつてい
る。また、ワード線信号φW、ダミーワード線信
号φDW，ダミーセルクリア信号φDC，ビツト線短
絡信号S，ビツト線プリチヤージ信号φP，ビツ
ト線昇圧信号φbb、センスアンプ駆動信号φCS、ビ
ツト線とｉ／ｏ，線間スイツチ回路制御信
号φAはいづれも低レベル（0V）となつている。
スイツチ回路S0，S1の制御信号φC00，φC01発生
回路においては、プリチヤージ信号φPadが高レベ
ル（VCCであり各ノードは所定の電圧にプリチヤ
ージもしくはリセツトされている。また、アドレ
ス信号aXA，aXBやφ3信号は低レベル（0V）であ
る。
スイツチ回路制御信号発生回路Ａ，Ｂの動作を
Ｂを用いて説明する。まず、プリチヤージ信号
φPadが低レベル（0V）になり、メモリが待機状
態になると3が高レベル（VCC）となる。この信
号はMOSFET Q21のゲートに入力されこれを、
オン状態にし、ノードN1、を充電する。同様に、
ノードN4，N5，N6も3信号によつて充電され
る。一方、MOSFET Q27のドレイン端に入力さ
れた信号3は、このトランジスタを介してノー
ドN2を充電する。この時、Q27ではこのトランジ
スタのゲート容量を介して正帰還がかかり、Q27
のゲート電圧をプリチヤージ時の電圧VCC−VT
（VTはMOSFETのしきい電圧）からVCC＋VT以
上に昇圧するためノードN2にはVCCの電圧がプリ
チヤージされる。この3によりノードN2の電位
がMOSFET Q24をオンさせる値以上に上昇する
と、あらかじめφPad信号によつてプリチヤージさ
れていたノードN3のの電荷はQ24を通して放電さ
れる。したがつてノードN3の電位が低下し、
MOSFET Q38をオフとする。この時、ノードN7
はMOSFET Q37により充電され、ここの電位は
上昇する。この電位上昇はMOSFET Q33を介し
てノードN2に帰還され、Q37のゲート電圧をVCC
＋VT以上にする。したがつて、ノードN7はVCC
の電位となる。また、MOSFET Q37とQ39のゲ
ートは同電位であるのでノードN8もVCCの電位と
なる。したがつて、φC01信号は0VからVCCの電位
となる。一方、φC00信号はVCCレべルであったの
で変化せずVCCレベルを保つ。
次にφS信号が高レベル（VCC）となり、ビツト
線B0，0およびB1，1を短絡する。次にφP信
号が高レベルとなり、ビツト線へのプリチヤージ
行なう。その後ダミーセルクリア信号φDCがVCC
となり、DC線に伝わりダミーセル容量の電荷を
放電する。
以上のようにしてビツト線が充電され、各ノー
ドの電圧が設定された後、3，S，P，φDCが
0Vとなる。
次に、φC00，φC01の選択動作について詳細に説
明しよう。
まず、ワード線W1〜Wnが選択されない場合、
すなわち、センスアンプSA1が動作しない場合の
スイツチ回路S0，S1の動作を説明する。スイツチ
回路S0，S1の制御はφC00、φC01信号によつて行な
い、このφC00、φC01信号は上述したように回路ブ
ロツクＡ、およびＢに入力されるアドレス信号
（回路ブロツクＢではXA，XB）によつて制御さ
れる。ところで、回路ブロツクＡはＢの回路構成
で、アドレス信号のaXAがaXAに変わったものであ
る（XA，XAは相補の関係にある）。したがつて、
両回路ブロツクともXBが入力されており、セン
スアンプが動作しないサイクルではXBを0Vとす
ればφC00，φC01信号はVCCレベルを保持し、スイ
ツチ回路S0，S1はオン状態を保つことができる。
次にワード線W1とダミーワード線DW2が選択
された場合、すなわち、センスアンプが動作する
場合のスイツチ回路S0，S1の動作を説明する。こ
の場合、センスアンプが動作するサイクルである
から、上述したXBは高レベルとする。また、XA
も高レベルとすると、回路ブロツクＢでは
MOSFET Q31，Q32，Q34，Q35，Q40，Q41が導
通状態となりノードN2，N4，N5，N7，N8を0V
にする。したがつて、φC01信号は0Vとなりスイ
ツチ回路S1はオフ状態となり、センスアンプSA1
とビツト線B1，1は分離される。一方、回路ブ
ロツクＡは回路ブロツクＢのaXAがaXAに変わつた
もので、このaXAはこの時0VであるのでφC00は
VCCレベルを保持する。したがつて、スイツチ回
路S0はオン状態を保ち、ビツト線とセンスアンプ
を接続する。
この後、ワード線W1とダミーワード線DW2が
選択され、メモリセル信号、比較用信号がビツト
線B0，0に読み出される。次にビツト線昇圧信
号φbbがVCCとなりビツト線B0，0を昇圧する。
続いてセンスアンプ駆動信号CSが高レベルから
0Vに徐々に低下し、メモリ信号を増幅する。増
幅されたメモリ信号は、φA信号がVCCとなること
によりｉ／ｏ，線を通して外部へ取り出
される。なお、ワード線Wnが選択される場合、
すなわち、ビツト線B1，1とセンスアンプが接
続され、B0，0とセンスアンプが分離される場
合は上述したXAを高レベルに、XAを0Vにする
ことによりφC00を0Vにし、φC01は高レベルを保持
する。これによりスイツチ回路を各々オン状態、
オフ状態とする。
以上、述べたようにアドレス信号の組み合せに
より、φC00，φC01信号の低レベル、高レベルを決
定できる。したがつて、動作しないセンスアンプ
側のスイツチ回路の制御信号の高レベルを保持で
きメモリの消費電力を小さくし、雑音を少なくで
きる。また、本実施例では、Sにより、ビツト線
のプリチヤージ（Pによつて行なう）に先立っ
て予じめ、対となるビツト線をシヨートしている
が、これはビツト線間のプリチヤージレベルを完
全に同電位にするためであり、これによりメモリ
信号読み出し時の高Ｓ／Ｎ化を図ることができ
る。なお、本実施例においても従来と同様にSと
φPを同一信号として、短絡とプリチヤージを同
時にしても従来と同一の性能が得られることは言
うまでもない。
ところで電源電圧VCCが変動しているとき、メ
モリを動作させると、ある条件ではビツト線の電
位がスイツチ回路の制御信号φC00，φC01電位より
高くなる場合がある。この場合、導通状態である
べきスイツチ回路のMOSFETでも非導通状態と
なり、センスアンプ端にメモリセル信号が取り出
せなくなり、メモリは誤動作を生じる。したがつ
て、誤動作を生じないためにはφC00，φC01信号は
ビツト線より十分高い電位とした方が良い。第２
の実施例によりφC00，φC01信号を昇圧し、VCC以
上の電圧とした例を説明する。
第４図は第２の実施例の回路図である。この回
路は第１の実施例である第２図に示す回路とほと
んど同じである。二点鎖線でかこんだ部分が昇圧
のために新しく追加した回路である。また、昇圧
のためノードN2，N7は3信号の後に立ち上がる
φ5信号により0Vとされる。以下この昇圧動作に
ついて説明する。
3信号が入力されφC01がVCCレベルになつた後、
φ5信号がVCCとなる。
φ5信号がVCCとなるとノードN2，N7は0Vとな
り、ノードN10はVCC−VTにプリチヤージされる。
また、ノードN9はMOSFET Q51によるコンデン
サで昇圧され、瞬時VCC−VT以上の電圧となる。
したがつて、MOSFET Q55のゲートはVCCにプ
リチヤージされる。次に6信号がVCCレベルとな
りMOSFET Q56によるコンデンサで、Q55のゲ
ート電圧はVCC＋VT以上に昇圧される。また、
MOSFET Q57によるコンデンサで、ノードN11，
N8はVCC以上に昇圧される。したがつて、φC01は
VCC以上となる。なお同図でφ1信号は一度VCC＋
VT以上に昇圧されたMOSFET Q55のゲート電圧
をクリアするものである。以上昇圧動作を回路ブ
ロツクＢを使つて説明したが回路ブロツクＡにつ
いても同様である。また、φC00，φC01信号を0Vと
するか否かは第１の実施例と同様にアドレス信号
で決定する。
なお、本実施例の回路では、動作するセンスア
ンプにつながり、しかもビツト線とセンスアンプ
を接続するスイツチ回路側の制御信号は次のよう
な制御も行なう。たとえば、ワード線Wnが選択
されたとするとスイツチ回路S0はオフ状態、S1は
オン状態である。したがつてφC01はVCC以上のレ
ベルを保つが、ワード線信号が高レベルとなりメ
モリセル信号がビツト線に読み出され、センスア
ンプが動作する直前に、φbb信号がVCCレベルと
なり、MOSFET Q44のゲートーソース、ドレイ
ン間に形成されるコンデンサによりノード
N10VCC＋VT以上に昇圧し、φC01信号をVCCレベル
とする。これによりセンスアンプ動作時、一時的
にビツト線とセンスアンプ間の接続抵抗を高めセ
ンスアンプの高感度化を図つている。なお、この
動作は回路ブロツクＡについても同様である。ス
イツチ回路制御信号がVCCにされるのは、動作す
るセンスアンプ側のスイツチ回路で、しかもビツ
ト線とセンスアンプを接続する方のスイツチ回路
の制御信号のみである。この選択はスイツチ回路
制御信号を0Vにするか否かの選択と同様にアド
レス信号にて行なう。
以上第１、第２の実施例ともセンスアンプ回路
１個を例に説明したが、同一サイクルで動作する
センスアンプと動作しないセンスアンプが各々複
数個あつてもアドレス信号を組み合わせることに
より本発明は実施できる。また本発明はｎチヤネ
ル形MOSFETを用いて説明したが電位関係を逆
にすればｐチヤネル形MOSFETを用いても実施
可能である。また、ｎチヤネル形、ｐチヤネル形
MOSFETを含む回路でも実施可能である。
また、本発明は特願昭56−81042、特願昭57−
125687に開示されている各実施例がそのまま適用
できる。たとえば、第２図に示す実施例の回路に
おいて、センスアンプで増幅したメモリ信号を外
部へ取り出すための信号線（ｉ／ｏ，ｉ／ｏ線）
と、ビツト線間に設けたスイツチ回路
（MOSFET Q8，Q9で構成）の制御信号φAの信号
線はビツト線と並行に配線できる。さらに、この
信号線をAl2層配線とすれば、上記スイツチ回路
のレイアウトの自由度が増し、第２図に示すよう
にスイツチ回路をセンスアンプ端に設けることが
でき、チツプ面積の利用効率向上ならびに高Ｓ／
Ｎ化が実現できる。
またさらに、特願昭58−24579で開示された思
想がそのまま適用できる。すなわち、第２図に示
す実施例の回路において、集積密度の高いことが
要求されるメモリアレー部などの動作電圧を外部
電源電圧より低くして動作させることによつて、
使用するMOSFETの微細化を可能にし、高集積
化を図ることも可能である。
〔発明の効果〕
本発明によれば、同一サイクルで動作しないセ
ンスアンプ側のスイツチ回路の制御信号はメモリ
待機時の高レベルを保持するので消費電力を小さ
くでき、雑音を少なくすることができるのでメモ
リの低消費電力化、高Ｓ／Ｎ化に効果がある。
【図面の簡単な説明】
第１図は同一サイクルで動作するセンスアンプ
と動作しないセンスアンプを有するメモリで、ビ
ツト線とセンスアンプ間に設けたスイツチ回路の
動作上の問題点を説明する同路図。第２図は本発
明の第１の実施例の回路図。第３図は第２図に示
す回路のタイミングパルス波形。第４図は本発明
の第２の実施例の回路図である。

Claims (1)

  1. 【特許請求の範囲】 １ 対となる信号線と、該信号線間の微少な信号
    を差動増幅するアンプと、該信号線と該アンプの
    接続、開放を行なうスイツチング手段を複数個有
    し、かつ該複数個のアンプは同一サイクル中に動
    作するアンプ群と動作しないアンプ群に分離され
    た半導体メモリにおいて、動作しないアンプ群に
    設けられた該スイツチング手段は、該サイクル
    中、信号線とアンプが接続状態である半導体メモ
    リ。 ２ ２対の信号線で１個のアンプを共用する回路
    で、これらを複数個有する半導体メモリで、動作
    するアンプ群に設けた該スイツチング手段は、該
    アンプ動作時に、選択的に、一方が接続状態で、
    他方が開放状態であり、動作しないアンプ側に設
    けた該スイツチング手段は両方とも接続状態であ
    る特許請求の範囲第１項の半導体メモリ。 ３ 該スイツチング手段は、MOSFETで構成
    し、該MOSFETのゲート電圧を変えることによ
    り接続、開放を行なうものであり、動作するアン
    プ側に設けた該スイツチング手段のMOSFET
    は、該アンプ動作時に、選択的に、一方が弱導通
    状態、他方が非導通状態であり、動作しないアン
    プ側に設けた該スイツチング手段のMOSFETは
    両方とも導通状態である特許請求の範囲第２項の
    半導体メモリ。 ４ 該スイツチング手段のMOSFETはメモリ待
    機時にすべて導通状態である特許請求の範囲第３
    項の半導体メモリ。
JP58105710A 1983-06-15 1983-06-15 半導体メモリ Granted JPS60694A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
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