KR100388318B1 - 비트라인디커플링방법 - Google Patents

비트라인디커플링방법 Download PDF

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KR100388318B1
KR100388318B1 KR10-1998-0058644A KR19980058644A KR100388318B1 KR 100388318 B1 KR100388318 B1 KR 100388318B1 KR 19980058644 A KR19980058644 A KR 19980058644A KR 100388318 B1 KR100388318 B1 KR 100388318B1
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Abstract

본 발명은 비트라인 센스앰프의 센싱동작시 어레이 비트라인을 공유 비트라인으로부터 격리시켜 센스앰프의 로우딩(Loading)을 줄여 센싱속도를 증가시키므로써 과도전류를 작게 하며, 비트라인 이퀄라이제이션(Equalization) 후 프리차지(Pre-Charge) 동작을 수행시키므로써 전력소모를 최소화한 것으로 과도전류가 억제되어 파워라인의 바운싱이 감소되고 센싱속도가 향상되는 효과가 있다.

Description

비트라인 디커플링 방법
본 발명은 반도체 메모리 소자의 비트라인 센스앰프에 관한 것으로, 보다 상세하게는 센싱동작에서는 어레이 비트라인으로부터 공유 비트라인을 분리하여 센싱속도를 향상시키고, 프리차지 동작에서는 이퀄라이제이션 후에 프리차지 동작을 수행하여 전력소모를 방지하기 위한 비트라인 디커플링 방법에 관한 것이다.
도 1은 종래의 비트라인 센스앰프 회로를 나타낸 것이다.
그 구성관계를 간단히 살펴보면, Folded Bit Line 구조로서 하이레벨의 비트라인(BITH)과 셀 플레이트 전압단자(VCP) 사이에 연결되어 데이터를 저장하는 제1 엔모스형 트랜지스터(MN1)와 셀 커패시턴스(C1)로 이루어진 단위셀부(1)와, 비트라인 차단신호(BISH)에 의해 하이레벨의 어레이 비트라인(BITH, /BITH)과 공유 비트라인(SA, /SA)의 접속 및 차단 역할을 담당하기 위해 제2, 제3 엔모스형 트랜지스터(MN2, MN3)로 이루어진 제1 어레이 비트라인/공유 비트라인 연결부(2)와, 비트라인 차단신호(BISL)에 의해 로우레벨의 어레이 비트라인(BITL, /BITL)과 공유 비트라인(SA, /SA)의 접속 및 차단 역할을 담당하기 위해 제10, 제11 엔모스형 트랜지스터(MN10, MN11)로 이루어진 제2 어레이 비트라인/공유 비트라인 연결부(3)와, 두 개의 공유 비트라인(SA, /SA) 사이에 접속되며 센스앰프 제어신호(RTO, /S)에 의해 구동되어 비트라인 센싱동작을 담당하는 제1, 제2 피모스형 트랜지스터(MP1, MP2)와 제8, 제9 엔모스형 트랜지스터(MN8, MN9)로 이루어진 센스앰프(5)와, 칼럼 선택신호(YI-SEL)에 의해 동작하여 상기 두 개의 공유 비트라인(SA, /SA)과 데이터 버스라인(DB, /DB)의 접속 및 차단 역할을 하는 제12, 제13 엔모스형 트랜지스터(MN12, MN13)로 이루어진 데이터 버스라인 연결부(6)로 구성되어 있다.
이하에서는 상기 도 1에 대한 비트라인 센싱동작 관계를 도 3에 도시된 회로도와 도 7에 도시된 동작타이밍도를 참조하여 설명한다.
먼저, 초기상태에서 비트라인 센스앰프는 비트라인 차단신호(BISH, BISL)가 하이상태(도 7의 a, b)로 되어 있어 어레이 비트라인(BITH, /BITH, BITL, /BITL)과공유 비트라인(SA, /SA)이 연결되어 있고(도 3의 a), 이 라인들에 Half VCC Power Generator인 비트라인 프리차지 전압(VBLP)이 인가되어 있다(도 7의 c 와 h, i).
이후, 비트라인 차단신호(BISL)에 의해 공유 비트라인(SA, /SA)으로부터 로우레벨의 어레이 비트라인(BITL, /BITL)이 격리된다.
즉, 비트라인 차단신호(BISL)와 비트라인 이퀄라이제이션 신호(BLP)가 하이상태에서 로우상태로 되면(도 7의 b, c) 상기 비트라인 이퀄라이제이션부(4)를 구성하는 제5, 제6, 제7 엔모스형 트랜지스터(MN5, MN6, MN7)와 상기 제2 어레이 비트라인/공유 비트라인 연결부(3)를 구성하고 있는 제10, 제11 엔모스형 트랜지스터(MN10, MN11)가 턴오프되어 공유 비트라인(SA, /SA)에서 로우레벨의 어레이 비트라인(BITL, /BITL)이 분리된다(도 3의 b).
이후, 워드라인(WL)을 선택하여(도 7의 d) 하이레벨의 어레이 비트라인(BITH)과 공유 비트라인(SA)에 전하분배(도 7의 h, i)가 일어난다(도 3의 c)
이후, 센스앰프에서 센싱(Sensing)과 단위셀부(1)내의 저장노드(Storage Node, "STR")로 라이트-백(Write-Back) 동작이 수행된다.
즉, 센스앰프 제어신호(RTO, /S)가 인가되어(도 7의 f, g) 센스앰프라인(SA, /SA)에 증폭된 신호를 인가한다(도 7의 h, i). 또한 이 증폭된 신호는 단위셀부(1)내의 저장노드에 Write-Back 된다(도 3의 d).
이 과정에서 센싱동작시 공유 비트라인과 하이레벨의 어레이 비트라인이 상호 접속되어 있어(즉, 이때 비트라인 차단신호(BISH)가 하이상태에 있으므로 제1어레이 비트라인/공유 비트라인 연결부(2)를 구성하는 제2, 제3 엔모스형 트랜지스터가 턴온되어 있어 상부 어레이 비트라인과 공유 비트라인이 상호 연결되어 있다.) 하이레벨(상부)의 어레이 비트라인의 Loading에 따라 전력소모(Power Consumption)가 일어난다.
이후, 어레이 비트라인(BITH, /BITH, BITL, /BITL) 및 공유 비트라인(SA, /SA)의 이퀄라이제이션(Equalization) 동작과 프리차지(Pre-Charge) 동작을 동시에 수행한다.
즉, 워드라인(WL)이 하이에서 로우로, 센스앰프 제어신호(RTO, /S)를 Half Vcc로 디세이블(Disable)시키고(도 7의 d, f, g) 비트라인 차단신호(BISL)와 비트라인 이퀄라이제이션 신호(BLP)를 로우상태에서 하이상태로 인에이블(Enable)시켜(도 7의 b, c) 어레이 비트라인(BITH, /BITH, BITL, /BITL)과 공유 비트라인(SA, /SA)을 이퀄라이제이션(Equalization) 및 프리차지(Pre-Charge)시킨다(도 3의 e).
이 과정에서 이퀄라이제이션(Equalization)과 프리차지(Pre-Charge) 동작을 동시에 수행하므로 센싱에 의하여 두 개의 공유 비트라인(SA, /SA) 중 한 개의 공유 비트라인(SA)은 도 7의 h에 도시된 바와 같이 하이레벨의 VCC 전압으로 증폭되어 있고, 나머지 한 개의 공유 비트라인(/SA)은 도 7의 i에 도시되어 있는 바와 같이 그라운드레벨의 VSS로 강하되어 있어 프리차지과정에서 전력소모를 유발시킨다.
본 발명은 이러한 종래의 비트라인 센싱 및 프리차지 과정에서 발생되는 불필요한 전력소모를 제거하고 또한 센싱속도를 향상시켜 칩 동작시 Current 소모를최소화하여 제품의 경쟁력을 높이고자 한 것이다.
이를 위해 본 발명에서는 3가지 방안을 제시한다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 창안된 것으로, 센싱동작에서는 어레이 비트라인으로부터 공유 비트라인을 분리하여 센싱속도를 향상시키고, 프리차지 동작에서는 이퀄라이제이션 후에 프리차지 동작을 수행하여 전력소모를 방지하기 위한 비트라인 디커플링 방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 비트라인 센스앰프 회로도.
도 2는 본 발명의 일실시예에 따른 비트라인 센스앰프 회로도.
도 3은 도 1의 회로도를 이용한 센싱 및 프리차지 동작관계를 나타낸 것으로 동시에 등화(Equalization)와 프리차지를 수행하는 관계를 나타낸 회로도.
도 4는 도 2를 이용한 제안방법 1에 대한 센싱 및 프리차지 동작관계를 나타낸 것으로 등화후 프리차지를 수행하는 관계를 나타낸 회로도.
도 5는 도 2를 이용한 제안방법 2로 등화후 프리차지를 수행하며 센싱과정에서 Half Write-Back 동작을 수행하는 관계를 나타낸 회로도.
도 6은 도 2를 이용한 제안방법 2로 등화후 프리차지를 수행하며 센싱과정에서 Full Write-Back 동작을 수행하는 관계를 나타낸 회로도.
도 7은 종래 방식에 있어서 전압 시뮬레이션도.
도 8은 본 발명의 제안방법 1에 있어서 전압 시뮬레이션도.
도 9는 본 발명의 제안방법 2에 있어서 전압 시뮬레이션도.
도 10은 본 발명의 제안방법 3에 있어서 전압 시뮬레이션도.
도 11은 종래 방식에 있어서 전류 시뮬레이션도.
도 12는 본 발명의 제안방법 1에 있어서 전류 시뮬레이션도.
도 13은 본 발명의 제안방법 2에 있어서 전류 시뮬레이션도.
도 14는 본 발명의 제안방법 3에 있어서 전류 시뮬레이션도.
도 15는 종래 방식에 있어서 VSS 노드에서의 전체전류, 평균전류, RMS 전류값을 나타낸 도표.
도 16은 본 발명의 제안방법 1에 있어서 VSS 노드에서의 전체전류, 평균전 류, RMS 전류값을 나타낸 도표.
도 17은 본 발명의 제안방법 2에 있어서 VSS 노드에서의 전체전류, 평균전 류, RMS 전류값을 나타낸 도표.
도 18은 본 발명의 제안방법 3에 있어서 VSS 노드에서의 전체전류, 평균전류, RMS 전류값을 나타낸 도표.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 단위셀부
2 : 제1 어레이 비트라인/공유 비트라인 연결부
3 : 제2 어레이 비트라인/공유 비트라인 연결부
4 : 비트라인 이퀄라이제이션부
5 : 센스앰프
6 : 데이터 버스라인 연결부
2-1 : 제3 어레이 비트라인/공유 비트라인 연결부
2-2 : 제4 어레이 비트라인/공유 비트라인 연결부
2-3 : 제5 어레이 비트라인/공유 비트라인 연결부
2-4 : 제6 어레이 비트라인/공유 비트라인 연결부
10 : 비트라인 프리차지부
BISH, BISL : 비트라인 차단신호
BLP : 비트라인 이퀄라이제이션 신호
VBLP : 비트라인 프리차지 전압
RTO, /S : 센스앰프 제어신호
SA, /SA : 공유 비트라인
BITH,/BITH,BITL,/BITL : 어레이 비트라인
MN : 엔모스형 트랜지스터
MP : 피모스형 트랜지스터
CON-VBLP : 비트라인 프리차지신호
상기 목적 달성을 위해 본 발명은 어레이 비트라인과 공유 비트라인을 비트라인 프리차지 전압으로 초기화시키는 단계와,
상기 공유 비트라인 일측에 워드라인을 인에이블시키는 단계를 포함하는 반도체 메모리 소자의 비트라인 디커플링 방법에 있어서,
비트라인 차단신호에 의해 공유 비트라인으로부터 어레이 비트라인을 분리한 후 센스앰프 제어신호에 의해 센싱동작을 수행하여 센싱속도를 향상시키는 단계와,
상기 비트라인 차단신호에 의해 셀이 접속된 어레이 비트라인과 공유 비트라인을 연결시켜 라이트-백을 수행하는 단계와,
비트라인 이퀄라이제이션 신호에 의해 상기 어레이 비트라인과 공유 비트라인을 이퀄라이제이션시킨 후 비트라인 프리차지 신호에 의해 상기 어레이 비트라인과 공유 비트라인을 프리차지시키는 단계를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 본 발명에서 제안된 첨부도면을 참조하여 본 발명의 제1 실시예, 제2 실시예 그리고 제3 실시예를 상세히 설명한다.
도 2는 본 발명의 한 실시예로서 제안된 비트라인 센스앰프에 관한 회로도이다.
상기 도 2에 대한 회로구성은 종래의 Conventional 비트라인 센스앰프의 구조와 동일하며, 다만 여기서는 첨가된 부분만 살펴본다.
먼저, 종래의 비트라인 프리차지 전압단자(VBLP)와 비트라인 이퀄라이제이션부(4) 사이에 비트라인 프리차지신호(CON-VBLP)의 제어를 받는 엔모스형 트랜지스터(MN4)로 구성되는 비트라인 프리차지부(10)를 추가하여 비트라인 이퀄라이제이션과 비트라인 프리차지 동작을 별도로 행할 수 있도록 하였다.
또한, 종래에는 상부 어레이 비트라인/공유 비트라인 연결부(2)와 하부 어레이 비트라인/공유 비트라인 연결부(3)로 구성하여 상부 어레이 비트라인(BITH, /BITH)과 하부 어레이 비트라인(BITL, /BITL)을 각각 동시에 공유 비트라인(SA, /SA)에 연결되도록 구성하였으나, 본 발명에서는 4개의 어레이 비트라인/공유 비트라인 연결부(2-1, 2-2, 2-3, 2-4)를 구성하여 모스 트랜지스터(MN2, MN3, MN10, MN11)가 각각 제어를 받도록 하였다.
즉, 상부 어레이 비트라인(BITH)과 공유 비트라인(SA)은 어레이 비트라인/공유 비트라인 연결부(2-1)에 의해 접속 및 차단되도록 하였으며, 상부 어레이 비트라인(/BITH)과 공유 비트라인(/SA)은 어레이 비트라인/공유 비트라인 연결부(2-2)에 의해 접속 및 차단되도록 하였다.
또한, 하부 어레이 비트라인(BITL)과 공유 비트라인(SA)은 어레이 비트라인/공유 비트라인 연결부(2-3)에 의해 접속 및 차단되도록 하였으며, 하부 어레이 비트라인(/BITL)과 공유 비트라인(/SA)은 어레이 비트라인/공유 비트라인 연결부(2-4)에 의해 접속 및 차단되도록 하였다.
이하에서는 첨부된 도면을 참조하여 제안방법1, 제안방법2, 제안방법3의 순서에 따라 센싱에서부터 프리차지 과정까지를 상세히 설명한다.
제안방법 1에서는 도 2, 도 4, 도 8에 도시되어 있는 바와 같이 센싱 이후의 비트라인 이퀄라이제이션 동작과 프리차지 동작을 별도로 수행하여 이퀄라이제이션을 한 후 프리차지 동작을 수행하도록 하므로써 기존의 프리차지 동작시 발생되었던 전력소모를 제거하였다.
먼저, 초기상태에는 비트라인 차단신호(BISH1, BISH2, BISL1, BISL2)가 하이상태(도 8의 a, b)로 되어있어 어레이 비트라인(BITH, /BITH, BITL, /BITL)과 공유 비트라인(SA, /SA)이 연결되어 있고, 비트라인 이퀄라이제이션 신호(BLP)와 비트라인 프리차지신호(CON-VBLP)가 하이상태(도 8의 c, d)로 되어 있어 비트라인 이퀄라이제이션부(4)를 구성하는 제5, 제6, 제7 엔모스형 트랜지스터(MN5, MN6, MN7)와 비트라인 프리차지부(10)를 구성하는 제4 엔모스형 트랜지스터(MN4)가 턴온되어 상기 어레이 비트라인(BITH, /BITH, BITL, /BITL)과 공유 비트라인(SA, /SA)에는 Half VCC Power Generator인 비트라인 프리차지 전압(VBLP)이 인가(도 8의 i, j)되어 있다(도 4의 a).
이후, 비트라인 차단신호(BISL1, BISL2)에 의해 공유 비트라인(SA, /SA)으로부터 하부 어레이 비트라인(BITL, /BITL)이 격리된다.
즉, 비트라인 차단신호(BISL1, BISL2)와 비트라인 이퀄라이제이션 신호(BLP)가 하이상태에서 로우상태가 되면(도 8의 b, c) 비트라인 이퀄라이제이션부(4)를 구성하는 제5, 제6, 제7 엔모스형 트랜지스터(MN5, MN6, MN7)가 턴오프되고 제5 어레이 비트라인/공유 비트라인 연결부(2-3)를 구성하는 제10 엔모스형 트랜지스터(MN10)와 어레이 비트라인/공유 비트라인 연결부(2-4)를 구성하는 제11 엔모스형 트랜지스터(MN11)가 턴오프되어 공유 비트라인(SA, /SA)에서 하부 어레이 비트라인(BITL, /BITL)이 분리된다(도 4의 b).
또한, 비트라인 프리차지신호(CON-VBLP)가 하이상태에서 로우상태로 되면서(도 8의 d) 비트라인 프리차지부(10)를 구성하는 제4 엔모스형 트랜지스터(MN4)가 턴오프되어 공유 비트라인(SA, /SA)으로 비트라인 프리차지 전압(VBLP)이 인가되지 않는다(도 4의 b).
이후, 워드라인(WL)을 선택하여(도 8의 e) 하이레벨의 어레이 비트라인(BITH)과 공유 비트라인(SA)(도 8의 i, j)에 전하분배를 수행한다(도 4의 c).
이후, 센스앰프의 센싱과 단위셀부(1)로의 라이트-백(Write-Back) 과정을 수행한다.
즉, 센스앰프 제어신호(RTO, /S)를 인가하여(도 8의 g, h) 공유 비트라인(SA, /SA)에 증폭된 신호를 인가하고(도 8의 i, j) 이 신호를 셀에 라이트-백(Write-Back) 시킨다(도 4의 d).
이 과정에서 센싱시 상부 어레이 비트라인과 공유 비트라인이 불필요하게 접속되어 있어 센싱속도가 반감되며 불필요한 전력소모가 발생하는 단점이 있다.
이후, 공유 비트라인(SA, /SA)과 상부 어레이 비트라인(BITH, /BITH)을 비트라인 이퀄라이제이션 신호(BLP)에 의해 이퀄라이제이션시킨다.
즉, 워드라인(WL)을 디세이블시킨 상태에서(도 8의 e) 비트라인 이퀄라이제이션 신호(BLP)를 인에이블시키면(도 8의 c) 비트라인 이퀄라이제이션부(4)를 구성하는 제5, 제6, 제7 엔모스형 트랜지스터(MN5, MN6, MN7)가 턴온되어 이퀄라이제이션 동작을 수행한다(도 4의 e).
이렇게하므로써 상부 어레이 비트라인(BITH, /BITH)과 공유 비트라인(SA, /SA)에는 전하분배에 따라 Half VCC 전압(도 8의 i, j)을 갖게 된다.
이후, 프리차지 동작을 수행시킨다.
즉, 비트라인 차단신호(BISL1, BISL2)를 인에이블시켜(도 8의 b) 어레이 비트라인/공유 비트라인 연결부(2-3)를 구성하는 제10 엔모스형 트랜지스터(MN10)와 어레이 비트라인/공유 비트라인 연결부(2-4)를 구성하는 제11 엔모스형 트랜지스터(MN11)를 턴온시켜 로우레벨의 어레이 비트라인(BITL, /BITL)과 공유 비트라인(SA, /SA)을 연결시키고 비트라인 프리차지신호(CON-VBLP)를 인에이블시켜(도 8의 d) 프리차지 동작을 수행시킨다(도 4의 f).
이는 공유 비트라인(SA, /SA)과 상부 어레이 비트라인(BITH, /BITH)이 Half VCC로 가있는 상태에서 비트라인 프리차지 전압(VBLP)을 인가하므로 프리차지 과정에서 전력소모는 일어나지 않는다.
이상에서 살펴본 바와 같이, 제안방법 1에 있어서는 이퀄라이제이션을 수행한 후 프리차지 과정을 수행하므로써, 이퀄라이제이션과 프리자치를 동시에 수행하므로써 발생되던 기존의 전력소모 문제를 해결할 수가 있는 것이다.
하지만, 제안방법 1의 경우에는 센싱과정에서 하이레벨의 어레이 비트라인과 공유 비트라인이 불필요하게 접속되어 있어 센싱속도가 감소되고 불필요한 커런트 소모를 야기시키는 단점이 있다.
이제, 제안방법 2에 대한 설명을 진행한다.
여기서는 도 2, 도 5 그리고 도 9를 참조하여 센싱 및 프리차지 동작을 설명한다.
제안방법 2에서는 상부 어레이 비트라인(BITH, /BITH)과 공유 비트라인(SA, /SA)을 상호 접속하고 있는 어레이 비트라인/공유 비트라인 연결부(2-1)와 어레이 비트라인/공유 비트라인 연결부(2-2)를 워드라인 인에이블 과정을 마친 후 비트라인 차단신호(BISH1, BISH2)를 통해 공유 비트라인(SA, /SA)으로부터 격리시킨 후 센싱동작을 진행하게 된다.
먼저, 초기상태로부터 워드라인 인에이블 과정까지는 제안방법 1에서의 동작과 동일하다.
먼저, 초기상태에는 비트라인 차단신호(BISH1, BISH2, BISL1, BISL2)가 하이상태(도 9의 a, b, c, d)로 되어 있어 어레이 비트라인(BITH, /BITH, BITL, /BITL)과 공유 비트라인(SA, /SA)이 연결되어 있고, 비트라인 이퀄라이제이션 신호(BLP)와 비트라인 프리차지신호(CON-VBLP)가 하이상태(도 9의 e, f)로 되어 있어 비트라인 이퀄라이제이션부(4)를 구성하는 제5, 제6, 제7 엔모스형 트랜지스터(MN5, MN6, MN7)와 비트라인 프리차지부(10)를 구성하는 제4 엔모스형 트랜지스터(MN4)가 턴온되어 상기 어레이 비트라인(BITH, /BITH, BITL, /BITL)과 공유 비트라인(SA, /SA)에는 Half VCC Power Generator인 비트라인 프리차지 전압(VBLP)이 인가(도 9의 k, l)되어 있다(도 5의 a).
이후, 비트라인 차단신호(BISL1, BISL2)에 의해 공유 비트라인(SA, /SA)으로부터 하부 어레이 비트라인(BITL, /BITL)이 격리된다.
즉, 비트라인 차단신호(BISL1, BISL2)와 비트라인 이퀄라이제이션 신호(BLP)가 하이상태에서 로우상태가 되면(도 9의 c, d, e) 비트라인 이퀄라이제이션부(4)를 구성하는 제5, 제6, 제7 엔모스형 트랜지스터(MN5, MN6, MN7)가 턴오프되고 비트라인/공유 비트라인 연결부(2-3)를 구성하는 제10 엔모스형 트랜지스터(MN10)와 제6 어레이 비트라인/공유 비트라인 연결부(2-4)를 구성하는 제11 엔모스형 트랜지스터(MN11)가 턴오프되어 공유 비트라인(SA, /SA)으로부터 하부 어레이비트라인(BITL, /BITL)이 분리된다(도 5의 b).
또한, 비트라인 프리차지신호(CON-VBLP)가 하이상태에서 로우상태로 되면서(도 9의 f) 비트라인 프리차지부(10)를 구성하는 제4 엔모스형 트랜지스터(MN4)가 턴오프되어 공유 비트라인(SA, /SA)으로 비트라인 프리차지 전압(VBLP)이 인가되지 않는다(도 5의 b).
이후, 워드라인(WL)을 선택하여(도 9의 g) 상부 어레이 비트라인(BITH)과 공유 비트라인(SA)에 전하분배(도 9의 k, l)를 수행한다(도 5의 c).
다음, 차지분배로 두 공유 비트라인(SA, /SA)간의 전압차가 발생(도 9의 k, l)하였으므로 비트라인 차단신호(BISH1, BISH2)를 디세이블시켜(도 9의 a, b) 어레이 비트라인/공유 비트라인 연결부(2-1)를 구성하는 제2 엔모스형 트랜지스터(MN2)와 어레이 비트라인/공유 비트라인 연결부(2-2)를 구성하는 제3 엔모스형 트랜지스터(MN3)를 턴오프시켜 공유 비트라인(SA, /SA)으로부터 상부 어레이 비트라인(BITH, /BITH)을 분리시킨다(도 5의 d).
이후, 센스앰프 제어신호(RTO와 /S)를 인에이블시켜(도 9의 i, j) 공유 비트라인(SA, /SA)에 증폭된 신호를 인가한다(도 5의 e).
이 과정에서 공유 비트라인(SA, /SA)에 상부 어레이 비트라인(BITH, /BITH)이 격리되어 있어 Loading이 그만큼 감소하므로 센싱동작이 빠르게 일어나며 과도전류가 발생되는 것을 줄일 수가 있다. 또한 과도전류의 Peak Reduction을 통해 Power Line Bouncing이 감소된다.
기존의 Conventional 구조에서는 /BITH 라인이 S/A의 동작에 따라 하이나 로우로 갔다가 다시 Half VCC로 갔는데, 이 동작을 공유 비트라인에서 /BISH 라인을 격리시켜주무로써 제거하여 줄 수 있다.
이후, 비트라인 차단신호(BISH1)를 인에이블시켜(도 9의 a) 어레이 비트라인/공유 비트라인 연결부(2-1)를 구성하고 있는 제2 엔모스형 트랜지스터(MN2)를 턴온시켜주므로써 하이레벨의 일측 어레이 비트라인(BITH)과 일측 공유 비트라인(SA)을 접속시켜 준다. 이때 단위셀부(1)로 라이트-백(Write-Back) 동작이 수행되며(도 5의 f) 일측 공유 비트라인(SA)의 전위레벨이 약간 떨어질 수 있다(도 9의 k).
Folded Bit Line 구조에서 셀이 연결되어 있지 않은 하이레벨의 일측 어레이 비트라인(/BITH)은 워드라인의 인에이블에 의해 차지분배가 일어날 때, Half VCC 레벨에서 변하지 않으며 셀이 연결되어 있지 않으므로 Write-Back을 할 필요가 없다.
다음, 일측 공유 비트라인(SA)에 하이레벨의 일측 어레이 비트라인(BITH)만 연결된 상태로 공유 비트라인(SA, /SA)을 상호 Equalization 한다.
즉, 비트라인 이퀄라이제이션 신호(BLP)를 인에이블시켜(도 9의 e) 비트라인 이퀄라이제이션부(4)를 구성하는 제5, 제6, 제7 엔모스형 트랜지스터(MN5, MN6, MN7)를 턴온시키므로써 공유 비트라인(SA, /SA) 상호간을 접속시킨다(도 5의 g).
이때 한 뱅크내에서 1K Column의 센스앰프들은 Equalization Tr.인 MN5를 통하여 다른 센스앰프들과 연결되어 있다. 셀에 하이상태나 로우상태로 되어 있을 확률은 각각 50%이다. 이런 이유로 한 뱅크내의 셀들의 하이나 로우상태의 Percentage는 50%를 중심으로 가우스 분포를 갖는다. 정확히 50%가 하이상태, 50%가 로우상태라면 SA, /SA, BITH 라인은 Half VCC로 Equalization 될 것이다.
만일에 다른 비율로 되어있다면 Half VCC에서 약간 벗어난 전압으로 Equalization 될 것이다.
이후, 프리차지(Pre-Charge) 동작을 수행한다.
즉, 비트라인 차단신호(BISH2, BISL1, BISL2)를 인에이블시켜(도 9의 b, c, d) 어레이 비트라인/공유 비트라인 연결부(2-2)를 구성하는 제3 엔모스형 트랜지스터(MN3)와 어레이 비트라인/공유 비트라인 연결부(2-3)를 구성하는 제10 엔모스형 트랜지스터(MN10)와 제6 어레이 비트라인/공유 비트라인 연결부(2-4)를 구성하는 제11 엔모스형 트랜지스터(MN11)를 턴온시키므로써 하이레벨의 타측 어레이 비트라인(/BITH)과 타측 공유 비트라인(/SA) 및 하부 어레이 비트라인(BITL, /BITL)과 공유 비트라인(SA, /SA) 상호간을 접속하고(도 5의 h), 비트라인 프리차지신호(CON-VBLP)를 인에이블시켜(도 9의 f) 비트라인 프리차지부(10)를 구성하는 제4 엔모스형 트랜지스터(MN4)를 턴온시키므로써 어레이 비트라인(BITH, /BITH, BITL, /BITL)과 공유 비트라인(SA, /SA)에 비트라인 프리차지 전압(VBLP)이 인가되도록 한다.
만일에 이퀄라이제이션 과정에서 Half VCC에서 약간 벗어난 전압으로 Equalization 되었다면 이 부분은 비트라인 프리차지 전압(VBLP)에 의해 Half VCC로 프리차지된다.
이 과정에서 전력소모를 방지할 수 있다.
이상에서 살펴본 바와 같이 제안방법 2에서는 라이트-백(Write-Back) 과정에서 셀이 연결되는 비트라인만을 수행하는 Half Write-Back 동작을 수행한다.
다음은 제안방법 3에 대해서 설명한다.
여기서는 도 2, 도 6 그리고 도 10을 참조하여 설명한다.
제안방법 3은 초기상태부터 센스앰프의 센싱동작까지는 제안방법 2와 동일하며, 이후 Full Write Back 동작을 수행한다.
먼저, 초기상태에는 비트라인 차단신호(BISH1, BISH2, BISL1, BISL2)가 하이상태(도 10의 a, b, c, d)로 되어 있어 어레이 비트라인(BITH, /BITH, BITL, /BITL)과 공유 비트라인(SA, /SA)이 연결되어 있고, 비트라인 이퀄라이제이션 신호(BLP)와 비트라인 프리차지신호(CON-VBLP)가 하이상태(도 10의 e, f)로 되어 있어 비트라인 이퀄라이제이션부(4)를 구성하는 제5, 제6, 제7 엔모스형 트랜지스터(MN5, MN6, MN7)와 비트라인 프리차지부(10)를 구성하는 제4 엔모스형 트랜지스터(MN4)가 턴온되어 상기 어레이 비트라인(BITH, /BITH, BITL, /BITL)과 공유 비트라인(SA, /SA)에는 Half VCC Power Generator인 비트라인 프리차지 전압(VBLP)이 인가(도 10의 k, l)되어 있다(도 6의 a).
이후, 비트라인 차단신호(BISL1, BISL2)에 의해 공유 비트라인(SA, /SA)으로부터 로우레벨의 어레이 비트라인(BITL, /BITL)이 격리된다.
즉, 비트라인 차단신호(BISL1, BISL2)와 비트라인 이퀄라이제이션 신호(BLP)가 하이상태에서 로우상태가 되면(도 10의 c, d, e) 비트라인 이퀄라이제이션부(4)를 구성하는 제5, 제6, 제7 엔모스형 트랜지스터(MN5, MN6, MN7)가 턴오프되고 어레이 비트라인/공유 비트라인 연결부(2-3)를 구성하는 제10 엔모스형 트랜지스터(MN10)와 어레이 비트라인/공유 비트라인 연결부(2-4)를 구성하는 제11 엔모스형 트랜지스터(MN11)가 턴오프되어 공유 비트라인(SA, /SA)으로부터 로우레벨의 어레이 비트라인(BITL, /BITL)이 분리된다(도 6의 b).
또한, 비트라인 프리차지신호(CON-VBLP)가 하이상태에서 로우상태로 되면서(도 10의 f) 비트라인 프리차지부(10)를 구성하는 제4 엔모스형 트랜지스터(MN4)가 턴오프되어 공유 비트라인(SA, /SA)으로 비트라인 프리차지 전압(VBLP)이 인가되지 않는다(도 6의 b).
이후, 워드라인(WL)을 선택하여(도 10의 g) 하이레벨의 어레이 비트라인(BITH)과 공유 비트라인(SA)에 전하분배(도 10의 k, l)를 수행한다(도 6의 c).
다음, 전하분배로 두 공유 비트라인(SA, /SA)간의 전압차가 발생(도 10의 k, l)하였으므로 비트라인 차단신호(BISH1, BISH2)를 디세이블시켜(도 10의 a, b) 어레이 비트라인/공유 비트라인 연결부(2-1)를 구성하는 제2 엔모스형 트랜지스터(MN2)와 어레이 비트라인/공유 비트라인 연결부(2-2)를 구성하는 제3 엔모스형 트랜지스터(MN3)를 턴오프시켜 공유 비트라인(SA, /SA)으로부터 하이레벨의 어레이 비트라인(BITH, /BITH)을 분리시킨다(도 6의 d).
이후, 센스앰프 제어신호(RTO와 /S)를 인에이블시켜(도 10의 i, j) 공유 비트라인(SA, /SA)에 증폭된 신호를 인가한다(도 6의 e).
이 과정에서 공유 비트라인(SA, /SA)에 상부 어레이 비트라인(BITH, /BITH)이 격리되어 있어 Loading이 그만큼 감소하므로 센싱동작이 빠르게 일어나며 과도전류가 발생되는 것을 줄일 수가 있다. 또한 과도전류의 Peak Reduction을 통해 Power Line Bouncing이 감소된다.
기존의 Conventional 구조에서는 /BITH 라인이 S/A의 동작에 따라 하이나 로우로 갔다가 다시 Half VCC로 갔는데, 이 동작을 공유 비트라인에서 /BISH 라인을 격리시켜주므로써 제거하여 줄 수 있다.
이후, 비트라인 차단신호(BISH1, BISH2)를 인에이블시켜(도 10의 a, b) 어레이 비트라인/공유 비트라인 연결부(2-1)를 구성하고 있는 제2 엔모스형 트랜지스터(MN2)와 어레이 비트라인/공유 비트라인 연결부(2-2)를 구성하고 있는 제3 엔모스형 트랜지스터(MN3)를 턴온시켜주므로써 상부 어레이 비트라인(BITH, /BITH)과 공유 비트라인(SA, /SA)을 접속시켜 준다. 이때 단위셀부(1)로 라이트-백(Write-Back) 동작이 수행되며(도 6의 f) 일측 공유 비트라인(SA)의 전위레벨이 약간 떨어질 수 있다(도 10의 k).
이 과정이 Full Write-Back 동작이다.
제안방법 2와 비교하면, 제안방법 2에서는 BISH1과 BISH2를 따로 제어하게 되어 라인 두개(BISH1, BISH2)가 더 필요해서 레이아웃 면적이 증가한다. 제안방법 3에서는 이를 방지하기 위하여 BISH1, BISH2를 한 라인으로 제어하여 동시에 FullWrite-Back 시켜준다. 하지만 Power Saving 효과는 제안방법 2보다는 적다.
다음, 비트라인 이퀄라이제이션 신호(BLP)를 인에이블시켜(도 10의 e) 비트라인 이퀄라이제이션부(4)를 구성하는 제5, 제6, 제7 엔모스형 트랜지스터(MN5, MN6, MN7)를 턴온시키므로써 공유 비트라인(SA, /SA) 상호간을 접속시킨다(도 6의 g). 이때 차지분배에 따라 이 라인들은 Half VCC 전압을 갖게 된다.
이후, 프리차지(Pre-Charge) 동작을 수행한다.
즉, 비트라인 차단신호(BISL1, BISL2)를 인에이블시켜(도 10의 c, d) 어레이 비트라인/공유 비트라인 연결부(2-3)를 구성하는 제10 엔모스형 트랜지스터(MN10)와 어레이 비트라인/공유 비트라인 연결부(2-4)를 구성하는 제11 엔모스형 트랜지스터(MN11)를 턴온시키므로써 하부 어레이 비트라인(BITL, /BITL)과 공유 비트라인(SA, /SA) 상호간을 접속하고(도 6의 h), 비트라인 프리차지신호(CON-VBLP)를 인에이블시켜(도 10의 f) 비트라인 프리차지부(10)를 구성하는 제4 엔모스형 트랜지스터(MN4)를 턴온시키므로써 어레이 비트라인(BITH, /BITH, BITL, /BITL)과 공유 비트라인(SA, /SA)에 비트라인 프리차지 전압(VBLP)이 인가되도록 한다.
이때 SA, /SA, BITH, /BITH 라인들은 Half VCC 상태로 가 있으므로 이 상태에서 비트라인 프리차지 전압(VBLP)이 인가되어 전력소모는 없다.
지금까지 설명한 제안방법 1, 제안방법 2, 제안방법 3 및 종래의 방법으로 동작을 진행시킨 결과 흐르는 전류량에 대한 시뮬레이션 한 결과를 도 11∼도 14에 나타내었다. 이것은 VSS에서의 커런트를 측정한 것이다.
도 15∼도 18은 전체 전류량을 평균하여 계산한 것이며, 평균 전류량을 보면 종래의 방법으로 동작시 0.43648㎃로 가장 크고, 제안방법 1의 경우는 0.43528㎃, 제안방법 2의 경우에는 0.30721㎃, 제안방법 3의 경우에는 0.39230㎃이다.
결국, 제안방법 2의 경우가 전력소모를 방지하는 측면에서는 가장 효과적이지만, 레이아웃 면적이 가장 커지는 단점이 있다.
본 발명에서 한 실시예로 제안된 비트라인 센스앰프 회로도에서는 4개의 비트라인 차단신호를 각각 별도로 구성하므로써, 제안방법 1, 제안방법 3을 설명함에 있어서 각각 따로 구분하여 설명하였지만, 실질적으로는 비트라인 차단신호를 인가하는 라인을 2개만을 사용하여 동시에 제어할 수 있다는 점을 아울러 밝혀둔다.
따라서, 제안방법 1과 제안방법 3의 경우는 레이아웃 측면에서는 제안방법 2보다 우수하지만, Power Saving 면에서는 제안방법 2가 가장 효과적이라 할 수 있다.
본 발명의 다른 실시예로 센스앰프 제어신호(RTO, /S)에 있어서도 프리차지 전압을 Equalization을 시행한 후 프리차지하므로써 센스앰프라인의 프리차지와 마찬가지로 전력소모를 줄일 수가 있다.
이상에서 살펴본 바와 같이 본 발명은 이퀄라이제이션을 한 후 프리차지 동작을 수행하므로써 전력소모를 줄일 수 있음은 물론 제안방법 2에서 살펴본 바와 같이 센싱시 어레이 비트라인과 공유 비트라인 상호간을 분리시켜 주므로써 센싱속도를 향상시킬 수가 있으며, 과도전류를 억제하므로써 파워라인의 바운싱을 감소시켜주는 효과가 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 기술적 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (3)

  1. 메모리 셀에 저장된 데이터가 메모리 셀 어레이 영역 내의 어레이 비트라인과 센스앰프 어레이 영역 내의 공유 비트라인을 통해 센스앰프에 의해 증폭되는 증폭 단계와,
    상기 어레이 비트라인과 상기 공유 비트라인을 상호 연결하여 이퀄라이제이션시키는 이퀄라이제이션 단계와,
    상기 이퀄라이제이션 단계를 완료한 후, 상기 어레이 비트라인과 상기 공유 비트라인에 비트라인 프리차지 전압을 인가하여 프리차지시키는 프리차지 단계를 포함하여 이루어진 것을 특징으로 하는 비트라인 디커플링 방법.
  2. 메모리 셀 어레이 영역내의 어레이 비트라인과 센스앰프 어레이 영역내의 공유 비트라인을 각각 연결하여 메모리 셀에 저장된 데이터가 상기 어레이 비트라인을 통해 상기 공유 비트라인에 실리는 전하분배 단계와,
    상기 공유 비트라인과 상기 어레이 비트라인을 분리한 후 상기 공유 비트라인에 실린 데이터를 증폭하는 증폭 단계와,
    상기 어레이 비트라인 중에서 선택된 메모리 셀이 접속된 어레이 비트라인과 상기 공유 비트라인을 연결시켜 상기 선택된 메모리 셀에 상기 증폭단계에서 증폭된 데이터를 저장하는 라이트 백 단계와,
    상기 어레이 비트라인 각각과 상기 공유 비트라인 각각을 상호 연결하여 이퀄라이제이션시키는 이퀄라이제이션 단계와,
    상기 이퀄라이제이션 단계를 완료한 후, 상기 어레이 비트라인과 상기 공유 비트라인에 비트라인 프리차지 전압을 인가하여 프리차지시키는 프리차지 단계를 포함하여 이루어진 것을 특징으로 하는 비트라인 디커플링 방법.
  3. 메모리 셀 어레이 영역내의 어레이 비트라인과 센스앰프 어레이 영역내의 공유 비트라인을 각각 연결하여 메모리 셀에 저장된 데이터가 상기 어레이 비트라인을 통해 상기 공유 비트라인에 실리는 전하분배 단계와,
    상기 공유 비트라인과 상기 어레이 비트라인을 분리한 후 상기 공유 비트라인에 실린 데이터를 증폭하는 증폭 단계와,
    상기 어레이 비트라인과 상기 공유 비트라인을 연결시켜 상기 선택된 메모리 셀에 상기 증폭단계에서 증폭된 데이터를 저장하는 라이트 백 단계와,
    상기 어레이 비트라인 각각과 상기 공유 비트라인 각각을 상호 연결하여 이퀄라이제이션시키는 이퀄라이제이션 단계와,
    상기 이퀄라이제이션 단계를 완료한 후, 상기 어레이 비트라인과 상기 공유 비트라인에 비트라인 프리차지 전압을 인가하여 프리차지시키는 프리차지 단계를 포함하여 이루어진 것을 특징으로 하는 비트라인 디커플링 방법.
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