KR0158027B1

KR0158027B1 - 반도체집적회로

Info

Publication number: KR0158027B1
Application number: KR1019940035623A
Authority: KR
Inventors: 히로유끼 야마우찌
Original assignee: 모리시다 요이치; 마쯔시다 덴기 산교 가부시끼가이샤
Priority date: 1993-12-29
Filing date: 1994-12-21
Publication date: 1999-02-01
Also published as: KR950021601A; US5642314A

Abstract

본 발명은 제2 전원선이 제1 전원선과 NMOS 형 트랜지스터를 경유하여 접속되어 제2 전위(Vcc - Vt)를 갖고, 제2 전원선은 클램프 회로의 한쪽 PMOS 형 트랜지스터와 디코드스위치의 한쪽 NMOS 형 트랜지스터와 NMOS 형 센스앰프와, 센스앰프의 공통소스선을 통해 접지선에 접속된다. 따라서, 전원전위가 마이너스로 범프하여도 제2 전원선에서는 상기 전류패스를 경유하여 접지전류가 흐르고, 제2 전원선 전위는 그 마이너스 범프에 추종 가능하다. 클램프회로를 구성하는 트랜지스터는 PMOS 형이기 때문에 데이터선과 제2 전원선은 전기적으로 도통되며, 제1 전원선의 마이너스 범프에 대해 데이터선도 추종 가능하다. 따라서, 전압검지형 앰프의 감도를 열화시키지 않고 전원의 마이너스 범프에 추종 가능한 데이터선 프래챠지 방식을 제공할 수 있는 것을 특징으로 한다.

Description

반도체 집적회로

제1도는 본 발명의 제1 실시예에 관한 반도체 집적회로를 나타낸 도면.

제2도는 본 발명의 제1 실시예에 관한 주요부의 신호 파형을 나타낸 도면.

제3도 (a)는 본 발명의 제1 실시예에 관한 작동 설명도.

제3도 (b)는 제2 전원선에서 접지선으로 흐르는 전류의 경로를 나타낸 도면.

제4도는 본 발명의 제1 실시예에 관한 차동증폭기 주변의 상세를 나타낸 도면.

제5도는 본 발명의 제1 실시예에 관한 차동증폭기의 기능을 나타낸 도면.

제6도는 본 발명의 제1 실시예에 관한 데이터선과 차동증폭기의 입력 데이터선의 전위변화를 나타낸 설명도.

제7도는 본 발명의 제2 실시예에 관한 반도체 집적회로를 나타낸 도면.

제8도는 디코드 스위치의 도전형과 동일한 도전형의 제3 트랜지스터를 설치한 효과의 설명도.

제9도는 디코드 스위치의 도전형과 반대인 도전형의 제2 트랜지스터를 설치한 효과의 설명도.

제10도 (a)는 차동증폭기를 구성하는 NMOS 형 및 PMOS 형 트랜지스터의 임계치 관계를 나타낸 도면.

제10도 (b)는 차동증폭기를 구성하는 NMOS 형 및 PMOS 형 트랜지스터의 임계치 전원전압에 대한 변화특성을 나타낸 도면.

제11도는 제1 종래예의 반도체 집적회로를 나타낸 도면.

제12도 (a)는 제1 종래예의 문제점에 대한 설명도.

제12도 (b)는 제1 종래예에 있어서 로우레벨로 변화한 데이터선으로부터 접지선으로 흐르는 전류의 경로를 나타낸 도면.

제13도는 제2 종래예의 반도체 집적회로를 나타낸 도면.

제14도 (a)는 전압검지형 증폭기의 구체적 구성을 나타낸 도면.

제14도 (b)는 전압검지형 증폭기의 다른 구체적 구성을 나타낸 도면.

제15도는 전압검지형 증폭기의 입력레벨에 대한 감도특성을 나타낸 도면이다.

[발명의 배경]

본 발명은 반도체 집적회로, 특히, 반도체칩상에서 데이터를 메모리셀로부터 출력회로로 전송하는 경우의 데이터선 프리챠지 전원의 제어방식의 개량에 관한 것으로 다이내믹 랜덤 액세스 메모리(이하 DRAM 이라 한다) 및 스태틱 랜덤 액세스 메모리(이하 SRAM(이라 한다)에 유효한 기술에 관한 것이다.

데이터선의 프리챠지 전원방식에 대하여는 종래부터 고속화를 위해 데이터선 증폭기에 전류 미러형 차동증폭기를 많이 이용하는 SRAM에 있어서 두 종류의 방식이 제안되어 있다.

그중 하나는, 1985년 ISSCC의 테크니컬 다이제스트 66페이지 제1도에 도시되어 있는 바와 같이 NMOS 형 트랜지스터와, 전위 Vcc를 발생하는 전원을 이용하여 데이터선을 프리챠지하는 방식이 있다.

이하, 그 기술을 DRAM에 적용한 경우를 제1 종래예로서 제11도에 나타낸다. 프리챠지회로의 DRAM에서의 역할을 설명하기 위해 미리 제11도에 나타낸 회로의 전체 설명을 행한다. 복수로 분할된 서로 동일구성의 검지 증폭기 블록 BLKn, BLKm, BLK1(19, 20, 21)(내부구성은 검지 증폭기 블록 BLKn(19)만을 도시한다)에 있어서 먼저 워드선(15)을 제어하는 것으로 메모리셀(7)의 데이터를 비트선(2)에 판독출력하고, 공통 소스선 SAP(17), SAN(16)에 전원 Vcc(32)와 접지 Vss를 각각 공급하는 것으로 플립플롭형 PMOS형의 검지 증폭기(8)와 NMOS형 검지 증폭기(9)에서 상기 비트선(2)의 데이터를 래치하고, 그 데이터를 컬럼 어드레스 디코더(12)의 출력 AYp인 컬럼 선택선 Yn(6)에 의해 제어되는 NMOS의 전송 트랜지스터(디코드 스위치)(10)를 통해 제1 데이터선 DQn, XDQn(1)에 판독 출력한다.

상기 제1 데이터선 DQn, XDQn(1)에는 이 데이터선 DQn, XDQn(1)을 미리 프리챠지하는 NMOS형 트랜지스터로 이루어지는 프리챠지회로(71)와 상기 데이터선 DQn, XDQn(1)의 로우레벨 전위를 클램프하는 NMOS형 트랜지스터로 이루어지는 클램프회로(70)가 접속된다. 상기 제1 데이터선 DQn, XDQn(1)에 판독 출력된 데이터는 제14도 (a),(b)에 나타낸 것 같은 차동증폭기(4)에 의해 검지 증폭되고, 또, 어드레스 디코더(13)에 의해 제어되는 스위치(11)를 통해 제2 데이터선 DB, XDB(3)에 판독 출력된다. 상기 제2 데이터선 DB, SDB(3)는 상기 프리챠지회로(71)와 같은 회로에서 프리챠지되고, 데이터도 상기 차동증폭기(4)와 같은 증폭기(5)에서 검지 증폭되며, 최종적으로 출력버퍼(14)에 의해 외부로 판독된다.

다음에, 다른 하나의 종래의 프리챠지 전원방식을 설명한다 이 기술은 1992년 ISSCC의 테크니컬 다이제스트 209페이지 제1도에 도시된 바와 같이 PMOS 형 트랜지스터와 전원 Vcc를 발생하는 전원을 이용하여 데이터선을 프리챠지하는 방식이다.

이 기술을 DRAM에 적용한 경우를 제2 종래예로 하여 제13도에 나타낸다. 설명을 간단히 하기 위해 전술한 제11도와 다른 부분만 설명한다. 다른 점은 제1 데이터선 DQn, XDQn(1)의 프리챠지회로(81)와, 상기 데이터선(1)의 로우레벨 전위를 클램프하는 클램프회로(80)와, 제2 데이터선(3)의 프리챠지회로(90)와, 래치 회로(91)를 각각 PMOS형 트랜지스터로 구성하고 있다는 것이다.

그러나, 본 발명자가 상기 제1 및 제2 종래예에 대하여 그 동작을 상세히 고찰한 바, 양 종래예에는 이하의 장점과 단점이 있는 것으로 판명되었다.

즉, 제1 종래예에서는 프리챠지회로(71)를 NMOS형 트랜지스터로 구성하고 있기 때문에 제1 데이터선(1)을 프리챠지하는 전위는 전원 Vcc(32)의 전위 Vcc에서 NMOS형 트랜지스터의 임계치전압 Vt만큼 낮은 전위(Vcc - Vt)가 되는데 대하여, 제2 종래예에서는 프리챠지회로(81)를 PMOS형 트랜지스터로 구성하고 있기 때문에 제1 데이터선(1)을 프리챠지하는 전위는 전원(32)의 전위 Vcc 자체의 전위 Vcc로 된다.

여기서, 제14도 (a) 및 (b)에 나타낸 것은 일반적으로 이용되는 전압검지형 증폭기이지만 그 증폭기의 감도(감도 = 출력전위차/입력전위차)는 제15도에 도시된 바와 같이 전원(32)의 전원전위 Vcc 부근의 입력 데이터에 대해서는 감도가 나쁘고 보통은 1/2 Vcc 부근의 전위에서 증폭기의 감도가 최대로 된다. 따라서, 상기 제1 종래예에서는 데이터선(1)의 전위가 전원전압 Vcc 보다 낮은(Vcc - Vt)의 전위로 프리챠지되어 있기 때문에 감도는 양호하지만 상기 제2 종래예에서는 제14도에 도시된 바와 같이 전압검지형 증폭기를 이용하는 한 상기 증폭기 감도가 악화되는 결점을 가지고 있다.

한편, 제1 종래예와 같은 프리챠지전위 발생방식은 이하의 결점을 갖는다. 제12도는 전원 Vcc(32)의 마이너스 범프시, 즉 전원전압 강하를 일으킨 때에 상기 데이터선(1)의 전위가 어떻게 변화하는지를 나타낸 것이다. 전원 Vcc(32)가 변동하지 않는 경우는 상기 데이터선(1)의 데이터는 반전한 새로운 데이터가 전송되어오면 시간 t1에서 천이하는 것이 가능하지만 그후 전원 Vcc(32)가 전압강하한 경우에는 그 시점에서 로우레벨에 있는 쪽의 데이터선 XDQn은 제12도에 도시된 바와 같이 클램프 전위도 전원전압 Vcc의 저하에 추종하여 내려가기는 하였으나, 하이레벨에 있는 쪽의 데이터선 DQn은 추종할 수 없어 그대로의 전위를 유지하고, 그 결과 상기 데이터선쌍 DQn, XDQn의 전위차는 커지며, 다음에 반전된 새로운 데이터가 전송되어올 때의 반전시간 t2가 길어지고, 다음 단 증폭기의 오동작을 일으키는 문제점을 갖고 있으며, 이 문제점을 해소하려고 하면 동작의 고속성이 이루어지지 않는다.

상기의 추종특정을 나타낸 이유는 다음과 같다. 즉, 클램프회로(70) 및 디코드 스위치(10)의 쌍방이 NMOS형 트랜지스터로 구성되어 있기 때문에 예컨대, 제11도의 한쪽 비트선 BL이 전원전위 Vcc에 있으며, 다른 쪽 비트선 /BL이 접지전위 Vss에 있는 경우, 즉, 데이터선 DQn이 하이레벨, 데이터선 XDQn이 로우레벨에 있는 경우에, 상기 클램프회로(70) 및 디코드 스위치(10)를 구성하는 NMOS형 트랜지스터가 저전위측으로 전류를 흘리는 다이오드 특성을 도시한 바와 같이 작용시키고, 그 결과, 전압강하시에 로우레벨에 있는 측의 데이터선 XDQn은 디코드 스위치(10)의 도면중 아래쪽의 NMOS형 트랜지스터로부터 비트선 /BL을 경유한 후 NMOS형 검지 증폭기(9)를 통해 접지선에 접지되고 전원전압 Vcc의 저하에 추종하여 저하하지만, 이에 대해 전원(32)의 전압강하시에 하이레벨에 있는 측의 데이터선 Dn은 디코드 스위치(10)의 도면중 상측 NMOS형 트랜지스터로 된 다이오드에 의해 접지에 대한 전류경로가 차단되며, 또한 클램프회로(70)의 상측 NMOS형 트랜지스터로 된 다이오드에 의해 전원 Vcc(32)에 대하여 전기적으로 분리되기 때문에 전원(32)의 전압강하에 추종할 수 없는 것으로 생각된다. 이상, 디코드 스위치(10)가 NMOS형 트랜지스터로 구성되는 경우에 클램프회로(70)를 구성하는 NMOS형 트랜지스터가 다이오드 작용을 했지만, 디코드 스위치(10)가 PMOS형 트랜지스터로 구성되는 경우에 클램프 회로(70)를 구성하는 PMOS형 트랜지스터가 다이오드 작용을 하기 때문에 클램프회로(70)를 구성하는 트랜지스터가 디코드 스위치(10)를 구성하는 트랜지스터의 도전형과 동일의 도전형인 경우가 문제로 된다.

상기 제1 종래예의 문제점에 대하여는 제2 종래예가 전원과 데이터선을 PMOS형 트랜지스터(80)에 의해 전기적으로 도통하고 있기 때문에 전원전압 Vcc의 변동에 추종할 수 있으므로 문제없다.

따라서, 제1 및 제2 종래예에서는 현재의 고속 대용량인 메모리 데이터선에 적용하는 것은 회로의 안정동작 측면에서 문제가 있다.

[개시의 적용]

본 발명의 목적은 상기 양 종래예의 이점을 남기면서 양 종래예의 결점을 없앤 보다 고성능인 데이터선 프리챠지전원 공급방식, 즉, 전압검지형 증폭기에 대하여도 감도를 떨어뜨리지 않을 뿐 아니라 전원전압의 마이너스 범프에 대하여도 안정동작을 보증할 수 있는 반도체장치를 제공하는데 있다.

상기 목적을 달성하기 위해 본 발명에서는 데이터선을 전원전위보다도 소정치 낮은 전위로 프리챠지함으로써 전압검지형 증폭기에 대한 감도를 양호하게 유지하는 동시에 하이레벨측에 있는 데이터선의 플로팅을 방지하는 구성을 채용하여, 전원전압의 마이너스 범프에 대한 추종성을 보증하는 구성으로 한다.

결국, 본 발명의 반도체 집적회로의 구체적 구성은 제1 전위를 갖는 제1 전원선의 상기 제1 전위를 구동전원전위로서 메모리셀의 데이터를 래치하는 복수의 검지 증폭기와, 2개의 트랜지스터로 된 디코드 스위치와, 상기 디코드 스위치를 통해 상기 검지 증폭기와 접속되며 각각 하이레벨과 로우레벨로 변화하여 상기 메모리셀의 데이터가 전달되는 한 쌍의 데이터선과, 상기 한 쌍의 데이터선의 데이터를 검지 증폭하는 전압검지형 증폭기와, 상기 제1 전원선의 제1 전위보다도 소정 전위 낮은 제2 전위를 갖는 제2 전원선의 상기 제2 전위에 상기 한 쌍의 데이터선을 프리챠지하는 프리챠지수단과, 상기 한 쌍의 데이터선중 하이레벨로 변화한 데이터선이 다른 배선과는 전기적으로 분리된 플로팅 상태를 방지하는 플로팅 방지 수단을 구비한 구성이다.

또, 본 발명에서는 상기 플로팅 방지수단을 한정하고, 플로팅 방지수단을 로우레벨로 변화한 데이터선 전위를 클램프하는 것과 함께, 한 쌍의 데이터선을 제2 전원선에 접속하는 2개의 P형 트랜지스터로 된 클램프회로로 구성한다.

또, 본 발명에서는 상기 반도체 집적회로에 있어서, 디코드 스위치는 N형 트랜지스터로 되며, 플로팅 방지수단을 구성하는 2개의 트랜지스터는 P형 트랜지스터로 된 것을 특징으로 한다.

상술한 바와 같은 구성에 의해 본 발명의 반도체 집적회로에서는 한 쌍의 데이터선이 프리챠지수단에 의해 검지증폭기의 구동전원 전위인 제1 전위보다도 소정치 낮은 제2 전위로 프리챠지되기 때문에, 그 데이터선 신호를 증폭하는 증폭기가 전압검지형 증폭기이어도 그 전압검지형 증폭기의 감도를 양호하게 유지할 수 있다.

더욱이, 데이터선은 플로팅 방지수단에서 기타 배선과의 전기적인 분리상태가 방지되기 때문에 제1 전원선의 제1 전위가 마이너스로 범프했을 때에도 데이터선은 이 전압강하에 추종하여 전압강하한다.

특히, 본 발명에서는 한 쌍의 데이터선이 제2 전위로 프리챠지된 후 그중 어느 한쪽이 제1 전원선에 접속되어 하이레벨로 변화하는 동시에 다른 쪽이 접지선에 접속되어 로우레벨로 변화했을 때에는 프리챠지수단의 프리챠지전원, 즉, 제2 전원선은 차례로 클램프회로의 한쪽 트랜지스터, 데이터선, 디코드 스위치 및 검지 증폭기를 경유하여 접지선에 접속되어 그 제2 전원선의 전위가 제1 전원선 전위의 마이너스 범프에 추종하여 저하한다. 그런데도 상기 하이레벨로 변화한 측의 데이터선은 상기 클램프회로의 다른 트랜지스터를 경유하여 제2 전원선에 접속되고, 이 하이레벨로 변화한 측의 데이터선과 제2 전원선과는 전기적으로 도통상태에 있다. 따라서, 이 하이레벨로 변화한 측의 데이터선도 제1 전원선 전위의 마이너스 범프에 추종하여 저하한다. 그 결과, 그후 반전한 데이터가 전송되어 왔을 때에도 반전시간은 통상처럼 짧아지고 다음 단 증폭기의 오동작을 초래하지 않는다.

본 발명의 상기 목적과 신규의 특징은 첨부도면을 참조한 다음의 상세한 설명을 통해 보다 완전하게 이해할 수 있을 것이다.

[실시예]

이하, 본 발명에 대한 바람직한 각 실시예를 첨부도면에 따라 설명한다.

[실시예 1]

제1도는 본 발명의 반도체 집적회로의 전체 구성을 나타낸다. 제1도에 있어서, 19, 20, 21은 복수로 분할된 검지 증폭기 블록 BLKn, BLKm, BLK1 이고, 그 내부구성은 동일하다. 이하, 검지 증폭기 블록 BLKn(19)의 내부구성에 대하여만 설명한다.

검지 증폭기 블록 BLKn(19)에 있어서, 7은 메모리셀, 15는 워드선 WL1, WL2 이고, 이 워드선 WL1, WL2는 어드레스 디코더(22)에 의해 선택된다. 상기 어드레스 디코더(22)에는 검지 증폭기열을 선택하는 로오 어드레스(검지 증폭기 블록 BLKn(19)…을 선택하기 위한 상위부분과 선택된 검지 증폭기 블록내의 검지 증폭기 열을 선택하기 위한 하위부분으로 된다)의 하위부분 AXp가 입력된다.

2는 상기 워드선(15)에 의해 상기 메모리셀(7)의 데이터가 판독되는 비트선 BL,/BL, 17은 전원전압 Vcc가 공급되는 공통 소스선 SAP, 16은 접지전위가 공급되는 공통 소스선 SAN, 8 및 9는 플립플롭형의 PMOS형 검지 증폭기 및 NMOS형 검지 증폭기이다. 상기 공통 소스선 SAP, SAN(16, 17)에 전원전압 Vcc와 접지전위 Vss를 각각 공급함으로써 상기 비트선 BL, /BL(2)에 판독 출력된 것을 래치한다.

6은 컬럼선택선 Yn, 12는 컬럼 어드레스 디코더이다. 상기 컬럼 어드레스 디코더(12)에는 컬럼 어드레스(검지 증폭기 블록 BLKn(19)…를 선택하기 위한 상위 부분 AYp와, 그 선택된 검지 증폭기 블록내에서의 검지 증폭기열을 선택하기 위한 하위부분 AYq로 이루어진다)의 하위부분 AYp가 입력된다. 컬럼 어드레스 디코더(12)의 출력은 컬럼 선택선 Yn(6)으로 출력되며, 이에 따라 이 컬럼선택선 Yn(6)에 접속된 NMOS형의 전송 트랜지스터(디코드 스위치)(10)를 ON제어하고, 한 쌍의 비트선 BL,/BL(2)에 판독 출력하다 메모리셀(7)의 데이터를 제1 데이터선 DQn, XDQn(1)에 판독 출력한다.

또, 10은 제1 도전형으로서의 NMOS형 전송 트랜지스터로 이루어진 디코드 스위치이며, 컬럼 어드레스 디코더(12)의 출력인 컬럼 선택선 Yn(6)에 의해 제어된다.

또, 1은 상기 래치된 비트선 BL,/BL(2)상의 데이터가 상기 제1 디코드 스위치(10)를 통해 판독되는 제1 데이터선 DQn, XDQn이다.

또, 100은 상기 제1 데이터선 DQn, XDQn(1)을 소정 전위로 프리챠지하는 프리챠지 수단이다. 이 프리챠지수단(100)은 상기 공통소스선 SAP에 공급하는 전원전압 Vcc, 즉, 검지 증폭기(8, 9)의 구동전원 전위 Vcc인 제1 전위를 갖는 제1 전원선(32)과, 제2 전원선(33)과, 상기 제1 전원선(32)을 제2 전원선(33)에 접속하는 제1 NMOS형 트랜지스터(디코드 스위치(10)의 도전형과 동일한 도전형의 제1 트랜지스터)(40)와, 상기 제2 전원선(33)을 상기 한 쌍의 데이터선 DQn, XDQn(1)에 접속하기 위한 두개의 제1 PMOS형 트랜지스터(디코드 스위치(10)의 도전형과 반대의 도전형인 제1 트랜지스터)(61)로 이루어진다.

상기 제1 NMOS형 트랜지스터(40)는 드레인 전극이 제1 전원선(32)에 접속되고, 소스전극이 제2 전원선(33)에 접속된다. 따라서, 제2 전원선(33)은 제1 전원선(32)에서 상기 제1 NMOS형 트랜지스터(40)를 경유하여 전원 공급되고, 그 전위는 제1 전원선(32)의 제1 전위 Vcc 보다도 상기 제1 NMOS 형 트랜지스터(40)의 임계치 Vt 만큼 절대치가 작은 제2 전위(Vcc - Vt)를 가지며, 그 결과 제1 PMOS형 트랜지스터(61)는 데이터선 DQn, XDQn(1)을 제2 전위(Vcc - Vt)로 프리챠지한다.

상기 제1 NMOS형 트랜지스터(40)의 게이트 전극에는 어드레스 디코더(13)의 출력인 제1 신호선(37)이 접속된다. 상기 어드레스 디코더(13)는 상기 검지 증폭기열을 선택하는 로우 어드레스의 상위부분(검지 증폭기 블록 BLKn을 선택하는 어드레스) AXq와 같은 어드레스를 입력으로 하고, 상기 제1 전위 Vcc의 출력전원을 가지고 있다.

또, 60은 상기 한 쌍의 데이터선 DQn, XDQn(1)을 상기 제2의 전원선(33)에 접속하는 두개의 PMOS형 트랜지스터로 이루어진 클램프회로이고, 상기 데이터선 DQn, XDQn(1)의 플로팅을 방지하는 플로팅 방지수단(105)을 구성한다.

상기 트랜지스터(61) 및 클램프 트랜지스터(60)의 도전형은 상기 제1 디코드 스위치(10)의 제1 도전형(N형)과는 반대인 P형(제2 도전형)이다. 또, 제1 도전형이 P형이고, 제2 도전형이 N형이어도 본 발명은 성립하지만 이후의 설명에서는 모두 제1 도전형이 N형이며, 제2 도전형이 P형인 것으로 진행한다.

또, 제1도에 있어서, 30은 클램프회로(60)를 구성하는 두개의 P형 트랜지스터를 제어하는 클램프 제어신호, 31은 프리챠지수단(100)의 3개의 P형 트랜지스터(61)를 제어하는 프리챠지 제어신호이다. 상기 양 제어신호는 제2도에 도시된 바와 같은 파형이다. 즉, 컬럼 선택선(6)의 신호가 하이레벨로 변화하고 있는 데이터 리드기간에서는 디코드 스위치(10)의 ON에 의해 한 쌍의 데이터선(1)의 한쪽(예컨대 DQn) 전위는 하이레벨을 유지하고, 다른 쪽 데이터선(1)(예컨대 XDQn)의 전위는 로우레벨로 변화한다. 클램프 제어신호(30)는 상기 데이터 리드 기간보다도 소정시간 벗어난 기간에서 로우레벨로 변화하고, 클램프회로(60)를 ON시켜 상기 다른 쪽 데이터선(1)의 로우레벨로의 변화를 소정전위로 클램프한다. 컬럼 선택선(6)의 신호가 로우레벨로 변화하고 있는 프리챠지 기간에서는 프리챠지 제어신호(31)는 로우레벨로 변화하여 프리챠지수단(100)을 동작시키고 한 쌍의 데이터선(1)을 소정 전위로 프리챠지시킨다.

다음에, 본 실시예의 동작을 설명한다.

제3도 (b)는 제1도의 회로의 주요부를 발췌하여 도시한 것으로, 제1도와 동일한 부분에는 동일부호를 부여하며 그에 대한 상세한 설명은 생략한다. 이하, 제3도 (b) 및 상기 제1도를 참조하여 데이터선(1)이 플로팅되는 것을 방지하는 것에 대해 설명하기로 한다. 즉, 제2 전위(Vcc - Vt)를 가진 제2 전원선(33)은 제1도 및 제3도 (b)에 도시된 바와 같이 클램프회로(60)의 한쪽 PMOS형 트랜지스터와, 디코드 스위치(10)의 한쪽 NMOS형 트랜지스터와, NMOS형 검지 증폭기(9)와, 검지 증폭기의 공통 소스선 SAN(16)과, 이것을 접지선에 접속하는 트랜지스터(388)를 통해 접지선에 접속시킨다. 따라서, 제1 전원선(32)의 제1 전위 Vcc가 마이너스로 범프했을 때에는 제2 전원선(33)에서는 동도에 보인 접지전류 144가 흐르며, 제2 전원선(33)의 전위는 그 마이너스 범프에 추종할 수 있다. 그렇게 하면, 상기 클램프회로(60)를 구성하는 트랜지스터는 PMOS형 트랜지스터를 이용하고 있기 때문에 제2도에 도시된 클램프 기간에서는 상기 데이터선 DQn, XDQn(1)과 제2 전원선(33)과는 전기적으로 도통하며, 상기 제1 전위 Vcc를 가진 제1 전원선(32)의 마이너스 범프에 대하여 제2 전원선(33)의 전위는 물론이고 한 쌍의 데이터선(1)의 전위도 추종하여 이 한 쌍의 데이터선(1)의 전위차는 마이너스 범프가 없는 경우와 변화없다. 따라서, 상기 클램프 기간에 이어지는 프리챠지 기간에 있어서, 상기 제1 전원선(32)의 전위인 마이너스 범프에 추종하는 제2 전원선(33)이 프리챠지수단(100)의 ON 동작에 의해 한 쌍의 데이터선(1)에 접속되면 이 한 쌍의 데이터선(1)은 제1 전원선(32)의 전위인 마이너스 범프가 없는 경우와 거의 같은 시간에 프리챠지된다.

제3도 (a)에서, 제1 전원선(32)의 마이너스 범프에 대한 데이터선(1)의 추종모양에 대하여 설명한다. 상기한 이유에 의해 반전한 데이터가 상기 데이터선(1)에 전송되어 왔을 때에 제1 전원선(32)의 전위 Vcc가 안정되어 있을 때에는 통상의 시간 t1에서 천이하는 것은 물론, 제1 전원선(32)의 전위 Vcc가 마이너스로 범프된 때에는 상기 데이터선 DQn, XDQn(1)이 하이레벨측 및 로우레벨측과 함께 추종하기 때문에 양자의 전위차는 변화없다. 따라서, 다음에 반전한 데이터가 전송 되어왔을 때에도 제1 전원선(32)의 전위 Vcc가 안정되어 있을 때의 데이터 천이시간 t1과 거의 같은 시간 t2에서 천이하는 것이 가능하다.

또, 본 실시예에서는 제2 전원선(33)을 순차 클램프회로(60)의 한쪽 PMOS형 트랜지스터, 디코더 스위치(10)의 한쪽 NMOS형 트랜지스터, NMOS형 검지 증폭기(9), 검지 증폭기의 공통 소스선 SAN(16), 이 공통 소스선 SAN(16)을 접지선에 접속하는 트랜지스터(388)를 통해 접지선에 접지했지만 이 구성에 대신하여 제3도 (b)에 도시된 바와 같이 제1 전원선(32)을 NMOS형 트랜지스터(40) 및 별도로 부가하는 NMOS형 트랜지스터(41)(도면중 점선으로 표시)를 경유하여 접지선에 접속하는 구성을 채용해도 좋다. 이 구성에서는 상기 별도로 부가하는 NMOS형 트랜지스터(41)는 예컨대 클램프 기간에서 ON 제어된다.

다음에, 제1도의 나머지 구성부분에 대하여 설명한다.

제1도의 검지 증폭기 블록 BLKn(19)에 있어서, 4는 데이터선(1)의 신호를 검지 증폭하는 증폭기, 11은 제2 디코드 스위치이다.

또, 3은 각 검지 증폭기 블록 BLK1, BLKm, BLKn(19, 20, 21)에서 공용하는 제2 데이터선이고, 작동 증폭기(4)와 제2 디코드 스위치(11)를 통해 상기 데이터 선(1)과 제2 데이터선(3)을 접속한다. 상기 제2 데이터선(3)에는 제2 차동증폭기(5)와 출력버퍼(14)가 배치된다.

또 제1도에 있어서, 34는 제3의 전원선, 35는 상기 제3의 전원선(34)에 통해 설치된 PMOS형 트랜지스터(제3 스위치수단)이고, 이 PMOS형 트랜지스터(35)의 게이트는 상기 어드레스 디코더(13)의 출력인 제1 신호선(37)이 접속되어 있어 검지 증폭기열 선택신호에 의해 ON 제어된다.

상기 제3 전원선(34)에는 3 개의 PMOS형 트랜지스터로 구성된 프리챠지회로(62)(제5 프리챠지회로)와 두개의 PMOS형 트랜지스터로 구성된 래치회로(63)가 접속되어 있어, 상기 프리챠지회로(62)에 의해 제2 데이터선(3)을 제2 전원선(33)의 제2 전위(Vcc - Vt)에 프리챠지함과 동시에 상기 래치회로(63)에 의해 제2 데이터선(3)을 제2 전원선(33)의 제2 전위(Vcc - Vt)에 래치한다.

이상의 구성에 의해, 어드레스로 선택되고 있는 데이터선(1)과 이것과는 다른 어드레스로 선택되는 복수의 다른 검지 증폭기열 데이터선 사이에서 제2 데이터선(3)을 공유화하는 구성으로 한 경우에 제2 데이터선(3) 전용의 프리챠지 전원 공급회로를 설치하지 않아도 PMOS형 트랜지스터(35)를 1개 설치하는 것만으로 데이터선(1)과 같이 다음 단의 증폭기(5)의 감도가 높게 되는 입력전위로 하는 것이 가능해질 뿐 아니라 제1 전원선(32)의 마이너스 범프에 대하여 추종할 수 있다.

제4도는 상기 제1 데이터선(1)의 데이터를 검지 증폭하는 차동증폭기(4)의 상세 내부구조도이다.

차동증폭기(4)는 PMOS형의 상보형 입력게이트 트랜지스터(52)와 두개의 NMOS형 트랜지스터(53)로 구성된 차동증폭부(54)를 구비한다. 이 차동증폭부(54)는 제5도에 도시된 바와 같이 제1 전원선(32)과 접지선이 접속되는 동시에 상기 두개의 P형 트랜지스터(52)가 그 게이트에 입력되는 입력 신호전압에 따라 OFF 될 때 제1 전원선(32)의 전위 Vcc의 인가를 차단한다.

상기 차동증폭기(4)는 다시 두개의 NMOS 형 트랜지스터(51)(제1 스위치수단)가 배치된다. 이 NMOS형 트랜지스터(51)는 컬럼 어드레스 디코더(50)의 출력신호에 의해 제어된다. 상기 컬럼 어드레스 디코더(50)는 컬럼 어드레스의 상위부분 AYq를 입력하고, 그 출력전위는 제1 전원선(32)의 제1 전위 Vcc이다.

또, 상기 차동증폭부(54)의 두개 NMOS형 트랜지스터(53)의 각 게이트에 접속된 차동증폭기(4)의 입력 데이터선 IDQn, XIDQn(108)에는 그 전위를 제1 전원선(32)의 제1 전위 Vcc에 프리챠지하는 3개의 PMOS형 트랜지스터로 구성되는 프리챠지회로(제2 프리챠지 수단)(110)가 배치된다.

상기 두개의 NMOS 트랜지스터(51)의 임계치전압 VTN과, 상기 차동증폭부(54)의 2개의 PMOS형 입력 게이트 트랜지스터(52)의 임계치전압 VTP와의 관계는 이하의 조건을 만족하도록 설정된다. 결국, 제10도 (a) 및 (b)에 도시된 바와 같이 임계치 전압 VTN이 임계치전압 VTP보다 큰 경우에는 PMOS 형의 상보형 입력게이트 트랜지스터(52)가 양쪽 공히 ON 되고, 차동증폭기(4)의 소비전류가 근소하지만 증가하기 때문에 양자의 임계치 전압차가 적어지면 적은만큼 좋다. 임계치 전압 VTN은 동도 (c)에 도시된 바와 같이 NMOS형 트랜지스터(51)의 기판전극과 소스전극과의 전위차에 의해 결정되는 기판 바이어스효과에 의해 값이 커지며, 상기 기판 바이어스 효과는 전원전압 Vcc에 비례하여 커진다. 따라서, 임계치전압 VTN은 전원전압 Vcc에 비례하여 커지기 때문에 NMOS형 트랜지스터(51)의 형성 기판농도를 약하게 설정함에 의해 기판 바이어스효과를 제어하여 전원전압 Vcc가 고전압으로 되어도 임계치 VTN의 상승을 억제한다.

상기 제4도에 도시된 차동증폭기(4)는 다음과 같이 동작한다. 배선길이가 길어 부유용량도 커진 데이터선(1)과 차동증폭기(4)의 입력 데이터선(108)은 두개의 NMOS형 트랜지스터(51)에 의해 용량적으로 분리되고, 또 데이터선(1)이 제1 전원선(32)의 전위 Vcc보다 임계치전압 Vt만큼 낮은 전위(Vcc - Vt)로 프리챠지되며, 차동증폭기(4)의 입력 데이터선(108)이 제1 전원선(32)의 전위 Vcc로 프리챠지되고 있기 때문에 제6도에 나타낸 바와 같이 한 쌍의 데이터선(1)의 한쪽이 조금이라도 로우레벨측으로 천이하면 이 시점에서 차동증폭기(4)의 한 쌍의 입력 데이터선(108)의 한쪽이 제1 전원선(32)의 전위 Vcc 레벨에서 상기 임계치 Vt 만큼 크게 저하 변화하고, 그 후에 상기 한 쌍의 데이터선(1)중 한쪽 전위변화에 추종하여 저하 변화하기 때문에 차동증폭기(4)는 제1 전원선(32)의 전위 Vcc보다 임계치 전압 Vt만큼 낮은 전위(Vcc - Vt)근방에서 좋은 감도로 동작한다. 더욱이 차동 증폭기(4)의 한쪽 입력 데이터선(108)의 전위가 임계치 Vt만큼 급저하한 후의 전위 저하분을 △V라 하면, 한 쌍의 입력 데이터선(108)의 전위차는 값 (Vt + △t)으로 되어 한 쌍의 입력 데이터선(108)을 전위 (Vcc - Vt)로 프리챠지하는 경우에 비하여 크기 때문에 차동증폭기(4)의 동작을 안정하고 고속으로 이행시키는 것이 가능하게 된다.

또, 제4도에는 데이터선(1)의 데이터를 검지 증폭하는 차동증폭기(4)의 내부구성을 나타냈지만, 제2 데이터선(3)의 데이터를 검지 증폭하는 제2 차동증폭기(5)도 같은 구성이다.

[실시예 2]

다음에, 제7도를 이용하여 본 발명의 제2 실시예에 대하여 설명한다. 또, 제1도와 동일한 부분에는 동일한 부호를 부여하여 그에 대한 설명을 생략하고 제2 실시예 고유의 부분만 설명한다.

제7도는 프리챠지수단(100)을 개량한 실시예를 나타낸다. 동도에 있어서, 프리챠지회로(101)는 상기 제1 NMOS형 트랜지스터(40)와는 별개로 상기 제2의 전원선(33)을 접지선(45a)에 접속하는 제2의 NMOS형 트랜지스터(디코드 스위치(10)의 도전형과 동일한 도전형의 제2 트랜지스터(46)를 갖는다.

상기 제2의 NMOS형 트랜지스터(46)는 드레인 전극에는 상기 제2 전위 (Vcc - Vt)를 갖는 제2 전원선(33)이, 소스 전극에는 상기 비트선(2)의 프리챠지 전위인 상기 제1 전위 Vcc의 약 반의 전위(1/2 Vcc)를 생성하는 전원회로(45)의 출력이 접속되며, 게이트 전극에는 상기 어드레스 디코더(13)의 비선택 신호(37)를 반전한 신호 QVBL이 접속되어 있어 검지 증폭기열이 비선택시에는 ON 되도록 제어된다.

상기 전원회로(45)의 출력은 하이 임피던스로 되지 않도록 저항역할을 하는 반도체 장치로 검지선(45a)을 통해 접지와 접속되는 구성으로 되어 있다.

상기 구성의 효과로서는 상기 제2 전원선(33)의 검지 증폭기를 선택하는 어드레스 디코더(13)의 출력이 비선택의 출력이다. 즉, 로우레벨의 출력인 경우에는 하이 임피던스로 되며, 검지 증폭기의 비선택 기간에 제1 전원선(32)의 전위로 마이너스 범프가 일어날 때 그 전원변동에 추종할 수 없는 문제가 있다. 그 때문에, 제1 전원선(32)의 전위가 마이너스로 범프된 상태로 다음 사이클에서 검지 증폭기가 선택된 때에는 상기 제2 전원선(33)은 아직 전원변동에 추종하고 있지 않기 때문에 상기 프리챠지수단(100) 및 클램프회로(60)의 동작전압이 변화하고 안정동작의 측면에서 문제가 있다. 그러나, 상기 구성에 의해 검지 증폭기가 비선택인 경우에는 제2 전원선(33)은 제2 NMOS형 트랜지스터(46)의 ON상태를 통해 전원회로(45)의 접지선(45a)에 접속되어 접지되기 때문에 전원변동에 추종시키는 것이 가능하며, 프리챠지수단(100) 및 클램프회로(60)의 안정동작이 가능하게 된다.

이어서, 제7도의 나머지 구성을 설명한다.

동도의 프리챠지회로(101)에 있어서, 제1 NMOS형 트랜지스터(40) 근방에는 제1 전위 Vcc를 갖는 제1 전원선(32)과 제2 전원선(33)을 접속하는 제3 NMOS형 트랜지스터(디코드 스위치(10)의 도전형과 같은 도전형의 제3 트랜지스터)(42)가 배치된다.

즉, 제3 NMOS형 트랜지스터(42)는 그 트랜지스터 사이즈가 크게 설정되는 동시에 그 게이트 전극과 소스 전극이 공통으로 제2 전원선(33)에 접속되어 드레인 전극이 제1 전위 Vcc를 갖는 제1 전원선(32)에 접속되는 구성으로 되어 있다.

상기 제3 NMOS형 트랜지스터(42)의 효과를 이하에 설명한다. 제1 전원선(32)의 전위 Vcc가 마이너스 범프할 때의 제2 전원선(33)의 전위 (Vcc - Vt)의 시간 추종성을 양호하게 하는데는 클램프회로(60)를 구성하는 두개의 PMOS형 트랜지스터의 사이즈를 크게 설정하고, 이 클램프회로(60)를 통해 흐르는 관통 전류치를 크게 하는 것이 바람직하지만 그 관통 전류치가 크게 되는 만큼 소비전류의 증대를 초래하기 때문에 제8도에 점선으로 도시된 바와 같이 실제는 제1 전원선(32)의 전위 Vcc의 마이너스 범프에 대하여 지연시간 τ를 가지고 추종시켜 관통전류의 현저한 증대를 초래하지 않도록 상기 클램프회로(60)의 2개의 PMOS형 트랜지스터 사이즈를 결정한다. 상기 제3의 NMOS형 트랜지스터(42)는 제7도에 도시된 바와 같이 제2 전원선(33)에서 제1 전원선(32)으로 향하는 다이오드 작용을 나타내기 때문에 제1 전원선(32)의 전위 Vcc가 마이너스로 범프하여 제2 전원선(33)의 전위 미만으로 되면 이 시점에서 제2 전원선(33)에 존재하는 전하가 제3 NMOS형 트랜지스터(42)를 경유하여 제1 전원선(32)으로 이동하고, 제2 전원선(33)의 전위를 빠르게 강하시킨다. 이 전하이동은 소비전류의 증대를 수반하지 않기 때문에 동도에 일점쇄선으로 도시된 바와 같이 소비전류의 현저한 증대를 초래하지 않고 제2 전원선(33)의 전위를 제1 전원선(32)의 전위 Vcc의 마이너스 범프에 빠르게 추종시키는 것이 가능한 시간 추종성을 얻는 것이 가능하다.

제7도의 나머지 구성을 다시 설명한다.

동도에 있어서, 프리챠지회로(101)에는 제1 전위 Vcc를 갖는 전원선(32)과 제2 전원선(33)을 접속하는 제2 PMOS형 트랜지스터(디코드 스위치(10)의 도전형과 반대 도전형의 제2 트랜지스터)(43)가 별도 배치된다.

상기 제2 PMOS형 트랜지스터(43)는 그 트랜지스터 사이즈가 크게 설정됨과 함께 그 게이트 전극과 소스 전극이 공통으로 상기 제1 전위 Vcc를 갖는 전원선(32)에 접속되고 드레인 전극이 상기 제2 전원선(33)에 접속되는 구성으로 되어있다.

이 제2의 PMOS형 트랜지스터(43)의 효과를 이하에 설명한다. 본 구성에서는 상기한 제3의 NMOS형 트랜지스터(42)를 설치한 구성의 효과가 그대로 얻어지는 것은 물론 그것 이외에도 이하의 효과를 갖는다. 즉, 본 구성에서는 제1의 전위 Vcc를 갖는 제1 전원선(32)의 전위인 마이너스 범프 특성에 추종하기 위한 제2의 PMOS형 트랜지스터(43)의 도전형이 N형이 아니고 P형으로 되어 있다. 그 때문에 N형과 다르며, 제1 전원선(32)의 전위 Vcc부근에서 소스 폴로워 동작을 회피하는 것이 가능하다. 결국, 상기 제2 PMOS형 트랜지스터(43)의 기판전극과 소스전극의 전위는 공히 전원전위 Vcc이고, 양자 사이에 전위차가 생기지 않기 때문에 기판 바이어스 효과에 의한 임계치 전압의 상승을 억제하는 것이 가능하다.

본 실시예에서는 제3 NMOS형 트랜지스터(42)와 제2 PMOS형 트랜지스터(43) 쌍방을 설치했지만 그 어느 하나만을 설치하여도 좋은 것은 물론이다.

이어서, 제7도의 나머지 부분을 설명한다.

동도에 있어서, 프리챠지회로(101)에는 제1 전원선(32)의 제1 전압 Vcc의 전위가 제1 판정레벨(레퍼런스전위 Vref) 이하인지 아닌지를 판정하는 검지회로(56)와, 그 출력 QX(55)와 상기 어드레스 디코더(13)의 출력신호를 입력으로 하는 논리곱회로(53)와 제3 PMOS형 트랜지스터(디코드 스위치(10)의 도전형과 반대 도전형인 제3 트랜지스터)(58)가 갖추어진다.

상기 제3 PMOS형 트랜지스터(58)는 소스전극이 상기 제1 전원선(32)에 접속되고, 드레인 전극이 상기 제2의 전원선(33)에 접속되며, 게이트 전극이 상기 논리곱회로(53)의 출력신호 QG(54)로 제어되는 구성이다.

상기 검지회로(56)의 레퍼런스 전위 Vref의 발생회로(57)는 예컨대, 전원선(32)의 제1 전위 Vcc가 2.0 V의 전위인 경우의 판정레벨에 대한 회로이며, 이 발생회로(57)의 구성은 특히 한정되지 않는다.

본 구성의 효과는 이하와 같다.

즉, 제1 전원선(32)의 전압 Vcc가 낮아지게 되면 제2 전원선(33)의 프리챠지전위 (Vcc - Vt)는 (Vcc - Vt) = (2.0V - 1.0V) 에서 1.0V로 되며, 제1 PMOS형 트랜지스터(61)의 게이트, 소스 전위가 낮아지며, 프리챠지가 한정된 시간내에 충분하지 않을 가능성이 있지만 제1 전원선(32)의 전위 Vcc가 2.0V 보다 낮아지면 상기 제1 NMOS 형 트랜지스터(40)를 서포트하는 역할을 상기 제3 PMOS 형 트랜지스터(58)가 이행하여 제2 전원선(33)의 프리챠지 전위를 상기 전위 (Vcc - Vt)와 제1 전원선(32)의 전원 Vcc 사이나 혹은 제1 전원선(32)의 전위 Vcc 근방의 전위로 프리챠지하는 것이 가능해지며 저전압의 문제점을 해결할 수 있는 효과가 있다.

Claims

제1 전위를 갖는 제1 전원선의 상기 제1 전위를 구동 전원전위로하여 메모리셀의 데이터를 래치하는 복수의 검지 증폭기와, 제1 도전형인 두개의 트랜지스터로 구성되는 디코드 스위치와, 상기 디코드 스위치를 통해 상기 검지 증폭기와 접속되고, 각각 하이레벨과 로우레벨로 변화하여 상기 메모리셀의 데이터가 전달되는 한 쌍의 데이터선과, 상기 한 쌍의 데이터선 데이터를 검지 증폭하는 전압검지형 증폭기와, 상기 제1 전원선의 제1 전위보다도 소정 전위 낮은 제2 전위를 갖는 제2 전원선의 상기 제2 전위로 상기 한 쌍의 데이터선을 프리챠지하는 프리챠지수단과, 상기 한 쌍의 데이터선중 하이레벨로 변화한 데이터선이 다른 배선과는 전기적으로 분리된 플로팅 상태를 방지하는 플로팅 방지수단을 구비하며, 상기 플로팅 방지수단은 한 쌍의 데이터선을 제2의 전원선에 접속하는, 제1 도전형과는 반대인 제2 도전형의 2개의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 별도로, 로우레벨로 변화한 데이터선의 전위를 클램프하는 것과 함께 한 쌍의 데이터선을 제2 전원선에 접속하는, 제1 도전형과는 반대인 제2 도전형의 2개의 트랜지스터로 구성되는 클램프회로를 구비하고, 상기 플로팅 방지수단은 상기 클램프회로의 상기 2개의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로.
제2항에 있어서, 디코드 스위치는 N형 트랜지스터로 이루어지며, 플로팅 방지수단을 구성하는 두개의 트랜지스터는 P형 트랜지스터로 이루어진 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 프리챠지 수단은, 제2 전원선과, 제1 전원선을 상기 제2 전원선에 접속하는, 디코드 스위치의 도전형과 동일한 도전형의 제1 트랜지스터와, 상기 제2 전원선을 한 쌍의 데이터선에 접속하는, 디코드 스위치의 도전형과 반대인 도전형의 제2 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로.
제4항에 있어서, 프리챠지수단이 데이터선을 프리챠지하는 제2 전위는 검지 증폭기의 구동 전원전위인 제1 전위보다도 제1 트랜지스터의 임계치 전압만큼 낮은 전위인 것을 특징으로 하는 반도체 집적회로.
제4항에 있어서, 프리챠지수단의 제1 트랜지스터는, 검지 증폭기열을 선택하는 어드레스와 동일한 어드레스를 입력으로 하는 어드레스 디코더의 검지 증폭기열 선택신호에 의해 온(ON)으로 제어되는 것을 특징으로 하는 반도체 집적회로.
제6항에 있어서, 프리챠지수단은, 별도로, 제2 전원선을 접지선에 접속하는, 디코드 스위치의 도전형과 동일한 도전형의 제2 트랜지스터를 구비하고, 상기 제2 트랜지스터는 어드레스 디코더의 비검지 증폭기열 선택신호에 의해 온(ON)으로 제어되는 것인 것을 특징으로 하는 반도체 집적회로.
제7항에 있어서, 접지선은, 검지 증폭기의 구동 전원전위인 제1 전위의 약 반값인 비트선의 프리챠지 전위를 생성하는 전원회로의 접지선인 것을 특징으로 하는 반도체 집적회로.
제1항 내지 제8항 중 어느 한 항에 있어서, 프리챠지수단은, 별도로, 제1 전원선을 제2 전원선에 접속하는, 디코드 스위치의 도전형과 동일한 도전형의 제3 트랜지스터를 구비하고, 상기 제3 트랜지스터는 상기 제2 전원선의 전위에 의해 제어되는 구성인 것을 특징으로 하는 반도체 집적회로.
제1항 내지 제8항중 어느 한 항에 있어서, 프리챠지 수단은, 별도로, 제1 전원선을 제2 전원선에 접속하는, 디코드 스위치의 도전형과 반대의 도전형인 제2 트랜지스터를 구비하고, 상기 제2 트랜지스터는 상기 제1 전원선의 전위에 의해 제어되는 구성인 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 데이터선의 신호를 증폭하는 증폭기를 구비하고, 상기 증폭기는, 상기 증폭기의 입력 데이터선의 전위를 검지 증폭기 구동 전원전위인 제1 전위로 프리챠지하는 제2 프리챠지수단과, 상기 데이터선과 상기 증폭기의 입력 데이터선 사이에 배치된 제1 스위치 수단을 구비하며, 상기 제1 스위치수단은 어드레스 디코더의 출력신호에 의해 제어되는 구성인 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 데이터선의 신호가 증폭되어 전달되는 제2 데이터선과 상기 제2 데이터선의 신호를 증폭하는 제2 증폭기를 구비하고, 상기 제2 증폭기는, 상기 제2 데이터선을 검지 증폭기의 구동 전원전위인 제1 전위보다도 소정치 낮은 제2 전위로 프리챠지하는 제3 프리챠지수단과, 상기 제2 증폭기의 입력 데이터선의 전위를 상기 제1 전위로 프리챠지하는 제4의 프리챠지수단과, 상기 제2 데이터선과 상기 제2 증폭기 입력 데이터선 사이에 배치된 제2의 스위치 수단을 구비하며, 상기 제2 스위치수단은 어드레스 디코더 출력신호에 의해 제어되는 구성인 것을 특징으로 하는 반도체 집적회로.
제4항에 있어서, 상기 프리챠지 수단은, 별도의 검지 증폭기 구동 전원전위인 제1 전위가 판정레벨 이하인 것을 검지하는 검지회로와, 상기 검지회로의 출력 및 검지 증폭기열을 선택하는 어드레스와 동일한 어드레스를 입력으로 하는 어드레스 디코더의 검지 증폭기열 선택신호의 논리곱을 연산하는 논리 곱회로와, 디코드 스위치의 도전형과 동일한 도전형인 제1 트랜지스터와는 별개로 제1 전원선을 제2 전원선에 접속하는, 디코드 스위치의 도전형과 반대의 도전형인 제3 트랜지스터를 구비하며, 상기 제3 트랜지스터는 상기 논리곱회로의 출력에 의해 제어되는 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 데이터선의 신호가 전달되는 제2 데이터선과, 제2 전원선에 접속되어 상기 제2 데이터선을 프리챠지하는 전원으로서의 제3 전원선과, 상기 제3 전원선에 개설되는 제3 스위치 수단을 구비하고, 상기 제3 스위치수단은 검지 증폭기열을 선택하는 어드레스와 동일한 어드레스를 입력으로 하는 어드레스 디코더의 검지 증폭기열 선택신호에 의해 온(ON)으로 제어되는 것을 특징으로 하는 반도체 집적회로.
제14항에 있어서, 데이터선과 제2 데이터선 사이에는 상기 데이터선 신호를 증폭하는 증폭기와 어드레스 디코더의 검지 증폭기열 선택신호에 의해 온(ON)으로 제어되는 제2 디코드 스위치가 배치되고, 제3 전원선에는 상기 제2 데이터선을 제2 전위로 프리챠지하는 제5의 프리챠지회로와 상기 제2 데이터선을 제2 전위로 래치하는 래치회로가 접속되는 것을 특징으로 하는 반도체 집적회로.