JPS5913115B2 - メモリ配列用事前充電回路 - Google Patents

メモリ配列用事前充電回路

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JPS5913115B2
JPS5913115B2 JP54100674A JP10067479A JPS5913115B2 JP S5913115 B2 JPS5913115 B2 JP S5913115B2 JP 54100674 A JP54100674 A JP 54100674A JP 10067479 A JP10067479 A JP 10067479A JP S5913115 B2 JPS5913115 B2 JP S5913115B2
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Description

【発明の詳細な説明】 ３０この発明はメモリ配列のビット線をある電位に荷電
して選択されないセルを撹乱することなく、選択された
セルに迅速かつ安全に情報を書入れまたはそれから情報
を読出し得るようにする手段に関する。
３５大型メモリ配列の設計における重要因子の１つは１
枚の回路板上に配置し得るメモリセルの最大数すなわち
充填密度である。
この充填密度を高くするにはメモリセル１個当りの装置
数を少なくし、その装置自身もできるだけ少さくし、ま
たそのセルを呼出す信号線数もできるだけ少なくしなけ
ればならない。このような一般条件を満足する公知の静
的メモリセルは、例えば米国特許第３５２１２４厨明細
書の第５図に示されており、１セルに対して５個のトラ
ンジスタを含んでいる。
これら５個のトランジスタのうち４個はフリツプ・フロ
ツプを形成するように接続されている。上記米国特許明
細書においてゲートトランジスタと称する第５番目のト
ランジスタは伝送ゲートとして作用する。その導電路は
このフリツプ・フロツプの単一入出力点と入出力線すな
わちビツト線との間に接続されてセルの状態の検出また
はセルへの情報の書入れに使用される。このセルは小型
で、ゲートトランジスタの制御電極に接続した１本のワ
ード線によつて選択することができ、かつ１本のビツト
線によつてセルに情報を書入れたりその内容を感知した
りすることができるという多くの利点を有する。しかし
これらの利点は多くの問題や相矛盾する設計条件を伴な
つている。このセルに書入れるにはこのゲートトランジ
スタのインピーダンスをできるだけ低くしてこのセルが
新しい情報を受入れ得る（すなわち状態を変化し得る）
ようにしなければならないが、このセルに含まれている
情報を読み出すときはそのゲートトランジスタを比較的
高インピーダンスにしてビツト線上の残留電圧がこのメ
モリセルの内容に重畳してこれを変えるのを防がねばな
らない。上記の問題を最小にするための従来技術には、
ゲートトランジスタの導電路の普通インピーダンス′Ｚ
ＩＮ，を制御してこれを書入れ期間中より読出し期間中
において遥かに高くするものがある。
読出し期間中ＺＮ３をフリツプ・フロツプを形成するト
ランジスタの導通インピーダンスＺμり高くするとこの
セルの非破壊読出しが可能になり、書入れ期間中ＺＮ３
をＺＦより小さくすると情報をこのセルに書入れること
ができるが、書入れ期間中ＺＮ３を低くすると選択され
たセルだけでなく選択されないセルまでその関連ビツト
線に接続されるという重大な問題を起す。例えば、ＭＸ
Ｎ個（例えば１６３８４個）のメモリセルを有する大型
メモリ配列（例えば１６キロ・ランダムアクセスメモリ
）を１行に付１本の行導体（ワード線）、１列に付１本
の列導体（ビツト線）を有するＭ行（例えば１２８行）
Ｎ列（例えば１２８列）に配置し、各行のＮ個のゲート
トランジスタの制御電極をその行のワード線に接続し、
導電路の一端をそれぞれ対応するビツト線に接続する。
このような大型配列では普通１回に情報の書入れ（また
は読出し）が行われるセルの数は少ない（例えば１個、
４個または８個）が、各行のＮ個のゲートトランジスタ
はすべて同時に駆動されて導通する。
配列の寸法が大きいためビツト線に付随する容量は相当
なもので、選択されないビツト線の電圧レベルを「０」
または「１」の電圧レベルに緊密に保持することもでき
るが、ゲートトランジスタの低いインピーダンスとこの
大きなビツト線の容量との組合せにより多くの選択され
ないセルに撹乱（書入れ間違い）を生じ得る。このよう
に書入れ期間中ＺＮ３を低くすることによつてセルは容
易に書入れられるようになるがこれは重大な撹乱を起す
。その上ゲートトランジスタはこれをできるだけ小さく
作ることによつてその導通インピーダンスが書入れ期間
中普通高くなるように構成されている力（フリツブ・フ
ロツプを形成しているトランジスタに対してこのゲート
トランジスタをどれだけ小さく作り得るかについては制
限がある。
充填密度を高くするためにフリツプ・フロツブを形成す
るトランジスタを設計基準の許す限り小さくする力（場
合によつてゲートトランジスタをそれ以上小さくできな
いためＺＮ３がフリツプ・フロツプトランジスタの導通
インピーダンスよりも著しく大きくならないことがある
。同様な大きさのゲートトランジスタおよびフリツプ・
フロツプトランジスタの場合、いくつかの選択されない
セルが書入れ期間中に撹乱されることがあり、ＺＮ３の
高インピーダンスのために読出しが非常に遅くなる。こ
れらの問題は、ＺＮ３のインピーダンス特性の非直線性
によつてさらに悪化する。明らかに確実かつ迅速な書入
れ読出しができる大型高充填密度のメモリ配列を作るこ
とに問題がある力（ この問題はこの発明を実施した回
路によつて解決される。この発明を実施したメモリ配列
においては各メモリセルが（イ）記録素子を接続した入
出力と、 （ロ）この入出力点とビツト線とを選択的に接続するゲ
ートトランジスタと、（ハ）セルと入出力点との間に電
流のやり取りのないような入出力点の電圧レベルと定義
し得るフリツプ点とを有する。
この発明は一部ビツト線にフリツプ点の電圧レベルに等
しいかこれに近い電圧が印加された場合ゲートトランジ
スタのインピーダンスが極めて低くてもメモリセルが撹
乱されない（状態を変化しない）ことの認知にある。
次にこの発明を添付図面を参照しつつその実施例につい
て詳細に説明する。
絶縁ゲート電界効果トランジスタ（以後１ＧＥＴと呼ぶ
）はこの発明の実施に使用するのに適した能動素子であ
る。
このため図示の回路はこのトランジスタを使用して示し
、以下これについて説明する。しかしこれは他の適当な
能動素子の使用を阻げるものではなく、特許請求の範囲
において無制限に用いられた「トランジスタ」という用
語は広い意味で使用されている。各図においてＰ導電型
のエンハンスメント型ＩＧＦＥＴは文字Ｐに引用数字を
付して表わし、Ｎ導電型のエンハンスメント型ＧＦＥＴ
は文字Ｎに引用数字を付して表わす。
ＩＧＦＥＴの特性は周知であり、詳細に説明する必要は
ないが、以下の説明をより明確に理解するためにはこの
発明に関連するＩＧＦＥＴの定義と特性とを記載した米
国特許第４０３７１１４号および第４００１６０６号各
明細書の第２欄を参照されたい。第１図の回路はセル９
を行列に配置したメモリ配列８を含む。
各メモリセルは第２Ａ図に示すように導電路がビツト線
ＢＬとフリツプ・フロツプ１０の入出力点Ａとの間に接
続さわたゲートトランジスタＮ３を含み、そのフリツプ
・フロツプ１０は交差接続された２個の相補型インバー
タ１１，１２からなる。インバータ１１，１２はそれぞ
れＶＤＤと接地点との間にソース・ドＬ・ン電路を直列
に接続された２個の相補導電型１ＧＦＥＴを含む。イン
バータ１を形成するＩＧＦＥＴｌおよびＮ１のドレンは
ＧＦＥＴＰ２およびＮ２のゲートとともにこのセルの外
部接続端子である入出力点Ａに接続され、インバータ１
２を形成するＰ２およびＮ２のドレンはこのセルの内部
接続点である点ＢにおいてＰ１およびＮ１のゲートに接
続されている。トランジスタＮ３の制御（ゲート）電極
にはワード線ＷＬが接続され、このワード線の電位ＶＷ
ＬによりＮ３の導電度が制御される。第１図の残りにつ
いて説明する前にまずビツト線の電位がある値の場合は
メモリセルの撹乱がないことについて説明する。第２Ａ
図の回路において次の仮定をする。
（イ）フリツプ・フロツプトランジスタＰｌ，Ｎｌ，Ｐ
２およびＮ２は同じゲート・ソース電位に対して同じソ
ース・ドレン間インピーダンスを示す。
（ロ）インバータ１１，２の遷移点はＶＤＤ／２である
。
すなわちゲート電圧がＶＤＤ／２より負の場合インバー
タ出力は「高い］状態（ＶＤＤ／２より正）となり、そ
れがＶＤＤ／２より正の場合インバータ出力は「低い］
状態（ＶＤＤ／２より負）になる。（ハ）フリツプ・フ
ロツプのフリツプ点ＶＦＰはＶＤＤ／゛２である。
ただしフリツプ点とはメモリセルから接続点Ａに対する
電流の出入がない状態における接続点Ａの電圧である。
（ニ） ＶＤＤ／２ボルトがビツト線に印加されている
。
まずメモリセルが「１」を記憶している「高（，Ｎ状態
を考える。この状態ではトランジスタＰｌＮ２が導通し
、点ＡはＰ１の導電路を介して＋ＶＤＤに接続されてい
る。今ゲートトランジスタＮ３がそのゲートにＶＤＤボ
ルトを印加されて漸く導通したとすると、Ｎ３のインピ
ーダンスＺＮ３はＰ１のインビーダンスＺＰｌと直列に
＋ＶＤＤ／２ボルトのビツト線と＋ＶＤＤボルトの電源
との間に挿入されるから、点Ａの電位はＺＮ３の値がＯ
Ω以上の場合常にＶＤＤ／２以上になる筈で、セルは「
高い」状態に保たれる。次にメモリセルが「０」を記憶
している「低囚状態を考える。
この状態ではトランジスタＮｌ，Ｐ２が導通し、点Ａは
Ｎ１のドレン・ソース電路を介して接地される。前述の
ようにＮ３が漸く導通したとすると、そのインピーダン
スＺＮ３はトランジスタＮ１のインピーダンスＺＮｌと
直列にＶＤＤ／２のビツト線と接地点との間に挿入され
るから、点Ａの電位はＺＮ３の値がＯΩ以上の場合常に
ＶＤＤ／２以下になる筈で、セルは「低い」状態に保た
れる。このようにビツト線を予めＶＤＤ／２に充電して
おくと、ＺＮ３がＺＰｌまたはＺＮｌより遥かに小さく
てもメモリセルが撹乱されることが−ない。Ｎ３のイン
ピーダンスはもはや重要でなくなり、入れ間違いの問題
を生ずることなく広範囲に変えることができる。次にＺ
Ｎ３が有限の場合にこのＺＮ３を介してビツト線に印加
したときセルの状態が変らないような電圧範囲である「
安全領域」がフリツプ点ＶＦＰの上または下にあること
を説明する。
例として、Ｎ３が導通したときＺＮ３がＺＮｌまたはＺ
Ｐｌの１／４でＶＤＤが５ボルトに等しいと仮定する。
まずこのセルが「１」を記憶している状態を考えると、
トランジスタＰ１が導通し、従ってＺＰｌはＶＤＤと点
Ａとの間に接続される。
フリツプ・フロツプの他のトランジスタは非導通である
か点Ａにおいて高インピーダンスを呈する。トランジス
タＮ３が漸く導通したとすると、仮定によりＺＰｌ／４
に等しいＺＮ３が点Ａとビツト線との間に挿入される。
ＺＰｌとＺＮ３とがＶＤＤ＜５ＢＬとの間に直列に接続
された理想的な状態を第２Ｂ図に示す。点Ａの電圧をＶ
ＤＤ／２（例えば２．５Ｖ）まで降下させるに要するビ
ツト線電圧ＶＢＬは仮定されたインピーダンス値に対し
て３／８ＶＤＤ（１，８７５Ｖ）に等しい。ＶＢＬがこ
のレベルよりも負になるまで、このメモリセルはそのイ
ンピーダンスＺＮ３がＺＰｌ／４に等しいＮ３が導通し
５ても撹乱を受けない。次にこのセルが「Ｏ］を記憶し
ている状態を考えると、Ｎ１が導通してＺＮｌが接地点
と点Ａとの間に挿入される。トランジスタＮ３が漸く導
通したとすると、ＺＮｌ／４に等しいＺＮ３が点Ａとビ
ツト線との間に挿入される。ビツト線ＢＬと接地点との
間にＺＮ３とＺＮ，とが直列に接続された理想的状態を
第２Ｃ図に示す。上記インピーダンスの仮定値において
点Ａの電位をＶＤＤ／２（例えば２．５Ｖ）にするＶＢ
Ｌは５／８ＶＤＤ（例えば３，１２５Ｖ）になり、ＶＢ
Ｌがこのレベルより正になるまでこのメモリセルは撹乱
を受けない。フリツプ点ＶＦＰがＶＤＤ／２に等しく、
ＶＢＬがＶＤＤ／２に事前充電されているときの安全領
域は、との間の領域内にある。
（安全領域の一般式はＶＤＤ／２をＶＦＰで置換するこ
とによつて得られ翫）従つてＺＮ，，ＺＮｌ，ＺＰ，の
値を上のように仮定すると、安全領域はＺＮ３とフリツ
プ・フロツプトランジスタＮｌ，Ｐｌの各インピーダン
スとの比から決まるように士ＶＤＤ／８となる。ＶＢＬ
はＶＤＤ／２が好ましいレベルではあるがＶＤＤ／２の
この範囲内に設定すればメモリセルの撹乱がない。この
様子を第３図に示す。図示のようにＶＢＬがＶＤＴ／２
のときはＮ３のゲート電極に印加するワード線電圧をメ
モリセルの撹乱なくＶＤＤボルトより相当上まで上昇す
ることが（従つてＺＮ３を相当減少させることが）でき
る。第３図の領域Ｕｌ，Ｕ２はメモリセルの設定が温度
、電源電圧等の変化によつて変化する状態を示す。この
２つの領域が対称でないのはゲートトランジスタが、点
Ａの電位が低くＶＢＬがＶＡに等しかそれより正のとき
はソースホロワモードで導通する力（点Ａの電位が高く
ＶＢＬがＶＡに等しいかこれより負のときは共通ソース
モードで導通するためである。フリツプ点またはこれに
近い電位にビツト線を維持すれば書入れまたは読出し期
間中に選択されないセルに対する書入れ間違いまたは撹
乱の問題がなくなる。さらに撹乱の問題なしにインピー
ダンスＺＮ，を極めて小さくすることができるため、Ｎ
３を導通状態に過駆動することができ、選択されたセル
に情報を安全かつ迅速に書入れることができる。その上
読出し期間中にメモリセルの内容が撹乱される問題もＺ
Ｎ３が小さければなくなる。ＶＢＬ８ＶＤＴ／２とする
と、読出しのために選択されたセルは（１）を記憶して
いるときビツト線電位を上昇し、（６）を記憶している
ときこれを低下するが、ＶＡは安全限界内に維持される
。従つて読出し期間中にインピーダンスＺＮ３を安全に
さらに低くすることができ、電流の出入を多くすること
ができるため、メモリセルを迅速に読出することができ
る。Ｎ３の設計の自由度が大きくなる−とフリツプ・フ
ロツプトランジスタをできるだけ小さく設計し得るよう
になり、さらに小さなセルを設計することができるため
、高充填密度のメモリ配列の設計が可能になる。次にビ
ツト線を事前充電することによりセルの状態の感知速度
を著しく向上し得ることを説明する。
ビツト線に接続された感知増幅器をその中間点（最大利
得で最高感度）に予め充電すると、その充電電位以上ま
たは以下の小さな変位をより速く感知することができる
。再び第１図の回路において、セルの各行にはその行の
ゲートトランジスタのゲート（制御）電極に接続された
１本のワード線（Ｗ１・・・Ｗｌ２８）があり、セルの
各列にはその列のゲートトランジスタの導電路の一端に
接続されたビツト線（Ｂ１・・・Ｂｌ２８）がある。
読出し書入れ電圧発生器１２がレベルシフト・ワード線
解読回路１４に接続され、この回路１４にはアドレス線
１６も接続されている。アドレス線情報は外部から入力
メモリアドレス線信号１８を入力部に受ける遷移検知回
路１７の出力から引出され、このアドレス線情報は書入
れまたは読出しのために選択される行を決定する。この
アドレス線データはワード線Ｗ１・・・Ｗｌ２８）の選
択された１本に電圧発生器１２の出力を供給する回路１
４の解読部によつて解読される。この電圧発生器１２は
読出し期間中ＶＤＤボルトの電圧を、書込み期間中＋２
ＶＤＤボルトの電圧を電圧発生器１２の出力線１３に生
成する型のものが望ましい。このような回路は例えば米
国特許第４０００４１２号および１９７８年８月７日付
米国特許願第９３１５３０号の各明細書に開示されてお
り、詳細に説明する必要はない。しかしこれ以外でも適
当な読出しおよび書入れ電圧を生成し得る任意の電圧発
生器を用いて電圧発生器１２の機能を発揮させることが
できる。望ましい解読およびレベルシフト回路の構成も
上記米国特許願明細書に開示されているが、多くの周知
の解読およびレベルシフト回路の任意のものを用いて回
路１４の解読およびレベルシフト機能を発揮させること
ができる。配列の各ビツト線（Ｂ１・・・Ｂｌ２８）に
は事前充電回路２０１・・・２０１２８がそれぞれ接続
されている。
この事前充電回路は遷移検知回路１７から適当な事前充
電パルスの供給を受ける制御線２２によつて同時に開閉
される。事前充電回路２０１（ただし１≦ｉ≦Ｊ２８）
はビツト線に所定電圧を与える働らきをする。例えばＶ
ＦＰがＶＤＴｙ′２であるセルに対し、事前充電回路は
そのビツト線を約ＶＤＤ／２に設定する。この機能を果
し得る多くの回路を第５図ないし第８図に示し，、以下
説明する。すべてのビツト線は、１２８入力すなわち１
ビツト線当り１入力を有し７、かつ主ビツト線ＭＢｌ，
ＭＢ２，ＭＢ３およびＭＢ４に接続された４出力を有す
るビツト線解読器３０に接続されている。
この解読器３０は相補トランジスタ伝送ゲート型として
示された１２８個の解読ゲートＤＧｉを含み、これらの
ゲートはそれぞれ各ビツト線と４本の主ビツト線の中の
１本との間に挿入されている。伝送ゲートのゲート電極
に５駆動信号（φＩ，ｌ）を供給する解読手段（図示せ
ず）があり、読み出し期間中４つの伝送ゲートが同時に
，駆動（導通）され、相補トランジスタ伝送ゲートの低
い導遁インピーダンスを介して４本のビツト線を４本の
主ビツト線に結合する。周知の他の型の解読装置を使用
することもできるが、伝送ゲートは導通時に低インピー
ダンスの双方向性導電路を与え、非導通時に高い非導通
インピーダンスを呈する。メモリ配列の読出し時には常
に４つのセルの内容が主ビツト線上に読み出される。各
主ビツト線は第１図の感知増幅器プロツク１内にｓで示
した簡単な相補型インバータとすることもできる感知増
幅器に接続されている。第１図に示す簡単なインバータ
では事前充電されたビツト線が主ビツト線ＭＢｌに接続
された解読ゲートの１つが開かれたときインバータｓの
入力をなすトランジスタＰｓ，Ｎｓのゲート電極をＶＤ
Ｄ／２に充電する作用をする。次に選択されたセルがそ
のゲートトランジスタの導通によつて読出されると、そ
の関連主ビツト線電圧がＶＤＤ／２以上に上昇するかＶ
ＤＤ／２以下に降下し、セルの内容を急速に読出す。か
くてこの瞬間に事前充電回路は感知増幅器入力の事前充
電にも使用し得る。感知増幅器は第４図に示すような型
のものでもよく、その詳細は１９７８年８月７日付米国
特許願第９３１７４７号明細書に記載されている。
第４図の感知増幅器は入力が主ビツト線ＭＢに接続され
たインバータ１１０を形成する相補型トランジスタＰｌ
ＯおよびＮｌＯを含み、そのインバータ１１０の入出力
間に選択的に開かれる伝送ゲートＴＧｌを形成するトラ
ンジスタＰＧｌおよびＮＧｌの導電路が接続されている
。伝送ゲートＴＧｌは事前充電パルスによつて開かれた
とき比較的低インピーダンスの導電路によつて１０の入
出力間を接続する。（第４図では事前充電パルスは負向
きパルスとして示されているが、正向きの事前充電パル
スを事前充電回路の駆動用に同時に発生させてもよい。
）メモリセルのトランジス夕Ｐｌ，Ｎｌと同様にトラン
ジスタＰｌＯ，ＮｌＯも互いに同じ比率を有し得るから
、インバータ１１０の遷移点（ＶＤＤ／２と仮定）はメ
モリセルのインバータ１１のそれと同じである。導電路
がＶ。Ｏとインバータ１１０の入力との間に接続された
トランジスタＰ５は事前充電パルスに応動してそのイン
バータの入力をその遷移点真上まで充電する。第４図の
感知増幅器はまた事前充電パルス終了後も充電されたイ
ンバータ入力を維持するためのトランジスタＰ４を含ん
でいる。主ビツト線の事前充電レベルまたはこれに近い
電圧にすべてのビツト線を充電することの利点は、ビツ
ト線解読器３０における解読ゲートのどれかが開かれた
ときの電荷の再分配の問題を防ぎ得ることである。これ
によつて感知増幅器がメモリセルからビツト線に供給さ
れる情報にほとんど即座に応動することができる。各感
知増幅器は主ビツト線およびそれに接続されている選択
されたビツト線だけを充電し、第１図の実施例では１２
８本中１２４本に達する選択されないビツト線には影響
を与えないことが判る。事前充電回路２０，・・・２０
１２８がない場合は選択されないビツト線が零ボルトと
＋ＶＤＤボルトとの間のどこかに浮いて上述の問題を生
じることになる。前記事前充電回路はメモリセルが撹乱
されないようにすべてのビツト線を所定電圧にまたは所
定電圧範囲内におく働きをする。
第５図の事前充電回路は各ビツト線すなわち各列に対し
同一導電型の第１および第２のＩＧＦＥＴＮｌｌ，Ｎ２
ｌを含む。
ただしｉは１から１２８までの整数であるっ各ビツト線
に付属する第１および第２のＩＧＦＥＴ（例えばＮｌｌ
，Ｎ２ｌ）の導電路は駆動インバータＩＤの出力に接続
されている共通線３１０とＶＤＤとの間に接続されてい
る。各事前充電回路の第１のＧＦＥＴのゲート電極はイ
ンバータＩＤの入力と共に事前充電入力端子３１２に接
続され、各事前充電回路の第２のＩＧＦＥＴのゲートお
よびドレン電極は第１のＩＧＦＥＴのソース電極と共に
その付属ビツト線に接続されている。インバータＩＤは
相補導電型のトランジスタＰＤおよびＮＤからなり、ト
ランジスタＮＤはＩＧＦＥＴＮｌｌおよびＮ２．に比較
して極めて大きく構成され、共通点３１０と接地点との
間に比較的低いインピーダンスの導電路を形成する。共
通点３１２に供給される事前充電パルスが「低い」とき
はトランジスタＮｌｉが非導通、ＰＤが導通で、共通点
３１０にＶ。Ｄ／）｛印加されてトランジスタＮ２ｌが
確実に導通する。このとき事前充電回路は高インピーダ
ンスとなつてビツト線に影響を与えない。事前充電パル
スが「高い」状態＋ＶＤＩ／こ向うと、トランジスタＮ
ｌｌはそのドレンだけでなくゲートも＋ＶＤＤボルトに
なつて導通する。トランジスタＮＤもまた導通して共通
点３１０を接地電位またはこれに近い電位に固定し、ゲ
ートおよびドレンがトランジスタＮｌｌのソースに接続
されたトランジスタＮ２ｌを導通させる。このとき各ト
ランジスタ対Ｎｌｉ，Ｎ２ｌの導電路がＶＤＤと共通点
３１０との間に直列に挿入され、各対のトランジスタＮ
ｌｌ，Ｎ２ｌの大きさが同じであればそれら導電路の接
続点に接続されたビツト線ＢｉはＶＤＤ／２ボルトに近
い電位に充電される。（ビツト線がＶＤＤ／２の）平衡
状態ではＮｌｌを流れる電流はＮ２，を流れる電流に等
しく、そのときこれらトランジスタのＶＧＳおよびＶＤ
ＳはほぼＶＤＤ／２に等しい。従つて、トランジスタＮ
ｌｌおよびＮ２ｌのドレン・ソース間コンダクタンスは
ＶＤＤの変化に拘らず同じで、ビツト線をＶＤＤ／２近
傍に確実に充電する。第５図の事前充電回路の重要な特
徴は次の通りである。（１）メモリセルの各列（ビツト
線）当り２個のトランジスタしか必要とせず、コンパク
トなメモリセルに事前充電回路のピツチを合せることが
できる。
これはメモリ配列の極めてコンパクトな配置を保証する
。（２） ＶＤＩＦＷすなわちトランジスタＮｌｌのゲ
ート入力線と共通点３１０たけを事前充電回路に接続す
ればよい。
（３）同等の大きさのＰ−ＭＯＳトランジスタより高い
相互コンダクタンスを有するＮ型トランジスタＮｌｉ，
Ｎ２ｌを使用しているため中間点の事前充電が迅速に達
せられる。
しかし導通制御に必要な反対極性の信号が使えるように
すればＮ型の代りにＰ型のトランジスタを使用すること
もできる。（４） ＶＤＤ／）≦トランジスタＮｌｌ，
Ｎ２ｌのしきい値Ｖ＋の合計より高い限り事前充電回路
はこれらトランジスタのしきい値とは関係のないＶＤＤ
／２に近い電位にビツト線を充電する。
（５） 一旦事前充電パルスがなくなると（すなわち入
力点３１２が「低い］状態になると）事前充電回路がビ
ツト線から急速に切離される。
ゲート電極が零ボルトでソース電極がＶＤＤ／２（事前
充電されたビツト線の容量による）のＧＦＥＴＮｌｌに
迅速急激に遮断され、同様にゲートおよびドレンがＶＤ
Ｄ／２のＧＦＥＴＮ２ｌはトランジスタＰＤが導通し、
＋Ｖ述ルトの電位が共通点３１０を介してそのソース電
極に印加されると遮断される。
（６） トランジスタＮｌｉはソースホロワモードで動
作してビツト線に比較的大きな初期電流を供給すること
ができる。
第６図の回路は第５図の回路よりもメモリセルのフリツ
プ・フロツプを形成するトランジスタの遷移点に近くビ
ツト線電圧を設定することができる。
ビツト線（メモリセルの列）当り２個の相補型トランジ
スタ（Ｐ８ｌおよびＮ８ｌ）が必要であるが、この２個
のトランジスタはそれぞれ＋ＶＤ？よび接地電位の共通
点４１０および３１０の間に直列に接続されている。２
個のトランジスタのゲートおよびドレンは共にビツト線
に直結されている。
トランジスタＮ８ｌとＰ８．との比はメモリセルのイン
バータ１１および（または）２のＮ型トランジスタとＰ
型トランジスタとの比率と同じであり、これによつて事
前次電回路が配列８のメモリセルのフリツプ点を電圧、
温度その他の広い範囲に亘つて追跡することが可能にな
る。ＺＰ８ｌ：ＺＮ８ｌと仮定すると、ゲート・ ドレ
ン直流接続によつてゲートおよびドレンの電位が２本の
共通線間の印加電圧の１／２に設定される。
入力端子３１２の正向き事前充電パルスに応じてトラン
ジスタＰＤ３が導通して共通線４１０を＋ＶＤＤボルト
にまたはこれに近い値に固定すると同時にトランジスタ
ＮＤｌが導通して共通線３１０を大地電位またはこれに
近い値に固定する。ＰＤ３およびＮＤｌトランジスタＰ
８ｌおよびＮ８ｌに比して極めて大きく、かつ等電流で
等インピーダンスを示すように形成されている。よつて
各事前充電回路のビツト線電圧はＶＤＤ／２ボルトまた
はこれに極めて近い値となる。第７図はこの発明の実施
に適する他の事前充電回路である。
インバータ７１は入力をビツト線に接続され、その入出
力間に接続された伝送ゲートＴＧ７によりその間に低イ
ンピーダンス導電路が形成され、事前充電パルスに応動
してインバータの遷移点までビツト線を充電する。高イ
ンピーダンス（ＺＰ７〉〉ＴＧ７のＺ）トランジスタＰ
７がＶＤＤとインバータ７１の入力との間に接続されて
いる。Ｐ７の事前充電レベルへの影響はあつても極めて
わずかであるが、Ｐ１は事前充電および読出しまたは書
入れに続いて正帰還回路を形成し、インバータ７１が持
続電流を引出す中間レベルにビツト線が維持されないよ
うにする。第８図も相補型インバータの遷移点にビツト
線を事前充電するための他の回路である。
この回路はその導電路を２つのＮ型トランジスタＮ９ｌ
，Ｎ９２と直列にＶＤＤと接地点との間に接続された２
個のＰ型トランジスタを含んでいる。これら２つのＰ型
トランジスタの導電路はＶＤＤとビツト線との間に直列
に接続され、２つのＮ型トランジスタの導電路はビツト
線で接地点との間に直列に接続されている。事前充電期
間中トランジスタＰ９２およびＮ９２はそれぞれ正向き
および負向きの事前充電パルスによつて導通する。ゲー
トをビツト線に共通接続されたＰ９ｌおよびＮ９ｌは自
已バイアスインバータとして機能し、そのビツト線はイ
ンバータの遷移点に充電される。大きなが同等のＰ型お
よびＮ型のトランジスタにおいてビツト線は動作電位の
中間点（ＶＤＤ／２）まで充電される。
【図面の簡単な説明】
第１図はこの発明を実施したメモリ配列のプロツク図、
第２Ａ図は第１図の回路に使用されるメモリセルの回路
図、第２Ｂ図および第２Ｃ図は２つの異なる信号状態に
おける第２Ａ図の回路の理想等価回路図、第３図はビツ
ト線およびワード線の印加電圧に応じて第２図の型のセ
ルの示す状態の図表、第４図は第１図の回路に使用した
感知増幅器の回路図、第５図、第６図、第７図および第
８図はこの発明に使用し得る各種の事前充電回路を示す
図である。 ８・・・・・・メモリ配夕１ｉ．９・・・・・・セル、
Ｂ１・・・Ｂｌ２８・・・・・・ビツト線、２０１・・
・２０１２８・・・・・・事前充電手段。

Claims (1)

    【特許請求の範囲】
  1. １ Ｍ行Ｎ列に構成されたセルのメモリ配列であつて、
    各セルは入出力点と、その入出力点において、あるレベ
    ル以上において２進状態の一方に設定され、すなわちこ
    れを記憶し、上記レベル以下において２進状態の他方に
    設定され、すなわちこれを記憶するような上記レベルを
    決定するフリップ点とを有するものと、上記セルの各列
    にそれぞれ１本が対応し、その１本にその列のすべての
    セルが接続されるＮ本のビット線と、上記セルの各行に
    それぞれ１本が対応するＭ本のワード線と、行当りＮ個
    設けられたゲートとを具備し、各行のゲートはその行用
    のワード線によつて制御されるものであり、またメモリ
    配列の各書入れおよび読出し動作中に付勢されるとその
    ワード線に対応する行中のすべてのセルをＮ本のビット
    線の各１本に接続するように動作し、それによつて各読
    出し動作および書入れ動作期間中は、選択されたワード
    線によつて付勢されたゲートを有するセルの行中の選択
    されたセルへ情報を書入れ、またこのセルから情報を読
    出すことができ、さらに上記ビット線の異なるものにそ
    れぞれ接続されたＮ個の事前充電手段を具備し、各事前
    充電手段は、（１）メモリ配列の読出し動作期間中、選
    択されたワード線に相当する行中のいずれのセル中に記
    憶された情報をも撹乱されることがないようにするため
    に、および（２）メモリ配列の書入れ動作期間中、選択
    されたワード線に相当するセルの行中にある選択されな
    かつたセル中の情報が撹乱されることがないようにする
    ために、各読出し動作および書入れ動作に先立つて動作
    状態とされて、それに関連するビット線を上記フリップ
    点の電圧にほゞ等しい電位に充電する、メモリ配列用事
    前充電回路。
JP54100674A 1978-08-07 1979-08-06 メモリ配列用事前充電回路 Expired JPS5913115B2 (ja)

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