JP2003100097A - 半導体記憶装置及びそのテスト方法 - Google Patents
半導体記憶装置及びそのテスト方法Info
- Publication number
- JP2003100097A JP2003100097A JP2001291653A JP2001291653A JP2003100097A JP 2003100097 A JP2003100097 A JP 2003100097A JP 2001291653 A JP2001291653 A JP 2001291653A JP 2001291653 A JP2001291653 A JP 2001291653A JP 2003100097 A JP2003100097 A JP 2003100097A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- semiconductor memory
- data
- memory device
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
- G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
- G11C2029/2602—Concurrent test
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 マルチビットテストに際し、データバスを構
成する隣接した配線間に生じるカップリングノイズに基
づく誤判定を防止する半導体記憶装置を提供する。 【解決手段】 メモリチップ内に複数のメモリアレイバ
ンクが設けられた半導体記憶装置において、上記各メモ
リアレイバンクを構成する複数のメモリアレイと、各メ
モリアレイと外部との間で情報データの伝送を行なう入
出力回路とを接続する、複数の配線から構成されたデー
タバス上に、ソース側で上記各配線と接続する一方、ド
レイン側で接地されるＮチャネルトランジスタを設け
て、複数のメモリアレイに対するデータの書込み及び読
出しを同時に行なうマルチビットテストに際し、上記Ｎ
チャネルトランジスタをオンし、データバスを構成する
各配線を接地する。
成する隣接した配線間に生じるカップリングノイズに基
づく誤判定を防止する半導体記憶装置を提供する。 【解決手段】 メモリチップ内に複数のメモリアレイバ
ンクが設けられた半導体記憶装置において、上記各メモ
リアレイバンクを構成する複数のメモリアレイと、各メ
モリアレイと外部との間で情報データの伝送を行なう入
出力回路とを接続する、複数の配線から構成されたデー
タバス上に、ソース側で上記各配線と接続する一方、ド
レイン側で接地されるＮチャネルトランジスタを設け
て、複数のメモリアレイに対するデータの書込み及び読
出しを同時に行なうマルチビットテストに際し、上記Ｎ
チャネルトランジスタをオンし、データバスを構成する
各配線を接地する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリチップ内に
ＤＲＡＭ等で構成された複数のメモリセルアレイを有す
る半導体記憶装置およびそのテスト方法に関する。
ＤＲＡＭ等で構成された複数のメモリセルアレイを有す
る半導体記憶装置およびそのテスト方法に関する。
【０００２】
【従来の技術】近年、半導体産業では、高集積化技術の
発達に伴い、メモリのビットコストの低減化が実現され
たが、メモリの需要が高まるにつれ、更なるコスト低減
化を達成し得る技術の開発が求められている。しかしな
がら、メモリの大容量化が進むとともに、メモリを評価
するためのテストに要する時間が増大することにより、
製造コストが大幅に下がらず、更なるビットコストの低
減化が困難であるのが現状である。
発達に伴い、メモリのビットコストの低減化が実現され
たが、メモリの需要が高まるにつれ、更なるコスト低減
化を達成し得る技術の開発が求められている。しかしな
がら、メモリの大容量化が進むとともに、メモリを評価
するためのテストに要する時間が増大することにより、
製造コストが大幅に下がらず、更なるビットコストの低
減化が困難であるのが現状である。
【０００３】この問題に対処すべく、従来では、特に、
メモリチップ内に複数のメモリアレイバンクが設けら
れ、各メモリアレイバンクを切り替えて使用するバンク
切替方式の半導体記憶装置について、テスト時間を短縮
するための幾つかの方法が提案されている。かかる方法
の１つとして、一種の複数ビット並列テストであり、複
数ビットに対して同一データを同時に書き込み、複数ビ
ットの読出しデータの一致／不一致を検出するマルチビ
ットテストが知られている。半導体記憶装置において、
通常モードでは、ＤＱパッドから入力された１ビットの
データが１つのメモリセルに対して書込み及び読出しさ
れるが、他方、マルチビットテストモードでは、ＤＱパ
ッドから入力された１ビットのデータが同時に複数のメ
モリセルに対して書き込まれ、また、複数のメモリセル
からの読出しデータが１つのＤＱパッドに出力される。
メモリチップ内に複数のメモリアレイバンクが設けら
れ、各メモリアレイバンクを切り替えて使用するバンク
切替方式の半導体記憶装置について、テスト時間を短縮
するための幾つかの方法が提案されている。かかる方法
の１つとして、一種の複数ビット並列テストであり、複
数ビットに対して同一データを同時に書き込み、複数ビ
ットの読出しデータの一致／不一致を検出するマルチビ
ットテストが知られている。半導体記憶装置において、
通常モードでは、ＤＱパッドから入力された１ビットの
データが１つのメモリセルに対して書込み及び読出しさ
れるが、他方、マルチビットテストモードでは、ＤＱパ
ッドから入力された１ビットのデータが同時に複数のメ
モリセルに対して書き込まれ、また、複数のメモリセル
からの読出しデータが１つのＤＱパッドに出力される。
【０００４】図１０〜１３を参照して、前述したバンク
切替方式の半導体記憶装置における通常モード及びマル
チビットテストモード設定時の書込み／読出し動作につ
いて説明する。図１０は、従来知られるバンク切替方式
の半導体記憶装置の構成を概略的に示すブロック図であ
る。この半導体記憶装置８０では、メモリチップ内に４
つのメモリアレイバンク８１Ａ〜８１Ｄが設けられる。
これらメモリアレイバンク８１Ａ〜８１Ｄは、共に、複
数のメモリアレイ（図１０では２つのみ示す）を有して
おり、メモリアレイ毎にデータバス８２を介してＤＱ入
出力回路８４に接続されている。
切替方式の半導体記憶装置における通常モード及びマル
チビットテストモード設定時の書込み／読出し動作につ
いて説明する。図１０は、従来知られるバンク切替方式
の半導体記憶装置の構成を概略的に示すブロック図であ
る。この半導体記憶装置８０では、メモリチップ内に４
つのメモリアレイバンク８１Ａ〜８１Ｄが設けられる。
これらメモリアレイバンク８１Ａ〜８１Ｄは、共に、複
数のメモリアレイ（図１０では２つのみ示す）を有して
おり、メモリアレイ毎にデータバス８２を介してＤＱ入
出力回路８４に接続されている。
【０００５】外部から入力される情報データＥＸＴＤＱ
は、ＤＱ入出力回路８４を通過し、情報データＥＸＴＤ
Ｑとともに入力されたアドレスデータＥＸＴＡに基づい
て指定されるメモリアレイバンク内のメモリアレイにデ
ータバス８２を通じて送られ、メモリセルに書き込まれ
る。また、メモリセルに書き込まれた情報データは、そ
のメモリセルが指定された読出しデータの入力に応じ
て、データバス８２を通じてＤＱ入出力回路８４に送ら
れ、外部へ出力される。
は、ＤＱ入出力回路８４を通過し、情報データＥＸＴＤ
Ｑとともに入力されたアドレスデータＥＸＴＡに基づい
て指定されるメモリアレイバンク内のメモリアレイにデ
ータバス８２を通じて送られ、メモリセルに書き込まれ
る。また、メモリセルに書き込まれた情報データは、そ
のメモリセルが指定された読出しデータの入力に応じ
て、データバス８２を通じてＤＱ入出力回路８４に送ら
れ、外部へ出力される。
【０００６】図１１は、メモリアレイバンク８１Ｂの構
成の一部を詳細に示す図である。なお、メモリアレイバ
ンク８１Ｂ以外のメモリアレイバンク８１Ａ，８１Ｃ，
８１Ｄも、これと同様の構成を有する。メモリアレイバ
ンク８１Ｂは、情報データの伝送経路として、４つのメ
モリアレイ８５ａ〜８５ｄと、これに対応する４つのセ
ンスアンプ８６ａ〜８６ｄと、Ｉ／Ｏ回路９１ａ〜９１
ｄとを有している。また、メモリアレイバンク８１Ｂ
は、アドレスデータの伝送経路として、コラムデコーダ
８７と、それに対応するコラムアドレスバッファ８８
と、ロウデコーダ８９と、それに対応するロウアドレス
バッファ９０とを有している。センスアンプ８６ａ〜８
６ｄは、それぞれ、Ｉ／Ｏ回路９１ａ〜９１ｄにサブデ
ータバス９２ａ〜９２ｄを介して接続されている。
成の一部を詳細に示す図である。なお、メモリアレイバ
ンク８１Ｂ以外のメモリアレイバンク８１Ａ，８１Ｃ，
８１Ｄも、これと同様の構成を有する。メモリアレイバ
ンク８１Ｂは、情報データの伝送経路として、４つのメ
モリアレイ８５ａ〜８５ｄと、これに対応する４つのセ
ンスアンプ８６ａ〜８６ｄと、Ｉ／Ｏ回路９１ａ〜９１
ｄとを有している。また、メモリアレイバンク８１Ｂ
は、アドレスデータの伝送経路として、コラムデコーダ
８７と、それに対応するコラムアドレスバッファ８８
と、ロウデコーダ８９と、それに対応するロウアドレス
バッファ９０とを有している。センスアンプ８６ａ〜８
６ｄは、それぞれ、Ｉ／Ｏ回路９１ａ〜９１ｄにサブデ
ータバス９２ａ〜９２ｄを介して接続されている。
【０００７】メモリアレイバンク８１Ｂにおいて、通常
モードでは、データ書込み時に、ＤＱ入出力回路８４の
入力部（不図示）から入力された１ビットの情報データ
が、データバス８２を通じて送られ、アドレスデータに
基づいて指定されるメモリアレイ内のロウアドレスとコ
ラムアドレスとの交点に存在するメモリセルに書き込ま
れる。例えば、メモリアレイ８５ａにおいて、ＤＱ入出
力回路８４の入力部を通じて入力された情報データが、
ロウアドレスをデコードしたワードライン（図中の“Ｗ
Ｌ”）と、コラムアドレスをデコードしたコラム選択ラ
イン（図中の“ＣＳＬ”）とが交差してなるメモリセル
（図中の点Ａ）に書き込まれる。
モードでは、データ書込み時に、ＤＱ入出力回路８４の
入力部（不図示）から入力された１ビットの情報データ
が、データバス８２を通じて送られ、アドレスデータに
基づいて指定されるメモリアレイ内のロウアドレスとコ
ラムアドレスとの交点に存在するメモリセルに書き込ま
れる。例えば、メモリアレイ８５ａにおいて、ＤＱ入出
力回路８４の入力部を通じて入力された情報データが、
ロウアドレスをデコードしたワードライン（図中の“Ｗ
Ｌ”）と、コラムアドレスをデコードしたコラム選択ラ
イン（図中の“ＣＳＬ”）とが交差してなるメモリセル
（図中の点Ａ）に書き込まれる。
【０００８】他方、マルチビットテストモードでは、デ
ータ書込み時に、ＤＱ入力回路８４を通じて入力された
情報データが、４つのメモリアレイ８５ａ〜８５ｄ内の
同じロウアドレスとコラムアドレスとの交点に存在する
４つのメモリセル（図中の点Ａ〜Ｄ）に同時に書き込ま
れる。
ータ書込み時に、ＤＱ入力回路８４を通じて入力された
情報データが、４つのメモリアレイ８５ａ〜８５ｄ内の
同じロウアドレスとコラムアドレスとの交点に存在する
４つのメモリセル（図中の点Ａ〜Ｄ）に同時に書き込ま
れる。
【０００９】また、通常モードでは、データ読出し時
に、ロウアドレスをデコードしたワードラインとコラム
アドレスをデコードしたコラム選択ラインとが交差して
なるメモリアレイ８５ａ〜８５ｄ内のメモリセルのデー
タが、センスアンプ８６ａ〜８６ｄ→サブデータバス９
２ａ〜９２ｄ→Ｉ／Ｏ回路９１ａ〜９１ｄ→データバス
８２→ＤＱ入出力回路８４の出力部の順に経由し、外部
へ出力される。
に、ロウアドレスをデコードしたワードラインとコラム
アドレスをデコードしたコラム選択ラインとが交差して
なるメモリアレイ８５ａ〜８５ｄ内のメモリセルのデー
タが、センスアンプ８６ａ〜８６ｄ→サブデータバス９
２ａ〜９２ｄ→Ｉ／Ｏ回路９１ａ〜９１ｄ→データバス
８２→ＤＱ入出力回路８４の出力部の順に経由し、外部
へ出力される。
【００１０】他方、マルチビットテストモードでは、デ
ータ読出し時に、データ書込み時と同様に、４本のコラ
ム選択ラインを同時に活性化し、図１１中の点Ａ，Ｂ，
Ｃ，Ｄにおけるメモリセルデータが、センプアンプ８６
ａ〜８６ｄ→サブデータバス９２ａ〜９２ｄ→Ｉ／Ｏ回
路９１ａ〜９１ｄの順に経由した後、データバス８２に
ロードされる。
ータ読出し時に、データ書込み時と同様に、４本のコラ
ム選択ラインを同時に活性化し、図１１中の点Ａ，Ｂ，
Ｃ，Ｄにおけるメモリセルデータが、センプアンプ８６
ａ〜８６ｄ→サブデータバス９２ａ〜９２ｄ→Ｉ／Ｏ回
路９１ａ〜９１ｄの順に経由した後、データバス８２に
ロードされる。
【００１１】ところで、データバス８２は、基本単位と
して、配線対ＤＢ（Data Bus）−ＺＤＢを有しており、
レイアウトパターン上には、デバイスのタイプに応じ
て、複数の配線対が隣接して配置されている。例えば×
１６デバイスであれば１６対の配線対、また、×８デバ
イスであれば８対の配線対が配置される。かかるデータ
バス８２の構成に対応して、Ｉ／Ｏ回路９１ａ〜９１ｄ
には、図１２に示すような、ＤＢ−ＺＤＢ用のデータバ
スドライブ回路（以下、ＤＢドライブ回路と表記）９３
が組み込まれている。このＤＢドライブ回路では、各メ
モリセルからの出力データが“Ｈ”である場合、ＤＢが
“Ｈ”に、また、ＺＤＢが“Ｈｉ−Ｚ（ハイインピーダ
ンス）”にドライブされる。他方、メモリセルからの出
力データが“Ｌ”である場合、ＤＢが“Ｈｉ−Ｚ”に、
また、ＺＤＢが“Ｈ”にドライブされる。
して、配線対ＤＢ（Data Bus）−ＺＤＢを有しており、
レイアウトパターン上には、デバイスのタイプに応じ
て、複数の配線対が隣接して配置されている。例えば×
１６デバイスであれば１６対の配線対、また、×８デバ
イスであれば８対の配線対が配置される。かかるデータ
バス８２の構成に対応して、Ｉ／Ｏ回路９１ａ〜９１ｄ
には、図１２に示すような、ＤＢ−ＺＤＢ用のデータバ
スドライブ回路（以下、ＤＢドライブ回路と表記）９３
が組み込まれている。このＤＢドライブ回路では、各メ
モリセルからの出力データが“Ｈ”である場合、ＤＢが
“Ｈ”に、また、ＺＤＢが“Ｈｉ−Ｚ（ハイインピーダ
ンス）”にドライブされる。他方、メモリセルからの出
力データが“Ｌ”である場合、ＤＢが“Ｈｉ−Ｚ”に、
また、ＺＤＢが“Ｈ”にドライブされる。
【００１２】データバス８２では、４つのメモリセルか
らのデータに対してワイヤード・オア（ｗｉｒｅｄ−ｏ
ｒ）がとられ、ＤＱ入出力回路８４の出力部に送られ
る。データ書込み時には、４つのメモリセルに同一のデ
ータが同時に書き込まれるので、それら４つのメモリセ
ルに不良が存在しなければ、読出し時の４つのデータが
同一となり、ＤＢ又はＺＤＢの一方のみが“Ｈ”にな
る。なお、読出しデータが“Ｈ”であれば、ＤＢ＝
“Ｈ”，ＺＤＢ＝“Ｌ（Ｈｉ−Ｚ）”であり、また、読
出しデータが“Ｌ”であれば、ＤＢ＝“Ｌ（Ｈｉ−
Ｚ）”，ＺＤＢ＝“Ｈ”である。
らのデータに対してワイヤード・オア（ｗｉｒｅｄ−ｏ
ｒ）がとられ、ＤＱ入出力回路８４の出力部に送られ
る。データ書込み時には、４つのメモリセルに同一のデ
ータが同時に書き込まれるので、それら４つのメモリセ
ルに不良が存在しなければ、読出し時の４つのデータが
同一となり、ＤＢ又はＺＤＢの一方のみが“Ｈ”にな
る。なお、読出しデータが“Ｈ”であれば、ＤＢ＝
“Ｈ”，ＺＤＢ＝“Ｌ（Ｈｉ−Ｚ）”であり、また、読
出しデータが“Ｌ”であれば、ＤＢ＝“Ｌ（Ｈｉ−
Ｚ）”，ＺＤＢ＝“Ｈ”である。
【００１３】同時に書き込まれた４つのメモリセルのう
ちのどれかに不良が存在する場合には、読出しデータ
に、データ“Ｈ”，“Ｌ”の両方が存在することになる
ため、ＤＢ及びＺＤＢの両方が“Ｈ”となる。ＤＱ入出
力回路８４の出力部において、４つのメモリセルのうち
のいずれかに不良が存在する場合には、読出しデータ
に、データ“Ｈ”，“Ｌ”の両方が存在することになる
ため、ＤＢ及びＺＤＢの両方が“Ｈ”になる。
ちのどれかに不良が存在する場合には、読出しデータ
に、データ“Ｈ”，“Ｌ”の両方が存在することになる
ため、ＤＢ及びＺＤＢの両方が“Ｈ”となる。ＤＱ入出
力回路８４の出力部において、４つのメモリセルのうち
のいずれかに不良が存在する場合には、読出しデータ
に、データ“Ｈ”，“Ｌ”の両方が存在することになる
ため、ＤＢ及びＺＤＢの両方が“Ｈ”になる。
【００１４】ＤＱ入出力回路８４の出力部では、４つの
メモリセルデータに基づくデータに対して、パス−フェ
イル（Ｐａｓｓ−Ｆａｉｌ）の判定が行なわれる。この
ＤＱ入出力回路８４の出力部には、図１３に示されるよ
うに、ＤＢ及びＺＤＢが、それぞれ、“Ｈ”及び
“Ｌ”、若しくは、“Ｌ”及び“Ｈ”である場合にパス
とし、また、ＤＢ及びＺＤＢが共に“Ｈ”である場合に
フェイルとするような論理が組み込まれている。図１４
及び図１５に、それぞれ、マルチビットテストモードの
パス判定時およびフェイル判定時のタイミングチャート
を示す。なお、図１４及び図１５における表記（例え
ば、ＥＸＴＣＬＫ，ＥＸＴＡ，ＥＸＴＤＱ等）は、図１
３に示すＤＱ入出力回路８４の出力部における各構成を
あらわすものである。
メモリセルデータに基づくデータに対して、パス−フェ
イル（Ｐａｓｓ−Ｆａｉｌ）の判定が行なわれる。この
ＤＱ入出力回路８４の出力部には、図１３に示されるよ
うに、ＤＢ及びＺＤＢが、それぞれ、“Ｈ”及び
“Ｌ”、若しくは、“Ｌ”及び“Ｈ”である場合にパス
とし、また、ＤＢ及びＺＤＢが共に“Ｈ”である場合に
フェイルとするような論理が組み込まれている。図１４
及び図１５に、それぞれ、マルチビットテストモードの
パス判定時およびフェイル判定時のタイミングチャート
を示す。なお、図１４及び図１５における表記（例え
ば、ＥＸＴＣＬＫ，ＥＸＴＡ，ＥＸＴＤＱ等）は、図１
３に示すＤＱ入出力回路８４の出力部における各構成を
あらわすものである。
【００１５】以上のように、マルチビットテストを用い
れば、異なるメモリアレイにおける複数のメモリセルを
同時にテストすることができ、半導体記憶装置８０のテ
スト時間の短縮化を図ることができる。
れば、異なるメモリアレイにおける複数のメモリセルを
同時にテストすることができ、半導体記憶装置８０のテ
スト時間の短縮化を図ることができる。
【００１６】
【発明が解決しようとする課題】しかしながら、データ
バス８２を構成する複数の配線対ＤＢ−ＺＤＢは、前述
したように、レイアウトパターン上に隣接して配設され
ているため、メモリセルの微細化及び高集積化が進む
と、隣接した配線間の寄生容量Ｃが無視できなくなる
（図１６参照）。これにより、マルチビットテストに際
して、データバス８２を構成する配線のうちの隣接する
配線を同時に使用する場合、配線間の寄生容量Ｃによる
カップリングノイズにより、“Ｌ（Ｈｉ−Ｚ）”側のデ
ータバス８２のレベルが浮き上がり、“Ｈ”と認識さ
れ、ＤＱ入出力回路８４の出力部でのパス−フェイル判
定において誤判定される惧れがある。
バス８２を構成する複数の配線対ＤＢ−ＺＤＢは、前述
したように、レイアウトパターン上に隣接して配設され
ているため、メモリセルの微細化及び高集積化が進む
と、隣接した配線間の寄生容量Ｃが無視できなくなる
（図１６参照）。これにより、マルチビットテストに際
して、データバス８２を構成する配線のうちの隣接する
配線を同時に使用する場合、配線間の寄生容量Ｃによる
カップリングノイズにより、“Ｌ（Ｈｉ−Ｚ）”側のデ
ータバス８２のレベルが浮き上がり、“Ｈ”と認識さ
れ、ＤＱ入出力回路８４の出力部でのパス−フェイル判
定において誤判定される惧れがある。
【００１７】本発明は、上記技術的課題に鑑みてなされ
たもので、マルチビットテストに際し、データバスを構
成する隣接した配線間に生じるカップリングノイズに基
づく誤判定をなくすることができる半導体記憶装置及び
そのテスト方法を提供することを目的とする。
たもので、マルチビットテストに際し、データバスを構
成する隣接した配線間に生じるカップリングノイズに基
づく誤判定をなくすることができる半導体記憶装置及び
そのテスト方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】本願の第１の発明は、メ
モリチップ内に複数のメモリアレイバンクが設けられ、
各メモリアレイバンクを切り替えて使用するバンク切替
方式の半導体記憶装置において、上記メモリアレイバン
クを構成する複数のメモリアレイと、各メモリアレイと
外部との間で情報データの伝送を行なう入出力回路と、
互いに隣接して配置される複数の配線から構成され、上
記各メモリアレイと入出力回路とを接続するデータバス
と、該データバス上に配設され、ソース側で該データバ
スを構成する配線と接続する一方、ドレイン側で接地さ
れるＮチャネルトランジスタと、を有しており、複数の
メモリアレイに対するデータの書込み及び読出しを同時
に行なうマルチビットテストに際し、上記Ｎチャネルト
ランジスタがオンされ、上記データバスを構成する各配
線が接地されることを特徴としたものである。
モリチップ内に複数のメモリアレイバンクが設けられ、
各メモリアレイバンクを切り替えて使用するバンク切替
方式の半導体記憶装置において、上記メモリアレイバン
クを構成する複数のメモリアレイと、各メモリアレイと
外部との間で情報データの伝送を行なう入出力回路と、
互いに隣接して配置される複数の配線から構成され、上
記各メモリアレイと入出力回路とを接続するデータバス
と、該データバス上に配設され、ソース側で該データバ
スを構成する配線と接続する一方、ドレイン側で接地さ
れるＮチャネルトランジスタと、を有しており、複数の
メモリアレイに対するデータの書込み及び読出しを同時
に行なうマルチビットテストに際し、上記Ｎチャネルト
ランジスタがオンされ、上記データバスを構成する各配
線が接地されることを特徴としたものである。
【００１９】また、本願の第２の発明は、上記第１の発
明において、上記Ｎチャネルトランジスタが、単一の配
線に対して並列に複数配設されるとともに、各Ｎチャネ
ルトランジスタのソース側には、上記配線とソースとの
間の接続及び断線状態を切り替えるスイッチが設けられ
ていることを特徴としたものである。
明において、上記Ｎチャネルトランジスタが、単一の配
線に対して並列に複数配設されるとともに、各Ｎチャネ
ルトランジスタのソース側には、上記配線とソースとの
間の接続及び断線状態を切り替えるスイッチが設けられ
ていることを特徴としたものである。
【００２０】更に、本願の第３の発明は、上記第１又は
第２の発明において、上記Ｎチャネルトランジスタが、
単一の配線に対して並列に複数配設されるとともに、各
Ｎチャネルトランジスタのソース側には、所定以上の電
流が流れた場合に断線するヒューズが設けられているこ
とを特徴としたものである。
第２の発明において、上記Ｎチャネルトランジスタが、
単一の配線に対して並列に複数配設されるとともに、各
Ｎチャネルトランジスタのソース側には、所定以上の電
流が流れた場合に断線するヒューズが設けられているこ
とを特徴としたものである。
【００２１】また、更に、本願の第４の発明は、上記第
１〜３の発明のいずれか一において、上記Ｎチャネルト
ランジスタのゲートに対する信号の入力を、上記データ
バスを構成する配線に対するデータのドライブ開始から
所定の時間間隔だけ遅延させる遅延回路が設けられてい
ることを特徴としたものである。
１〜３の発明のいずれか一において、上記Ｎチャネルト
ランジスタのゲートに対する信号の入力を、上記データ
バスを構成する配線に対するデータのドライブ開始から
所定の時間間隔だけ遅延させる遅延回路が設けられてい
ることを特徴としたものである。
【００２２】また、更に、本願の第５の発明は、第１〜
４の発明のいずれか一において、上記Ｎチャネルトラン
ジスタのゲートに対する信号の入力を、上記入出力回路
の出力部における上記配線がＣＭＯＳレベルに達してか
ら所定の時間間隔だけ遅延させる遅延回路が設けられて
いることを特徴としたものである。
４の発明のいずれか一において、上記Ｎチャネルトラン
ジスタのゲートに対する信号の入力を、上記入出力回路
の出力部における上記配線がＣＭＯＳレベルに達してか
ら所定の時間間隔だけ遅延させる遅延回路が設けられて
いることを特徴としたものである。
【００２３】また、更に、本願の第６の発明は、メモリ
チップ内に複数のメモリアレイバンクが設けられ、各メ
モリアレイバンクを切り替えて使用するバンク切替方式
の半導体記憶装置をテストするための、上記メモリアレ
イバンクを構成する複数のメモリアレイに対するデータ
の書込み及び読出しを同時に行なうマルチビットテスト
方法において、上記各メモリアレイと、該メモリアレイ
と外部との間で情報データの伝送を行なう入出力回路と
を接続する、互いに隣接して配置される複数の配線から
構成されたデータバス上に、ソース側で該配線と接続す
る一方、ドレイン側で接地されるＮチャネルトランジス
タを配設し、複数のメモリアレイに対するデータの書込
み及び読出しを同時に行なうマルチビットテストに際
し、上記Ｎチャネルトランジスタをオンし、上記データ
バスを構成する各配線を接地することを特徴としたもの
である。
チップ内に複数のメモリアレイバンクが設けられ、各メ
モリアレイバンクを切り替えて使用するバンク切替方式
の半導体記憶装置をテストするための、上記メモリアレ
イバンクを構成する複数のメモリアレイに対するデータ
の書込み及び読出しを同時に行なうマルチビットテスト
方法において、上記各メモリアレイと、該メモリアレイ
と外部との間で情報データの伝送を行なう入出力回路と
を接続する、互いに隣接して配置される複数の配線から
構成されたデータバス上に、ソース側で該配線と接続す
る一方、ドレイン側で接地されるＮチャネルトランジス
タを配設し、複数のメモリアレイに対するデータの書込
み及び読出しを同時に行なうマルチビットテストに際
し、上記Ｎチャネルトランジスタをオンし、上記データ
バスを構成する各配線を接地することを特徴としたもの
である。
【００２４】また、更に、本願の第７の発明は、上記第
６の発明において、単一の配線に対して、上記Ｎチャネ
ルトランジスタを並列に複数配設するとともに、各Ｎチ
ャネルトランジスタのソース側に、上記配線とソースと
の間の接続および断線状態を切り替えるスイッチを設け
ることを特徴としたものである。
６の発明において、単一の配線に対して、上記Ｎチャネ
ルトランジスタを並列に複数配設するとともに、各Ｎチ
ャネルトランジスタのソース側に、上記配線とソースと
の間の接続および断線状態を切り替えるスイッチを設け
ることを特徴としたものである。
【００２５】また、更に、本願の第８の発明は、上記第
６又は７の発明において、単一の配線に対して、上記Ｎ
チャネルトランジスタを並列に複数配設するとともに、
各Ｎチャネルトランジスタのソース側に、所定以上の電
流が流れた場合に断線するヒューズを設けることを特徴
としたものである。
６又は７の発明において、単一の配線に対して、上記Ｎ
チャネルトランジスタを並列に複数配設するとともに、
各Ｎチャネルトランジスタのソース側に、所定以上の電
流が流れた場合に断線するヒューズを設けることを特徴
としたものである。
【００２６】また、更に、本願の第９の発明は、上記第
７又は８の発明において、上記メモリチップ内でのＮチ
ャネルトランジスタの配設場所毎に、単一の配線に対し
て配設されたＮチャネルトランジスタの全体としてのゲ
ート長及び幅を調整することを特徴としたものである。
７又は８の発明において、上記メモリチップ内でのＮチ
ャネルトランジスタの配設場所毎に、単一の配線に対し
て配設されたＮチャネルトランジスタの全体としてのゲ
ート長及び幅を調整することを特徴としたものである。
【００２７】また、更に、本願の第１０の発明は、上記
第６〜９の発明のいずれか一において、上記Ｎチャネル
トランジスタを、マルチビットテストモードにおけるデ
ータ読出し時の全期間にオンさせることを特徴としたも
のである。
第６〜９の発明のいずれか一において、上記Ｎチャネル
トランジスタを、マルチビットテストモードにおけるデ
ータ読出し時の全期間にオンさせることを特徴としたも
のである。
【００２８】また、更に、本願の第１１の発明は、上記
第６〜１０の発明のいずれか一において、上記Ｎチャネ
ルトランジスタのゲートに対する信号の入力を、上記デ
ータバスを構成する配線に対するデータのドライブ開始
から所定の時間間隔だけ遅延させることを特徴としたも
のである。
第６〜１０の発明のいずれか一において、上記Ｎチャネ
ルトランジスタのゲートに対する信号の入力を、上記デ
ータバスを構成する配線に対するデータのドライブ開始
から所定の時間間隔だけ遅延させることを特徴としたも
のである。
【００２９】また、更に、本願の第１２の発明は、上記
第６〜１１の発明のいずれか一において、上記Ｎチャネ
ルトランジスタのゲートに対する信号の入力を、上記入
出力回路の出力部における上記配線がＣＭＯＳレベルに
達してから所定の時間間隔だけ遅延させることを特徴と
したものである。
第６〜１１の発明のいずれか一において、上記Ｎチャネ
ルトランジスタのゲートに対する信号の入力を、上記入
出力回路の出力部における上記配線がＣＭＯＳレベルに
達してから所定の時間間隔だけ遅延させることを特徴と
したものである。
【００３０】また、更に、本願の第１３の発明は、上記
第１０〜１２の発明のいずれか一において、上記メモリ
チップ内でのＮチャネルトランジスタの配設場所毎に、
Ｎチャネルトランジスタがオンするタイミングを調整す
ることを特徴としたものである。
第１０〜１２の発明のいずれか一において、上記メモリ
チップ内でのＮチャネルトランジスタの配設場所毎に、
Ｎチャネルトランジスタがオンするタイミングを調整す
ることを特徴としたものである。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付図面を参照しながら説明する。 実施の形態１．図１は、本発明の実施の形態１に係る半
導体記憶装置の全体構成を示す図である。この半導体記
憶装置１０では、メモリチップ内に４つのメモリアレイ
バンク１Ａ〜１Ｄが設けられ、各メモリアレイバンクが
切り替えて使用される。これらメモリアレイバンク１Ａ
〜１Ｄは、共に、複数のメモリアレイ（図１では２つの
み示す）を有しており、メモリアレイ毎に、該メモリア
レイと外部との間で情報データの伝送を行なうＤＱ入出
力回路４にデータバス２を介して接続されている。
て、添付図面を参照しながら説明する。 実施の形態１．図１は、本発明の実施の形態１に係る半
導体記憶装置の全体構成を示す図である。この半導体記
憶装置１０では、メモリチップ内に４つのメモリアレイ
バンク１Ａ〜１Ｄが設けられ、各メモリアレイバンクが
切り替えて使用される。これらメモリアレイバンク１Ａ
〜１Ｄは、共に、複数のメモリアレイ（図１では２つの
み示す）を有しており、メモリアレイ毎に、該メモリア
レイと外部との間で情報データの伝送を行なうＤＱ入出
力回路４にデータバス２を介して接続されている。
【００３２】また、各メモリアレイバンク１Ａ〜１Ｄと
ＤＱ入出力回路４とを接続するデータバス２上には、デ
ータバス２を構成する隣接した配線間の寄生容量による
カップリングノイズを抑制するためのＤＢクランプ回路
５が設けられている。このＤＢクランプ回路５について
は、詳細に後述する。
ＤＱ入出力回路４とを接続するデータバス２上には、デ
ータバス２を構成する隣接した配線間の寄生容量による
カップリングノイズを抑制するためのＤＢクランプ回路
５が設けられている。このＤＢクランプ回路５について
は、詳細に後述する。
【００３３】この半導体記憶装置１０では、外部から入
力される情報データＥＸＴＤＱが、ＤＱ入出力回路４の
入力部（不図示）を通過し、情報データＥＸＴＤＱとと
もに入力されたアドレスデータＥＸＴＡに基づいて指定
されるメモリアレイバンク内のメモリアレイに、データ
バス２及びＤＢクランプ回路５を通じて送られ、メモリ
セルに書き込まれる。また、メモリセルに書き込まれた
情報データは、そのメモリセルが指定された読出しデー
タの入力に応じて、データバス２及びＤＢクランプ回路
５を通じてＤＱ入出力回路４の出力部に送られ、外部へ
出力される。
力される情報データＥＸＴＤＱが、ＤＱ入出力回路４の
入力部（不図示）を通過し、情報データＥＸＴＤＱとと
もに入力されたアドレスデータＥＸＴＡに基づいて指定
されるメモリアレイバンク内のメモリアレイに、データ
バス２及びＤＢクランプ回路５を通じて送られ、メモリ
セルに書き込まれる。また、メモリセルに書き込まれた
情報データは、そのメモリセルが指定された読出しデー
タの入力に応じて、データバス２及びＤＢクランプ回路
５を通じてＤＱ入出力回路４の出力部に送られ、外部へ
出力される。
【００３４】図２は、メモリアレイバンク１Ｂの構成の
一部を詳細に示す図である。なお、メモリアレイバンク
１Ｂ以外のメモリアレイバンク１Ａ，１Ｃ，１Ｄも、こ
れと同様の構成を有する。メモリアレイバンク１Ｂは、
情報データの伝送経路として、４つのメモリアレイ６ａ
〜６ｄと、これに対応する４つのセンスアンプ７ａ〜７
ｄと、Ｉ／Ｏ回路１３ａ〜１３ｄとを有している。ま
た、メモリアレイバンク１Ｂは、アドレスデータの伝送
経路として、コラムデコーダ８と、それに対応するコラ
ムアドレスバッファ９と、ロウデコーダ１１と、それに
対応するロウアドレスバッファ１２とを有している。セ
ンスアンプ７ａ〜７ｄは、それぞれ、Ｉ／Ｏ回路１３ａ
〜１３ｄにサブデータバス１４ａ〜１４ｄを介して接続
されている。
一部を詳細に示す図である。なお、メモリアレイバンク
１Ｂ以外のメモリアレイバンク１Ａ，１Ｃ，１Ｄも、こ
れと同様の構成を有する。メモリアレイバンク１Ｂは、
情報データの伝送経路として、４つのメモリアレイ６ａ
〜６ｄと、これに対応する４つのセンスアンプ７ａ〜７
ｄと、Ｉ／Ｏ回路１３ａ〜１３ｄとを有している。ま
た、メモリアレイバンク１Ｂは、アドレスデータの伝送
経路として、コラムデコーダ８と、それに対応するコラ
ムアドレスバッファ９と、ロウデコーダ１１と、それに
対応するロウアドレスバッファ１２とを有している。セ
ンスアンプ７ａ〜７ｄは、それぞれ、Ｉ／Ｏ回路１３ａ
〜１３ｄにサブデータバス１４ａ〜１４ｄを介して接続
されている。
【００３５】この半導体記憶装置１０では、前述したよ
うに、メモリアレイバンク１Ａ〜ＤとＤＱ入出力回路４
とを接続するデータバス２上に、ＤＢクランプ回路５が
設けられている。このＤＢクランプ回路５は、データバ
ス２を構成する各配線からＧＮＤへのリークパスを構成
するものである。また、図２に示すように、ＤＢクラン
プ回路５と各メモリアレイ６ａ〜６ｄに対応するＩ／Ｏ
回路１３ａ〜１３ｄとは、ドライブバス１５を介して接
続されており、ＤＢクランプ回路５のオン／オフ動作
は、Ｉ／Ｏ回路１３ａ〜１３ｄに組み込まれるＤＢドラ
イブ回路により制御される。このため、ＤＢドライブ回
路は、図１１を参照して説明した従来技術の構成に加
え、図３に示すようなＤＢクランプ回路用の制御回路を
有している。
うに、メモリアレイバンク１Ａ〜ＤとＤＱ入出力回路４
とを接続するデータバス２上に、ＤＢクランプ回路５が
設けられている。このＤＢクランプ回路５は、データバ
ス２を構成する各配線からＧＮＤへのリークパスを構成
するものである。また、図２に示すように、ＤＢクラン
プ回路５と各メモリアレイ６ａ〜６ｄに対応するＩ／Ｏ
回路１３ａ〜１３ｄとは、ドライブバス１５を介して接
続されており、ＤＢクランプ回路５のオン／オフ動作
は、Ｉ／Ｏ回路１３ａ〜１３ｄに組み込まれるＤＢドラ
イブ回路により制御される。このため、ＤＢドライブ回
路は、図１１を参照して説明した従来技術の構成に加
え、図３に示すようなＤＢクランプ回路用の制御回路を
有している。
【００３６】図４に、ＤＢクランプ回路５の構成を示
す。このＤＢクランプ回路５では、データバス２を構成
する各配線が、ゲート幅（Ｗ）が所定以下であるＮチャ
ネルトランジスタを介して接地されることにより、配線
からＧＮＤへのリークパスが構成されている。ここで
は、データバス２を構成する基本単位としての配線対Ｄ
Ｂ−ＺＤＢ間にＮチャネルトランジスタが設けられ、ゲ
ートがＩ／Ｏ回路１３ａ〜１３ｄからのドライブバス１
５に接続される一方、ドレインが接地されている。この
実施の形態１では、ＤＢクランプ回路５が、ドライブバ
ス１５を通じてＮチャネルトランジスタのゲートに入力
されるパルス信号に応じて、マルチビットテストモード
におけるデータ読出し時の全期間にオンする。
す。このＤＢクランプ回路５では、データバス２を構成
する各配線が、ゲート幅（Ｗ）が所定以下であるＮチャ
ネルトランジスタを介して接地されることにより、配線
からＧＮＤへのリークパスが構成されている。ここで
は、データバス２を構成する基本単位としての配線対Ｄ
Ｂ−ＺＤＢ間にＮチャネルトランジスタが設けられ、ゲ
ートがＩ／Ｏ回路１３ａ〜１３ｄからのドライブバス１
５に接続される一方、ドレインが接地されている。この
実施の形態１では、ＤＢクランプ回路５が、ドライブバ
ス１５を通じてＮチャネルトランジスタのゲートに入力
されるパルス信号に応じて、マルチビットテストモード
におけるデータ読出し時の全期間にオンする。
【００３７】かかるＤＢクランプ回路５によれば、マル
チビットテストに際して、データバス２を構成する配線
のうちの隣接する配線を同時に使用する場合に、各配線
を接地することにより、配線間の寄生容量Ｃによるカッ
プリングノイズにより浮き上がる“Ｌ（Ｈｉ−Ｚ）”側
の配線のレベルを、“Ｈ”と認識されないレベルに抑制
することができる。その結果、マルチビットテストにお
いて、データバス２を構成する隣接した配線間でのカッ
プリングノイズに基づく誤判定をなくすることができ
る。
チビットテストに際して、データバス２を構成する配線
のうちの隣接する配線を同時に使用する場合に、各配線
を接地することにより、配線間の寄生容量Ｃによるカッ
プリングノイズにより浮き上がる“Ｌ（Ｈｉ−Ｚ）”側
の配線のレベルを、“Ｈ”と認識されないレベルに抑制
することができる。その結果、マルチビットテストにお
いて、データバス２を構成する隣接した配線間でのカッ
プリングノイズに基づく誤判定をなくすることができ
る。
【００３８】実施の形態２．データバス２を構成する配
線間にＮチャネルトランジスタを設けることにより、
“Ｌ（Ｈｉ−Ｚ）”側の配線のレベルを抑制することが
できるが、これと同時に、“Ｈ”側では、配線を介して
ドレインからＧＮＤへ貫通電流が流れることになる。し
たがって、Ｎチャネルトランジスタのゲート長（Ｌ）及
び幅（Ｗ）のサイズによっては、かかる貫通電流がマル
チビットテストの結果に影響する惧れがある。この問題
に対処すべく、実施の形態２では、以下のようなＤＢク
ランプ回路が考えられる。
線間にＮチャネルトランジスタを設けることにより、
“Ｌ（Ｈｉ−Ｚ）”側の配線のレベルを抑制することが
できるが、これと同時に、“Ｈ”側では、配線を介して
ドレインからＧＮＤへ貫通電流が流れることになる。し
たがって、Ｎチャネルトランジスタのゲート長（Ｌ）及
び幅（Ｗ）のサイズによっては、かかる貫通電流がマル
チビットテストの結果に影響する惧れがある。この問題
に対処すべく、実施の形態２では、以下のようなＤＢク
ランプ回路が考えられる。
【００３９】図５は、本発明の実施の形態２に係るＤＢ
クランプ回路の構成を示す図である。このＤＢクランプ
回路２０では、データバス２を構成する隣接した配線間
に、複数（この実施の形態２では２つ）のＮチャネルト
ランジスタが並列に設けられている。更に、この実施の
形態２では、各配線ＤＢ及びＺＤＢとＮチャネルトラン
ジスタのソースとの間に、スイッチ（図中“ＡＬ Ｓ
Ｗ”と表記）が設けられている。
クランプ回路の構成を示す図である。このＤＢクランプ
回路２０では、データバス２を構成する隣接した配線間
に、複数（この実施の形態２では２つ）のＮチャネルト
ランジスタが並列に設けられている。更に、この実施の
形態２では、各配線ＤＢ及びＺＤＢとＮチャネルトラン
ジスタのソースとの間に、スイッチ（図中“ＡＬ Ｓ
Ｗ”と表記）が設けられている。
【００４０】かかるＤＢクランプ回路２０によれば、ス
イッチにより各Ｎチャネルトランジスタの動作状態の切
替えが可能であり、ＤＢクランプ回路２０の全体として
のＮチャネルトランジスタのゲート長（Ｌ）及び幅
（Ｗ）を変更することができる。これにより、ＧＮＤへ
のリークパスの強さを調節可能とすることができ、
“Ｈ”側でのドレインからＧＮＤへの貫通電流がマルチ
ビットテストの結果に影響する惧れをなくすることがで
きる。
イッチにより各Ｎチャネルトランジスタの動作状態の切
替えが可能であり、ＤＢクランプ回路２０の全体として
のＮチャネルトランジスタのゲート長（Ｌ）及び幅
（Ｗ）を変更することができる。これにより、ＧＮＤへ
のリークパスの強さを調節可能とすることができ、
“Ｈ”側でのドレインからＧＮＤへの貫通電流がマルチ
ビットテストの結果に影響する惧れをなくすることがで
きる。
【００４１】かかるＤＢクランプ回路２０を用いた場合
には、半導体記憶装置における各ＤＢクランプ回路２０
の配設場所毎に、Ｎチャネルトランジスタのゲート長及
び幅のサイズを調整するようにしてもよい。例えば、図
１において、単一のＮチャネルトランジスタを備えたＤ
Ｂクランプ回路５の代わりに、複数のＮチャネルトラン
ジスタを備えたＤＢクランプ回路２０を採用した場合を
考えると、３箇所配置されているＤＢクランプ回路毎
に、そのゲート長及び幅のサイズを調整する。これによ
り、各配設場所に応じて最適なサイズ設定を行ない、マ
ルチビットテストの信頼性を一層向上させることができ
る。
には、半導体記憶装置における各ＤＢクランプ回路２０
の配設場所毎に、Ｎチャネルトランジスタのゲート長及
び幅のサイズを調整するようにしてもよい。例えば、図
１において、単一のＮチャネルトランジスタを備えたＤ
Ｂクランプ回路５の代わりに、複数のＮチャネルトラン
ジスタを備えたＤＢクランプ回路２０を採用した場合を
考えると、３箇所配置されているＤＢクランプ回路毎
に、そのゲート長及び幅のサイズを調整する。これによ
り、各配設場所に応じて最適なサイズ設定を行ない、マ
ルチビットテストの信頼性を一層向上させることができ
る。
【００４２】なお、実施の形態２では、Ｎチャネルトラ
ンジスタに付随したスイッチを設けたが、これに限定さ
れることなく、スイッチの代わりに、図６に示すＤＢク
ランプ回路３０のように、所定以上の電流が流れた場合
に断線するヒューズ３２を設けてもよい。更に、図７に
示すＤＢクランプ回路４０のように、スイッチを備えた
Ｎチャネルトランジスタと、ヒューズ３２を備えたＮチ
ャネルトランジスタとが組み合わせられてもよい。
ンジスタに付随したスイッチを設けたが、これに限定さ
れることなく、スイッチの代わりに、図６に示すＤＢク
ランプ回路３０のように、所定以上の電流が流れた場合
に断線するヒューズ３２を設けてもよい。更に、図７に
示すＤＢクランプ回路４０のように、スイッチを備えた
Ｎチャネルトランジスタと、ヒューズ３２を備えたＮチ
ャネルトランジスタとが組み合わせられてもよい。
【００４３】実施の形態３．図８は、本発明の実施の形
態３に係るＤＢクランプ回路の活性期間を可変にするた
めの、Ｉ／Ｏ回路１３ａ〜１３ｄに組み込まれた遅延回
路を示す図である。この遅延回路５０は、データバス２
を構成する配線ＤＢへのドライブが開始されてから、す
なわち、Ｉ／Ｏ回路１３ａ〜１３ｄに組み込まれたＤＢ
ドライブ回路（図１２参照）におけるＰＤＤ（すなわち
データバスドライブ信号）の立上がりから、図２に示す
ドライブバス１５へのパルス信号の出力を数ｎｓ遅延さ
せるものである。
態３に係るＤＢクランプ回路の活性期間を可変にするた
めの、Ｉ／Ｏ回路１３ａ〜１３ｄに組み込まれた遅延回
路を示す図である。この遅延回路５０は、データバス２
を構成する配線ＤＢへのドライブが開始されてから、す
なわち、Ｉ／Ｏ回路１３ａ〜１３ｄに組み込まれたＤＢ
ドライブ回路（図１２参照）におけるＰＤＤ（すなわち
データバスドライブ信号）の立上がりから、図２に示す
ドライブバス１５へのパルス信号の出力を数ｎｓ遅延さ
せるものである。
【００４４】これにより、ＤＢクランプ回路におけるＮ
チャネルトランジスタのゲートに対するパルス信号の入
力が遅延させられ、Ｎチャネルトランジスタがオンする
タイミングが、データバス２を構成する配線ＤＢへのド
ライブの開始から、数ｎｓ遅延させられる。この場合に
は、“Ｈ”側にドライブされる配線ＤＢがＣＭＯＳレベ
ルに達するのにかかる時間を、実施の形態１における場
合（Ｎチャネルトランジスタが、マルチビットテストモ
ードにおけるデータ読出し時の全期間にオンする場合）
よりも短くすることができる。その結果、マルチビット
テストの周波数特性の悪化を防止することを可能とす
る。
チャネルトランジスタのゲートに対するパルス信号の入
力が遅延させられ、Ｎチャネルトランジスタがオンする
タイミングが、データバス２を構成する配線ＤＢへのド
ライブの開始から、数ｎｓ遅延させられる。この場合に
は、“Ｈ”側にドライブされる配線ＤＢがＣＭＯＳレベ
ルに達するのにかかる時間を、実施の形態１における場
合（Ｎチャネルトランジスタが、マルチビットテストモ
ードにおけるデータ読出し時の全期間にオンする場合）
よりも短くすることができる。その結果、マルチビット
テストの周波数特性の悪化を防止することを可能とす
る。
【００４５】実施の形態４．図９は、本発明の実施の形
態４に係るＤＢクランプ回路の活性期間を可変にするた
めの、ＤＱ入出力回路の出力部に組み込まれた遅延回路
を示す図である。なお、この実施の形態４では、ＤＱ入
出力回路の出力部の構成が、遅延回路を除いて、図１３
に示したものと同様である。この遅延回路６０は、ＤＱ
入出力回路の出力部において“Ｈ”側にドライブされる
配線ＤＢがＣＭＯＳレベルに達してから、すなわち、図
１３に示すＧＡＴＥの立上がりから、ＤＢクランプ回路
におけるＮチャネルトランジスタのゲートに対するパル
ス信号の出力を数ｎｓ遅延させるものである。
態４に係るＤＢクランプ回路の活性期間を可変にするた
めの、ＤＱ入出力回路の出力部に組み込まれた遅延回路
を示す図である。なお、この実施の形態４では、ＤＱ入
出力回路の出力部の構成が、遅延回路を除いて、図１３
に示したものと同様である。この遅延回路６０は、ＤＱ
入出力回路の出力部において“Ｈ”側にドライブされる
配線ＤＢがＣＭＯＳレベルに達してから、すなわち、図
１３に示すＧＡＴＥの立上がりから、ＤＢクランプ回路
におけるＮチャネルトランジスタのゲートに対するパル
ス信号の出力を数ｎｓ遅延させるものである。
【００４６】これにより、Ｎチャネルトランジスタがオ
ンするタイミングが、ＤＱ入出力回路の出力部における
ＧＡＴＥの立上がりから、数ｎｓ遅延させられる。この
場合にも、実施の形態３と同様に、“Ｈ”側にドライブ
される配線ＤＢがＣＭＯＳレベルに達するのにかかる時
間を、実施の形態１における場合（Ｎチャネルトランジ
スタが、マルチビットテストモードにおけるデータ読出
し時の全期間にオンする場合）よりも短くすることがで
きる。その結果、マルチビットテストの周波数特性の悪
化を防止することを可能とする。
ンするタイミングが、ＤＱ入出力回路の出力部における
ＧＡＴＥの立上がりから、数ｎｓ遅延させられる。この
場合にも、実施の形態３と同様に、“Ｈ”側にドライブ
される配線ＤＢがＣＭＯＳレベルに達するのにかかる時
間を、実施の形態１における場合（Ｎチャネルトランジ
スタが、マルチビットテストモードにおけるデータ読出
し時の全期間にオンする場合）よりも短くすることがで
きる。その結果、マルチビットテストの周波数特性の悪
化を防止することを可能とする。
【００４７】また、特に図示しないが、半導体記憶装置
に組み込まれたＤＢクランプ回路の各々に対して、実施
の形態３及び４に係るＤＢクランプ回路の活性期間を可
変にするための遅延回路を任意に設け、各ＤＢクランプ
回路の配設場所毎に、ＤＢクランプ回路のＮチャネルト
ランジスタがオンする期間を調整するようにしてもよ
い。これにより、“Ｌ（Ｈｉ−Ｚ）”側にドライブされ
る配線のレベルと、“Ｈ”側にドライブされる配線がＣ
ＭＯＳレベルに達するまでの時間をきめ細かく調整する
ことができる。その結果、マルチビットテストの信頼性
を一層向上させることができる。
に組み込まれたＤＢクランプ回路の各々に対して、実施
の形態３及び４に係るＤＢクランプ回路の活性期間を可
変にするための遅延回路を任意に設け、各ＤＢクランプ
回路の配設場所毎に、ＤＢクランプ回路のＮチャネルト
ランジスタがオンする期間を調整するようにしてもよ
い。これにより、“Ｌ（Ｈｉ−Ｚ）”側にドライブされ
る配線のレベルと、“Ｈ”側にドライブされる配線がＣ
ＭＯＳレベルに達するまでの時間をきめ細かく調整する
ことができる。その結果、マルチビットテストの信頼性
を一層向上させることができる。
【００４８】なお、本発明は、例示された実施の形態に
限定されるものでなく、本発明の要旨を逸脱しない範囲
において、種々の改良及び設計上の変更が可能であるこ
とは言うまでもない。
限定されるものでなく、本発明の要旨を逸脱しない範囲
において、種々の改良及び設計上の変更が可能であるこ
とは言うまでもない。
【００４９】
【発明の効果】本願の第１の発明によれば、メモリチッ
プ内に複数のメモリアレイバンクが設けられ、各メモリ
アレイバンクを切り替えて使用するバンク切替方式の半
導体記憶装置において、上記メモリアレイバンクを構成
する複数のメモリアレイと、各メモリアレイと外部との
間で情報データの伝送を行なう入出力回路と、互いに隣
接して配置される複数の配線から構成され、上記各メモ
リアレイと入出力回路とを接続するデータバスと、該デ
ータバス上に配設され、ソース側で該データバスを構成
する配線と接続する一方、ドレイン側で接地されるＮチ
ャネルトランジスタと、を有しており、複数のメモリア
レイに対するデータの書込み及び読出しを同時に行なう
マルチビットテストに際し、上記Ｎチャネルトランジス
タがオンされ、上記データバスを構成する各配線が接地
されるため、データバスを構成する隣接した配線間の寄
生容量Ｃによるカップリングノイズにより浮き上がる
“Ｌ（Ｈｉ−Ｚ）”側の配線のレベルを、“Ｈ”と認識
されないレベルに抑制することができる。その結果、マ
ルチビットテストにおいて、データバスを構成する配線
間でのカップリングノイズに基づく誤判定をなくするこ
とができる。
プ内に複数のメモリアレイバンクが設けられ、各メモリ
アレイバンクを切り替えて使用するバンク切替方式の半
導体記憶装置において、上記メモリアレイバンクを構成
する複数のメモリアレイと、各メモリアレイと外部との
間で情報データの伝送を行なう入出力回路と、互いに隣
接して配置される複数の配線から構成され、上記各メモ
リアレイと入出力回路とを接続するデータバスと、該デ
ータバス上に配設され、ソース側で該データバスを構成
する配線と接続する一方、ドレイン側で接地されるＮチ
ャネルトランジスタと、を有しており、複数のメモリア
レイに対するデータの書込み及び読出しを同時に行なう
マルチビットテストに際し、上記Ｎチャネルトランジス
タがオンされ、上記データバスを構成する各配線が接地
されるため、データバスを構成する隣接した配線間の寄
生容量Ｃによるカップリングノイズにより浮き上がる
“Ｌ（Ｈｉ−Ｚ）”側の配線のレベルを、“Ｈ”と認識
されないレベルに抑制することができる。その結果、マ
ルチビットテストにおいて、データバスを構成する配線
間でのカップリングノイズに基づく誤判定をなくするこ
とができる。
【００５０】また、本願の第２の発明によれば、上記Ｎ
チャネルトランジスタが、単一の配線に対して並列に複
数配設されるとともに、各Ｎチャネルトランジスタのソ
ース側には、上記配線とソースとの間の接続及び断線状
態を切り替えるスイッチが設けられているため、Ｎチャ
ネルトランジスタの全体としてのゲート長及び幅を変更
することができる。これにより、配線からＧＮＤへのリ
ークパスの強さを調節可能とすることができ、“Ｈ”側
でのドレインからＧＮＤへの貫通電流がマルチビットテ
ストの結果に影響する惧れをなくすることができる。
チャネルトランジスタが、単一の配線に対して並列に複
数配設されるとともに、各Ｎチャネルトランジスタのソ
ース側には、上記配線とソースとの間の接続及び断線状
態を切り替えるスイッチが設けられているため、Ｎチャ
ネルトランジスタの全体としてのゲート長及び幅を変更
することができる。これにより、配線からＧＮＤへのリ
ークパスの強さを調節可能とすることができ、“Ｈ”側
でのドレインからＧＮＤへの貫通電流がマルチビットテ
ストの結果に影響する惧れをなくすることができる。
【００５１】更に、本願の第３の発明によれば、上記Ｎ
チャネルトランジスタが、単一の配線に対して並列に複
数配設されるとともに、各Ｎチャネルトランジスタのソ
ース側には、所定以上の電流が流れた場合に断線するヒ
ューズが設けられているため、Ｎチャネルトランジスタ
の全体としてのゲート長及び幅を変更することができ
る。これにより、配線からＧＮＤへのリークパスの強さ
を調節可能とすることができ、“Ｈ”側でのドレインか
らＧＮＤへの貫通電流がマルチビットテストの結果に影
響する惧れをなくすることができる。
チャネルトランジスタが、単一の配線に対して並列に複
数配設されるとともに、各Ｎチャネルトランジスタのソ
ース側には、所定以上の電流が流れた場合に断線するヒ
ューズが設けられているため、Ｎチャネルトランジスタ
の全体としてのゲート長及び幅を変更することができ
る。これにより、配線からＧＮＤへのリークパスの強さ
を調節可能とすることができ、“Ｈ”側でのドレインか
らＧＮＤへの貫通電流がマルチビットテストの結果に影
響する惧れをなくすることができる。
【００５２】また、更に、本願の第４の発明によれば、
上記Ｎチャネルトランジスタのゲートに対する信号の入
力を、上記データバスを構成する配線に対するデータの
ドライブ開始から所定の時間間隔だけ遅延させる遅延回
路が設けられているため、“Ｈ”側にドライブされる配
線がＣＭＯＳレベルに達するのにかかる時間を、Ｎチャ
ネルトランジスタが、マルチビットテストモードにおけ
るデータ読出し時の全期間にオンする場合に比べて短く
することができる。その結果、マルチビットテストの周
波数特性の悪化を防止することを可能とする。
上記Ｎチャネルトランジスタのゲートに対する信号の入
力を、上記データバスを構成する配線に対するデータの
ドライブ開始から所定の時間間隔だけ遅延させる遅延回
路が設けられているため、“Ｈ”側にドライブされる配
線がＣＭＯＳレベルに達するのにかかる時間を、Ｎチャ
ネルトランジスタが、マルチビットテストモードにおけ
るデータ読出し時の全期間にオンする場合に比べて短く
することができる。その結果、マルチビットテストの周
波数特性の悪化を防止することを可能とする。
【００５３】また、更に、本願の第５の発明によれば、
上記Ｎチャネルトランジスタのゲートに対する信号の入
力を、上記入出力回路の出力部における上記配線がＣＭ
ＯＳレベルに達してから所定の時間間隔だけ遅延させる
遅延回路が設けられているため、“Ｈ”側にドライブさ
れる配線がＣＭＯＳレベルに達するのにかかる時間を、
Ｎチャネルトランジスタが、マルチビットテストモード
におけるデータ読出し時の全期間にオンする場合に比べ
て短くすることができる。その結果、マルチビットテス
トの周波数特性の悪化を防止することを可能とする。
上記Ｎチャネルトランジスタのゲートに対する信号の入
力を、上記入出力回路の出力部における上記配線がＣＭ
ＯＳレベルに達してから所定の時間間隔だけ遅延させる
遅延回路が設けられているため、“Ｈ”側にドライブさ
れる配線がＣＭＯＳレベルに達するのにかかる時間を、
Ｎチャネルトランジスタが、マルチビットテストモード
におけるデータ読出し時の全期間にオンする場合に比べ
て短くすることができる。その結果、マルチビットテス
トの周波数特性の悪化を防止することを可能とする。
【００５４】また、更に、本願の第６の発明によれば、
メモリチップ内に複数のメモリアレイバンクが設けら
れ、各メモリアレイバンクを切り替えて使用するバンク
切替方式の半導体記憶装置をテストするための、上記メ
モリアレイバンクを構成する複数のメモリアレイに対す
るデータの書込み及び読出しを同時に行なうマルチビッ
トテスト方法において、上記各メモリアレイと、該メモ
リアレイと外部との間で情報データの伝送を行なう入出
力回路とを接続する、互いに隣接して配置される複数の
配線から構成されたデータバス上に、ソース側で該配線
と接続する一方、ドレイン側で接地されるＮチャネルト
ランジスタを配設し、複数のメモリアレイに対するデー
タの書込み及び読出しを同時に行なうマルチビットテス
トに際し、上記Ｎチャネルトランジスタをオンし、上記
データバスを構成する各配線を接地するため、データバ
スを構成する隣接した配線間の寄生容量Ｃによるカップ
リングノイズにより浮き上がる“Ｌ（Ｈｉ−Ｚ）”側の
配線のレベルを、“Ｈ”と認識されないレベルに抑制す
ることができる。その結果、マルチビットテストにおい
て、データバスを構成する配線間でのカップリングノイ
ズに基づく誤判定をなくすることができる。
メモリチップ内に複数のメモリアレイバンクが設けら
れ、各メモリアレイバンクを切り替えて使用するバンク
切替方式の半導体記憶装置をテストするための、上記メ
モリアレイバンクを構成する複数のメモリアレイに対す
るデータの書込み及び読出しを同時に行なうマルチビッ
トテスト方法において、上記各メモリアレイと、該メモ
リアレイと外部との間で情報データの伝送を行なう入出
力回路とを接続する、互いに隣接して配置される複数の
配線から構成されたデータバス上に、ソース側で該配線
と接続する一方、ドレイン側で接地されるＮチャネルト
ランジスタを配設し、複数のメモリアレイに対するデー
タの書込み及び読出しを同時に行なうマルチビットテス
トに際し、上記Ｎチャネルトランジスタをオンし、上記
データバスを構成する各配線を接地するため、データバ
スを構成する隣接した配線間の寄生容量Ｃによるカップ
リングノイズにより浮き上がる“Ｌ（Ｈｉ−Ｚ）”側の
配線のレベルを、“Ｈ”と認識されないレベルに抑制す
ることができる。その結果、マルチビットテストにおい
て、データバスを構成する配線間でのカップリングノイ
ズに基づく誤判定をなくすることができる。
【００５５】また、更に、本願の第７の発明によれば、
単一の配線に対して、上記Ｎチャネルトランジスタを並
列に複数配設するとともに、各Ｎチャネルトランジスタ
のソース側に、上記配線とソースとの間の接続および断
線状態を切り替えるスイッチを設けるため、Ｎチャネル
トランジスタの全体としてのゲート長及び幅を変更する
ことができる。これにより、配線からＧＮＤへのリーク
パスの強さを調節可能とすることができ、“Ｈ”側での
ドレインからＧＮＤへの貫通電流がマルチビットテスト
の結果に影響する惧れをなくすることができる。
単一の配線に対して、上記Ｎチャネルトランジスタを並
列に複数配設するとともに、各Ｎチャネルトランジスタ
のソース側に、上記配線とソースとの間の接続および断
線状態を切り替えるスイッチを設けるため、Ｎチャネル
トランジスタの全体としてのゲート長及び幅を変更する
ことができる。これにより、配線からＧＮＤへのリーク
パスの強さを調節可能とすることができ、“Ｈ”側での
ドレインからＧＮＤへの貫通電流がマルチビットテスト
の結果に影響する惧れをなくすることができる。
【００５６】また、更に、本願の第８の発明によれば、
単一の配線に対して、上記Ｎチャネルトランジスタを並
列に複数配設するとともに、各Ｎチャネルトランジスタ
のソース側に、所定以上の電流が流れた場合に断線する
ヒューズを設けるため、Ｎチャネルトランジスタの全体
としてのゲート長及び幅を変更することができる。これ
により、配線からＧＮＤへのリークパスの強さを調節可
能とすることができ、“Ｈ”側でのドレインからＧＮＤ
への貫通電流がマルチビットテストの結果に影響する惧
れをなくすることができる。
単一の配線に対して、上記Ｎチャネルトランジスタを並
列に複数配設するとともに、各Ｎチャネルトランジスタ
のソース側に、所定以上の電流が流れた場合に断線する
ヒューズを設けるため、Ｎチャネルトランジスタの全体
としてのゲート長及び幅を変更することができる。これ
により、配線からＧＮＤへのリークパスの強さを調節可
能とすることができ、“Ｈ”側でのドレインからＧＮＤ
への貫通電流がマルチビットテストの結果に影響する惧
れをなくすることができる。
【００５７】また、更に、本願の第９の発明によれば、
上記メモリチップ内でのＮチャネルトランジスタの配設
場所毎に、単一の配線に対して配設されたＮチャネルト
ランジスタの全体としてのゲート長及び幅を調整するた
め、各配設場所に応じて最適なサイズ設定を行ない、マ
ルチビットテストの信頼性を一層向上させることができ
る。
上記メモリチップ内でのＮチャネルトランジスタの配設
場所毎に、単一の配線に対して配設されたＮチャネルト
ランジスタの全体としてのゲート長及び幅を調整するた
め、各配設場所に応じて最適なサイズ設定を行ない、マ
ルチビットテストの信頼性を一層向上させることができ
る。
【００５８】また、更に、本願の第１０の発明によれ
ば、上記Ｎチャネルトランジスタを、マルチビットテス
トモードにおけるデータ読出し時の全期間にオンさせる
ため、構成が比較的簡単で済む。
ば、上記Ｎチャネルトランジスタを、マルチビットテス
トモードにおけるデータ読出し時の全期間にオンさせる
ため、構成が比較的簡単で済む。
【００５９】また、更に、本願の第１１の発明によれ
ば、上記Ｎチャネルトランジスタのゲートに対する信号
の入力を、上記データバスを構成する配線に対するデー
タのドライブ開始から所定の時間間隔だけ遅延させるた
め、“Ｈ”側にドライブされる配線がＣＭＯＳレベルに
達するのにかかる時間を、Ｎチャネルトランジスタが、
マルチビットテストモードにおけるデータ読出し時の全
期間にオンする場合に比べて短くすることができる。そ
の結果、マルチビットテストの周波数特性の悪化を防止
することを可能とする。
ば、上記Ｎチャネルトランジスタのゲートに対する信号
の入力を、上記データバスを構成する配線に対するデー
タのドライブ開始から所定の時間間隔だけ遅延させるた
め、“Ｈ”側にドライブされる配線がＣＭＯＳレベルに
達するのにかかる時間を、Ｎチャネルトランジスタが、
マルチビットテストモードにおけるデータ読出し時の全
期間にオンする場合に比べて短くすることができる。そ
の結果、マルチビットテストの周波数特性の悪化を防止
することを可能とする。
【００６０】また、更に、本願の第１２の発明によれ
ば、上記Ｎチャネルトランジスタのゲートに対する信号
の入力を、上記入出力回路の出力部における上記配線が
ＣＭＯＳレベルに達してから所定の時間間隔だけ遅延さ
せるため、“Ｈ”側にドライブされる配線がＣＭＯＳレ
ベルに達するのにかかる時間を、Ｎチャネルトランジス
タが、マルチビットテストモードにおけるデータ読出し
時の全期間にオンする場合に比べて短くすることができ
る。その結果、マルチビットテストの周波数特性の悪化
を防止することを可能とする。
ば、上記Ｎチャネルトランジスタのゲートに対する信号
の入力を、上記入出力回路の出力部における上記配線が
ＣＭＯＳレベルに達してから所定の時間間隔だけ遅延さ
せるため、“Ｈ”側にドライブされる配線がＣＭＯＳレ
ベルに達するのにかかる時間を、Ｎチャネルトランジス
タが、マルチビットテストモードにおけるデータ読出し
時の全期間にオンする場合に比べて短くすることができ
る。その結果、マルチビットテストの周波数特性の悪化
を防止することを可能とする。
【００６１】また、更に、本願の第１３の発明によれ
ば、上記メモリチップ内でのＮチャネルトランジスタの
配設場所毎に、Ｎチャネルトランジスタがオンするタイ
ミングを調整するため、“Ｌ（Ｈｉ−Ｚ）”側にドライ
ブされる配線のレベルと、“Ｈ”側にドライブされる配
線がＣＭＯＳレベルに達するまでの時間をきめ細かく調
整することができる。その結果、マルチビットテストの
信頼性を一層向上させることができる。
ば、上記メモリチップ内でのＮチャネルトランジスタの
配設場所毎に、Ｎチャネルトランジスタがオンするタイ
ミングを調整するため、“Ｌ（Ｈｉ−Ｚ）”側にドライ
ブされる配線のレベルと、“Ｈ”側にドライブされる配
線がＣＭＯＳレベルに達するまでの時間をきめ細かく調
整することができる。その結果、マルチビットテストの
信頼性を一層向上させることができる。
【図１】 本発明の実施の形態１に係る半導体記憶装置
の全体構成を示す図である。
の全体構成を示す図である。
【図２】 上記半導体記憶装置に含まれるメモリアレイ
バンクの構成の一部を示す図である。
バンクの構成の一部を示す図である。
【図３】 Ｉ／Ｏ回路に組み込まれるＤＢクランプ回路
用の制御回路を示す。
用の制御回路を示す。
【図４】 ＤＢクランプ回路を示す図である。
【図５】 本発明の実施の形態２に係るＤＢクランプ回
路を示す図である。
路を示す図である。
【図６】 本発明の実施の形態２に係るＤＢクランプ回
路の第１の変形例を示す図である。
路の第１の変形例を示す図である。
【図７】 本発明の実施の形態２に係るＤＢクランプ回
路の第２の変形例を示す図である。
路の第２の変形例を示す図である。
【図８】 本発明の実施の形態３に係るＤＢクランプ回
路の活性期間を可変にするための、Ｉ／Ｏ回路に組み込
まれた遅延回路を示す図である。
路の活性期間を可変にするための、Ｉ／Ｏ回路に組み込
まれた遅延回路を示す図である。
【図９】 本発明の実施の形態４に係るＤＢクランプ回
路の活性期間を可変にするための、ＤＱ入出力回路の出
力部に組み込まれた遅延回路を示す図である。
路の活性期間を可変にするための、ＤＱ入出力回路の出
力部に組み込まれた遅延回路を示す図である。
【図１０】 従来の半導体記憶装置の全体構成を示す図
である。
である。
【図１１】 従来の半導体記憶装置に含まれるメモリア
レイバンクの構成の一部を示す図である。
レイバンクの構成の一部を示す図である。
【図１２】 従来の半導体記憶装置を構成するメモリア
レイバンク内のＩ／Ｏ回路に組み込まれたＤＢドライブ
回路を示す図である。
レイバンク内のＩ／Ｏ回路に組み込まれたＤＢドライブ
回路を示す図である。
【図１３】 従来の半導体記憶装置を構成するＤＱ入出
力回路の出力部を示す図である。
力回路の出力部を示す図である。
【図１４】 マルチビットテストモードのパス判定時の
タイミングチャートである。
タイミングチャートである。
【図１５】 マルチビットテストモードのフェイル判定
時のタイミングチャートである。
時のタイミングチャートである。
【図１６】 データバスを構成する配線間に生成する寄
生容量Ｃを概念的にあらわす図である。
生容量Ｃを概念的にあらわす図である。
１Ａ，１Ｂ，１Ｃ，Ｄ メモリアレイバンク，２ デー
タバス，４ ＤＱ入出力回路，５，２０，３０，４０
ＤＢクランプ回路，６ａ，６ｂ，６ｃ，６ｄメモリアレ
イ，１０ 半導体記憶装置，３２ ヒューズ，５０，６
０ 遅延回路
タバス，４ ＤＱ入出力回路，５，２０，３０，４０
ＤＢクランプ回路，６ａ，６ｂ，６ｃ，６ｄメモリアレ
イ，１０ 半導体記憶装置，３２ ヒューズ，５０，６
０ 遅延回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０１Ｒ 31/28 Ｖ
(72)発明者 鶴田 環
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
(72)発明者 林 克茂
東京都千代田区大手町二丁目６番２号 三
菱電機エンジニアリング株式会社内
Ｆターム(参考） 2G132 AA08 AB01 AK07 AL09
5L106 AA01 DD04 DD06 DD12 GG05
GG07
5M024 AA23 BB17 BB40 DD06 DD15
GG01 HH10 LL01 MM02 MM04
PP01 PP02 PP03 PP07
Claims (13)
- 【請求項１】 メモリチップ内に複数のメモリアレイバ
ンクが設けられ、各メモリアレイバンクを切り替えて使
用するバンク切替方式の半導体記憶装置において、 上記メモリアレイバンクを構成する複数のメモリアレイ
と、 上記各メモリアレイと外部との間で情報データの伝送を
行なう入出力回路と、 互いに隣接して配置される複数の配線から構成され、上
記各メモリアレイと入出力回路とを接続するデータバス
と、 上記データバス上に配設され、ソース側で該データバス
を構成する配線と接続する一方、ドレイン側で接地され
るＮチャネルトランジスタと、を有しており、 複数のメモリアレイに対するデータの書込み及び読出し
を同時に行なうマルチビットテストに際し、上記Ｎチャ
ネルトランジスタがオンされ、上記データバスを構成す
る各配線が接地されることを特徴とする半導体記憶装
置。 - 【請求項２】 上記Ｎチャネルトランジスタが、単一の
配線に対して並列に複数配設されるとともに、各Ｎチャ
ネルトランジスタのソース側には、上記配線とソースと
の間の接続及び断線状態を切り替えるスイッチが設けら
れていることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 上記Ｎチャネルトランジスタが、単一の
配線に対して並列に複数配設されるとともに、各Ｎチャ
ネルトランジスタのソース側には、所定以上の電流が流
れた場合に断線するヒューズが設けられていることを特
徴とする請求項１又は２に記載の半導体記憶装置。 - 【請求項４】 上記Ｎチャネルトランジスタのゲートに
対する信号の入力を、上記データバスを構成する配線に
対するデータのドライブ開始から所定の時間間隔だけ遅
延させる遅延回路が設けられていることを特徴とする請
求項１〜３のいずれか一に記載の半導体記憶装置。 - 【請求項５】 上記Ｎチャネルトランジスタのゲートに
対する信号の入力を、上記入出力回路の出力部における
上記配線がＣＭＯＳレベルに達してから所定の時間間隔
だけ遅延させる遅延回路が設けられていることを特徴と
する請求項１〜４のいずれか一に記載の半導体記憶装
置。 - 【請求項６】 メモリチップ内に複数のメモリアレイバ
ンクが設けられ、各メモリアレイバンクを切り替えて使
用するバンク切替方式の半導体記憶装置をテストするた
めの、上記メモリアレイバンクを構成する複数のメモリ
アレイに対するデータの書込み及び読出しを同時に行な
うマルチビットテスト方法において、 上記各メモリアレイと、該メモリアレイと外部との間で
情報データの伝送を行なう入出力回路とを接続する、互
いに隣接して配置される複数の配線から構成されたデー
タバス上に、ソース側で該配線と接続する一方、ドレイ
ン側で接地されるＮチャネルトランジスタを配設し、 複数のメモリアレイに対するデータの書込み及び読出し
を同時に行なうマルチビットテストに際し、上記Ｎチャ
ネルトランジスタをオンし、上記データバスを構成する
各配線を接地することを特徴とする半導体記憶装置。 - 【請求項７】 単一の配線に対して、上記Ｎチャネルト
ランジスタを並列に複数配設するとともに、各Ｎチャネ
ルトランジスタのソース側に、上記配線とソースとの間
の接続および断線状態を切り替えるスイッチを設けるこ
とを特徴とする請求項６記載の半導体記憶装置のテスト
方法。 - 【請求項８】 単一の配線に対して、上記Ｎチャネルト
ランジスタを並列に複数配設するとともに、各Ｎチャネ
ルトランジスタのソース側に、所定以上の電流が流れた
場合に断線するヒューズを設けることを特徴とする請求
項６又は７に記載の半導体記憶装置のテスト方法。 - 【請求項９】 上記メモリチップ内でのＮチャネルトラ
ンジスタの配設場所毎に、単一の配線に対して配設され
たＮチャネルトランジスタの全体としてのゲート長及び
幅を調整することを特徴とする請求項７又は８に記載の
半導体記憶装置のテスト方法。 - 【請求項１０】 上記Ｎチャネルトランジスタを、マル
チビットテストモードにおけるデータ読出し時の全期間
にオンさせることを特徴とする請求項６〜９のいずれか
一に記載の半導体記憶装置のテスト方法。 - 【請求項１１】 上記Ｎチャネルトランジスタのゲート
に対する信号の入力を、上記データバスを構成する配線
に対するデータのドライブ開始から所定の時間間隔だけ
遅延させることを特徴とする請求項６〜１０のいずれか
一に記載の半導体記憶装置のテスト方法。 - 【請求項１２】 上記Ｎチャネルトランジスタのゲート
に対する信号の入力を、上記入出力回路の出力部におけ
る上記配線がＣＭＯＳレベルに達してから所定の時間間
隔だけ遅延させることを特徴とする請求項６〜１１のい
ずれか一に記載の半導体記憶装置のテスト方法。 - 【請求項１３】 上記メモリチップ内でのＮチャネルト
ランジスタの配設場所毎に、Ｎチャネルトランジスタが
オンするタイミングを調整することを特徴とする請求項
１０〜１２のいずれか一に記載の半導体記憶装置のテス
ト方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001291653A JP2003100097A (ja) | 2001-09-25 | 2001-09-25 | 半導体記憶装置及びそのテスト方法 |
| US10/224,499 US6888774B2 (en) | 2001-09-25 | 2002-08-21 | Semiconductor memory device and its testing method |
| DE10238583A DE10238583A1 (de) | 2001-09-25 | 2002-08-22 | Halbleiterspeichervorrichtung |
| TW091119113A TW567502B (en) | 2001-09-25 | 2002-08-23 | Semiconductor memory device |
| KR1020020050030A KR20030026214A (ko) | 2001-09-25 | 2002-08-23 | 반도체 기억 장치 및 그 테스트 방법 |
| CN02142066A CN1411071A (zh) | 2001-09-25 | 2002-08-26 | 半导体存储器及其测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001291653A JP2003100097A (ja) | 2001-09-25 | 2001-09-25 | 半導体記憶装置及びそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100097A true JP2003100097A (ja) | 2003-04-04 |
Family
ID=19113758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001291653A Pending JP2003100097A (ja) | 2001-09-25 | 2001-09-25 | 半導体記憶装置及びそのテスト方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6888774B2 (ja) |
| JP (1) | JP2003100097A (ja) |
| KR (1) | KR20030026214A (ja) |
| CN (1) | CN1411071A (ja) |
| DE (1) | DE10238583A1 (ja) |
| TW (1) | TW567502B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100465649C (zh) * | 2005-02-09 | 2009-03-04 | 富士通株式会社 | 半导体器件及制造方法、器件形成基片和布线连接测试法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7085658B2 (en) * | 2004-10-20 | 2006-08-01 | International Business Machines Corporation | Method and apparatus for rapid inline measurement of parameter spreads and defects in integrated circuit chips |
| US7692975B2 (en) * | 2008-05-09 | 2010-04-06 | Micron Technology, Inc. | System and method for mitigating reverse bias leakage |
| US8995214B2 (en) * | 2012-12-18 | 2015-03-31 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| US9223715B2 (en) | 2013-08-21 | 2015-12-29 | Via Alliance Semiconductor Co., Ltd. | Microprocessor mechanism for decompression of cache correction data |
| TWI571797B (zh) * | 2013-08-21 | 2017-02-21 | 上海兆芯集成電路有限公司 | 組態資料的處理裝置及方法 |
| US9524241B2 (en) | 2014-05-22 | 2016-12-20 | Via Alliance Semiconductor Co., Ltd. | Multi-core microprocessor power gating cache restoral mechanism |
| US9665490B2 (en) | 2014-05-22 | 2017-05-30 | Via Alliance Semiconductor Co., Ltd. | Apparatus and method for repairing cache arrays in a multi-core microprocessor |
| US9606933B2 (en) | 2014-05-22 | 2017-03-28 | Via Alliance Semiconductor Co., Ltd. | Multi-core apparatus and method for restoring data arrays following a power gating event |
| US9395802B2 (en) | 2014-05-22 | 2016-07-19 | Via Alliance Semiconductor Co., Ltd. | Multi-core data array power gating restoral mechanism |
| CN106205727A (zh) * | 2015-04-30 | 2016-12-07 | 晨星半导体股份有限公司 | 存储器测试数据产生电路与方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376192A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 半導体記憶装置 |
| KR0158027B1 (ko) * | 1993-12-29 | 1999-02-01 | 모리시다 요이치 | 반도체집적회로 |
| KR0140474B1 (ko) * | 1994-12-08 | 1998-07-15 | 김주용 | 데이타 라인 구동회로 |
| US5917758A (en) * | 1996-11-04 | 1999-06-29 | Micron Technology, Inc. | Adjustable output driver circuit |
| JP2001035197A (ja) * | 1999-07-15 | 2001-02-09 | Hitachi Ltd | 半導体装置 |
-
2001
- 2001-09-25 JP JP2001291653A patent/JP2003100097A/ja active Pending
-
2002
- 2002-08-21 US US10/224,499 patent/US6888774B2/en not_active Expired - Fee Related
- 2002-08-22 DE DE10238583A patent/DE10238583A1/de not_active Ceased
- 2002-08-23 KR KR1020020050030A patent/KR20030026214A/ko active IP Right Grant
- 2002-08-23 TW TW091119113A patent/TW567502B/zh not_active IP Right Cessation
- 2002-08-26 CN CN02142066A patent/CN1411071A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100465649C (zh) * | 2005-02-09 | 2009-03-04 | 富士通株式会社 | 半导体器件及制造方法、器件形成基片和布线连接测试法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1411071A (zh) | 2003-04-16 |
| TW567502B (en) | 2003-12-21 |
| US20030058730A1 (en) | 2003-03-27 |
| KR20030026214A (ko) | 2003-03-31 |
| US6888774B2 (en) | 2005-05-03 |
| DE10238583A1 (de) | 2003-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7417911B2 (en) | Semiconductor memory device having hierarchically structured data lines and precharging means | |
| KR100689011B1 (ko) | 반도체 집적 회로 | |
| US7035161B2 (en) | Semiconductor integrated circuit | |
| US8072820B2 (en) | System and method for reducing pin-count of memory devices, and memory device testers for same | |
| JP2000222880A (ja) | 半導体記憶装置とその制御方法 | |
| US6323664B1 (en) | Semiconductor memory device capable of accurately testing for defective memory cells at a wafer level | |
| US6687174B2 (en) | Semiconductor memory device capable of switching output data width | |
| JP2003100097A (ja) | 半導体記憶装置及びそのテスト方法 | |
| US20040047404A1 (en) | Semiconductor memory device having repeaters located at the global input/output line | |
| JP3291206B2 (ja) | 半導体記憶装置 | |
| US6023428A (en) | Integrated circuit device having a memory array with segmented bit lines and method of operation | |
| US7440355B2 (en) | Semiconductor memory device | |
| US6603692B2 (en) | Semiconductor memory device improving data read-out access | |
| EP0520696B1 (en) | Semiconductor memory/integrated circuit device with discriminator for diagnostic mode of operation | |
| US7990789B2 (en) | Semiconductor memory device and control method | |
| KR100735527B1 (ko) | 2개의 패드 행을 포함하는 반도체 메모리 장치 | |
| US7403408B2 (en) | Semiconductor memory device and semiconductor device | |
| JP2003157683A (ja) | マルチバンク構造のフラッシュメモリ装置 | |
| KR100244824B1 (ko) | 반도체집적회로장치 | |
| US6278647B1 (en) | Semiconductor memory device having multi-bank and global data bus | |
| US9396773B2 (en) | Semiconductor device | |
| JPH10149684A (ja) | 半導体素子のビットラインセンスアンプとデータバスライン連結方法及び装置 | |
| US20020149013A1 (en) | Semiconductor device with test mode | |
| JP4246454B2 (ja) | 集積回路装置およびローカル読出／書込回路 | |
| US20060077747A1 (en) | Semiconductor device and data reading method |