DE10238583A1

DE10238583A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE10238583A1
Application number: DE10238583A
Authority: DE
Inventors: Takanobu Suzuki; Tamaki Tsuruda; Katsushige Hayashi
Original assignee: Mitsubishi Electric Engineering Co Ltd; Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Engineering Co Ltd; Mitsubishi Electric Corp
Priority date: 2001-09-25
Filing date: 2002-08-22
Publication date: 2003-04-24
Also published as: JP2003100097A; TW567502B; CN1411071A; US6888774B2; US20030058730A1; KR20030026214A

Abstract

Eine Halbleiterspeichervorrichtung (10) mit Speicherbankumschaltung weist mehrere Speicherfeldbänke (1A, 1B, 1C, 1D) auf, die auf einem Speicherchip bereitgestellt sind, die zur Speicheroperation von einer zur anderen geschaltet werden können. Die Halbleiterspeichervorrichtung enthält: mehrere Speicherfelder in den Speicherfeldbänken; eine Eingangs-/Ausgangsschaltung (4) zum Übertragen der Informationsdaten zwischen den Speicherfeldern und dem Äußeren; einen Datenbus (2) zum Verbinden der Speicherfelder und der Eingangs-/Ausgangsschaltung; und n-Kanal Transistoren, die über den Datenbus bereitgestellt sind. Der Datenbus besteht aus mehreren angrenzenden Leitungen. Jeder der n-Kanal Transistoren ist an seiner Drain an die entsprechenden Leitungen des Datenbusses angeschlossen, während er an seiner Source an Masse angeschlossen ist. Wenn ein Multi-Bit-Test zum Schreiben und Lesen von Daten auf die Speicherfelder begonnen wird, werden die n-Kanal Transistoren eingeschaltet, um die Leitungen des Datenbusses mit der Masse zu verbinden.

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, z. B. in Form eines dynamischen Direktzugriffspeichers (bzw. DRAM), mit mehreren Speicherzellenfeldern in einem Speicherchip, und ein Verfahren zum Testen der Halbleiterspeichervorrichtung.
In den letzten Jahren wurden die Kosten pro Bit Speicher merklich verringert, da hochintegrierte Schaltungstechniken in der Halbleiterindustrie eingeführt wurden. Aber der erhöhte Bedarf an Speichervorrichtungen erfordert nun eine verbesserte Technologie zu Gunsten einer weiteren Kostenreduktion. Allerdings ist bekannt, dass, wenn verbesserte Speicher für Massenspeicher entwickelt werden, deren Testprozess eine beträchtliche Zeitdauer beansprucht. Dies kann eine Kostenreduktion verhindern, da der Testprozess kaum eine Verringerung der Kosten pro Bit Speicher zuläßt.
Um diesen Nachteil zu überwinden, werden einige Verfahren vorgeschlagen zum Reduzieren der zum Testen einer Halbleiterspeichervorrichtung benötigten Zeit. Die Halbleiterspeichervorrichtung arbeitet mit Speicherbankumschaltung (bzw. Bankswitching), wobei mehrere Speicherfeldbänke auf einem Speicherchip befestigt sind, und zum Speicherbetrieb von einer zur anderen geschaltet wird. Als ein solches Verfahren ist ein Multi-Bit-Test bestens bekannt, der eine Art von Multi-Bit-Paralleltestverfahren ist, zum gleichzeitigen Schreiben von identischen Daten auf eine Anzahl von Bits, und Untersuchen der von den entsprechenden Bits gelesenen Daten auf Übereinstimmung oder Nichtübereinstimmung. Bei Normalbetrieb der Halbleiterspeichervorrichtung werden von einem DQ-Pad empfangene Ein-Bit-Daten auf jede Speicherzelle geschrieben und von jeder Speicherzelle gelesen. In einem Multi- Bit-Testmodus der Halbleiterspeichervorrichtung werden von dem DQ-Pad empfangene Ein-Bit-Daten auf mehrere Speicherzellen gleichzeitig geschrieben und von mehreren Speicherzellen gleichzeitig gelesen, bevor sie zurück zu dem DQ-Pad gesendet werden.
Der Schreib/Lese-Betrieb sowohl im normalen Modus und in dem Multi-Bit-Testmodus der herkömmlichen Halbleiterspeichervorrichtung mit Speicherbankumschaltung werden nun bezugnehmend auf Fig. 10 bis 13 beschrieben. Fig. 10 ist ein Blockdiagramm, das schematisch die herkömmliche Halbleiterspeichervorrichtung mit Speicherbankumschaltung zeigt. Die mit 80 bezeichnete Halbleiterspeichervorrichtung enthält vier Speicherfeldbänke 81A bis 81D, die auf einem Speicherchip bereitgestellt sind. Jede der Speicherfeldbänke 81A bis 81D weist mehrere Speicherfelder auf (in Fig. 10 sind nur zwei dargestellt). Jedes Speicherfeld ist mit einem Datenbus 82 an eine DQ Eingangs/Ausgangsschaltung 84 angeschlossen.
Informationsdaten EXTDQ, die von außerhalb empfangen werden, werden durch die DQ Eingangs/Ausgangsschaltung 84 geschickt, dann zu dem Speicherfeld in der Speicherfeldbank geschickt, das von Adressdaten EXTA adressiert wird, welche zusammen mit den Informationsdaten EXTDQ über den Datenbus 82 empfangen werden, und auf eine entsprechende Speicherzelle geschrieben. Die Informationsdaten in der Speicherzelle werden im Ansprechen auf die Eingabe einer Leseanweisung für die Speicherzelle ausgelesen, über den Datenbus 82 zu der DQ Eingangs-/Ausgangsschaltung 84 gesendet, und nach außen ausgegeben.
Fig. 11 stellt ein Detail der Speicherfeldbank 81B dar. Die Speicherfeldbänke 81A, 81C und 81D sind vom Aufbau her identisch mit der Speicherfeldbank 81B. Die Speicherfeldbank 81B enthält 4 Speicherfelder 85a bis 85d, vier Leseverstärker 86a bis 86d, die mit den entsprechenden Speicherfeldern 85a bis 85d verbunden sind, und vier I/O-Schaltungen 91a bis 91d als die Übertragungswege der Informationsdaten. Darüberhinaus weist die Speicherfeldbank 81B einen Spaltendekoder 87, einen Spaltenadresspufferspeicher 88, der mit dem Spaltendekoder 87 verbunden ist, einen Zeilendekoder 89, und einen Zeilenadresspufferspeicher 90, der mit dem Zeilendekoder 89 verbunden ist, als den Übertragungsweg der Adressdaten auf. Die Leseverstärker 86a bis 86d sind mit Subdatenbussen 92a bis 92d an die I/O-Schaltungen 91a bis 91d jeweils angeschlossen.
In der Speicherfeldbank 81B werden beim Datenschreiben in einem normalen Modus Bitinformationsdaten, die beim Eingang (nicht dargestellt) der DQ Eingangs- /Ausgangsschaltung 84 empfangen werden, über den Datenbus 82 gesendet, und auf eine Speicherzelle an der Schnittstelle zwischen einer Zeilenadresse und einer Spaltenadresse in das von den Adressdaten bestimmte Speicherfeld geschrieben. Z. B. werden in dem Speicherfeld 85a die über die DQ Eingangs-/Ausgangsschaltung 84 empfangenen Informationsdaten in die Speicherzelle geschrieben (als "A" bezeichnet), die der Schnittstelle zwischen einer Wortleitung (mit "WL" bezeichnet), ausgewählt von dem Zeilendekoder 89, und einer Spaltenauswahlleitung (als "CSL" bezeichnet) zugewiesen ist, die von dem Spaltendekoder 87 ausgewählt wird.
Beim Datenschreiben im Multi-Bit-Testmodus, werden die über die DQ Eingangs-/Ausgangsschaltung 84empfangenen Informationsdaten gleichzeitig auf vier Speicherzellen geschrieben (mit "A" bis "D" bezeichnet), die der Schnittstelle zwischen einer Wortleitung und einer Spaltenauswahlleitung zugeordnet sind, für die selbe Zeilen- und Spaltenadresse in den Speicherfeldern 85a bis 85d.
Beim Datenenlesen im normalen Modus werden die Daten von den Speicherzellen in den Speicherfeldern 85a bis 85d ausgelesen, die dem Schnittpunkt zwischen einer von dem Zeilendekoder 89 ausgewählten Wortleitung und einer von dem Spaltendekoder 87 ausgewählten Spaltenauswahlleitung zugeordnet sind. Die Daten werden über die Leseverstärker 86a bis 86d, die Subdatenbusse 92a bis 92d, die I/O- Schaltungen 91a bis 91d, den Datenbus 82 und die DQ Eingangs-/Ausgangsschaltung 84 übertragen, und nach Außen ausgegeben.
Beim Datenlesen im Multi-Bit-Testmodus werden die Daten von den Speicherzellen A, B, C und D, dargestellt in Fig. 11, durch gleichzeitiges unter Strom setzen der vier Spaltenauswahlleitungen ähnlich der Schreiboperation ausgelesen, und über die Leseverstärker 86a bis 86d, die Subdatenbusse 92a bis 92d und die I/O-Schaltungen 91a bis 91d übertragen, und dann auf den Datenbus 82 geladen.
Da der Datenbus 82 im wesentlichen ein Leitungspaar DB (Datenbus) und ZDB enthält, wird sein Leitungspaar auf einem vom Typ der Speichervorrichtung abhängigen Layoutmuster bereitgestellt. Z. B. wenn die Speichervorrichtung vom Typ x16 ist, weist der Datenbus 82 sechzehn Leitungspaare auf. Bei einem x8 Typ weist der Datenbus 82 acht Leitungspaare auf. Während der Datenbus 82 auf solche Weise gestaltet wird, enthält jede der I/O-Schaltungen 91a bis 91d eine Datenbustreiberschaltung 93(nachstehend als DB-Treiberschaltung bezeichnet) für DB- ZDB Leitungen, wie es am besten in Fig. 12 dargestellt ist. Wenn ein H-Pegelsignal von der Speicherzelle empfangen wird, stellt die DB-Treiberschaltung 93 eine "H" Ansteuerung auf der DB-Leitung und eine "Hi-Z" (hohe Impedanz) Ansteuerung auf der ZDB-Leitung bereit. Wenn andererseits ein L-Pegelsignal von der Speicherzelle empfangen wird, stellt die DB-Treiberschaltung 93 eine "Hi-Z" Ansteuerung auf der DB-Leitung, und eine "'H" Ansteuerung auf der ZDB-Leitung bereit.
Der Datenbus 82 führt auf alle Daten von den vier Speicherzellen einen verdrahtet ODER-Prozess aus, und sein verdrahtet ODER-Signal wird zu der DQ Eingang- /Ausgangsschaltung 84 übertragen. Beim Datenschreiben werden die gleichen Daten gleichzeitig auf vier Speicherzellen geschrieben. Dementsprechend sind, wenn keine der vier Speicherzellen fehlerhaft ist, die vier von ihren jeweiligen Speicherzellen ausgelesenen Daten identisch, und stellen somit den H-Pegel auf entweder der DB- oder der ZDB-Leitung bereit. Wenn die Auslesedaten ein H-Pegelsignal sind, zieht die DB-Leitung "H" und die ZDB-Leitung "L(Hi-Z)". Wenn die Auslesedaten ein L- Pegelsignal sind, zieht die DB-Leitung "L(Hi-Z)" und die ZDB-Leitung zieht "H".
Wenn eine der vier Speicherzellen fehlerhaft ist, enthalten die Auslesedaten sowohl H- als auch L-Pegel, und veranlassen daher beide Leitungen DB und ZDB "H" zu ziehen. Wenn eine der vier Speicherzellen fehlerhaft ist, und die Auslesedaten sowohl H- als auch L-Pegel enthalten, wird der "H" Pegel auf beiden Leitungen DB und ZDB von der DQ Eingangs-/Ausgangsschaltung 84 empfangen.
Bei Empfang eines Ergebnisses von den vier Speicherzellendaten führt die DQ Eingangs-/Ausgangsschaltung 84 einen Erfolgs-/Misserfolgsbetrieb durch. Genauergesagt hat, wie in Fig. 13 gezeigt, die DQ Eingangs-/Ausgangsschaltung 84 eine Logik, die "bestanden" beurteilt, wenn die DB-Leitung und die ZDB-Leitung "H" und "L" ziehen, oder "L" und "H", und "nicht bestanden", wenn sowohl die DB-Leitung als auch die ZDB-Leitung "H" zieht. Die Fig. 14 und 15 sind Zeittafeln der Signale, wenn der Multi-Bit-Testmodus jeweils "bestanden" und "nicht bestanden" bereitstellt. Die Symbole (z. B. EXTCLK, EXTA und EXTDQ), dargestellt in den Fig. 14 und 15 stellen die Signale dar, die auf der Ausgangsseite der DQ Eingangs-/Ausgangsschaltung 84, dargestellt in Fig. 13, angezeigt werden.
Wie oben beschrieben ermöglicht der Multi-Bit-Test den mehreren Speicherzellen in verschiedenen Speicherfeldern gleichzeitig getestet zu werden, und trägt somit zur Verringerung der zum Testen der Halbleiterspeichervorrichtung 80 benötigten Zeit bei.
Aber die paarweise angeordneten Leitungen DB und ZDB des Datenbuses 82 liegen angrenzend aneinander in einem Layoutmuster. Da die Verkleinerung und die Integrationshöhe der Speicherzellen verbessert wird, kann die Erzeugung einer parasitären Kapazität C zwischen den paarweise angeordneten Leitungen kaum vernachlässigt werden (siehe Fig. 16). Wenn beliebige, aneinander angrenzende, paarweise angeordnete Leitungen der Leitungen in dem Datenbus 82 in dem Multi-Bit-Testmodus unter Strom gesetzt werden, kann deren induzierte parasitäre Kapazität C ein Kopplungsrauschen erzeugen, das den Pegel des Datenbuses 82 auf die "L(Hi-Z)" Seite erhöht. Demzufolge wird der Pegel der Leitung als "H" Pegel erfasst und kann den Erfolgs-/Misserfolgsbetrieb der DQ Eingangs-/Ausgangsschaltung 84 unterbrechen, und somit zu einer Fehlentscheidung führen.
Es ist die Aufgabe der vorliegenden Erfindung eine Halbleiterspeichervorrichtung bereitzustellen, die jedes vom Kopplungsrauschen verursachte falsche Ergebnis eines Multi-Bit-Tests beseitigt, das zwischen zwei angrenzenden Leitungen eines Datenbuses erzeugt wird, sowie ein Verfahren zum Testen der Halbleiterspeichervorrichtung bereitzustellen.
Diese Aufgabe wird durch die beiliegenden unabhängigen Ansprüche gelöst, ferner zeigen die abhängigen Ansprüche vorteilhafte Ausgestaltungen der Erfindung auf.
Eine Halbleiterspeichervorrichtung der vorliegenden Erfindung arbeitet mit Speicherbankumschaltung und weist mehrere Speicherfeldbänke auf, die auf einem Speicherchip bereitgestellt sind, die zur Speicheroperation von einer zur anderen geschaltet werden können. Die Halbleiterspeichervorrichtung enthält im wesentlichen: Mehrere Speicherfelder, die in den Speicherfeldbänken eingebaut sind; eine Eingangs-/Ausgangsschaltung zum Übertragen von Informationsdaten zwischen den Speicherfeldern und dem Äußeren; einen Datenbus zum Verbinden der Speicherfelder und der Eingangs-/Ausgangsschaltung; und n-Kanal Transistoren, die über den Datenbus bereitgestellt sind. Der Datenbus besteht aus mehreren aneinander angrenzenden Leitungen. Jeder der n-Kanal Transistoren ist an seiner Drain an die entsprechenden Leitungen des Datenbusses angeschlossen, während er an seiner Source auf Masse gelegt ist. Wenn in dem Halbleiterspeicher ein Multi-Bit- Test zum Schreiben und Lesen von Daten auf den Speicherfeldern begonnen wird, werden die n-Kanal Transistoren eingeschalten, um die Leitungen des Datenbusses mit der Masse zu verbinden.
Dementsprechend kann der "L(Hi-Z)"-Pegel auf den Leitungen, der unerwünschterweise durch den Effekt des Kopplungsrauschens erhöht werden kann, das von der parisitären Kapazität C verursacht wird, die zwischen irgendwelchen angrenzenden Leitungen des Datenbusses induziert wird, auf einem Pegel gehalten werden, der niedrig genug ist, um nicht als der "H" Pegel erkannt zu werden. Demzufolge kann eine Fehlbeurteilung des Multi- Bit-Tests, die durch den Effekt des Kopplungsrauschens verursacht wird, das zwischen den Leitungen des Datenbuses erzeugt wird, erfolgreich beseitigt werden.
Ein Satz von n-Kanal Transistoren ist über jede Leitung des Datenbuses miteinander parallel geschaltet, und ein Schalter ist an der Drain jedes n-Kanal Transistors bereitgestellt zum Verbinden und Trennen der Leitung und der Source.
Ein Satz von n-Kanal Transistoren ist miteinander parallel geschaltet über jede Leitung des Datenbuses, und eine Sicherung ist an der Drain jedes n-Kanal Transistors zum Trennen der Leitung bereitgestellt, wenn ein Überstrom empfangen wird.
Die Halbleiterspeichervorrichtung enthält ferner eine Verzögerungsschaltung zum Verzögern der Eingabe eines Signals an das Gate des n-Kanal Transistors um eine vorbestimmte Zeitspanne von dem Start des Übertrages der Daten über die Leitungen des Datenbuses.
Die Halbleiterspeichervorrichtung enthält ferner noch eine Verzögerungsschaltung zum Verzögern der Eingabe eines Signals an das Gate des n-Kanal Transistors um eine vorbestimmte Zeitspanne, wenn die Ausgangsseite der Eingangs-/Ausgangsschaltung (bzw. I/O-Schaltung) auf den Leitungen einen CMOS-Pegel erreicht hat.
Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich aus der illustrativ und nicht einschränkend zu verstehenden Beschreibung bevorzugter Ausführungsformen der Erfindung an Hand der Zeichnung.
Fig. 1 ist ein Diagramm einer Gesamtanordnung einer Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 ist ein Diagramm, das einen Teil einer Speicherfeldbank zeigt, die in der Halbleiterspeichervorrichtung bereitgestellt ist;
Fig. 3 ist ein Diagramm, das ein Steuerschaltkreis für eine DB-Klemmschaltung zeigt, die in der I/O-schaltung bereitgestellt ist;
Fig. 4 ist ein Diagramm der DB-Klemmschaltung;
Fig. 5 ist ein Diagramm einer anderen DB-Klemmschaltung gemäß der zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 6 stellt eine erste Abwandlung der DB-Klemmschaltung der zweiten Ausführungsform dar;
Fig. 7 stellt eine zweite Abwandlung der DB-Klemmschaltung der zweiten Ausführungsform dar;
Fig. 8 ist ein Diagramm einer Verzögerungsschaltung, die in der I/O-Schaltung bereitgestellt ist, um die Aktivierungsperiode der DB-Klemmschaltung gemäß der dritten Ausführungsform der vorliegenden Erfindung variabel zu gestalten;
Fig. 9 ist ein Diagramm einer Verzögerungsschaltung, die auf der Ausgangsseite der DQ Eingangs-/Ausgangsschaltung bereitgestellt ist, um die Aktivierungsperiode der DB-Klemmschaltung gemäß der vierten Ausführungsform der vorliegenden Erfindung variabel zu gestalten;
Fig. 10 ist ein Diagramm einer Gesamtanordnung einer herkömmlichen Halbleiterspeichervorrichtung;
Fig. 11 ist ein Diagramm, das einen Teil einer Speicherfeldbank zeigt, die in der herkömmlichen Halbleiterspeichervorrichtung bereitgestellt ist;
Fig. 12 ist ein Diagramm einer DB-Steuerschaltung, die in einer I/O-Schaltung der Speicherfeldbank in der herkömmlichen Halbleiterspeichervorrichtung bereitgestellt ist;
Fig. 13 ist ein Diagramm der Ausgangsseite einer DQ Eingangs-/Ausgangsschaltung, die in der herkömmlichen Halbleiterspeichervorrichtung bereitgestellt ist;
Fig. 14 ist eine Zeittafel von Signalen, wenn der Multi-Bit-Testmodus "bestanden" ausgibt;
Fig. 15 ist eine Zeittafel der Signale, wenn der Multi-Bit-Testmodus "fehlgeschlagen" ausgibt; und
Fig. 16 ist ein schematisches Diagramm, das eine kapazitäre Kapazität C zeigt, die zwischen irgendeiner der aneinander angrenzenden Leitungen des Datenbuses erzeugt wird.
Einige Ausführungsformen der vorliegenden Erfindung werden bezugnehmend auf die vorliegende Zeichnung detaillierter beschrieben werden.

Erste Ausführungsform

Fig. 1 stellt eine Gesamtanordnung einer Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung dar. Die mit 10 bezeichnete Halbleiterspeichervorrichtung weist vier Speicherfeldbänke 1A bis 1D auf, die in Form eines Speicherchips bereitgestellt sind, und für Speicheroperationen von einer zur anderen geschaltet werden. Jede der Speicherfeldbänke 1A bis 1D enthält mehrere Speicherfelder (in Fig. 1 sind nur zwei dargestellt). Jedes Speicherfeld ist mit einem Datenbus 2 an eine DQ Eingangs-/Ausgangsschaltung 4 angeschlossen, zum Übertragen der Daten zwischen dem Speicherfeld und dem äußeren.
Auch werden DB-Klemmschaltungen 5 über den Datenbus 2 zwischen den Speicherfeldbänken 1A bis 1D und der DQ- Schaltung 4 zum Abschwächen des Effektes des Kopplungsrauschens bereitgestellt, das durch die parasitäre Kapazität in den angrenzenden Leitungen des Datenbuses 2 verursacht wird, wie später detaillierter erläutert werden wird.
Bei Betrieb der Halbleiterspeichervorrichtung 10 werden von außerhalb empfangene Informationsdaten EXTDQ über einen Eingang (nicht dargestellt) der DQ Eingangs- /Ausgangsschaltung 4 übertragen, durch den Datenbus 2 und die DB-Klemmschaltungen 5 zu den entsprechenden Speicherfeldern in den Speicherfeldbänken 1A bis 1D gesendet, die von mit den Informationsdaten EXTDQ empfangenen Adressdaten EXRA bestimmt werden, und auf die Speicherzellen geschrieben. Alle auf die Speicherzellen geschriebenen Informationsdaten können, im Ansprechen auf die Eingabe von Daten zum Lesen, gelesen werden, über den Datenbus 2 und die DB-Klemmschaltungen 5 zu dem Ausgang der DQ Eingangs-/Ausgangsschaltung 4 übertragen werden, und nach außen ausgegeben werden.
Fig. 2 ist ein schematisches Diagramm, das ein Detail der Speicherfeldbank 1B zeigt. Die anderen Speicherfeldbänke 1A, 1C und 1D sind vom Aufbau her mit der Speicherfeldbank 1B identisch. Die Speicherfeldbank ZB enthält vier Speicherfelder 6a bis 6d, vier Leseverstärker 7a bis 7d, die an die entsprechenden Speicherfelder 6a bis 6d angeschlossen sind, und vier I/O-Schaltungen 13a bis 13d, die alle einen Übertragungsweg der Informationsdaten bilden. Ferner enthält die Speicherfeldbank 1B einen Spaltendekoder 8, einen Spaltenadresspufferspeicher 9, der an den Spaltendekoder 8 angeschlossen ist, einen Zeilendekoder 11, und einen Zeilenadresspufferspeicher 12, der an den Zeilendekoder 11 angeschlossen ist, die alle einen Übertragungsweg der Adressdaten bilden. Die Leseverstärker 7a bis 7d sind jeweils an die vier I/O- Schaltungen 13a bis 13d über vier Subdatenbusse 14a bis 14d angeschlossen.
Wie oben beschrieben werden insbesondere in der Fialbleiterspeichervorrichtung 10 die DB-Klemmschaltungen 5 über den Datenbus 2 bereitgestellt, der die Speicherfeldbänke 1A bis 1D und die DQ Eingangs-/Ausgangsschaltung 4 verbindet. Die DB-Klemmschaltungen 5 stellen "Kriechwege" von den Leitungen des Datenbuses 2 zu der Masse GND bereit. Wie in Fig. 2 gezeigt, sind die I/O- Schaltungen 13a bis 13d entsprechend ihrer jeweiligen Speicherfelder 6a bis 6d mit einem Steuerbus 15 an die DB-Klemmschaltung 5 angeschlossen. Der Ein/Aus-Prozess der DB-Klemmschaltung 5 kann durch die DB-Steuerschaltungen gesteuert werden, die in den I/O-Schaltungen 13a bis 13d bereitgestellt sind. Zu diesem Zweck enthält jede DB-Steuerschaltung zusätzlich zu der zuvor mit Bezug auf Fig. 11 beschriebenen herkömmlichen Anordnung eine bestimmte Steuerschaltung zum Steuern des Betriebs der DB-Klemmschaltung 5, dargestellt in Fig. 3.
Fig. 4 stellt einen Aufbau der DB-Klemmschaltung 5 dar. Die DB-Klemmschaltung 5 ermöglicht der Leitung des Datenbuses 2 durch einen n-Kanal Transistor dessen Gatebreite (W) kleiner ist als ein vorbestimmter Wert, und somit einen Kriechweg zu der Masse GND bereitstellt, mit der Masse verbunden zu sein. Genauer gesagt ist der n-Kanal Transistor zwischen einem Leitungspaar DB und ZDB angeschlossen, was eine Grundeinheit des Datenbuses 2 ist. Das Gate des n-Kanal Transistors steht mit dem Steuerbus 15 von den I/O-Schaltungen 13a bis 13d in Verbindung, und die Drain ist mit Masse verbunden. Die DB-Klemmschaltung 5 in der ersten Ausführungsform wird im Ansprechen auf ein Impulssignal eingeschaltet, das an dem Gate des n-Kanal Transistors über den Steuerbus 15 empfangen wird, und während der Zeitspanne der Datenleseoperation in dem Multi-Bit-Testmodus gehalten.
Mit den DB-Klemmschaltungen 5 in dem Multi-Bit- Testmodus kann ein Pegel der Leitungen auf der "L(Hi-Z) " Seite, der möglicherweise durch Kopplungsrauschen ihrer parasitären Kapazität C zwischen ihren Leitungen erhöht werden kann, auf einen Pegel verringert werden, der kaum als ein "H"-Pegel fehlbeurteilt werden kann, wobei durch Erdung angrenzende Leitungen des Datenbuses 2 gleichzeitig benutzt werden. Dementsprechend wird eine falsche Beurteilung in dem Multi-Bit-Test, die von dem Kopplungsrauschen zwischen den angrenzenden Leitungen des Datenbuses 2 herrühren kann, erfolgreich beseitigt werden.

Zweite Ausführungsform

Wie oben beschrieben kann der Pegel der Leitungen auf der "L(Hi-Z)" Seite durch bereitstellen der n-Kanal Transistoren zwischen beliebigen zwei relevanten Leitungen des Datenbuses 2 verringert werden. Zu diesem Zeitpunkt kann auf der "H" Seite ein Strom von der Drain zu der Masse GND über die Leitungen des Datenbuses 2 fließen. Dementsprechend kann der Multi-Bit-Test durch den Strom unterbrochen werden, abhängig von der Gatelänge (L) und Breite (W) der n-Kanal Transistoren. Zum Beseitigen dieses Nachteils werden in der zweiten Ausführungsform DB-Klemmschaltungen bereitgestellt, die eine modifizierte Anordnung wie folgt aufweisen.
Fig. 5 stellt die modifizierte DB-Klemmschaltung gemäß der zweiten Ausführungsform dar. Die modifizierte DB- Klemmschaltung 20 hat zwei oder mehr n-Kanal Transistoren, die patallel bereitgestellt sind zwischen angrenzenden Leitungen des Datenbuses 2 (in Fig. 2 sind nur zwei gezeigt). Ebenso ist ein Schalter (bezeichnet mit "AL SW") zwischen der Drain jedes n-Kanal Transistors und der Leitung DB oder ZDB bereitgestellt.
Die DB-Klemmschaltung 20 ermöglicht durch den Schalter den Betriebsmodus der n-Kanal Transistoren umzuschalten. Dementsprechend kann die Gatelänge (L) und Breite (W) des n-Kanal Transistors in der DB-Klemmschaltung 20 geeignet modifiziert werden, um somit die Größe des Kriechwegs zu der Masse GND zu optimieren. Das verhindert, dass der Strom von der Drain zu der Masse GND auf der "H" Seite das Ergebnis des Multi-Bit-Tests stört.
Mit der DB-Klemmschaltung 20 kann die Gatelänge und Breite ihrer n-Kanal Transistoren für jede Anordnung der DB-Klemmschaltungen 20 in der Halbleiterspeichervorrichtung modifiziert werden. Z. B. in der Halbleiterspeichervorrichtung von Fig. 1, vorausgesetzt, dass die drei DB- Klemmschaltungen 5 mit einem einzelnen n-Kanal Transistor mit den DB-Klemmschaltungen 20 mit zwei oder mehr n-Kanal Transistoren ersetzt werden, wobei die Gatelänge und Breite für jede DB-Klemmschaltung, die an einer spezifischen Position liegt, gesteuert werden kann. Durch optimieren der Größe der Gatelänge und Breite bei jeder Position wird die Zuverlässigkeit des Multi-Bit-Tests verbessert.
In der zweiten Ausführungsform wird der Schalter mit n-Kanal Transistoren bereitgestellt, ist jedoch nicht auf den Schalter eingeschränkt. Z. B. können Sicherungen 32 verwendet werden, wie in einer DB-Klemmschaltung 30 von Fig. 6 gezeigt, die getrennt werden, wenn ein Überstrom durch fließt. Alternativ kann eine Kombination aus dem n- Kanal Transistor mit Schaltern und dem n-Kanal Transistor mit Sicherungen 32 in einer DB-Klemmschaltung 40 verwendet werden, wie in Fig. 7 gezeigt.

Dritte Ausführungsform

Fig. 8 stellt eine Verzögerungsschaltung entsprechend der dritten Ausführungsform der vorliegenden Erfindung dar, die in jeder der I/O-Schaltungen 13a bis 13d bereitgestellt ist, um die Aktivierungszeitspanne der DB- Klemmschaltung variabel zu gestalten. Die mit 50 bezeichnete Verzögerungsschaltung verzögert die Ausgabe eines Impulssignals an den Steuerbus 15, dargestellt in Fig. 2, von Beginn des Unterstromsetzens der Leitung DB des Datenbuses 2 an um einige nanosekunden, d. h. von der ansteigenden Flanke eines PDD (d. h. eines Datenbussteuersignals) in der DB-Steuerschaltung (siehe Fig. 12), die in jeder der I/O-Schaltungen 13a bis 13d enthalten ist.
Demzufolge wird die Eingabe des Impulssignals an das Gate des n-Kanal Transistors in der DB-Klemmschaltung verzögert, d. h. das Timing des Einschaltens des n-Kanal Transistors wird um ein Paar nanosekunden von dem Beginn des Unterstromsetzens der Leitung DB des Datenbuses 2 an verzögert. Das verursacht, dass die benötigte Zeit zum Erhöhen der auf der "H" Seite gesteuerten Leitung DB auf einen CMOS Pegel kürzer ist als die in der ersten Ausführungsform (wo der n-Kanal Transistor während der Zeitspanne des Datenleseprozess in dem Multi-Bit-Test eingeschalten bleibt). Dementsprechend kann verhindert werden, dass der Multi-Bit-Test seine Frequenzcharakteristik verschlechtert.

Vierte Ausführungsform

Fig. 9 stellt eine Verzögerungsschaltung dar, die auf der Ausgangsseite der DQ Eingangs-/Ausgangsschaltung bereitgestellt ist, um die Aktivierungszeitspanne der DB- Klemmschaltung in der vierten Ausführungsform der Erfindung variabel zu gestalten. Die Anordnung der Ausgangsseite der DQ Eingangs-/Ausgangsschaltung in der vierten Ausführungsform ist mit der in Fig. 13 gezeigten identisch, mit Ausnahme davon, dass die Verzögerungsschaltung mit 60 bezeichnet wird. Die Verzögerungsschaltung 60 verzögert die Ausgabe eines Impulssignals zu dem Gate des n-Kanal Transistors in der DB-Klemmschaltung von der Zeit an, wenn die Leitung DB, die auf der H Seite in dem Ausgang der DQ Eingangs-/Ausgangsschaltung gesteuert wird, einen CMOS Pegel erreicht, d. h. von der ansteigenden Flanke eines in Fig. 13 gezeigten Gatesignals an.
Demzufolge wird das Timing des Einschaltens des n- Kanal Transistors vom Anstieg des Gatesignals auf der Ausgangsseite der DQ Eingangs-/Ausgangsschaltung an. um ein Paar nanosekunden verzögert. Dies veranlasst die benötigte Zeit zum Erhöhen der Leitung DB, die auf der "H" Seite auf einen CMOS-Pegel gesteuert wird, kürzer zu sein als die in der ersten Ausführungsform (wo der n- Kanal Transistor während der Zeitspanne des Datenleseprozesses in dem Multi-Bit-Test eingeschalten bleibt), und auch die in der dritte Ausführungsform. Dementsprechend kann verhindert werden, dass die Frequenzcharakteristik des Multi-Bit-Tests verschlechtert wird.
Obwohl nicht dargestellt kann jede DB-Klemmschaltung, die in der Halbleiterspeichervorrichtung bereitgestellt ist, eine Verzögerungsschaltung enthalten, um die Aktivierungszeitspanne der DB-Klemmschaltung der dritten Ausführungsform oder vierten Ausführungsform so zu gestalten, dass die Einschaltzeitspanne des n-Kanal Transistors in der DB-Klemmschaltung für jede DB- Klemmschaltung modifiziert werden kann, die an einer bestimmten Position liegt. Das ermöglicht einen Pegel der Leitung auf "L(Hi-Z)" Seite, und die benötigte Zeit zum Erhöhen des Pegels, der auf einer "H" Seite gesteuerten Leitung, präzise auf den CMOS-Pegel zu steuern. Demzufolge kann die Zuverlässigkeit des Multi-Bit-Tests weiter verbessert werden.
Zusammenfassend läßt sich die vorliegende Erfindung wie folgt beschreiben. Eine Halbleiterspeichervorrichtung mit Speicherbankumschaltung weist mehrere Speicherfeldbänke auf, die auf einem Speicherchip bereitgestellt sind, die zur Speicheroperation von einer zur anderen geschaltet werden können. Die Halbleiterspeichervorrichtung enthält: mehrere Speicherfelder in den Speicherfeldbänken; eine Eingangs-/Ausgangsschaltung zum Übertragen der Informationsdaten zwischen den Speicherfeldern und dem Äußeren; einen Datenbus zum Verbinden der Speicherfelder und der Eingangs-/Ausgangsschaltung; und n-Kanal Transistoren, die über den Datenbus bereitgestellt sind. Der Datenbus besteht aus mehreren angrenzenden Leitungen. Jeder der n-Kanal Transistoren ist an seiner Drain an die entsprechenden Leitungen des Datenbuses angeschlossen, während er an seiner Source an Masse angeschlossen ist. Wenn ein Multi-Bit-Test zum Schreiben und Lesen von Daten auf die Speicherfelder begonnen wird, werden die n-Kanal Transistoren eingeschaltet, um die Leitungen des Datenbuses mit der Masse zu verbinden.
Es wird verstanden werden, dass die vorliegende Erfindung nicht auf die vorherigen Ausführungsformen eingeschränkt ist, sondern verschiedene Veränderungen und Modifikationen gemacht werden können, ohne den Bereich der vorliegenden Erfindung zu verlassen.

Claims

1. Eine mit Speicherbankumschaltung arbeitende Halbleiterspeichervorrichtung (10), die mehrere Speicherfeldbänke (1A, 1B, 1C, 1D) aufweist, die in einem Speicherchip bereitgestellt sind, die zur Speicheroperation von einer zur anderen geschaltet werden können mit
mehreren Speicherfeldern (6a, 6b, 6c, 6d), die in den Speicherfeldbänken (1A, 1B, 1C, 1D) eingebaut sind;
einer Eingangs-/Ausgangsschaltung (4) zum Übertragen der Informationsdaten zwischen den Speicherfeldern (6a, 6b, 6c, 6d) und dem Äußeren;
einem Datenbus (2), der hauptsächlich aus angrenzenden Leitungen zum Verbinden der Speicherfelder (6a, 6b, 6c, 6d) und der Eingangs-/Ausgangsschaltung (4) besteht; und
n-Kanal Transistoren, die über den Datenbus (2) bereitgestellt sind, und an ihrer Drain an die entsprechenden Leitungen des Datenbuses (2) und an ihrer Source an Masse angeschlossen sind, dadurch gekennzeichnet, dass
die n-Kanal Transistoren eingeschaltet werden, um die Leitungen des Datenbuses (2) mit der Masse zu verbinden, wenn ein Multi-Bit-Test zum Schreiben und Lesen von Daten auf den Speicherfeldern (6a, 6b, 6c, 6d) begonnen wird.

2. Die Halbleiterspeichervorrichtung (10) nach Anspruch 1, dadurch gekennzeichnet, dass ein Satz von n-Kanal Transistoren parallel miteinander über jede Leitung des Datenbuses (2) verbunden ist, und ein Schalter an der Drain jedes n-Kanal Transistors zum Verbinden und Trennen der Leitung und der Drain bereitgestellt ist.

3. Die Halbleiterspeichervorrichtung (10) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass eine Sicherung (32) an der Drain jedes n-Kanal Transistors bereitgestellt ist zum Trennen der Leitung, wenn ein Überstrom empfangen wird, während ein Satz von n-Kanal Transistoren parallel zueinander über jede Leitung des Datenbuses (2) bereitgestellt ist.

4. Die Halbleiterspeichervorrichtung (10) nach einem der Ansprüche 1 bis 3, ferner mit einer Verzögerungsschaltung (50) zum Verzögern der Eingabe eines Signals zu dem Gate des n-Kanal Transistors von dem Start der Ansteuerung der Daten über die Leitungen des Datenbuses an um eine vorbestimmte Zeitspanne.

5. Die Halbleiterspeichervorrichtung (10) nach einem der Ansprüche 1 bis 4, ferner mit einer Verzögerungsschaltung (50) zum Verzögern der Eingabe eines Signals an ein Gate des n-Kanal Transistors um eine vorbestimmte Zeitspanne, wenn die Ausgabeseite der Eingangs-/Ausgangsschaltung (4) auf den Leitungen einen CMOS-Pegel erreicht hat.