DE3716518A1 - Halbleiterspeichervorrichtung - Google Patents
HalbleiterspeichervorrichtungInfo
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Description
Die Erfindung betrifft eine Halbleiterspeicher
vorrichtung. Sie bezieht sich insbesondere auf
einen dynamischen Speicher mit wahlfreiem
Zugriff (DRAM), der auf seinem Chip für mehr
als zwei Arten von Schreib-/Leseoperationen
vorgesehen ist, so beispielsweise einen
Festspaltenbetrieb (static column mode), einen
Hochgeschwindigkeits-Seitenbetrieb (high speed page
mode), einen Bitbetrieb (nibble mode) und
dergleichen, zusätzlich zur normalen Schreib-/
Leseoperation, die als sogenannter normaler
Seitenbetrieb bezeichnet wird, so daß verschiedene
Funktionen wahlweise durch Auswahl von einer
der verschiedenen Betriebsarten auf dem gleichen
Chip durchgeführt werden können.
Die neuerdings auf dem Markt erhältlichen
dynamischen Speicher mit wahlfreiem Zugriff
können mit hoher Geschwindigkeit Schreib-/Lese
operationen wie einen Hochgeschwindigkeits-
Seitenbetrieb, einen Bitbetrieb, einen Fest
spaltenbetrieb und dergleichen zusätzlich
zum normalen Seitenbetrieb durchführen. Zur
Bildung derartiger dynamischer Speicher mit
wahlfreiem Zugriff haben die Hersteller von
Halbleiteranordnungen im allgemeinen eine
solche Schaltung in der Weise ausgestaltet,
daß es möglich ist, mehrere Betriebsarten
auf dem gleichen Speicherchip auszuüben,
wobei dann eine aus diesen mehreren Betriebs
arten ausgewählt wurde. Hierdurch konnten
sie Probleme in bezug auf die Effizienz
bei der Gestaltung oder der Massenproduktion
vermeiden, die dann auftreten, wenn diese
dynamischen Speicher mit wahlfreiem Zugriff
auf einem anderen Chip ausgebildet werden.
Die beabsichtigten Betriebsarten werden tatsächlich
im wesentlichen so ausgewählt, daß die in einem
Aluminiumverdrahtungsschritt oder dergleichen
verwendeten Maskierungen verändert werden oder
daß eine Verdrahtung einer besonderen Anschluß
stelle bei der Montage vorgenommen wird, so
daß verschiedene Chips in entsprechender Weise
für die unterschiedlichen Betriebsarten zur
Verfügung gestellt werden können.
Bei dieser bekannten Möglichkeit der Auswahl
der Betriebsarten bei der Herstellung der
Halbleiterspeichervorrichtung traten jedoch
Probleme dadurch auf, daß mit jeder Änderung
der Betriebsart die Maskierung gewechselt
werden muß, wobei dieser Wechsel den Hersteller
davon abhalten kann, den Forderungen seiner
Abnehmer unverzüglich zu entsprechen und auch
zu einer erhöhten Lagerhaltung der Chips
mit besonderen Betriebsarten wegen der
raschen Änderungen der Markterfordernisse
führen kann. Es ist insbesondere festzustellen,
daß, soweit es die herkömmlichen Halbleiter
speichervorrichtungen betrifft, die Anordnung
der Anschlußstellen in Abhängigkeit von der
Vielfältigkeit der Baueinheiten geändert werden
muß, während andererseits die Veränderung
der Maskierung bei der Verdrahtung eine er
hebliche Zunahme in der erforderlichen Anzahl
von Maskierungen in Verbindung mit den ver
schiedenen Baueinheiten bedingt.
Es ist weiterhin darauf hinzuweisen, daß die
bei der Verdrahtung bewirkten Änderungen es
möglich machen, schnell auf Marktströmungen
zu reagieren, daß aber dieses Verfahren im
wesentlichen die Bereitstellung vieler An
schlußstellen auf einem Chip erfordert und
damit die Fläche des Chips in Beziehung zu
dessen Layout entsprechend der erhöhten Anzahl
von Betriebsarten vergrößert werden muß.
Es ist daher die Aufgabe der vorliegenden
Erfindung, eine verbesserte Halbleiter
speichervorrichtung zu schaffen, bei der
eine beabsichtigte Betriebsart einfach und
schnell aus einer Mehrzahl von Schreib-/Lese
operationen auf dem gleichen Chip ausgewählt
werden kann, ohne daß die Anzahl der benötigten
Maskierungen für die Verdrahtung oder die
Fläche des Chips unerwartet vergrößert werden
müssen.
Diese Aufgabe wird erfindungsgemäß durch die
im kennzeichnenden Teil des Anspruchs 1
angegebenen Merkmale gelöst. Vorteilhafte
Weiterbildungen der erfindungsgemäßen Halb
leiterspeichervorrichtung ergeben sich aus
den Unteransprüchen.
Die Erfindung zeichnet sich dadurch aus, daß
eine Mehrzahl von Betriebsartensteuerschaltungen
auf einem Speicherchip zur Durchführung jeweils
einer aus einer entsprechenden Mehrzahl von
Schreib-/Lese-Betriebsarten, enthaltend
wenigstens einen Festspaltenbetrieb, einen
Hochgeschwindigkeits-Seitenbetrieb und einen
Bitbetrieb, und eine Mehrzahl von Betriebs
artenauswahlschaltungen auf dem Speicherchip,
von denen jede ein Schmelzelement besitzt,
das zur Auswahl einer jeden der Betriebsarten
steuerschaltungen durchtrennbar ist, vorge
sehen sind.
Mit der vorliegenden Halbleiterspeichervorrichtung
ist es möglich, die Betriebsarten auf dem Chip
auszuwählen, indem Schmelzelemente mittels
eines Laserstrahls von einer externen Laser
abgleichvorrichtung oder eines elektrischen
Stroms von einer externen Stromversorgung
durchtrennt werden, zusätzlich zu der Möglich
keit der Änderung der Anschlußverdrahtung.
Da die Auswahl der Betriebsarten durch Durch
trennen der Schmelzelemente auf dem Chip be
wirkt werden kann, können die verschiedenen
Typen von Chips oder Speichervorrichtungen
entsprechend den beabsichtigten Betriebsarten
leicht und schnell hergestellt werden, ohne daß
die Anzahl der bei der Verdrahtung verwendeten
Maskierungen oder die Fläche für die Anschluß
stellen unnötig vergrößert wird.
Gemäß der Erfindung kann einer der folgenden
beiden Wege zur Auswahl einer der verschiedenen
Betriebsarten beschritten werden: (1) Durch
trennen eines Schmelzelements, wodurch die
Layout-Fläche eines Chips minimiert wird,
und (2) Verdrahtung, wodurch eine rasche
Anpassung an Markterfordernisse erfolgen kann.
Dies führt dazu, daß es nicht nötig ist, die
gleiche Anzahl von Anschlußstellen vorzusehen
wie Betriebsarten vorhanden sind, um ein Chip
in die Lage zu versetzen, eine der verschiedenen
Betriebsarten auszuwählen, und es doch möglich
bleibt, eine Auswahleinrichtung für die Betriebs
arten zu schaffen, bei der nicht die Möglichkeit
zur schnellen Anpassung an die Marktverhältnisse
verlorengegangen ist.
Die Erfindung wird im folgenden anhand von in
den Figuren dargestellten Ausführungsbeispielen
näher erläutert. Es zeigen:
Fig. 1 eine Schaltungsanordnung einer
Betriebsartenauswahlschaltung in
einer Halbleiterspeichervorrichtung
gemäß einem ersten Ausführungs
beispiel,
Fig. 2 eine Schaltungsanordnung einer
Betriebsartenauswahlschaltung in
einer Halbleiterspeichervorrichtung
gemäß einem anderen Ausführungsbeispiel,
Fig. 3 ein Blockschaltbild einer Halb
leiterspeichervorrichtung mit
einer Betriebsartenauswahl
schaltung entweder nach Fig. 1
oder nach Fig. 2,
Fig. 4 Zeitdiagramme von bei den
einzelnen Betriebsarten auf
tretenden Signalen der Halb
leiterspeichervorrichtung nach
Fig. 3, nämlich
Fig. 4(a) ein Diagramm für den
Seitenbetrieb,
Fig. 4(b) ein Diagramm für den
Festspaltenbetrieb,
Fig. 4(c) ein Diagramm für den
Bitbetrieb, und
Fig. 5 eine schematische Ansicht mit
der Darstellung eines Beispiels
für die Verdrahtung.
Fig. 1 enthält eine Anordnung eines als Betriebs
artenauswahlschaltung 41 für eine Halbleiter
speichervorrichtung dienenden logischen Schalt
kreises. Diese weist einen Anschlußpunkt 11,
der mit einer Verdrahtung verbunden ist, einen
Widerstand 12, der ein Potential sicherstellt,
wenn der Anschlußpunkt 11 nicht verdrahtet
ist, Inverter 13 und 14, die aus Transistoren
und dergleichen bestehen, eine mit einer nicht
gezeigten elektrischen Versorgungsquelle verbundene
Anschlußklemme 15, einen Knotenpunkt 16,
an dem ein Signal auftritt, dessen hoher oder
niedriger Pegel zur Auswahl einer von noch
zu beschreibenden Betriebsartensteuerschalt
kreisen 37 bis 40 dient, ein NOR-Glied 17
aus Transistoren und dergleichen, ein Schmelz
element 18, das von dem Laserstrahl einer
nicht gezeigten externen Laserabgleichvor
richtung durchtrennt werden kann, und ein
Übertragungstor 19 auf.
Fig. 2 stellt ein anderes Ausführungsbeispiel
einer derartigen Schaltungsanordnung dar,
die es ermöglicht, die Betriebsarten entweder
durch ein elektrisches Schmelzelement oder
durch Veränderung der Verdrahtung auszuwählen.
Hier sind ein Schmelzelement 20, das durch einen
von einer nicht gezeigten Versorgungsquelle
gelieferten Strom auftrennbar ist, und ein
Widerstand 22 vorgesehen.
Fig. 3 zeigt ein Blockschaltbild einer Halbleiter
speichervorrichtung, in der eine Mehrzahl von
Betriebsarten auf einem Chip eingestellt werden
kann. Es ist ein in acht Abschnitte unterteilter
Zusammenschluß 30 von Speicherzellenanordnungen
30 a bis 30 h, Leseverstärkern 30 i und 30 j, einem
Reihendekodierer 30 k und einem Spaltendekodierer
30l dargestellt. Außerdem sind eine -Puffer
schaltung 31, eine Adressenpufferschaltung 32,
eine -Pufferschaltung 33, ein Vorverstärker
34, eine Dateneingangspufferschaltung 35 und
ein Hauptverstärker 36 vorgesehen.
Weiterhin sind eine Bitbetriebssteuerschaltung 37,
eine Festspaltenbetriebssteuerschaltung 38,
eine Normalseitenbetriebssteuerschaltung 39
und eine Hochgeschwindigkeits-Seitenbetriebs
steuerschaltung 40 vorhanden. Diese Betriebs
artensteuerschaltungen ergeben die in den
Fig. 4(a), 4(b) und 4(c) gezeigten Betriebs
arten. Es ist jedoch darauf hinzuweisen, daß
der Hochgeschwindigkeits-Seitenbetrieb in
der Darstellung nicht enthalten ist. In der
Betriebsartenauswahlschaltung 41 sind vier
der in Fig. 1 gezeigten Schaltungsanordnungen
enthalten. Übertragungstore 42 bis 45 können
durch die Ausgangssignale der Betriebsarten
auswahlschaltung 41 in den leitenden Zustand
gebracht werden.
Fig. 5 stellt eine Art der Verdrahtung von An
schlußpunkten dar. Hier ist eine Baueinheit 50
gezeigt, die ein Chip 51 mit der Halbleiter
speichervorrichtung nach Fig. 3 aufnimmt.
Weiterhin sind ein Anschlußpunkt 52 für das
Chip 51, eine Gruppe von Stiften 53, eine Gruppe
von mit den jeweiligen Stiften 53 verbundenen
Anschlüssen 54 und ein Draht 55 vorgesehen.
Die Arbeitsweise der Vorrichtung wird nun
unter Bezugnahme auf Fig. 1 erläutert.
Nach diesem Ausführungsbeispiel kann eine
besondere Betriebsart erhalten werden, indem
die Verdrahtung zum Anschlußpunkt 11 auf Erd
potential gelegt wird oder das Schmelzelement 18
durchtrennt wird, da der Ausgangsknotenpunkt 16
des NOR-Gliedes 17 und eine mit diesem ver
bundene interne oder Betriebsartensteuerschaltung
auf Erdpotential gehalten sind.
Dies bedeutet mit anderen Worten, wenn die Ver
drahtung nicht durchgeführt oder das Schmelz
element nicht durchtrennt wird, daß, da der
Eingang des Inverters 13 über den Widerstand 12
und auch der Eingang des Inverters 14 auf dem
Spannungspegel der mit der Versorgungsquelle
verbundenen Anschlußklemme 15 gehalten sind,
sich die beiden Eingänge des NOR-Gliedes 17
auf dem niedrigen logischen Pegel und damit
der Knotenpunkt 16 auf dem hohen logischen Pegel
befinden. Wenn dann der Anschlußpunkt 11 mit
dem Erdpotential verdrahtet ist, liegen der
Eingang des Inverters 13 auf dem niedrigen
logischen Pegel und einer der Eingänge des
NOR-Gliedes 17 auf dem hohen logischen Pegel
und demgemäß der Knotenpunkt 16 auf dem
niedrigen logischen Pegel.
Der Knotenpunkt 16 kann auch anstelle der Ver
drahtung des Anschlußpunktes dadurch auf den
niedrigen logischen Pegel gebracht werden,
daß das Schmelzelement 18 mittels eines Laser
strahles durchtrennt wird. Der Eingang des
Inverters, der sich von dem Durchtrennen des
Schmelzelements 18 auf dem hohen logischen
Pegel befand, kann nämlich durch Durchtrennen
des Schmelzelements 18 auf den niedrigen logischen
Pegel übergeführt werden. Da dies bewirkt, daß
der andere der Eingänge des NOR-Gliedes 17
auf dem hohen logischen Pegel liegt, ist dann
der Knotenpunkt 16 auf dem niedrigen logischen
Pegel.
Auf diese Weise können, da der mit einem der
Übertragungstore 42 bis 45 verbundene Knotenpunkt 16
durch Verdrahten des Anschlußpunktes 11 auf
Erdpotential oder Durchtrennen des Schmelz
elements 18 mit einem Laserstrahl auf den
niedrigen logischen Pegel gesetzt werden
kann, vier verschiedene Arten von dynamischen
Speichern mit wahlfreiem Zugriff auf einem
einzigen Chip vorgesehen werden, indem nur
das gewünschte Übertragungstor, d.h. das
der Bitbetriebssteuerschaltung 37, der Fest
spaltenbetriebssteuerschaltung 38, der Normal
seitenbetriebssteuerschaltung 39 oder der
Hochgeschwindigkeits-Seitenbetriebssteuer
schaltung 40 zugeordnete Übertragungstor
eingeschaltet wird. Es ist darauf hinzuweisen,
daß, da verschiedene Chips nicht nur durch
Schmelzen mittels Laserstrahlen, sondern auch
durch Verdrahten erhalten werden können, die
vom Anschlußpunkt eingenommene Fläche im Ver
gleich zu den bekannten Vorrichtungen reduziert
werden kann und eine rasche Anpassung an die
Markterfordernisse möglich ist. Während bei
dem Ausführungsbeispiel gemäß Fig. 1 das
Schmelzelement 18 durch den Laserstrahl durch
trennt wird, kann im Ausführungsbeispiel nach
Fig. 2 das elektrische Schmelzelement 20 durch
Anlegen eines Potentials mit hohem Pegel an
den Gate-Anschluß 24 des Transistors 23 durch
trennt und die gleiche Wirkung wie bei dem
Ausführungsbeispiel nach Fig. 1 erzielt werden.
Es ist weiter festzustellen, daß, obgleich beim
vorbeschriebenen Ausführungsbeispiel die Er
läuterung in bezug auf den Bitbetrieb, den Fest
spaltenbetrieb, den normalen Seitenbetrieb und
den Hochgeschwindigkeits-Seitenbetrieb als die
vier Arten von Betriebsmöglichkeiten durch
geführt wurde, auch andere Betriebsarten
als diese einschließlich neuer, erst in der
Zukunft einsetzbarer Betriebsarten, ver
wendet werden können. Auch ist darauf hin
zuweisen, daß die verschiedenen Betriebs
arten, auf die die Erfindung anwendbar ist,
nicht auf die vier vorerwähnten Arten be
schränkt ist, sondern daß auf jede Vielzahl
von Betriebsarten angewendet werden kann.
Die Ausbildung der für die Erfindung einsetz
baren Halbleiter-Chips braucht nicht auf die
im vorliegenden Ausführungsbeispiel darge
stellte begrenzt zu werden, sondern es kann
jede Ausbildung zur Anwendung kommen, wenn
bei dieser ein peripherer Schaltkreis vor
handen ist, der mehr als zwei Betriebsarten
auf einem einzelnen Chip ermöglicht.
Obgleich im beschriebenen Ausführungsbeispiel
vier der in Fig. 1 gezeigten Betriebsarten
auswahlschaltungen entsprechend den verfügbaren
Betriebsarten eingesetzt sind, ist es zulässig,
wenn wenigstens zwei dieser Schaltungen vor
gesehen sind. In diesem Fall können die Aus
gangssignale dieser beiden Betriebsarten
auswahlschaltungen dekodiert werden. Die
Erfindung ist im allgemeinen anwendbar, voraus
gesetzt, daß wenigstens eine Anzahl n von
Betriebsartenauswahlschaltungen vorhanden
sind, die 2 n verschiedenen Betriebsarten
entsprechen (wobei n eine positive ganze Zahl
darstellt).
Obwohl im vorliegenden Ausführungsbeispiel
alle Betriebsarten entweder durch Durch
trennen des Schmelzelements oder durch ent
sprechende Verdrahtung ausgewählt werden
können, ist es nicht unbedingt erforderlich,
beide für alle Betriebsarten vorzusehen,
und die Betriebsarten können natürlich einfach
durch Durchtrennen des Schmelzelements
ausgewählt werden.
Claims (6)
1. Halbleiterspeichervorrichtung,
dadurch gekennzeichnet,
daß eine Mehrzahl von Betriebsarten
steuerschaltungen (37, 38, 39, 40) auf einem
Speicherchip (51) zur Durchführung jeweils
einer aus einer entsprechenden Mehrzahl
von Schreib/Lese-Betriebsarten, enthaltend
wenigstens einen Festspaltenbetrieb,
einen Hochgeschwindigkeits-Seitenbetrieb
und einen Bitbetrieb, und eine Mehrzahl
von Betriebsartenauswahlschaltungen (41)
auf dem Speicherchip (51), von denen jede
ein Schmelzelement (18; 20) besitzt, das
zur Auswahl einer jeden der Betriebsarten
steuerschaltungen (37, 38, 39, 40) durchtrennbar
ist, vorgesehen sind.
2. Speichervorrichtung nach Anspruch 1,
dadurch gekennzeichnet, daß das Schmelz
element ein Laser-Schmelzelement (18) ist,
das durch einen Laserstrahl von einer
externen Laserabgleichvorrichtung durch
trennbar ist.
3. Speichervorrichtung nach Anspruch 1,
dadurch gekennzeichnet, daß das Schmelz
element ein elektrisches Schmelzelement
(20) ist, das durch einen von einer externen
Leistungsquelle gelieferten elektrischen
Strom durchtrennbar ist.
4. Halbleiterspeichervorrichtung, dadurch
gekennzeichnet, daß eine Mehrzahl von
Betriebsartensteuerschaltungen (37, 38, 39, 40)
auf einem Speicherchip (51) zur Durchführung
jeweils einer aus einer entsprechenden
Mehrzahl von Schreib/Lese-Betriebsarten,
enthaltend wenigstens einen Festspalten
betrieb, einen Hochgeschwindigkeits-
Seitenbetrieb und einen Bitbetrieb, eine
Mehrzahl von Betriebsartenauswahlschaltungen
(41) auf dem Speicherchip (51), von denen
jede ein Schmelzelement (18; 20) besitzt,
das zur Auswahl einer jeden der Betriebs
artensteuerschaltungen (37, 38, 39, 40)
durchtrennbar ist, und ein Anschlußpunkt
(11) zur Auswahl einer jeden der Betriebs
artensteuerschaltungen (37, 38, 39, 40) durch
Verdrahtung des Anschlußpunktes (11) vorge
sehen sind.
5. Speichervorrichtung nach Anspruch 4, dadurch
gekennzeichnet, daß das Schmelzelement
ein Laser-Schmelzelement (18) ist, das
durch einen Laserstrahl von einer externen
Laserabgleichvorrichtung durchtrennbar ist.
6. Speichervorrichtung nach Anspruch 4, dadurch
gekennzeichnet, daß das Schmelzelement
ein elektrisches Schmelzelement (20) ist,
das durch einen von einer externen
Leistungsquelle gelieferten elektrischen
Strom durchtrennbar ist.
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Publications (2)
Publication Number | Publication Date |
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Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
US5528551A (en) * | 1987-05-21 | 1996-06-18 | Texas Instruments Inc | Read/write memory with plural memory cell write capability at a selected row address |
JP2623460B2 (ja) * | 1987-09-16 | 1997-06-25 | 株式会社日立製作所 | 半導体記憶装置 |
KR900008554B1 (ko) * | 1988-04-23 | 1990-11-24 | 삼성전자 주식회사 | 메모리 동작모드 선택회로 |
JPH0281619A (ja) * | 1988-09-19 | 1990-03-22 | Toray Ind Inc | 熱可塑性樹脂フィルムのキャスト方法 |
US4987325A (en) * | 1988-07-13 | 1991-01-22 | Samsung Electronics Co., Ltd. | Mode selecting circuit for semiconductor memory device |
US5083293A (en) * | 1989-01-12 | 1992-01-21 | General Instrument Corporation | Prevention of alteration of data stored in secure integrated circuit chip memory |
JPH0611804B2 (ja) * | 1989-03-01 | 1994-02-16 | 東レ株式会社 | 熱可塑性フィルムの表面処理方法 |
JPH078529B2 (ja) * | 1989-03-13 | 1995-02-01 | 東レ株式会社 | 磁気記録媒体用二軸配向ポリエステルフィルムの製造方法 |
US5217917A (en) * | 1990-03-20 | 1993-06-08 | Hitachi, Ltd. | Semiconductor memory device with improved substrate arrangement to permit forming a plurality of different types of random access memory, and a testing method therefor |
US5113511A (en) * | 1989-06-02 | 1992-05-12 | Atari Corporation | System for dynamically providing predicted high/slow speed accessing memory to a processing unit based on instructions |
EP0404995B1 (de) * | 1989-06-30 | 1994-08-31 | Siemens Aktiengesellschaft | Integrierte Schaltungsanordnung |
US4970418A (en) * | 1989-09-26 | 1990-11-13 | Apple Computer, Inc. | Programmable memory state machine for providing variable clocking to a multimode memory |
IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
US5780918A (en) * | 1990-05-22 | 1998-07-14 | Seiko Epson Corporation | Semiconductor integrated circuit device having a programmable adjusting element in the form of a fuse mounted on a margin of the device and a method of manufacturing the same |
DE69129401T2 (de) * | 1990-12-25 | 1998-10-29 | Mitsubishi Electric Corp | Halbleiterspeichervorrichtung mit einem grossen Speicher und einem Hochgeschwindigkeitsspeicher |
US5587964A (en) * | 1991-06-28 | 1996-12-24 | Digital Equipment Corporation | Page mode and nibble mode DRAM |
JP2856988B2 (ja) * | 1992-08-21 | 1999-02-10 | 株式会社東芝 | 半導体集積回路 |
US6279116B1 (en) | 1992-10-02 | 2001-08-21 | Samsung Electronics Co., Ltd. | Synchronous dynamic random access memory devices that utilize clock masking signals to control internal clock signal generation |
US5355344A (en) * | 1992-11-13 | 1994-10-11 | Sgs-Thomson Microelectronics, Inc. | Structure for using a portion of an integrated circuit die |
JP2888081B2 (ja) * | 1993-03-04 | 1999-05-10 | 日本電気株式会社 | 半導体記憶装置 |
JP3344494B2 (ja) * | 1993-03-23 | 2002-11-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ページモードを有するシングルクロックメモリ |
US5418756A (en) * | 1993-09-30 | 1995-05-23 | Sgs-Thomson Microelectronics, Inc. | Edge transition detection disable circuit to alter memory device operating characteristics |
US5457659A (en) * | 1994-07-19 | 1995-10-10 | Micron Technology, Inc. | Programmable dynamic random access memory (DRAM) |
JP3526100B2 (ja) * | 1995-03-06 | 2004-05-10 | 株式会社ルネサステクノロジ | モード設定回路 |
JPH08321173A (ja) * | 1995-05-23 | 1996-12-03 | Mitsubishi Electric Corp | 半導体メモリ |
US5657293A (en) * | 1995-08-23 | 1997-08-12 | Micron Technology, Inc. | Integrated circuit memory with back end mode disable |
JP2786152B2 (ja) * | 1996-04-25 | 1998-08-13 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
US6608792B2 (en) * | 2000-11-09 | 2003-08-19 | Texas Instruments Incorporated | Method and apparatus for storing data in an integrated circuit |
DE10056590A1 (de) * | 2000-11-15 | 2002-05-23 | Philips Corp Intellectual Pty | Schaltungsanordnung |
US7299327B2 (en) * | 2005-02-18 | 2007-11-20 | International Business Machines Corporation | Content-on-demand memory key with positive access evidence feature |
JP2019134693A (ja) * | 2018-02-05 | 2019-08-15 | 株式会社マキタ | ヘッジトリマ |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4446534A (en) * | 1980-12-08 | 1984-05-01 | National Semiconductor Corporation | Programmable fuse circuit |
DE3637336A1 (de) * | 1985-12-11 | 1987-06-19 | Mitsubishi Electric Corp | Halbleiterspeichervorrichtung |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2948159C2 (de) * | 1979-11-29 | 1983-10-27 | Siemens AG, 1000 Berlin und 8000 München | Integrierter Speicherbaustein mit wählbaren Betriebsfunktionen |
JPS5685934A (en) * | 1979-12-14 | 1981-07-13 | Nippon Telegr & Teleph Corp <Ntt> | Control signal generating circuit |
JPS5956284A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
JPS59135695A (ja) * | 1983-01-24 | 1984-08-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
US4586167A (en) * | 1983-01-24 | 1986-04-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
DE3318123A1 (de) * | 1983-05-18 | 1984-11-22 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung mit einem datenspeicher und einer ansteuereinheit zum auslesen, schreiben und loeschen des speichers |
US4590388A (en) * | 1984-04-23 | 1986-05-20 | At&T Bell Laboratories | CMOS spare decoder circuit |
US4685084A (en) * | 1985-06-07 | 1987-08-04 | Intel Corporation | Apparatus for selecting alternate addressing mode and read-only memory |
-
1986
- 1986-06-23 JP JP61146687A patent/JPS634492A/ja active Pending
-
1987
- 1987-04-02 US US07/034,094 patent/US4833650A/en not_active Expired - Fee Related
- 1987-04-13 KR KR1019870003516A patent/KR920006011B1/ko not_active IP Right Cessation
- 1987-05-18 DE DE19873716518 patent/DE3716518A1/de active Granted
- 1987-06-22 FR FR8708731A patent/FR2600453B1/fr not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4446534A (en) * | 1980-12-08 | 1984-05-01 | National Semiconductor Corporation | Programmable fuse circuit |
DE3637336A1 (de) * | 1985-12-11 | 1987-06-19 | Mitsubishi Electric Corp | Halbleiterspeichervorrichtung |
Non-Patent Citations (2)
Title |
---|
D. Bursky: Innovative chip designs lead to dense, superfast RAMs. In: Electronic Design, 18.08.1983, S. 97-102, 104,106,108,110,112 * |
M.Kumanoya et al.: A Reliable 1-Mbit DRAM with a Multi-Bit-Test Mode. In: IEEE Journal of Solid-State Circuits, Vol. SC-20, No. 5, Okt. 1985, S. 909-912 * |
Also Published As
Publication number | Publication date |
---|---|
FR2600453A1 (fr) | 1987-12-24 |
KR920006011B1 (ko) | 1992-07-25 |
DE3716518C2 (de) | 1991-07-04 |
US4833650A (en) | 1989-05-23 |
JPS634492A (ja) | 1988-01-09 |
FR2600453B1 (fr) | 1993-12-03 |
KR880000965A (ko) | 1988-03-30 |
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