JP2888081B2 - 半導体記憶装置 - Google Patents
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- 241000406668 Loxodonta cyclotis Species 0.000 claims 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- G—PHYSICS
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- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関す
る。
る。
【０００２】
【従来の技術】一般に、半導体記憶装置においては、顧
客からの要求に対応し、且つまた競合する他メーカーに
対する優位性を保持するために、様々の機能的特徴が具
備されている。例えば、高速ページ機能、ニブル機能お
よびスタカラ機能等がその代表例である。しかしなが
ら、近年、上記の代表例以外の機能的特徴を有する半導
体記憶装置が出現しつつあり、次第にその数を増しつつ
あるのが現状である。１６Ｍ（ビット）のＤＲＡＭの場
合を例として見ると、異なるリフレッシュ時間を有する
もの、使用電源電圧が異なるもの、およびデータ入出力
数の異なるものなどと、同じ１６ＭのＤＲＡＭについて
も付加機能が多様化してきている。
客からの要求に対応し、且つまた競合する他メーカーに
対する優位性を保持するために、様々の機能的特徴が具
備されている。例えば、高速ページ機能、ニブル機能お
よびスタカラ機能等がその代表例である。しかしなが
ら、近年、上記の代表例以外の機能的特徴を有する半導
体記憶装置が出現しつつあり、次第にその数を増しつつ
あるのが現状である。１６Ｍ（ビット）のＤＲＡＭの場
合を例として見ると、異なるリフレッシュ時間を有する
もの、使用電源電圧が異なるもの、およびデータ入出力
数の異なるものなどと、同じ１６ＭのＤＲＡＭについて
も付加機能が多様化してきている。
【０００３】このような付加機能の増大に対応して、当
該半導体記憶装置の回路設計工数および生産工程におけ
る工数増加を考慮した、同一チップ上においてこれらの
機能の切替えを行う方法技術があり、例えば、拡散工程
中における一部の工程を切替える方法により、或はまた
組立工程中の一部の工程を切替える方法により、前記付
加機能に対する機能種別の切替えを行うことを可能とし
ている。このようにして、上記の同一チップに対する切
替作用を介して、付加される機能の数は数十乃至数百種
類にも及んでいるのが実状である。
該半導体記憶装置の回路設計工数および生産工程におけ
る工数増加を考慮した、同一チップ上においてこれらの
機能の切替えを行う方法技術があり、例えば、拡散工程
中における一部の工程を切替える方法により、或はまた
組立工程中の一部の工程を切替える方法により、前記付
加機能に対する機能種別の切替えを行うことを可能とし
ている。このようにして、上記の同一チップに対する切
替作用を介して、付加される機能の数は数十乃至数百種
類にも及んでいるのが実状である。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、機能の切替えに対応して生じる複
数種類の機能の種別を検知する手段が具備されていない
ために、製品選別工程において、各機能ごとに選別プロ
グラムの作成を行う必要を生じ、前述のように、機能数
は、多い場合には数十種類から数百種類にも昇るため
に、これらの選別プログラムの作成およびその管理に多
大な工数を必要とするという欠点がある。
記憶装置においては、機能の切替えに対応して生じる複
数種類の機能の種別を検知する手段が具備されていない
ために、製品選別工程において、各機能ごとに選別プロ
グラムの作成を行う必要を生じ、前述のように、機能数
は、多い場合には数十種類から数百種類にも昇るため
に、これらの選別プログラムの作成およびその管理に多
大な工数を必要とするという欠点がある。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のワード線対ならびに複数のビット線対を含ん
で構成される半導体記憶装置において、少なくとも２種
類以上の機能の内、作り込み工程において対象機能に切
替えて機能制御信号を記憶する手段と、所定の信号の入
力を受けて、前記２種類以上の機能を識別して判定する
機能識別テストの開始を指示する所定レベルのテスト信
号を出力するテスト信号出力手段と、前記テスト信号が
活性の時に、前記２種類以上の機能を識別するために入
力される複数の信号を受けて、前記２種類以上の機能の
内より、対象機能に対応する前記機能制御信号を選択す
るための制御信号を出力する識別制御信号出力手段と、
前記機能制御信号を入力し、前記識別制御信号を介して
対象機能に対応する前記機能制御信号を選択して出力す
る機能識別判定信号出力手段と、前記機能識別判定信号
出力手段より出力される前記機能識別判定信号を入力
し、前記テスト信号と、データ出力を制御し抑制する所
定の制御信号とを介して、前記機能制御信号に対応する
レベル信号を出力する選別制御信号出力手段と、を少な
くとも備えることを特徴としている。
は、複数のワード線対ならびに複数のビット線対を含ん
で構成される半導体記憶装置において、少なくとも２種
類以上の機能の内、作り込み工程において対象機能に切
替えて機能制御信号を記憶する手段と、所定の信号の入
力を受けて、前記２種類以上の機能を識別して判定する
機能識別テストの開始を指示する所定レベルのテスト信
号を出力するテスト信号出力手段と、前記テスト信号が
活性の時に、前記２種類以上の機能を識別するために入
力される複数の信号を受けて、前記２種類以上の機能の
内より、対象機能に対応する前記機能制御信号を選択す
るための制御信号を出力する識別制御信号出力手段と、
前記機能制御信号を入力し、前記識別制御信号を介して
対象機能に対応する前記機能制御信号を選択して出力す
る機能識別判定信号出力手段と、前記機能識別判定信号
出力手段より出力される前記機能識別判定信号を入力
し、前記テスト信号と、データ出力を制御し抑制する所
定の制御信号とを介して、前記機能制御信号に対応する
レベル信号を出力する選別制御信号出力手段と、を少な
くとも備えることを特徴としている。
【０００６】また、複数のワード線対ならびに複数のビ
ット線対を含んで構成される半導体記憶装置において、
少なくとも２種類以上の機能の内、作り込み工程におい
て対象機能に切替えて機能制御信号を記憶する手段と、
前記２種類以上の機能を識別するために入力される通常
とは異なったレベルの複数の信号を受けて、前記２種類
以上の機能の内より、対象機能に対応する前記機能制御
信号を選択するための制御信号を出力する識別制御信号
出力手段と、前記識別制御信号の入力を受けて、前記２
種類以上の機能を識別して判定する機能識別テストの開
始を指示する所定レベルのテスト信号を出力するテスト
信号出力手段と、前記機能制御信号を入力し、前記識別
制御信号を介して対象機能に対応する前記機能制御信号
を選択して出力する機能識別判定信号出力手段と、前記
機能識別判定信号出力手段より出力される前記機能識別
判定信号を入力し、前記テスト信号と、データ出力を制
御し抑制する所定の制御信号とを介して、前記機能制御
信号に対応するレベル信号を出力する選別制御信号出力
手段と、を少なくとも備えることを特徴としている。ま
た、前記所定の信号がＣＡＳ（Column Address Strobe:
以下、ＣＡＳと云う）信号端子、ＲＡＳ（Row Address
Strobe：以下、ＲＡＳと云う）信号端子およびＷＥ（Wr
ite Enable: 以下、ＷＥと云う）信号端子より入力され
ることを特徴とする。また、前記２種類以上の機能を識
別するための複数の信号がアドレス信号端子より入力さ
れることを特徴とする。
ット線対を含んで構成される半導体記憶装置において、
少なくとも２種類以上の機能の内、作り込み工程におい
て対象機能に切替えて機能制御信号を記憶する手段と、
前記２種類以上の機能を識別するために入力される通常
とは異なったレベルの複数の信号を受けて、前記２種類
以上の機能の内より、対象機能に対応する前記機能制御
信号を選択するための制御信号を出力する識別制御信号
出力手段と、前記識別制御信号の入力を受けて、前記２
種類以上の機能を識別して判定する機能識別テストの開
始を指示する所定レベルのテスト信号を出力するテスト
信号出力手段と、前記機能制御信号を入力し、前記識別
制御信号を介して対象機能に対応する前記機能制御信号
を選択して出力する機能識別判定信号出力手段と、前記
機能識別判定信号出力手段より出力される前記機能識別
判定信号を入力し、前記テスト信号と、データ出力を制
御し抑制する所定の制御信号とを介して、前記機能制御
信号に対応するレベル信号を出力する選別制御信号出力
手段と、を少なくとも備えることを特徴としている。ま
た、前記所定の信号がＣＡＳ（Column Address Strobe:
以下、ＣＡＳと云う）信号端子、ＲＡＳ（Row Address
Strobe：以下、ＲＡＳと云う）信号端子およびＷＥ（Wr
ite Enable: 以下、ＷＥと云う）信号端子より入力され
ることを特徴とする。また、前記２種類以上の機能を識
別するための複数の信号がアドレス信号端子より入力さ
れることを特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１および図２は、本発明の第１の実施例
における機能識別作用にかかわる部分を示す回路図であ
る（複数のワード線対ならびに複数のビット線対等を含
む、半導体記憶装置の主要構成要素は図示されない。以
下、図４についても同様である。)。図１および図２に
示されるように、本実施例の部分回路は、インバータ１
〜６、９〜１１、１３、１６〜２３、３０〜３2、４５
〜５０、５２、５３、５６、６１および６２と、ＮＯＲ
回路７および３３〜３８と、ＮＡＮＤ回路８、１２、１
４、１５、５９および６０と、トランスファーゲート回
路２４〜２６、３９〜４４、５１、５４、５５および５
７と、ＮＭＯＳトランジスタ２７〜２９、５８、６３お
よび６４とを備えて構成される。また、図３（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）、（ｉ）、（ｊ）および（ｋ）に示されるのは、
本実施例の動作内容を示す各信号のタイミング図であ
る。以下、図１、図２および図３を参照して本実施例の
動作について説明する。
における機能識別作用にかかわる部分を示す回路図であ
る（複数のワード線対ならびに複数のビット線対等を含
む、半導体記憶装置の主要構成要素は図示されない。以
下、図４についても同様である。)。図１および図２に
示されるように、本実施例の部分回路は、インバータ１
〜６、９〜１１、１３、１６〜２３、３０〜３2、４５
〜５０、５２、５３、５６、６１および６２と、ＮＯＲ
回路７および３３〜３８と、ＮＡＮＤ回路８、１２、１
４、１５、５９および６０と、トランスファーゲート回
路２４〜２６、３９〜４４、５１、５４、５５および５
７と、ＮＭＯＳトランジスタ２７〜２９、５８、６３お
よび６４とを備えて構成される。また、図３（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）、（ｉ）、（ｊ）および（ｋ）に示されるのは、
本実施例の動作内容を示す各信号のタイミング図であ
る。以下、図１、図２および図３を参照して本実施例の
動作について説明する。
【０００９】図１において、ＣＡＳ信号、ＲＡＳ信号お
よびＷＥ信号が、それぞれインバータ１ならびにＮＯＲ
回路７、ＮＡＮＤ回路８およびインバータ６に入力され
る。図３（ａ）、（ｂ）および（ｃ）により明らかなよ
うに、ＲＡＳ信号よりも先にＣＡＳ信号が“Ｈ”レベル
から“Ｌ”レベルに変化する時点におけるＷＥ信号が
“Ｌ”レベルの場合には、図１におけるＴＥＳＴ信号は
“Ｌ”レベルより“Ｈ”レベルに変化する。このＴＥＳ
Ｔ信号は、直接またはインバータ２３を介してトランス
ファーゲート２４〜２６にゲート入力されるとともに、
ＮＭＯＳトランジスタ２７〜２９のゲートに入力され
る。ＴＥＳＴ信号が“Ｈ”レベルの状態にある間におい
ては、トランスファーゲート２４〜２６は導通状態とな
り、アドレス信号端子入力Ａ0 、Ａ1 およびＡ2 の入力
レベルは、トランスファーゲート２４〜２６を経由して
出力され検知される。この時点のアドレス信号端子入力
Ａ0 、Ａ1 およびＡ2 の入力レベルに対応し、当該ＮＯ
Ｒ回路３３〜３８による選択作用を介して、出力される
ＴＥＳＴ(i) 信号（ｉ＝１、２、３、４、５、６）とし
ては、ＴＥＳＴ(1) 〜(6) 信号の内の一つの信号が選択
されて“Ｈ”レベルにて出力される。図３に示されるタ
イミング図においては、一例として“Ｈ”レベルのアド
レス信号端子入力Ａ0 、“Ｌ”レべルのアドレス信号端
子入力Ａ1 およびＡ2 に対応して、ＴＥＳＴ(1) 信号が
選択されて出力される状態を表わしている。即ち、アド
レス信号端子入力Ａ0 が“Ｈ”レベルで、アドレス信号
端子入力Ａ1 およびＡ2 が“Ｌ”レベルの場合には、Ｔ
ＥＳＴ(1) 信号が選択されて“Ｈ”レベルにて出力され
る。
よびＷＥ信号が、それぞれインバータ１ならびにＮＯＲ
回路７、ＮＡＮＤ回路８およびインバータ６に入力され
る。図３（ａ）、（ｂ）および（ｃ）により明らかなよ
うに、ＲＡＳ信号よりも先にＣＡＳ信号が“Ｈ”レベル
から“Ｌ”レベルに変化する時点におけるＷＥ信号が
“Ｌ”レベルの場合には、図１におけるＴＥＳＴ信号は
“Ｌ”レベルより“Ｈ”レベルに変化する。このＴＥＳ
Ｔ信号は、直接またはインバータ２３を介してトランス
ファーゲート２４〜２６にゲート入力されるとともに、
ＮＭＯＳトランジスタ２７〜２９のゲートに入力され
る。ＴＥＳＴ信号が“Ｈ”レベルの状態にある間におい
ては、トランスファーゲート２４〜２６は導通状態とな
り、アドレス信号端子入力Ａ0 、Ａ1 およびＡ2 の入力
レベルは、トランスファーゲート２４〜２６を経由して
出力され検知される。この時点のアドレス信号端子入力
Ａ0 、Ａ1 およびＡ2 の入力レベルに対応し、当該ＮＯ
Ｒ回路３３〜３８による選択作用を介して、出力される
ＴＥＳＴ(i) 信号（ｉ＝１、２、３、４、５、６）とし
ては、ＴＥＳＴ(1) 〜(6) 信号の内の一つの信号が選択
されて“Ｈ”レベルにて出力される。図３に示されるタ
イミング図においては、一例として“Ｈ”レベルのアド
レス信号端子入力Ａ0 、“Ｌ”レべルのアドレス信号端
子入力Ａ1 およびＡ2 に対応して、ＴＥＳＴ(1) 信号が
選択されて出力される状態を表わしている。即ち、アド
レス信号端子入力Ａ0 が“Ｈ”レベルで、アドレス信号
端子入力Ａ1 およびＡ2 が“Ｌ”レベルの場合には、Ｔ
ＥＳＴ(1) 信号が選択されて“Ｈ”レベルにて出力され
る。
【００１０】図２において、上記の“Ｈ”レベルのＴＥ
ＳＴ(1) 信号は、トランスファーゲート３９にゲート入
力され、また、インバータ１６より出力される前記ＴＥ
ＳＴ信号は、図２に示されるトランスファーゲート回路
５４および５５にゲート入力される。これによりトラン
スファーゲート回路３９は導通状態となり、図２に示さ
れるＭＯＤＥＮＢＬ（Mode Nibble ：以下、ＭＯＤＥＮ
ＢＬと云う）信号入力は、トランスファーゲート回路３
９を経由して、トランスファーゲート回路５１、インバ
ータ５６およびＮＭＯＳトランジスタ５８に入力され
る。この場合においては、ＴＥＳＴ信号が、上述のよう
に“Ｈ”レベルの状態にあり、トランスファーゲート回
路５１および５７は導通状態となり、トランスファーゲ
ート回路５４および５５は不導通状態となって、これに
より、ＯＵＴ信号およびＯＵＴＢ信号の入力は遮断され
る。なお、ＯＵＴ信号およびＯＵＴＢ信号は、通常動作
時における出力データをＤout 信号端子に出力させるた
めの信号であり、ＯＥ（OutEnable：以下、ＯＥと云
う）信号は、Ｄout 信号端子にデータを出力させるため
の信号である。また、ＭＯＤＥＮＢＬ信号、ＭＯＤＥＳ
ＴＣ（Mode Static Column：以下、ＭＯＤＥＳＴＣと云
う）信号およびＭＯＤＥＷＰＢ（Mode Write perBit：
以下、ＭＯＤＥＷＰＢと云う）信号は、それぞれニブル
機能、スタカラ機能およびライトパービット機能等の機
能選択に対応する機能制御信号であり、これらの機能の
選択時に当っては“Ｈ”レベルの機能制御信号として、
それぞれの機能が選択される。その他のＭＯＤＥＸ１、
ＭＯＤＥ３ＶおよびＭＯＤＥ４Ｋ等の信号も、同様に、
それぞれデータ入力信号端子数の切替え、使用電源の切
替えおよびリフレッシュ時間の切替え等の機能切替え用
として使用されており、“Ｈ”レベルまたは“Ｌ”レベ
ルの組合わせにより機能の切替えが行われる。また、こ
れらの“Ｈ”レベルまたは“Ｌ”レベルの選択について
は、従来例の説明において示されているように、拡散工
程における一部の変更または組立て工程における一部の
切替えにより作り込まれる。
ＳＴ(1) 信号は、トランスファーゲート３９にゲート入
力され、また、インバータ１６より出力される前記ＴＥ
ＳＴ信号は、図２に示されるトランスファーゲート回路
５４および５５にゲート入力される。これによりトラン
スファーゲート回路３９は導通状態となり、図２に示さ
れるＭＯＤＥＮＢＬ（Mode Nibble ：以下、ＭＯＤＥＮ
ＢＬと云う）信号入力は、トランスファーゲート回路３
９を経由して、トランスファーゲート回路５１、インバ
ータ５６およびＮＭＯＳトランジスタ５８に入力され
る。この場合においては、ＴＥＳＴ信号が、上述のよう
に“Ｈ”レベルの状態にあり、トランスファーゲート回
路５１および５７は導通状態となり、トランスファーゲ
ート回路５４および５５は不導通状態となって、これに
より、ＯＵＴ信号およびＯＵＴＢ信号の入力は遮断され
る。なお、ＯＵＴ信号およびＯＵＴＢ信号は、通常動作
時における出力データをＤout 信号端子に出力させるた
めの信号であり、ＯＥ（OutEnable：以下、ＯＥと云
う）信号は、Ｄout 信号端子にデータを出力させるため
の信号である。また、ＭＯＤＥＮＢＬ信号、ＭＯＤＥＳ
ＴＣ（Mode Static Column：以下、ＭＯＤＥＳＴＣと云
う）信号およびＭＯＤＥＷＰＢ（Mode Write perBit：
以下、ＭＯＤＥＷＰＢと云う）信号は、それぞれニブル
機能、スタカラ機能およびライトパービット機能等の機
能選択に対応する機能制御信号であり、これらの機能の
選択時に当っては“Ｈ”レベルの機能制御信号として、
それぞれの機能が選択される。その他のＭＯＤＥＸ１、
ＭＯＤＥ３ＶおよびＭＯＤＥ４Ｋ等の信号も、同様に、
それぞれデータ入力信号端子数の切替え、使用電源の切
替えおよびリフレッシュ時間の切替え等の機能切替え用
として使用されており、“Ｈ”レベルまたは“Ｌ”レベ
ルの組合わせにより機能の切替えが行われる。また、こ
れらの“Ｈ”レベルまたは“Ｌ”レベルの選択について
は、従来例の説明において示されているように、拡散工
程における一部の変更または組立て工程における一部の
切替えにより作り込まれる。
【００１１】図３（ｊ）に示されるＯＥ信号が、“Ｌ”
レベルから“Ｈ”レベルに変化する状態においては、上
述のＭＯＤＥＮＢＬ信号、ＭＯＤＥＳＴＣ信号、ＭＯＤ
ＥＷＰＢ信号、ＭＯＤＥＸ１、ＭＯＤＥ３ＶおよびＭＯ
ＤＥ４Ｋ等を含む各機能に対応する機能制御信号が、
“Ｈ”レベルであるかまたは“Ｌ”レベルであるかによ
って、Ｄout 信号端子に出力される選別制御信号も
“Ｈ”レベルであるかまたは“Ｌ”レベルとなる。従っ
て、Ｄｏｕｔ信号端子に出力される選別制御信号のレベ
ルを確認することにより、機能制御信号が”Ｈ”レベル
であるか、”Ｌ”レベルであるかの判定を容易に行なう
事が可能となる。例えば、ニブル機能を有する場合に
は、前記ＭＯＤＥＮＢＬ信号が“Ｈ”レベルとなり、こ
れに応じてＤout信号端子に出力されるデータ信号も
“Ｈ”レベルとなる。即ち、Ｄout 信号端子には前記Ｍ
ＯＤＥＮＢＬ信号のレベルが、そのまま出力される。ま
た、ニブル機能を持たない場合には、ＭＯＤＥＮＢＬ信
号は“Ｌ”レベルとなっており、これによりＤout 信号
端子に出力されるデータ信号も“Ｌ”レベルとなる。
レベルから“Ｈ”レベルに変化する状態においては、上
述のＭＯＤＥＮＢＬ信号、ＭＯＤＥＳＴＣ信号、ＭＯＤ
ＥＷＰＢ信号、ＭＯＤＥＸ１、ＭＯＤＥ３ＶおよびＭＯ
ＤＥ４Ｋ等を含む各機能に対応する機能制御信号が、
“Ｈ”レベルであるかまたは“Ｌ”レベルであるかによ
って、Ｄout 信号端子に出力される選別制御信号も
“Ｈ”レベルであるかまたは“Ｌ”レベルとなる。従っ
て、Ｄｏｕｔ信号端子に出力される選別制御信号のレベ
ルを確認することにより、機能制御信号が”Ｈ”レベル
であるか、”Ｌ”レベルであるかの判定を容易に行なう
事が可能となる。例えば、ニブル機能を有する場合に
は、前記ＭＯＤＥＮＢＬ信号が“Ｈ”レベルとなり、こ
れに応じてＤout信号端子に出力されるデータ信号も
“Ｈ”レベルとなる。即ち、Ｄout 信号端子には前記Ｍ
ＯＤＥＮＢＬ信号のレベルが、そのまま出力される。ま
た、ニブル機能を持たない場合には、ＭＯＤＥＮＢＬ信
号は“Ｌ”レベルとなっており、これによりＤout 信号
端子に出力されるデータ信号も“Ｌ”レベルとなる。
【００１２】なお、図３のタイミング図においては、一
例として、ＴＥＳＴ(i) 信号（ｉ＝１、２、３、４、
５、６）としてＴＥＳＴ(1) 信号が選択される場合につ
いて、各信号間のタイミング関係が示されているが、他
のＴＥＳＴ(i) 信号を選択する場合には、アドレス入力
信号端子入力Ａ0 、Ａ1 およびＡ2 の入力レベルを別途
適宜に選択することにより、極めて容易に他のＴＥＳＴ
(i) 信号の選択を実現することができる。
例として、ＴＥＳＴ(i) 信号（ｉ＝１、２、３、４、
５、６）としてＴＥＳＴ(1) 信号が選択される場合につ
いて、各信号間のタイミング関係が示されているが、他
のＴＥＳＴ(i) 信号を選択する場合には、アドレス入力
信号端子入力Ａ0 、Ａ1 およびＡ2 の入力レベルを別途
適宜に選択することにより、極めて容易に他のＴＥＳＴ
(i) 信号の選択を実現することができる。
【００１３】次に、本発明の第２の実施例について説明
する。図４は本実施例における機能識別作用にかかわる
部分を示す回路図である。図４に示されるように、本実
施例の部分回路は、ＮＭＯＳトランジスタ６５〜７６、
９９、１０４および１０５と、ＮＯＲ回路７７および７
８と、ＮＡＮＤ回路７９、１００および１０１と、トラ
ンスファーゲート回路８０〜８５、９３、９４、９６お
よび９８と、インバータ８６〜９１、９２、９５、９
７、１０２および１０３とを備えて構成される。本実施
例の場合には、アドレス信号端子入力Ａ0 、Ａ1 、Ａ2
、Ａ3 、Ａ4 およびＡ5 に対応するＮＭＯＳトランジ
スタ６５〜７６を介して、機能識別に対応するアドレス
信号端子入力に、しきい値電圧の２倍以上の電圧を印加
することにより、当該アドレス信号端子入力に対応する
ＮＯＲ回路７７および７８に対する入力レベルと、当該
アドレス信号端子入力に対応するトランスファーゲート
回路９１〜８６の内の一つのトランスファーゲート回路
に対するゲート入力が“Ｈ”レベルとなり、これによ
り、ＮＡＮＤ回路７９の出力レベルは“Ｈ”レベルにて
出力されて、トランスファーゲート回路９３、９４、９
６および９８に入力される。また、この場合において
は、トランスファーゲート回路９１〜８６の内の対応す
るトランスファーゲート回路が導通状態となって、各機
能の選択を制御するＭＯＤＥＮＢＬ信号、ＭＯＤＥＳＴ
Ｃ信号、ＭＯＤＥＷＰＢ信号、ＭＯＤＥＸ１信号および
ＭＯＤＥ４Ｋ信号の内の何れかの機能制御信号が選択さ
れて、トランスファーゲート回路９６、インバータ９７
およびＮＭＯＳトランジスタ９９入力される。そして、
それ以降の動作については、図２に示される前述の第１
の実施例の場合と全く同様であり、各機能の選択を制御
するＭＯＤＥＮＢＬ信号、ＭＯＤＥＳＴＣ信号、ＭＯＤ
ＥＷＰＢ信号、ＭＯＤＥＸ１信号およびＭＯＤＥ４Ｋ信
号等を含む機能制御信号を識別する選別制御信号が、Ｏ
ＵＴ信号、ＯＵＴＢ信号およびＯＥ信号を介してＤout
信号端子に出力される。
する。図４は本実施例における機能識別作用にかかわる
部分を示す回路図である。図４に示されるように、本実
施例の部分回路は、ＮＭＯＳトランジスタ６５〜７６、
９９、１０４および１０５と、ＮＯＲ回路７７および７
８と、ＮＡＮＤ回路７９、１００および１０１と、トラ
ンスファーゲート回路８０〜８５、９３、９４、９６お
よび９８と、インバータ８６〜９１、９２、９５、９
７、１０２および１０３とを備えて構成される。本実施
例の場合には、アドレス信号端子入力Ａ0 、Ａ1 、Ａ2
、Ａ3 、Ａ4 およびＡ5 に対応するＮＭＯＳトランジ
スタ６５〜７６を介して、機能識別に対応するアドレス
信号端子入力に、しきい値電圧の２倍以上の電圧を印加
することにより、当該アドレス信号端子入力に対応する
ＮＯＲ回路７７および７８に対する入力レベルと、当該
アドレス信号端子入力に対応するトランスファーゲート
回路９１〜８６の内の一つのトランスファーゲート回路
に対するゲート入力が“Ｈ”レベルとなり、これによ
り、ＮＡＮＤ回路７９の出力レベルは“Ｈ”レベルにて
出力されて、トランスファーゲート回路９３、９４、９
６および９８に入力される。また、この場合において
は、トランスファーゲート回路９１〜８６の内の対応す
るトランスファーゲート回路が導通状態となって、各機
能の選択を制御するＭＯＤＥＮＢＬ信号、ＭＯＤＥＳＴ
Ｃ信号、ＭＯＤＥＷＰＢ信号、ＭＯＤＥＸ１信号および
ＭＯＤＥ４Ｋ信号の内の何れかの機能制御信号が選択さ
れて、トランスファーゲート回路９６、インバータ９７
およびＮＭＯＳトランジスタ９９入力される。そして、
それ以降の動作については、図２に示される前述の第１
の実施例の場合と全く同様であり、各機能の選択を制御
するＭＯＤＥＮＢＬ信号、ＭＯＤＥＳＴＣ信号、ＭＯＤ
ＥＷＰＢ信号、ＭＯＤＥＸ１信号およびＭＯＤＥ４Ｋ信
号等を含む機能制御信号を識別する選別制御信号が、Ｏ
ＵＴ信号、ＯＵＴＢ信号およびＯＥ信号を介してＤout
信号端子に出力される。
【００１４】即ち、本発明の半導体記憶装置において
は、上述の第１および第２の実施例により明らかなよう
に、各機能を切替え選択する制御信号を検知する手段を
有することにより、選別プログラムは、まず切替え選択
された各機能を検知し、つぎに切り替えられた機能に応
じた機能テストに分岐する様にして、選別プログラムを
統合する事により、その作成工数および管理工数が大幅
に削減される。
は、上述の第１および第２の実施例により明らかなよう
に、各機能を切替え選択する制御信号を検知する手段を
有することにより、選別プログラムは、まず切替え選択
された各機能を検知し、つぎに切り替えられた機能に応
じた機能テストに分岐する様にして、選別プログラムを
統合する事により、その作成工数および管理工数が大幅
に削減される。
【００１５】
【発明の効果】以上説明したように、本発明は、当該半
導体記憶装置の機能を切替える制御信号を検知する手段
を具備することにより、前記半導体記憶装置の選別工程
における選別プログラムを機能別に作成する事なく、作
成工数および管理工数を大幅に削減することが可能とな
り、半導体記憶装置の生産効率を向上させることができ
るという効果がある。
導体記憶装置の機能を切替える制御信号を検知する手段
を具備することにより、前記半導体記憶装置の選別工程
における選別プログラムを機能別に作成する事なく、作
成工数および管理工数を大幅に削減することが可能とな
り、半導体記憶装置の生産効率を向上させることができ
るという効果がある。
【図１】本発明の第１の実施例の部分を示す回路図であ
る。
る。
【図２】前記第１の実施例の部分を示す回路図である。
【図３】前記第１の実施例における動作の一例を示すタ
イミング図である。
イミング図である。
【図４】従来例の部分を示す回路図である。
１〜６、９〜１１、１３、１６〜２３、３０〜３２、４
５〜５０、５２、５３、５６、６１、６２、８６〜９
２、９５、９７、１０２、１０３ インバータ ７、３３〜３８、７７、７８ ＮＯＲ回路 ８、１２、１４、１５、５９、６０、７９、１００、１
０１ ＮＡＮＤ回路 ２３〜２６、３９〜４４、５１、５４、５７、８０〜８
５、９３、９４、９６、９８ トランスファーゲート
回路 ２７〜２９、５８、６３、６４、６５〜７６、９９、１
０４、１０５ ＮＭＯＳトランジスタ
５〜５０、５２、５３、５６、６１、６２、８６〜９
２、９５、９７、１０２、１０３ インバータ ７、３３〜３８、７７、７８ ＮＯＲ回路 ８、１２、１４、１５、５９、６０、７９、１００、１
０１ ＮＡＮＤ回路 ２３〜２６、３９〜４４、５１、５４、５７、８０〜８
５、９３、９４、９６、９８ トランスファーゲート
回路 ２７〜２９、５８、６３、６４、６５〜７６、９９、１
０４、１０５ ＮＭＯＳトランジスタ
Claims (4)
- 【請求項１】 複数のワード線対ならびに複数のビット
線対を含んで構成される半導体記憶装置において、少な
くとも２種類以上の機能の内、作り込み工程において対
象機能に切替えて機能制御信号を記憶する手段と、所定の信号 の入力を受けて、前記２種類以上の機能を識
別して判定する機能識別テストの開始を指示する所定レ
ベルのテスト信号を出力するテスト信号出力手段と、前記テスト信号が活性の時に、 前記２種類以上の機能を
識別するために入力される複数の信号を受けて、前記２
種類以上の機能の内より、対象機能に対応する前記機能
制御信号を選択するための制御信号を出力する識別制御
信号出力手段と、前記機能制御信号を入力し、前記識別
制御信号を介して対象機能に対応する前記機能制御信号
を選択して出力する機能識別判定信号出力手段と、 前記機能識別判定信号出力手段より出力される前記機能
識別判定信号を入力し、前記テスト信号と、データ出力
を制御し抑制する所定の制御信号とを介して、前記機能
制御信号に対応するレベル信号を出力する選別制御信号
出力手段と、 を少なくとも備えることを特徴とする半導体記憶装置。 - 【請求項２】 複数のワード線対ならびに複数のビット
線対を含んで構成される半導体記憶装置において、少な
くとも２種類以上の機能の内、作り込み工程において対
象機能に切替えて機能制御信号を記憶する手段と、 前記２種類以上の機能を識別するために入力される通常
とは異なったレベルの複数の信号を受けて、前記２種類
以上の機能の内より、対象機能に対応する前記機能制御
信号を選択するための制御信号を出力する識別制御信号
出力手段と、 前記識別制御信号の入力を受けて、前記２種類以上の機
能を識別して判定する機能識別テストの開始を指示する
所定レベルのテスト信号を出力するテスト信号出力手段
と、前記 機能制御信号を入力し、前記識別制御信号を介して
対象機能に対応する前記機能制御信号を選択して出力す
る機能識別判定信号出力手段と、 前記機能識別判定信号出力手段より出力される前記機能
識別判定信号を入力し、前記テスト信号と、データ出力
を制御し抑制する所定の制御信号とを介して、前 記機能
制御信号に対応するレベル信号を出力する選別制御信号
出力手段と、 を少なくとも備えることを特徴とする半導体記憶装置。 - 【請求項３】 前記所定の信号がＣＡＳ信号端子、ＲＡ
Ｓ信号端子およびＷＥ信号端子より入力される事を特徴
とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記２種類以上の機能を識別するための
複数の信号がアドレス信号端子より入力される事を特徴
とする請求項１，２記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5043435A JP2888081B2 (ja) | 1993-03-04 | 1993-03-04 | 半導体記憶装置 |
| EP94102997A EP0614144B1 (en) | 1993-03-04 | 1994-02-28 | Semiconductor integrated circuit device equipped with answer system for teaching optional functions to diagnostic system |
| DE69429296T DE69429296T2 (de) | 1993-03-04 | 1994-02-28 | Mit einem Antwortsystem ausgerüstete halbleiterintegrierte Schaltung, um in Diagnosesystem funktionelle Funktionen zu lehren |
| KR1019940004061A KR0120914B1 (ko) | 1993-03-04 | 1994-03-03 | 진단 시스템에 옵션 기능을 교시하기 위한 응답 시스템을 구비한 반도체 집적 회로 장치 |
| US08/205,101 US5487042A (en) | 1993-03-04 | 1994-03-03 | Semiconductor integrated circuit device equipped with answer system for teaching optional functions to diagnostic system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5043435A JP2888081B2 (ja) | 1993-03-04 | 1993-03-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06259995A JPH06259995A (ja) | 1994-09-16 |
| JP2888081B2 true JP2888081B2 (ja) | 1999-05-10 |
Family
ID=12663625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5043435A Expired - Fee Related JP2888081B2 (ja) | 1993-03-04 | 1993-03-04 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5487042A (ja) |
| EP (1) | EP0614144B1 (ja) |
| JP (1) | JP2888081B2 (ja) |
| KR (1) | KR0120914B1 (ja) |
| DE (1) | DE69429296T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2713008B1 (fr) * | 1993-11-23 | 1995-12-22 | Sgs Thomson Microelectronics | Mémoire non volatile modifiable électriquement avec contrôle d'écriture. |
| JP5319641B2 (ja) * | 2010-10-14 | 2013-10-16 | 株式会社東芝 | 診断回路および半導体集積回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0658925B2 (ja) * | 1983-10-31 | 1994-08-03 | 株式会社東芝 | 集積回路試験装置 |
| JPS634492A (ja) * | 1986-06-23 | 1988-01-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH081760B2 (ja) * | 1987-11-17 | 1996-01-10 | 三菱電機株式会社 | 半導体記憶装置 |
| FR2623652A1 (fr) * | 1987-11-20 | 1989-05-26 | Philips Nv | Unite de memoire statique a plusieurs modes de test et ordinateur muni de telles unites |
-
1993
- 1993-03-04 JP JP5043435A patent/JP2888081B2/ja not_active Expired - Fee Related
-
1994
- 1994-02-28 EP EP94102997A patent/EP0614144B1/en not_active Expired - Lifetime
- 1994-02-28 DE DE69429296T patent/DE69429296T2/de not_active Expired - Fee Related
- 1994-03-03 KR KR1019940004061A patent/KR0120914B1/ko not_active IP Right Cessation
- 1994-03-03 US US08/205,101 patent/US5487042A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5487042A (en) | 1996-01-23 |
| EP0614144A2 (en) | 1994-09-07 |
| JPH06259995A (ja) | 1994-09-16 |
| DE69429296T2 (de) | 2002-08-08 |
| KR940022849A (ko) | 1994-10-21 |
| EP0614144A3 (en) | 1997-10-01 |
| DE69429296D1 (de) | 2002-01-17 |
| KR0120914B1 (ko) | 1997-10-27 |
| EP0614144B1 (en) | 2001-12-05 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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