KR0120914B1 - 진단 시스템에 옵션 기능을 교시하기 위한 응답 시스템을 구비한 반도체 집적 회로 장치 - Google Patents
진단 시스템에 옵션 기능을 교시하기 위한 응답 시스템을 구비한 반도체 집적 회로 장치Info
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Abstract
동적 랜덤 액세스 메모리 장치에 사용된 응답 시스템(21)은 사용자의 옵션들을 진단 모드 상태의 진단 시스템에 알리고, 이 진단 시스템으로 하여금 내부에 저장된 적절한 테스트 프로그램들을 자동적으로 진행시키도록 하므로써, 테스트 프로그램들이 동적 랜덤 액세스 메모리 장치의 상이한 모델들 사이에서 공유되게 한다.
Description
제1도는 본 발명에 따른 동적 랜덤 액세스 메모리 장치의 구성을 도시하는 회로도.
제2a도 및 제2b도는 제1도의 동적 랜덤 액세스 메모리 장치에 사용된 응답 시스템의 구성을 도시하는 회로도.
제3도는 진단 시스템에 결합된 동적 랜덤 액세스 메모리 장치를 도시하는 블록도.
제4도는 진단 시스템에 의해 실행된 응답 서브-모드에 관한 프로그램 순차를 도시하는 플로우 차트.
제5도는 응답 서브-모드의 필수 신호를 도시하는 타이밍도.
제6도는 다른 동적 랜덤 액세스 메모리 장치에 사용된 응답 시스템의 구성을 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
2 : 메모리 셀 어레이 4 : 어드레스 버퍼
5 : 행 어드레스/디코더 워드라인 구동기 6 : 열 어드레스 디코더/셀렉터
8 : 니블 디코더 9 : 셀렉터
10 : 입력/출력 회로 11 : 응답 시스템
12 : 진단 시스템
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 진단 시스템에 옵션 기능을 교시하기 위한 응답 시스템을 구비한 반도체 집적 회로 장치에 관한 것이다.
동적 랜덤 액세스 메모리 장치와 같은 반도체 집적 회로 장치는 고속 페이지 모드, 니블 모드 및 정적 열 모드와 같은 광범위한 옵션 기능들을 갖고 있으며, 제조업자는 다른 반도체 제조업자들에 비해서 유리한 장점을 보여주는 옵션 기능을 증가시키도록 시도한다. 새로운 기능들은 예를 들면, 옵션 재생 사이클 시간, 옵션 전원 전압 및 상이한 병렬 입력/출력 비트들이다. 실제로, 이들 옵션 기능들은 기본 회로 구성을 공유하는 수십 내지 수백의 상이한 모델들로 되어 있다.
제조업자는 명세서에 수록된 장치 특성들을 보증하기 위해서 주문자에게 전달되기 전에 제품들에 대해 검사를 실시한다.
검사는 컴퓨터화되고, 진단 시스템은 제품에 대해 테스트 순차들을 순차적으로 실시한다. 그러나, 옵션 기능들은 개별적인 테스트 순차들을 필요로 하기 때문에, 제조업자는 상이한 모델들에 대해 개별적인 테스트 프로그램들을 준비해야 할 필요가 있다. 이로 인해, 이들 테스트 프로그램들의 준비뿐만 아니라 테스트 순차들의 관리를 위한 시간 및 노동이 많이 필요하게 된다.
따라서, 본 발명의 목적은 제조업자가 옵션 기능들을 쉽게 시험할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
이 목적을 달성하기 위해서는, 본 발명은 진단 시스템으로 하여금 라이브러리에 저장된 적절한 테스팅 프로그램으로 분기시키도록 하기 위해 진단 시스템이 이의 기능에 응답하도록 한다.
본 발명에 따르면, 단일 반도체 칩 상에서 제조되며, 표준 모드 및 진단 모드에 선택적으로 들어갈 수 있는 반도체 집적 회로 장치가 제공되는데, 이는 a) 진단 모드시에 동작이 테스트되며, 사용자에 의해 선택된 표준 동작 모드의 옵션 서브-모드들 중 하나를 통해 타스크들(tasks)을 달성하기 위한 메인 기능 회로 및 b) 동작의 옵션 서브-모드들을 각각 나타내는 모드 신호들을 사용자의 선택을 표시하는 활성 레벨과 사용자의 비선택을 표시하는 비활성 레벨로 선택적으로 고정시키도록 동작하는 신호원, 여기에서 활성 레벨의 모든 신호는 메인 기능 함수 회로 내에서 사용자에 의해 선택된 옵션 서브-모드를 설정하고 c) 진단 모드로 엔에이블되며, 모드 신호들을 진단 시스템에 순차적으로 공급하기 위해 진단 시스템으로부터의 조회 신호에 응답하는 응답 시스템을 포함한다.
본 발명에 따른 반도체 집적 회로 장치의 특징 및 장점은 첨부 도면과 관련한 다음 설명으로부터 보다 명확해 질 것이다.
[실시예 1]
도면의 제1도를 먼저 참조하면, 본 발명을 실시하는 동적 랜덤 액세스 메모리 장치가 단일 반도체 칩(1)상에 제조되고, 니블 액세스 모드에서 동작된다. 사용자가 동적 랜덤 액세스 메모리 장치에서 표준 데이터 액세스 모드, 니블 액세스 모드, 정적 열 액세스 모드, 비트 모드당 기입 모드, 입력 데이터 핀의 수, 전력 전압 레벨 등 사이의 옵션을 갖지만, 제1도에 도시된 동적 랜덤 액세스 메모리 장치는 니블 모드만을 선택한다. 결과적으로, 동적 랜덤 액세스 메모리 장치는 니블 액세스 모드, 기입 모드, 재생 모드 및 진단 모드로 선택적으로 들어간다.
이후의 설명에서, 고전압 레벨 및 저전압 레벨은 각각 논리 1레벨 및 논리 0레벨과 동일하다고 가정된다.
본 발명을 실시하는 동적 랜덤 액세스 메모리 장치는 윈-트랜지스터 윈-캐패시터형 메모리 셀에 의해 실현되는 메모리 셀 어레이(2)를 포함하는데, 메모리 셀은 재기입 가능한 방식으로 데이터 비트를 저장한다.
본 발명을 실시하는 동적 랜덤 액세스 메모리 장치는 열 어드레스 스트로브 신호(CAS), 행 어드레스 스트로브 신호(RAS) 및 기입 엔에이블 신호(WE)로 각각 할당된 제어 신호 버퍼 회로(3a,3b 및 3c)를 갖는 제어 신호 버퍼 유니트(3)을 더 포함한다. 열 어드레스 스트로브 신호(CAS), 행 어드레스 스트로브 신호(RAS) 및 기입 엔에이블 신호(WE)는 예를 들어, 마이크로프로세서(도시하지 않음)와 같은 외부 장치로부터 외부 제어 핀(Pcas, Pras 및 Pwe)를 통해서 니블 액세스 모드에서 제어 신호 버퍼 회로(3a 내지 3c)에 공급되고, 3비트 테스트 모드 엔트리 신호(ENTRY)는 사용자에게로 전달되기 전에 수행된 진단 모드에서 제어 신호 버퍼 회로(3a 내지 3c) 내에 또한 저장된다. 다른 제어 신호 버퍼 회로(3d)는 출력 엔에이블 신호(OE)에 할당되고, 출력 엔이이블 신호(OE)는 니블 액세스 모드에서 외부 장치로부터, 그리고 진단 모드에서 진단 시스템(12)(제3도 참조)로부터 공급된다.
제어 신호 버퍼 회로(3a)는 내부 열 어드레스 스트로브 신호 및 니블 제어 신호를 생성하고, 제어 신호 버퍼 회로(3b 및 3c)는 내부 열 어드레스 스트로브 및 내부 기입 엔에이블 신호를 생성한다.
본 발명을 실시하는 동적 랜덤 액세스 메모리는 다수의 아이들 패드(PD1,PD2 내지 PDi)를 포함한다. 아이들 패드(PD1 내지 PDi)는 핀과 접속되지 않지만, 양 전력 전압 라인(VDD) 및 접지 전압 라인(GND)와 선택적으로 결합된다.
상세하게, 사용자는 동적 랜덤 액세스 메모리내에 옵션을 갖고, 제조자는 양 전력 전압 라인(VDD)와 아이들 패드(PD1 내지 PDi)를 결합시킴으로써 선택된 옵션 기능을 표시하는 모드 신호를 생성한다. 이러한 경우에, 아이들 패드(PD1,PD2 내지 PDi)는 정적 열 모드에 선택적으로 할당되고, 아이들 패드(PDi)만이 사용자의 옵션에 기초하여 양 전력 전압 라인(VDD)와 결합된다. 결과적으로, 아이들 패드(PD1)은 니블 액세스 모드를 나타내는 활성 고전압 레벨의 모드 신호(MODENBL)를 생성하고, 아이들 패드(PD1 및 PD2)는 정적 열 액세스 모드를 나타내는 모드 신호(MODESTC) 및 비트 모드당 기입을 나타내는 모드 신호(MODEWPB)를 비활성 저전압 레벨로 유지한다. 다른 아이들 패스(도시되지 않음)가 입력 비트의 수, 리프레쉬사이클 시간 및 전력 전압 레벨내의 다른 옵션에 할당됨에도 불구하고, 이러한 아이들 패스는 이 경우에 모드 신호(MODEX1, MODE3V, MODE4K)를 비활성 저전압 레벨로 유지한다.
모드 신호(MODENBL)는 제어 신호 버퍼(3a)에 공급되고, 제어 신호 버퍼 회로(3a)가 내부 열 스트로브 신호를 생성할 뿐만 아니라 니블 액세스 모드에서 니블 제어 신호를 생성하기 위한 열 어드레스 스트로브 신호(CAS)를 토글하는 것을 허용한다.
본 발명을 실시하는 동적 랜덤 액세스 메모리 장치는 어드레스 핀(A0,A1,A2,…An)과 결합된 어드레스 버퍼 회로(4)를 더 포함한다. 어드레스 버퍼 회로(4)는 니블 액세스 모드에서 어드레스 핀(A0 내지 An)에서의 행 어드레스 신호로부터 행 어드레스 프리디코드 신호를 생성하기 위해 내부 행 어드레스 스트로브 신호에 응답하고, 어드레스 핀(A0 내지 An)에서 열 어드레스 신호로부터 열 어드레스 프리디코드 신호를 생성하기 위해 내부 열 어드레스 스트로브 신호에 응답한다. 그러나, 어드레스 버퍼 회로(4)는 후술되는 것과 같이 진단 모드의 응답 서브-모드에서 디세이블된다.
본 발명을 실시하는 동적 랜덤 액세스 메모리 장치는 행 어드레스 디코더/워드 라인 구동 유니트(5)를 포함한다. 행 어드레스 디코더/워드 라인 구동 유니트(5)는 워드 라인(도시되지 않음)을 선택적으로 활성화시키기 위해 행 어드레스 프리디코드 신호에 응답하고, 활성화된 워드 라인을 메모리 셀 어레이(2)의 메모리 셀을 액세스 가능하게 한다. 선택된 메모리 셀은 비트 라인 쌍(도시되지 않음)상에 전위치를 생성한다.
본 발명을 실시하는 동적 랜덤 액세스 메모리 장치는 비트 라인 쌍과 결합된 감지 증폭기(6)을 더 포함하고, 감지 증폭기(6)은 전위차를 증가 또는 발생시킨다.
본 발명을 실시하는 동적 랜덤 액세스 메모리 장치는 열 어드레스 프리디코드 신호에 응답하는 열 어드레스 디코더/셀렉터 유니트(7)을 더 포함한다. 열 어드레스 디코더/셀렉터 유니트(7)은 메모리 셀 어레이(2)로부터 판독되는 4개의 데이터 비트를 나타내는 4개의 전위차를 통과하도록 허용한다.
본 발명을 실시하는 동적 랜덤 액세스 메모리 장치는 니블 디코더(8), 셀렉터(9)와 입력 및 출력 회로(10)을 더 포함한다. 니블 디코더(8)은 모드 신호(MONENBL)로 엔에이블되고, 셀렉터(9)가 입력 및 출력 회로(10)에 4개의 데이터 비트를 순차적으로 전송하게 하도록 니블 제어 신호에 응답한다. 입력 데이터 비트는 기입 모드에서 입력/출력 데이터 핀(DP)로부터 입력/출력 회로(10)에 공급되고, 4개의 데이터 비트는 니블 액세스 모드에서 입력/출력 회로(10)으로부터 입력/출력 데이터 핀(DP)에 순차적으로 공급된다.
이러한 경우에, 메모리 셀 어레이(2), 제어 신호 버퍼 유니트(3), 어드레스 버퍼 회로(4), 행 어드레스 디코더/워드 라인 구동 유니트(5), 감지 증폭기(6), 셀렉터(9) 및 입력 및 출력 회로(10)은 메인 기능 회로의 일부를 형성한다. 감지 증폭기(6) 및 입력 및 출력 회로(10)은 어드레싱 시스템의 전체 구성으로서 메모리 셀 어레이(2)와 입력 및 출력 데이터 핀(DP), 어드레스 버퍼(4), 행 어드레스 디코더/워드 라인 구동 유니트(5), 열 어드레스/셀렉터 유니트(7)사이에 결합된 데이터 전달 시스템의 일부를 형성한다. 데이터 전달 시스템은 메모리 셀 어레이(2)와 입력 및 출력 데이터 핀(DP) 사이에서 데이터 비트를 전송하기 위해 어드레싱 시스템 및 니블 어드레싱 수단과 협력한다.
더욱이, 아이들 패드(PD1 내지 PDi)는 신호원의 전체 구성으로서 양 전력 전압 라인(VDD), 접지 전압 라인(GND)과 선택적으로 결합되고, 사용자의 옵션 및/또는 동작의 표준 기능의 조합은 동작의 옵션 서브-모드 조합들을 한정한다. 예를 들어, 니블 액세스 모드, 표준 재생 사이클 시간, 신호 데이터 입력/출력 핀(PD)표준 전력 전압 및 다른 표준 선택들은 동작의 옵션 서브-모드를 형성하고 따라서, 모드 신호(MODENBL)는 및 활성 레벨의 모드 신호로서 사용된다. 그러나, 다른 동적 랜덤 액세스 메모리 장치가 옵션 전력 전압 레벨하에 정적 열 액세스 모드를 통해 액세스 가능하고, 이러한 옵션을 나타내는 모드 신호는 활성 고전압 레벨에 고정되고, 옵션 서브-모드를 한정하기 위한 활성 레벨의 모드 신호로서 전체를 이용한다.
본 발명을 실시하는 동적 랜덤 액세스 메모리 장치는 응답 시스템(11)을 더 포함한다. 응답 시스템(11)은 진단 모드에서 활성화되고, 사용자 옵션을 진단 시스템(12)에 알린다.
응답 시스템(11)의 배열은 제2a도 및 제2b도에 상세하게 도시된다. 응답 시스템(11)은 진단 모드에서 활성화되고, 사용자 옵션을 진단 시스템(12)에 알린다.
응답 시스템(11)의 배열은 제2a도 및 제2b도에 상세하게 도시된다. 응답 시스템(11)은 판별 회로(11a), 전송 회로(11b), 리세트 회로(11c), 디코딩 회로(11d), 선택 회로(11e) 및 풀-다운 회로(11f)를 포함하고, 진단 시스템(12)와 통신가능하다. 진단 시스템(12)가 3비트 테스트 모드 엔트리 신호(ENTRY)를 판별 회로(11a)에 공급할 때, 판별 회로(11a)는 전송 회로(11b) 및 입력 및 출력 회로(10)에 테스트 신호(TEST)를 공급하기 위해 응답 서브-모드에 응답한다. 전송 회로(11b)가 엔에이블될 동안, 디코딩 회로(11d)는 조회(inquiry) 비트(IQP)을 디코드하고, 디코드 신호(DS1 내지 DS6)은 선택 회로(11e)가 모드 신호(MODENBL, MODESTC, MODEWPB, MODEX1, MODE3V 및 MODE4K)를 입력 및 출력 회로(10)으로 전송하도록 한다.
상세하게, 판별 회로(11a)는 응답 신호를 생성하기 위한 3비트 테스트 모드 엔트리 신호(ENTRY)에 응답하는 논리 회로(11g), 응답 신호를 저장하기 위한 플립-플록 회로(11h) 및 응답 신호로부터 테스트 모드 신호(TEST)를 생성하기 위한 출력 반전기(22i)를 포함한다. 논리 회로(11g)는 10개의 반전기(INV1 내지 1NV10), NOR게이트(NR1) 및 2개의 NAND게이트(ND1 및 ND2), 및 2개의 NAND게이트(ND3 및 ND4)에 의해 실현된다.
전송 회로(11b)는 전송 게이트(11j,11k 및 11m) 및 반전기(INV12)을 포함하고, 전송 게이트(11j 내지 11m)는 반전기(INV13 내지 INV18)을 통해서 전송 게이트(11j 내지 11m)에 결합된다. 출력 반전기(11j)는 반전기(INV12)와 결합되고, 반전기는 상보적 테스트 모드 신호(CTEST)를 생성한다.
리세트 회로(11c)는 전송 게이트(11j 내지 11m)의 출력 노드와 접지 전압 라인(GND)사이에 결합된 n-채널 증진형 스위칭 트랜지스터(Qn1, Qn2 및 Qn3) 및 전송 게이트(11j 내지 11m)의 출력 노드와 결합된 반전기(INV19 내지 INV21)를 포함한다.
테스트 모드 신호(TEST)가 비활성 고전압 레벨에 있을 동안, 전송 게이트(11j 내지 11m)은 턴오프되고, n-채널 증진형 스위칭 트랜지스터(Qn1 내지 Qn3)는 턴온된다. n-채널 증진형 스위칭 트랜지스터(Qn1 내지 Qn3)는 논리 0레벨을 생성하고, 따라서 반전기는 논리 1레벨의 리세트 레벨을 산출한다. 리세트 신호는 디코딩 회로(11d)에 분배되고, 모든 디코드된 신호(DS1 내지 DS6)을 비활성 저전압 레벨로 변화시키도록 디코딩 회로(11d)을 리세트한다.
반대로, 테스트 모드 신호(TEST)가 활성 저전압 레벨로 변화되면, 전송 게이트(11j 내지 11m)은 턴온되고, n-채널 증진형 스위칭 트랜지스터(Qn1 내지 Qn3)은 턴오프된다. 결과적으로, 리세트 신호는 비활성 저전압 레벨로 변화되고, 3비트 조회 신호(IQR)은 디코딩 회로(11d)로 전송된다.
디코딩 회로(11d)는 NOR 게이트(NR2 내지 NR7)를 포함하고, 전송 회로(11b)는 활성 저전압 레벨의 테스트 모드 신호(TEST)의 존재시에 NOR 게이트(NR2 내지 NR7)에 3비트의 조회 신호(IQR) 및 보수 비트를 공급한다. 디코딩 회로(11d)는 디코딩된 신호(DS1 내지 DS6) 중의 하나를 활성 고전압 레벨로 시프트한다.
선택 회로(11e)는 전송 게이트(11n 내지 11s) 및 반전기(INV22 내지 INV27)를 포함하고, 모드 신호(MODENBL 내지 MODE4K)는 전송 게이트(11n 내지 11s)에 공급된다. 반전기(INV22 내지 INV27)는 상보적 디코드 신호를 생성하고, 디코드된 신호(DS1 내지 DS6) 및 상보적 디코드 신호는 전송 게이트(11n 내지 11s)에 공급되고, 모드 신호(MODENBL 내지 MODE4K) 중의 하나는 입력 및 출력 회로(10)에 직접 전송되고, 반전기(INV28)을 통해 입력 및 출력 회로(10)에 전송된다.
풀-다운 회로(11f)가 n-채널 증진형 스위칭 트랜지스터(Qn4)에 의해 실현되고, 테스트 모드 신호(TEST)는 n-채널 증진형 스위칭 트랜지스터(Qn4)의 게이트 전극에 공급된다. 테스트 모드 신호(TEST)가 활성 저전압 레벨에 있을 동안, n-채널 증진형 스위칭 트랜지스터(Qn4)는 턴오프되고, 선택 회로(11e)의 출력 노드는 접지 전압 라인으로부터 분리된다. 그러나, 테스트 모드 신호(TEST)가 비활성 고전압 레벨로 시프트된다면, n-채널 증진형 스위칭 트랜지스터(Qn4)은 턴온되고, 선택 회로(11e)의 출력 노드는 접지 전압 레벨에 풀다운된다.
입력 및 출력 회로(10)은 선택 회로(10a), 논리 회로(10b) 및 출력 반전기(10c)를 포함한다. 선택 회로(10a)는 4개의 전송 게이트(10d, 10e, 10f 및 10g) 및 2개의 반전기(INV29 및 INV30)를 갖고, 반전기(INV29 및 INV30)을 상보적 신호(CTEST)로부터 테스트 모드 신호(TEST)를 복구한다.
테스트 모드 신호(TEST)가 비활성 고전압 레벨에 있을 동안, 전송 게이트(10e 및 10f)는 턴온되고, 전송 게이트(10d 및 10g)는 턴오프된다. 결과적으로, 각각 판독 데이터 비트(RD)를 나타내는 4개의 전위차는 셀렉터(9)로부터 논리 회로(10b)로 순차적으로 전송되고, 입력 및 출력 회로(10)은 선택 회로(11e) 및 반전기(INV28)로부터 분리된다. 반면, 테스트 모드 신호(TEST)가 활성 저전압 레벨로 내려가면, 전송 게이트(10d 및 10g)는 선택 회로(11e)와 반전기(INV28)을 논리 회로(10b)에 결합하고, 전송 게이트(10e 및 10f)는 판독데이타 비트(RD)로부터 논리 회로(10b)를 차단한다.
논리 회로(10b)는 NAND 게이트(ND5/ND6)와 반전기(INV31/INV32)의 2개의 직렬 조합에 의해 실현되고, n-채널 증진형 스위칭 트랜지스터(Qn5 및 Qn6)은 출력 반전기(10c)와 조합을 형성한다. NAND 게이트(ND5 및 ND6)은 제어 신호 버퍼 유니트(3) 중의 하나로부터 공급된 출력 엔에이블 신호(OE)로써 엔에이블되고, 판독 데이터 비트(RD)를 나타내거나 스위칭 트랜지스터(Qn5 및 Qn6)를 게이팅하기 위해 모드 신호 중의 하나를 나타내는 전위차에 응답한다. 즉, 테스트 모드 신호(TEST)가 비활성 고전압 레벨에 있을 때, 판독 데이터 비트(RD)를 나타내는 전위차는 NAND 게이트(ND5 및 ND6)에 공급되고, NAND 게이트(ND5 및 ND6)는 반전기(INV31 및 INV32)가 n-채널 증진형 스위칭 트랜지스터(Qn5 및 Qn6)가 상보적으로 스위치하게 한다. 반대로, 테스트 모드 신호(TEST)가 활성 저전압 레벨로 감소한다면, 모드 신호(MODENBL, MODESTC, MODEWPB, MODEX1 또는 MODE4K) 중의 하나를 나타내는 전위차는 NAND 게이트(ND5 및 ND6)에 도달하고, 반전기(INV31 및 INV32)가 n-채널 증진형 스위칭 트랜지스터(Qn5 및 Qn6)을 선택적으로 스위치하게 한다. 응답 신호(ASW)는 입력 및 출력 데이터 핀(DP)로부터 진단 시스템(12)에 공급된다.
후술될 설명은 응답 서브-모드에서의 프로그램 순차에 대해 이루어진다. 진단 모드에서, 동적 랜덤 액세스 메모리 장치는 제3도의 도시된 바와 같이 진단 시스템(12)과 결합된다. 진단 시스템(12)는 최소한 인터페이스(12a), 중앙 처리 장치(12b), 프로그램 메모리(12c), 작업메모리(12d), 테스트 패턴 발생기(12e) 및 공유 버스 시스템(12f)를 포함하고, 동적 랜덤 액세스 메모리 장치상에서 다양한 테스트 동작을 수행한다. 프로그램 메모리(12c)는 테스트 동작 및 조회 서브-루틴을 위한 다양한 프로그램 순차를 저장하고, 중앙처리 장치(12b)는 먼저 동적 랜덤 액세스 메모리에서 실행되는 것이 어떤 테스트 동작인지를 결정하기 위해 조회 서브-루틴을 실행한다.
제4도는 조회 서브-루틴 프로그램을 도시하고, 제5도는 진단 모드에서의 동적 랜덤 액세스 메모리 장치의 필수 신호들을 도시한다. 진단 시스템(12)는 시간(t1)(제5도를 참조)에서 저전압 레벨로 내려가기 위해 제어 신호 핀(Pcas 및 Pwe)에서 테스트 모드 엔트리 비트를 개시하고, 고전압 레벨로 상승하기 위해 어드레스 핀(A0)에서 조회 비트를 개시한다. 그러나, 어드레스 핀(A1 및 A2)에서의 다른 조회 비트들은 저전압 레벨로 시프트된다. 어드레스 핀(A1 및 A2)에서의 다른 조회 비트(100)은 니블 액세스 모드를 나타낸다.
판별 회로(11g)는 응답 모드로 들어가기 위한 요구에 응답하고, 응답 신호를 발생한다. 응답 신호는 플립-플롭 회로(11h)에 의해 래치되고, 출력 반전기(11i) 및 플립-플롭 회로(11h)는 시간(t2)에서 테스트 모드 신호(TEST) 및 상보적 테스트 모드 신호(CTEST)를 활성 저전압 레벨 및 고전압 레벨로 각각 변화시킨다(제5도를 참조). 결과적으로, 응답 서브-모드는 동적 랜덤 액세스 메모리 장치내에 설정된다.
따라서, 진단 시스템(12)는 먼저 단계(S1)(제4도를 참조)에 의해 응답 서브-모드로 동적 랜덤 액세스 메모리를 설정하고, 단계(S2)에 의해 니블 액세스 모드를 나타내는 선정된 논리 레벨에 조회 비트를 세트한다.
활성 저전압 레벨의 테스트 모드 신호(TEST)는 전송 게이트(11j 내지 11m)이 턴온되도록 하고, 어드레스 비트(A0 내지 A2)에서의 조회 비트는 디코딩 회로(11d)로 전송된다. NOR 게이트(NR2)만이 논리 0레벨을 공급받고, 시간(t3)(제5도를 참조)에서 디코드된 신호(DS1)을 고전압 레벨로 변화시킨다. 다른 NOR게이트(NR3 내지 NR7)은 그들의 출력 노드를 저전압 레벨로 유지한다. 진단 시스템(12)는 시간(t4)에서 제어 신호 핀(Pras)에서의 테스트 모드 엔트리 비트를 저전압 레벨로 변화시키고, 시간(t5)에서 제어 신호 핀(Pwe)에서의 테스트 모드 엔트리 비트를 고전압 레벨로 변화시킨다.
고전압 레벨의 디코드된 신호(DS1)은 전송 게이트(11n)을 턴온되게 하고, 다른 디코드된 신호(DS2 및 DS6)은 연관 전송 게이트(11o 내지 11s)를 오프로 유지시킨다. 결과적으로, 고전압 레벨의 모드 신호(MODE NBL)은 선택 회로(11e) 및 반전기(INV28)의 출력 노드로 전송된다.
상보적 테스트 모드 신호(CTEST)는 선택 회로(10a)가 선택 회로(11e) 및 반전기(INV28)를 논리 회로(10b)와 접속하게 하고, 모드 신호(MODENBL) 및 그것의 상보적 신호는 각각 NAND 게이트(ND5 및 ND6)에 도달한다.
진단 시스템(12)는 시간(t6)(제5도를 참조)에서 출력 엔에이블 신호(OE)를 활성 고전압 레벨로 변화시키고, NAND게이트(ND5 및 ND6)는 저전압 레벨의 출력 신호 및 고전압 레벨의 출력 신호를 발생한다. 반전기(INV31 및 INV32)는 고전압 신호 및 저전압 신호를 n-채널 증진형 스위칭 트랜지스터(Qn5 및 Qn6)에 공급하고, n-채널 증진형 스위칭 트랜지스터(Qn5 및 Qn6)은 시간(t7)에서 입력 및 출력 데이터 핀(DP)를 고전압 레벨 또는 논리 1레벨로 상승시킨다. 데이터 핀(DP)의 고전압 레벨은 사용자의 옵션, 예를 들어, 니블 데이터 액세스 모드를 나타내고, 논리 1레벨의 응답 신호로서 진단 시스템(12)로 복귀한다.
따라서, 진단 시스템(12)는 응답 신호가 단계(S3)제4도 참조)에 의한 논리 1 레벨인지의 여부를 알기 위해 입력 및 출력 데이터 핀(DP)를 체크한다. 이 경우, 단계(S3)에 대한 응답이 긍정적으로 주어지고, 진단 시스템(12)는 단계(S4)에 의해 니블 액세스용 테스트 프로그램으로 분기된다. 진단 시스템(12)는 단계(S5)에 의해 테스트 프로그램을 수행하고, 단계(S6)으로 진행된다. 진단 시스템(12)가 테스트 프로그램을 실행하는 동안 동적 랜덤 액세스 메모리 장치는 메모리 셀 어레이내의 데이터 비트가 셀렉터(9)를 통해 입력 및 출력 회로(10)에 적절히 판독되는지의 여부가 검사된다.
단계(S6)에서, 진단 시스템(12)은 조회 비트(IQR)을 증가시키고, 조회 비트(100)은 어드레스 비트(A0, A1 및 A2)에 공급된다. (010)의 조회 신호(IQR)은 정적 열 액세스 모드를 나타낸다. 그러나, 사용자는 정적 열 액세스 모드를 선택하지 않는다. 디코딩 회로(11d)는 조회 신호(IQR)을 디코드하고, 디코드된 신호(DS2)를 고전압 레벨로 변화시킨다. 디코드된 신호(DS2)는 전송 게이트(11o)를 턴온되게 하고, 저전압 레벨의 모드 신호(MODESTC)는 입력 및 출력 회로(10)에 전송된다. 입력 및 출력 회로(10)은 입력 및 출력 데이터 핀(DP)를 저전압 레벨로 변화시키고, 진단 시스템(12)는 단계(S7)(제4도 참조)에 의한 고전압 레벨인지 저전압 레벨인지를 알기 위해 응답 신호를 체크한다. 동적 랜덤 액세스 메모리 장치는 정적 열 모드를 통해서 액세스 가능하지 않고, 단계(S7)에 대한 응답이 부정적으로 주어진다. 다음에, 진단 시스템(12)는 단계(S8) 및 단계(S90 내지 S9n) 중의 어떤 하나로 분기되지 않고, 단계(S10)으로 진행한다.
단계(S10)에서, 진단 시스템은 모든 조회가 완료되었는지의 여부를 알기 위해 조회 비트(IQR)을 체크한다. 단계(S10)에 대한 응답이 부정적으로 주어지고, 진단 시스템(12)는 단계(S6)으로 복귀하고, 모든 모드 신호(MODENBL내지 MODE4K)가 검사되도록 단계(S6 내지 S10)으로 구성된 루프를 반복한다.
조회의 완료시, 단계(S10)에 대한 응답이 긍정적으로 주어지고, 진단 시스템(12)는 시간(t8)(제5도 참조)에서 제어 신호 핀(Pras 및 Pcas)에서의 테스트 모드 엔트리 비트를 고전압 레벨로 시프트한다. 결과적으로, 판별 회로(11g)는 테스트 모드 신호(TEST)가 비활성 고전압 레벨로 되게 하고, 동적 랜덤 액세스 메모리 장치는 응답 서브-모드로부터 이탈된다.
지금까지 전술한 것으로부터 명백하듯이, 동적 랜덤 액세스 메모리 장치에 사용된 응답 시스템(11)은 사용자 옵션을 진단 시스템(12)에 알리고, 진단 시스템이 적절한 테스트 프로그램에 선택적으로 분기되게 한다. 결과적으로, 테스트 프로그램은 동적 랜덤 액세스 메모리 장치의 모델들 사이에 공유되고, 제조자는 각 모델용으로 컴퓨터 세트를 맞출 필요가 없다.
[실시예 2]
도면의 제6도를 참조하면, 응답 시스템(21)은 본 발명을 실시하는 다른 동적 랜덤 액세스 메모리에 사용된다. 그러나, 다른 부품 유니트는 제1실시예에 이용되는 동적 랜덤 액세스 메모리 장치의 부품 유니트들과 유사하고, 설명은 응답 시스템(21)에만 집중될 것이다. 설명이 다른 유니트와 회로 부품의 동일화를 요구할 때, 다른 유니트와 회로 부품은 제1실시예에 사용된 설명을 사용한다.
응답 시스템(21)은 판독 데이터 비트(RD)와 모드 신호(MODENBL, MODESTC, MODEWPB, MODEX1, MODE3V 또는 MODE4K) 사이에서 입력 및 출력 회로(10)을 시프팅하기 위한 판별 회로(21a), 모드 신호(MODEMBL내지 MODE4K)를 선택하기 위한 선택 회로(21b) 및 풀-다운 회로(21c)를 포함한다. 이 경우에, 조회 비트(IQR)은 어드레스 비트(A0 내지 A5)에 공급되고, 어드레스 비트의 레벨의 2배인 고레벨을 갖는다.
판별 회로(21a)는 스텝-다운 회로(21d) 및 논리 회로(21e)로 분류된다. 스텝-다운 회로(21d)는 n-채널 증진형 부하 트랜지스터(Qn10/Qn11/Qn12/Qn13/Qn14/Qn15/Qn16/Qn17/Qn18/Qn19 및 Qn20/Qn21)을 직렬 조합함으로써 실현되고, 직렬 조합은 어드레스 핀(A0 및 A5) 및 논리 회로(21e)사이에 결합된다. 논리 회로(21e)는 NOR 게이트(NR11 및 NR12) 및 NAND게이트(ND11)을 포함하고, 직렬 조합은 NOR게이트(NR11 및 NR12)에 스텝-다운 조회 비트를 선택적으로 공급한다.
어드레스 핀(A0 내지 A5)에서의 어드레스 비트가 니블 액세스 모드에서 고전압 레벨과 저전압 레벨 사이에 변화될 때, 스텝-다운 회로(21d)는 NOR 게이트(NR11 및 NR12)에 저전압 레벨 신호만을 공급하고, NOR게이트(NR11 및 NR12)는 논리 1레벨을 생성한다 이것은 NAND 게이트(ND11)이 출력 노드에서의 테스트 모드 신호(TEST)를 비활성 저전압 레벨로 유지하게 하고, 입력 및 출력 회로(10)은 논리 회로(10b)에 판독 데이터 비트(RD)를 전송하게 한다.
반면, 조회 비트(IQR)이 응답 서브-모드에서 어드레스 핀(A0 내지 A5)에 인가될 때, 스텝-다운 회로(21d)는 출력 신호를 NOR 게이트(NR11 및 NR12)의 문턱 전압과 교차하도록 변화시킬 수 있다. 이러한 상황에서, NOR게이트(NR11 및 NR12)중의 하나의 게이트는 논리 1레벨을 생성하고, NOR게이트(NR11 및 NR12)의 다른 게이트는 논리 0레벨을 생성한다. 이것은 NAND게이트(ND11)가 테스트 모드 신호(TEST)를 활성 전압 레벨으로 변화시키게 한다. 테스트 모드 신호(TEST)가 고전압 레벨일 때, 선택 회로(10b)는 선택 회로(21b) 및 반전기(INV28)을 논리 회로(10b)와 결합한다.
선택 회로(21b)는 전송 게이트(21f 내지 21k) 및 반전기(INV41 및 INV46)에 의해 실현되고, 전송 게이트(21f 내지 21k) 및 반전기(INV41 내지 INV46)은 n-채널 증진형 부하 트랜지스터(Qn13,Qn15,Qn17,Qn19 및 Qn21)과 결합된다. 모드 신호(MODENBL, MODESTC, MODEWPB, MODEX1, MODE3V 및 MODE4K)는 전송 게이트(21f 내지 21k)에 선택적으로 공급되고, 스텝-다운 회로(21d)는 고레벨의 조회 비트가 반전기(INV41)의 문턱 전압 및 전송 게이트(21f 내지 21k)의 문턱 전압을 초과하게 한다.
응답 서브-모드에서, 진단 시스템(12)는 조회 비트(IQR)중에 하나를 고레벨로 변화시키고, 저전압 레벨내에 다른 조회 비트를 남겨둔다. 논리 회로(21e)는 선택회로(10a)가 전송 게이트(21f 내지 21k) 및 반전기(INV28)을 논리 회로(10b)와 결합시키게 하고, 전송 게이트(21f 내지 21k)중의 하나는 논리 회로(10b)로 연관 모드 신호를 전송한다. 예를 들어, 어드레스 핀(A0)에서의 조회 비트가 고 레벨로 시프트된다면, 전송 게이트(21f)는 논리 회로(10b)에 니블 액세스 모드를 나타내는 모드 신호(MODENBL)을 전송하고, 논리 회로(10b)는 n-채널 증진형 스위칭 트랜지스터(Qn5 및 Qn6)중의 하나가 턴온되게 하고, 그것에 의해 입력 및 출력 핀(DP)에 응답 신호를 공급한다.
전술한 것으로부터 명백하듯이, 응답 시스템(21)은 또한 진단 시스템(12)의 조회에 응답하여 사용자 옵션을 알리고 진단 시스템이 적절한 테스트 프로그램을 분기하게 한다. 더욱이 응답 시스템(21)은 제1실시예에 응답 시스템(11)보다 회로 부품이 적다.
본 발명의 특정한 실시예가 도시되고, 설명되었지만, 본 분야의 숙련된 기술자들에게는 다양한 변형 및 수정이 본 발명의 범위 및 취지를 벗어남이 없이 이루어질 수 있다. 예를 들어, 내장형 진단 시스템은 기능면에서 다른 다양한 모델을 갖는 대규모 집적 회로에 구현될 수 있다.
Claims (6)
- 단일 반도체 칩(1) 상에서 제조되며, 선택적으로 표준 모드 및 진단 모드에 들어가는 반도체 집적 회로 장치에 있어서, a) 상기 진단 모드에서 동작이 테스트되고(S8/S90 내지 S9n), 사용자에 의해 선택된 상기 표준 동작 모드의 옵션 서브-모드들 중 하나를 통해 타스크(task)들을 달성하기 위한 메인 기능 회로(2/3 4/5/6 7/8/910) 및, b) 상기 사용자의 선택을 표시하는 활성 레벨 및 상기 사용자의 비선택을 표시하는 비활성 레벨에 동작의 상기 옵션 서브-모드를 각각 나타내는 모드 신호들(MODENBL/MODESTC/MODEWPB/MODEX1/MODE3V/MODE4K)을 선택적으로 고정하도록 동작하는 신호원(PD1 내지 PDi)을 포함하고, 상기 활성 레벨의 모드 신호는 상기 메인 기능 회로에서 상기 사용자에 의해 선택된 옵션 서브-모드를 설정하고, c) 응답 시스템(11;21)이 상기 진단 모드에서 엔에이블되고, 진단 시스템에 상기 모드 신호를 순차적으로 공급하기 위해 상기 진단 시스템으로부터의 조회 신호(IQR)에 응답하는 것을 특징으로 하는 반도체 집적회로 장치.
- 제1항에 있어서, 상기 메인 기능 회로가, a-1) 데이터 비트들을 저장하기 위한 메모리 셀 어레이(2), a-2) 상기 표준 모드에서 외부 제어 신호(CAS/RAS/WE/OE)을 저장하고 상기 진단 모드에서 다중-비트 테스트 모드 엔트리 신호(ENTRY)를 저장하기 위한 제어 신호 버퍼 유니트(3), a-3) 외부 장치가 상기 메모리 셀 내의 상기 데이터 비트들을 니블 방식으로 액세스할 수 있도록 하기 위해 상기 모드 신호들 중 한 신호(MODENBL)로 엔에이블되는 니블 액세싱 수단(8/9), a-4) 어드레스 핀들(A0 내지 An)을 갖고 있고, 상기 메모리 셀 어레이 내의 상기 데이터 비트들이 상기 표준 모드에서 선택적으로 액세스 가능하도록 하기 위해 상기 어드레스 핀들에 공급된 어드레스 신호들에 응답하며, 상기 어드레스 핀들로부터의 상기 조회 신호(IQR)를 상기 응답 시스템에 전송하도록 동작하는 어드레싱 수단(4/5/7/A0 내지 An) 및 a-5) 상기 어드레싱 수단 및 상기 니블 액세싱 수단과 협동하여 상기 메모리 셀 어레이(2)와 출력 데이터 포트(DP)사이에 결합되어 있으며, 상기 메모리 셀 어레이로부터 판독된 데이터 비트들과 상기 모드 신호들을 선택적으로 상기 출력 데이터 포트로 전송하도록 동작하는 출력 수단(10)을 갖고 있는 데이터 전달 시스템(6/10)을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제1항에 있어서, 상기 신호원이 상기 모드 신호들을 생성하기 위해 2개의 전력 전압 라인들(Vdd/GND)에 선택적으로 결합된 다수의 아이들 패드(PD1 내지 PDi)들에 의해 실현되는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제2항에 있어서, 상기 응답 시스템(11)이, c-1) 상기 진단 모드의 응답 서브-모드에서 테스트 모드 신호(TEST)를 생성하기 위해 상기 다중-비트 테스트 모드 엔트리 신호(ENTRY)에 응답하는 판별 회로(11i), c-2) 상기 조회 신호(IQR)가 통과되도록 하기 위해 상기 테스트 모드 신호를 엔에이블되며, 상기 어드레스 핀들(A0 내지 An)에 결합된 전송 회로(11b), c-3) 디코드된 신호(DS1 내지 DS6)들 중 한 신호를 활성 레벨로 변화시키기 위해 상기 응답 서브-모드에서 상기 조회 신호에 응답하는 디코딩 회로(11d), c-4) 상기 테스트 모드 신호로 디세이블되고, 상기 디코딩 회로를 리세팅시키기 위해 상기 테스트 모드신호의 부재시에 엔에이블되는 리세팅 회로(11c) 및, c-5) 상기 모드 신호들 중 한 신호를 상기 출력 수단(10)에 전송하기 위해 상기 디코드된 신호(DS1 내지 DS6)들 중 상기 한 신호에 응답하며, 상기 신호원(PD1 내지 PDi)과 결합된 선택 회로(11e)를 포함하고, 상기 출력 수단(10)이 상기 모드 신호들 중 상기 한 신호를 상기 출력 데이터 포트(DP)에 전송하기 위해 상기 테스트 모드 신호(TEST)에 응답하며, 상기 테스트 모드 신호의 부재시에 상기 데이터 비트들을 상기 출력 데이터 포트에 전송하는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제1항에 있어서, 상기 메인 기능 회로가, a-1) 데이터 비트들을 저장하기 위한 메모리 셀 어레이(2), a-2) 상기 표준 모드에서 외부 제어 신호들(CAS/RAS/WE/OE)을 저장하기 위한 제어 신호 버퍼 유니트(3), a-3) 외부 장치가 상기 메모리 셀 내의 상기 데이터 비트들을 니블 방식으로 액세스할 수 있도록 하기 위해 상기 모드 신호들 중 한 신호(MODENBL)로 엔에이블되는 니블 액세싱 수단(8/9) a-4) 어드레스 핀들(A0 내지 An)을 갖고 있고, 상기 메모리 셀 어레이 내의 상기 데이터 비트들을 상기 표준 모드에서 선택적으로 액세스 가능하도록 하기 위해 상기 어드레스 핀들에 공급된 어드레스 신호들에 응답하며, 상기 어드레스 핀들로부터 상기 조회 신호(IQR)를 상기 응답 시스템(21)에 전송하도록 동작하는 어드레싱 수단(4/5/7/A0 내지 An), 및 a-5) 상기 어드레싱 수단 및 상기 니블 액세싱 수단과 협동하여 상기 메모리 셀 어레이와 출력 데이터 포트(DP)사이에 결합되어 있으며, 상기 메모리 셀 어레이로부터 판독된 데이터 비트들과 상기 모드 신호들을 선택적으로 상기 출력 데이터 포트로 전송하도록 동작하는 출력 수단(10)을 갖고 있는 데이터 전달 시스템(6/10)을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제5항에 있어서, 상기 조회 신호(IQR)이 초 고전압 레벨과 저전압 레벨 사이에서 변화되고, 상기 초고전압 레벨이 상기 어드레스 신호들의 고전압 레벨보다 높으며, 상기 응답 시스템(21)이, c-1) 상기 어드레스 신호들의 고전압 레벨과 상기 조회 신호(IQR)의 초 고전압 레벨을 낮추며, 상기 어드레스 핀들(A0 내지 An)과 결합된 스텝-다운 회로(21d), c-2) 상기 조회 신호로부터 테스트 모드 신호(TEST)를 생성하기 위해 상기 스텝-다운 회로와 결합되며, 이 스텝-다운 회로를 통해 공급된 상기 어드레스 신호들에 응답하지 않는 논리 회로(21e) 및 c-3) 상기 모드 신호들 중 한 신호를 상기 출력 수단(10)에 전송하기 위해 상기 스텝-다운 회로를 통해 공급된 상기 조회 신호에 응답하며, 상기 신호원(PD1 내지 PDi)과 결합된 선택 회로(21b)를 포함하고, 상기 출력 수단(10)이 상기 모드 신호들 중 상기 한 신호를 상기 출력 데이터 포트에 전송하기 위해 상기 테스트 모드 신호(TEST)에 응답하며, 상기 테스트 모드 신호의 부재시에 상기 데이터 비트들을 상기 출력 데이터 포트에 전송하는 것을 특징으로 하는 반도체 집적 회로 장치.
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