CN101114271A

CN101114271A - 在处理器之间具有主接口的可多路径访问的半导体存储器

Info

Publication number: CN101114271A
Application number: CNA2007101367959A
Authority: CN
Inventors: 申莲姬; 孙汉求; 李英敏; 李东奕; 朴钟旭; 李镐哲; 金美调; 金中植; 李彰浩
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-07-28
Filing date: 2007-07-27
Publication date: 2008-01-30
Anticipated expiration: 2027-07-27
Also published as: KR100772841B1; CN101114271B

Abstract

一种可多路径访问半导体存储器件，在处理器之间提供接口功能。该存储器件可包括：存储单元阵列，具有在操作上与两个或多个端口相连的共享存储区，所述两个或多个端口可独立地由两个或多个处理器访问；访问路径形成单元，用于响应于处理器所施加的外部信号，在端口之一和共享存储区之间形成数据访问路径；以及接口单元，具有共享存储区中可由这两个或多个处理器访问的标志区和邮箱区，以便为这两个或多个处理器之间的通信提供接口功能。

Description

在处理器之间具有主接口的可多路径访问的半导体存储器

本申请要求2006年7月28日、2006年11月15日、2006年11月15日分别向韩国知识产权局提出的韩国优先权文件No.2006-0071455、No.2006-112557和No.2006-112559的优先权，以引用方式将其内容结合在本文中。

技术领域

本发明涉及一种半导体存储器件，更具体地，涉及一种在处理器之间具有主接口的可多路径访问的半导体存储器件。

背景技术

通常，将具有多于一个访问端口的半导体存储器件称为多端口存储器，尤其是，将具有两个访问端口的存储器件称为双端口存储器。典型的双端口存储器已公知，例如，用作具有可以以随机顺序访问的RAM(随机存取存储器)端口和仅可以以串行顺序访问的SAM(串行访问存储器)的图像处理视频存储器。

另一种多端口存储器包括存储单元阵列，例如DRAM(动态随机存取存储器)单元，可通过两个或多个端口随机地访问。为了将其与端口之一仅允许串行访问的多端口存储器区分，将这种器件称为可多路径访问半导体存储器件。

在近年来发展的便携式电子系统中，例如手持多媒体播放器或手持电话或PDA等，制造商实现并生产了具有多处理器系统的产品，其中如图1所示，多处理器系统采用两个或多个处理器来实现高速且平滑的操作。

参考图1，第一处理器10和第二处理器12通过连接线L10相连。或非存储器14和DRAM 16通过确定的总线B1-B3连接到第一处理器10，DRAM 18和与非存储器20通过确定的总线B4-B6连接到第二处理器20。第一处理器10可执行MODEM功能，用于调制解调通信信号，而第二处理器12可执行应用程序功能，例如处理通信数据、游戏、娱乐等。或非存储器14具有按照或非结构配置的单元阵列，与非存储器20具有按照与非结构配置的单元阵列。或非和与非存储器均是非易失性存储器，具有浮置栅极的晶体管存储单元。非易失性存储器存储即使在断电时也必须保留的数据，例如手持设备的特定代码和存储数据。DRAM 16和18用作处理器的主存储器，但是它们在断电时丢失其数据。

在如图1所示的多处理器系统中，将DRAM分配给每个存储器，并且将全部具有相对低速的诸如UART、SPI或SRAM之类的接口用于处理器之间连接线L10上的通信。因此，难以确保令人满意的数据传输速度，并且存储器配置的复杂度、尺寸和花费增加。因此，开发出如图2所示的方案，以减小尺寸、提高数据传输速度并减少DRAM的数目。

在图2的系统中，与图1的系统相比较，一个DRAM 17通过总线B1和B2连接到第一和第二处理器10和12。如图2所示，为了两个处理器通过两个路径访问一个DRAM，DRAM必须具有两个端口，与相应的总线B1和B2相连。然而，如图3所示，通用DRAM是具有单个端口PO的存储器1。

参考图3，图3示出了通用DRAM的结构，存储单元阵列包括第一至第四组3、4、5和6，每一组与行解码器8和列解码器7相对应并与之相连。上输入/输出读出放大器和驱动器13在操作上通过复用器12、13与第一组3或第三组5相连，并且下输入/输出读出放大器和驱动器13在操作上通过复用器14、15与第二组4或第四组6相连。例如，在选择第一组3的存储器单元和在读取存储在所选存储单元中的数据中，读取数据的输出过程描述如下。使所选的字线有效，并且位线读出放大器读出并放大存储单元中的数据，然后根据相应列选择线的有效，将其传送到本地输入/输出线9。通过第一复用器21的切换操作，将传送到本地输入/输出线9的数据传送到全局输入/输出线GIO，并且与全局输入/输出线GIO相连的第二复用器11将数据从全局输入/输出线GIO传送到上输入/输出读出放大器和驱动器13。上输入/输出读出放大器和驱动器13再次读出并放大数据，然后通过路径单元6，将其输出到数据输出线L5。同时，在读取第四组6的存储单元中存储的数据中，通过复用器24、复用器14、下输入/输出读出传感器和驱动器13、路径单元6和数据输出线L5，并按照该顺序，将数据输出到输出端DQ。如上所述，图3的DRAM 1具有两个组共享一个输入/输出读出放大器和驱动器的结构，并且是通过一个端口PO输入/输出数据的单端口存储器。即，图3的DRAM 1仅适用于图1的系统，并且由于存储器组和端口的结构，并不适用于图2的多处理器系统。

在努力实现对于图2之类的多处理器系统足够的存储器中，在美国公开No.US2003/0093628中公开了一种具有图4所示配置的现有系统，其中多个处理器可访问共享的存储区。

参考图4，图4示出了多处理器系统50，存储器阵列35由第一、第二和第三部分组成。存储器阵列35的第一部分33仅由第一处理器70通过端口37访问，第二部分31仅由第二处理器80通过端口38访问，第三部分32可由第一和第二处理器70和80访问。存储器阵列的第一和第二部分33和31的大小可根据第一和第二处理器70和80的工作负荷来灵活地改变，并且存储器阵列35可由任意种类的存储器或盘存储实现。

为了实现DRAM的存储器阵列35内由第一和第二处理器70和80共享的第三部分32，必须克服一些技术困难。例如，在存储器阵列35和输入/输出读出放大器中正确地对存储区进行布局非常重要，并且为每个端口的读取/写入路径控制提供足够的技术非常重要。

此外，在传统的处理器之间的通信中，例如在MODEM和应用程序处理器或多媒体协处理器之间，使用UART、SPI或SRAM接口，从而产生诸如操作速度低、管脚数目增加等问题。具体地，为了充分实现三维游戏或图像通信、HDPDA、wibro等，必须提高MODEM和处理器之间的数据业务，因此对处理器之间的高速接口的需求增加。

因此，对于由低速通信接口和在DRAM存储单元阵列中分配的共享存储区所引起的问题，需要更好的解决方案。

发明内容

本发明的一些实施例提供了一种能够平稳地访问DRAM存储单元阵列的共享存储区的多处理器系统。

本发明的一些实施例提供了一种可多路径访问半导体存储器件，其具有由两个或多个处理器共享的存储区，并且能够给处理器提供DRAM接口而不是存储器外部的接口。此外，可通过使用共享的存储区和与指示一部分共享存储区的特定地址相对应的接口单元，高速执行处理器之间的数据通信。

本发明的一些实施例提供了一种多处理器系统或DRAM，其可变地分配行地址，以使共享存储区的预定字线对于DRAM芯片中的寄存器可用，从而相应的处理器可识别主接口使用共享存储区的许可、请求获得许可的许可请求和通过分配行地址而进行的数据传送消息。

本发明的一些实施例提供了一种可多路径访问半导体存储器件和处理器之间的接口方法，在两个或多个处理器共享共享存储区时，其能够执行接口，而不需使用处理器外部的主接口。

根据本发明的一些实施例，一种半导体存储器件包括：存储单元阵列，存储单元阵列具有在操作上与两个或多个端口相连的共享存储区，所述两个或多个端口可独立地由两个或多个处理器访问；访问路径形成单元，用于响应于处理器所施加的外部信号，在端口之一和共享存储区之间形成数据访问路径；以及接口单元，具有共享存储区中可由这两个或多个处理器访问的标志区和邮箱区，以便为这两个或多个处理器之间的通信提供接口功能。

根据本发明的一些实施例，一种便携式通信系统包括：第一处理器，用于执行第一确定任务；第二处理器，用于执行第二确定任务；以及随机存取存储区，包括存储单元阵列、第一和第二端口、访问路径形成单元和寄存器单元，该存储单元阵列具有可由第一和第二处理器访问的共享存储区和仅可由第一和第二处理器分别访问的第一和第二专有存储区，第一和第二端口每个均与第一和第二处理器的相应总线相连，访问路径形成单元用于响应于第一和第二处理器施加的外部信号，在端口之一和共享存储区之间形成数据访问路径，寄存器单元具有可对立地(opposedly)访问的标志区和邮箱区，以便为第一和第二处理器之间的通信提供接口功能。

根据本发明的一些实施例，一种在处理器之间提供主接口的方法包括：将处理器与具有共享存储区的可多路径访问半导体存储器件相连；以及通过具有可由处理器共同访问的标志区和邮箱区的接口单元，在处理器之间执行数据通信。在一些实施例中，共享存储区仅可由处理器中获得了对共享存储区的控制权的一个处理器访问，邮箱区在任意时刻均可由两个处理器访问，与控制权无关。

根据本发明的一些实施例，一种半导体存储器件包括：至少一个存储单元阵列，具有在操作上与两个或多个端口相连的共享存储区，这两个或多个端口可独立地由两个或多个处理器访问；以及接口单元，具有响应于共享存储区的特定地址而独立访问的标志区、邮箱区和检查区，以便为处理器之间的通信提供接口功能。

根据本发明的一些实施例，一种半导体存储器件包括：至少一个存储单元阵列，具有在操作上与两个或多个端口相连的共享存储区，这两个或多个端口可独立地由两个或多个处理器访问；以及接口单元，具有可独立访问的标志区和邮箱区，以便为处理器之间的通信提供接口功能，其中，接口单元给第一端口提供第一中断信号，而给第二端口提供相应的第一检查信号，并且接口单元给第二端口提供第二中断信号，而给第一端口提供相应的第二检查信号。

根据上述本发明的一些实施例，通过存储器内部，提供处理器之间的主接口，多个处理器可高速访问所分配的共享存储区。因此，可以提高数据传输和处理速度，可减小系统尺寸，可减少存储器数目，从而极大地降低系统中存储器的成本。

附图说明

参考附图，从下面的说明中，本发明实施例的上述和其它特征将显而易见，附图中：

图1是在便携式通信设备中采用的传统多处理器系统的方框图；

图2是采用可多路径访问存储器的传统多处理器系统的方框图；

图3是示出了传统DRAM的输入/输出路径结构的方框图；

图4是示出了传统多处理器系统的存储器阵列部分的方框图；

图5是根据本发明一些实施例的具有可多路径访问DRAM的多处理器系统的方框图；

图6是示出了根据本发明一些实施例的具有端口和内部缓冲器的可多路径访问DRAM的存储区布局的方框图；

图7和8示出了根据本发明一些实施例的获得主接口对共享存储区的控制权的方法；

图9是示出了根据本发明一些实施例的获得主接口对共享存储区的控制权和进行数据处理的方法的流程图；

图10和11示出了根据本发明一些实施例的图6所示的DRAM的与主接口有关的写入/读取操作的时序示例；以及

图12是示出了根据本发明一些实施例的图6电路的一些示例实现方式细节的方框图。

图13是示出了根据本发明另一些实施例的例如图5所示的具有端口和内部缓冲器的DRAM的存储区的方框图。

图14是示出了具有图13所示DRAM结构的图5的处理器之间的检查区和邮箱区的接口操作的方框图。

图15是示出了根据本发明另一些实施例的具有可多路径访问DRAM的多处理器系统的方框图。

图16是示出了图15中的用于在处理器之间传送邮箱的检查信息的接口操作的方框图。

图17是示出了图14和图16的设备的示例操作的时序图。

图18是示出了图5的DRAM的寄存器访问电路的实施例的方框图。

具体实施方式

下面参考图5至图18来更加详细地描述本发明的实施例，在图5至图18中示出了本发明的示例实施例。然而，本发明可以以多种其它方式来实现，并且不应该理解为受限于这里给出的实施例。而是，提供这些实施例，以使本公开彻底且详尽，并且向本领域技术人员完整地传达本发明的范围。

除非另有说明，否则这里所用的所有术语(包括技术和学术术语)具有本发明所述领域的普通技术人员通常理解的意义。还应该理解，这里所用的术语应该被理解为具有与本说明书的上下文和有关技术一致的意义，而不应该以理想或过分形式化的方式来理解，除非这里特意指出。下面参考图5至图18来更加详细地描述本发明的示例性实施例。然而，本发明可以以多种其它方式来实现，并且不应该理解为受限于这里给出的实施例；而是，提供这些实施例，以使本公开彻底且详尽，并且向本领域技术人员完整地传达本发明的范围。

下面参考附图，描述根据本发明一些实施例的在处理器之间具有接口功能的可多路径访问半导体存储器件。

图5是根据本发明一些实施例的具有可多路径访问DRAM的多处理器系统的方框图。参考图5，一种便携式通信系统包括：第一处理器10，用于执行第一确定任务；第二处理器12，用于执行第二确定任务；以及DRAM 17，在存储单元阵列中具有可由第一和第二处理器10和12访问的存储区。该便携式通信系统还包括通过分离的总线与第一和第二处理器10、12相连的闪存101和102。

在本示例中，DRAM 17被示为双端口组合的SRAM和DRAM，例如三星的OneDRAM^TM器件，但是本发明的原理适用于其它类型的双端口RAM器件。

这里将输出输出信号INTa的端口A称为第一端口，将输出输出信号INTb的端口B称为第二端口。第一端口通过通用输入/输出(GPIO)线与第一处理器10相连，第二端口通过通用输入/输出(GPIO)线与第二处理器12相连。第一处理器10可具有MODEM功能，即调制和解调通信信号，或者基带处理功能，作为处理任务。第二处理器12可具有应用功能，处理通信数据或处理游戏、运动图像、娱乐等，作为处理任务。如果需要，第二处理器12可以是多媒体协处理器。

闪存101和102是非易失性存储器，在存储单元阵列的单元连接配置中具有或非或者与非结构，其中存储单元由具有浮置栅极的MOS晶体管构成。非易失性存储器101和102存储即使在断电时也必须保留的数据，例如手持设备的特定代码和存储数据。在本示例中，闪存被示为或非/与非器件，具有或非型接口的与非型存储结构，例如三星的OneNAND^TM器件，但是本发明的原理适用于其它类型的非易失性存储器。

图5所示的具有双端口的DRAM 17可用于存储要在处理器10和12中执行的命令和数据。此外，DRAM 17控制第一和第二处理器10和12之间的接口功能。尽管下面将给出更加详细的说明，但是DRAM接口用于处理器10和12之间的通信，而不是外部接口。处理器10和12通过可共同访问的共享存储区，通过使用DRAM中具有标志区和邮箱区的接口单元，来执行数据通信。当通过存储器内部提供了处理器之间的主接口时，多个处理器可高速访问所分配的共享存储区，从而提高了紧凑型系统中的数据传输和处理速度。

图5的系统可以是便携式计算设备或便携式通信设备，如移动通信设备(例如蜂窝电话)、双向无线电通信系统、单向寻呼机、双向寻呼机、个人通信系统或便携式计算机。本领域的技术人员可理解，本发明的范围和应用并不局限于此。

在图5的系统中，可将处理器的数目增加为大于等于三个。系统的处理器可以是微处理器、CPU、数字信号处理器、微控制器、缩减命令集计算机、复杂命令集计算机等。但是应该理解，本发明的范围不受系统内处理器数目的限制。此外，在处理器彼此相同或不同时，本发明的范围不受处理器的特定组合的限制。

在下面的说明中，仅作为示例，参考部分示出了存储器件内部的附图，提供图5的DRAM 17内的接口单元和共享存储区以及处理器之间的数据通信操作的细节，以便彻底且详尽地理解本发明。

图6是示出了具有端口和内部缓冲器的例如图5所示的可多路径访问DRAM的存储区的方框图。参考附图，四个存储区B1-B4位于存储单元阵列中。A组存储区B1可由第一处理器10通过第一端口A访问，C和D组存储区B3和B4可由第二处理器12通过第二端口B访问。此外，B组存储区B2可由第一和第二处理器10和12通过第一和第二端口A、B访问。即，B组存储区B2是共享存储区，A、C和D组存储区B1、B3和B4是仅可由每一个相应处理器访问的专有存储区。四个存储区B1-B4中的每一个均可在每个DRAM中以组为单位构成，一组可具有例如64MB、128MB、256MB或1024MB的存储器存储量。

在图6中，可在DRAM中采用例如寄存器或缓冲器等的接口单元，以通过DRAM来在处理器之间提供接口。接口单元具有处理系统开发者所熟悉的标志区和邮箱区。可变地将启用DRAM内共享存储区的一个可选行的特定行地址(1FFF800h～1FFFFFFh，2KB大小＝1行大小)分配给作为接口单元的内部寄存器。因此，当施加地址(1FFF800h～1FFFFFFh)时，禁用共享存储区的相应特定字线，而启用接口单元。因此，通过使用直接地址映射方法，可系统地访问接口单元的标志区和邮箱区，并且在DRAM内部，对访问相应禁用地址的命令进行解码，并映射到DRAM内的寄存器。因此，芯片组的存储控制器按照与其它存储器中存储单元相同的方法，创建命令，从而避免由具有开放策略的控制器所引起的预充电。

在图6中，在标志区分配有16比特的内部寄存器中，邮箱A至B区分配有16比特，邮箱B至A区分配有16比特，并且预备区Rvd可由特定行地址共同启用，并且根据所施加的列地址而被单独访问/映射。即，当施加特定行地址(1FFF800h～1FFFFFFh)时，禁用共享存储区的相应区域部分A2，而启用DRAM内的寄存器，从而给处理器提供DRAM接口。

在寄存器中分配的标志区中指示出共享存储区的控制权，并且将根据预定传输方向而赋予相应处理器的例如权利请求、数据传送、命令传输等的消息写入邮箱区。具体地，为了通过邮箱区将消息传送给相应处理器，使用邮箱写入命令。在产生写入命令时，DRAM创建输出信号(下面称为INTa、INTb)，以使预定方向上的相应处理器执行中断处理服务，并且输出信号在硬件上与相应处理器的GPIO或UART相连。

图7和8示出了在图5所示的DRAM中执行主接口时获得对共享存储区的控制权的方法。图7和8提供了如下示例：处理器通过使用标志和邮箱来获得控制权，启用共享存储区，作为处理器的共享资源，而没有彼此的冲突。在DRAM存储器的一般复位操作中，执行自动刷新操作两次，然后设置MRS(模式寄存器组)信号，但是这里在完成存储器的复位之前设置MRS信号，因此不能够执行自动刷新。为了能够执行自动刷新，作为缺省将对共享存储区B2的控制权分配给一个处理器(下面称为“AP/MC”)。然后，在没有控制权的另一处理器(下面称为“MODEM”)请求使用共享存储区B2时，通过图中附图标记①表示的箭头所示出的路径，将请求权利的邮箱消息发送到具有权利的处理器。MODEM 10通过附图标记②表示的箭头所示出的路径，周期性地监视标志区，以便检查对控制权的获取。此时，DRAM 17理解相应的邮箱写入命令，然后通过附图标记③表示的箭头所示出的路径，产生输出，以产生AP/MC 12的中断，并且AP/MC 12的中断控制器15在通过附图标记④表示的箭头所示出的路径接收到相应邮箱读取命令时，将有效信号转换为无效信号。然后，AP/MC 12的CPU 14执行中断服务例程，并在最初的工作结束时，通过附图标记⑤表示的箭头所示出的路径，释放标志，以使处理器10可使用标志。因此，周期性监视该操作的MODEM 10检查并确认通过路径⑤标志的释放，并确保对共享存储区B2的访问权。

图9是示出了通过图6的DRAM的图5的处理器之间的数据流的流程图。图10和11示出了图6所示的DRAM的与主接口功能有关的写入/读取操作的时序。

图9至11示出了方法的示例实施例，其中，第二处理器最初具有对共享存储区B2的访问权，然后第一处理器MODEM 10获得访问权，并将数据发送到第二处理器AP 12。图10和11的时序图详细示出了如下示例：在MODEM 10将数据写入图12所示的共享存储器组A1并且AP 12从中读取数据时，使用在图12的内部寄存器50中设置的标志和邮箱。

在描述通过DRAM的内部接口进行数据传输之前，参考图12，如下描述可多路径访问的DRAM的多路径访问操作，图12是详细示出了图6的电路的方框图。

例如，在图12中，在第一处理器10可通过第一端口500访问共享存储器组A1时，第二处理器12可同时通过第二端口510来访问另一存储区。可以通过访问路径形成单元来实现这种多路径访问操作，在访问路径形成单元中，基本采用图12的路径判定单元200。

在可由第一和第二处理器10和12访问的共享存储器组A1的示例中，共享存储区A1内的全局输入/输出线GIO可选择性地与第一和第二端口500和510之一相连，第一和第二端口500和510每个均相应地与第一和第二处理器相连。可通过路径判定单元200的控制操作来实现该选择性连接。

访问路径形成单元的路径判定单元200响应于第一和第二处理器10和12所施加的外部信号IN-A和IN-B，产生路径判定信号MA、MB，以在端口A和B之一与共享存储区A1之间形成数据访问路径。该外部信号可包括行地址选通信号RASB、写入启用信号WEB和组选择地址BA，这些信号的每一个均通过第一和第二端口500和510施加。

访问路径形成单元包括行和列地址复用器28、38、第一和第二全局复用器120和121以及输入/输出有关路径单元。

行和列地址复用器28、38响应于路径判定信号MA、MB，从通过第一和第二端口500、510施加的行和列地址A_ADD、B_ADD、A_CADD、B_CADD中选择一个行和列地址A_ADD、A_CADD，并且每个将地址提供给与共享存储区A1相连的行解码器30和列解码器40。

第一和第二全局复用器120和121响应于路径判定信号MA、MB，将共享存储区A1的全局输入/输出线GIO与第一或第二端口相连。

输入/输出有关路径单元包括连接在第一全局复用器120和第一端口500之间的第一输入/输出有关电路130、300以及连接在第二全局复用器121和第二端口510之间的第二输入/输出有关电路131、310。

第一输入/输出有关电路可包括输入/输出读出放大器和数据输入/输出驱动器，输入/输出读出放大器在操作上与第一全局复用器120相连。

共享存储区A1的行列矩阵中的多个存储单元可以是DRAM存储单元，其中每个单元包括一个访问晶体管和存储电容器。

对于图12所示的一个共享存储区A1，设置两个输入/输出读出放大器和写入驱动器130和131，并且第一和第二全局复用器120和121具有互补的切换操作。

第一和第二处理器10和12共享设置在全局输入/输出线GIO与存储单元之间的电路器件和线路来执行访问操作，并独立地使用从每个端口到全局复用器120、121的输入/输出有关电路器件和线路。

第一和第二处理器10和12通过第一和第二端口，共享共享存储区A1的全局输入/输出线GIO、在操作上与全局输入/输出线相连的本地输入/输出线LIO、通过列选择信号CSL在操作上与本地输入/输出线相连的位线BL、连接在位线上的用于读出并放大位线信号的位线读出放大器、以及与访问晶体管AT相连在位线上形成存储单元的存储单元。

路径判定单元200由多个逻辑门构成，并接收通过第一、第二端口500、510施加的行地址选通信号RASB_A、RASB_B、写入启用信号WEB_A、WEB_B和组选择地址BA_A、BA_B。在首先通过端口之一施加行地址选通信号RASB时，路径判定单元200产生路径判定信号MA、MB，以便可通过信号输入的一个端口来访问共享存储区A1。如果同时施加行地址选通信号RASB，则处理器希望具有访问共享存储区A1的优先权，直到根据系统的规定而断开为止。

如果第一处理器10访问作为共享组的共享存储区A1，并且操作模式是读取操作，则图12的路径判定单元200在逻辑上组合从第一处理器10施加的外部信号，并使路径判定信号MA有效，并使路径判定信号MB无效。行地址复用器28选择通过第一端口A施加的行地址A_ADD，并将其提供给行解码器30。行解码器30使共享存储区A1内第一处理器10要访问的字线WLi有效。当字线WLi有效时，使其中访问晶体管的栅极与相同字线相连的存储单元的数据呈现在相应位线上。位线读出放大器读出并放大所呈现的信号，然后输出数据。在与有效列选择信号CSL相对应的列选通门导通时，将位线数据传送到相应的本地输入/输出线LIO。列选通门的导通操作如下。使字线WLi有效，从而存储单元的数据以高或低电平电位出现在位线上，然后列地址复用器38选择第一端口A的列地址A_CADD，并将其输出到列解码器40。列解码器40使列选择信号有效，选择要由第一处理器10访问的列。

在构成第一复用器F-MUX 20的晶体管导通时，将以电位电平出现的本地输入/输出线LIO的数据传送到全局输入/输出线GIO。这里通常施加在晶体管栅极上的切换信号可以是响应于从行解码器30输出的解码信号而产生的信号。在这种情况下，以有效状态输出路径判定信号MA，因此通过第二复用器120，将传送到全局输入/输出线GIO的数据传送到输入/输出读出放大器和写入驱动器130。输入/输出读出放大器再次将在通过这些路径的传送操作期间衰减的数据电平放大，并通过复用器和驱动器300将其传送到第一端口500。

另一方面，在这种情况下，禁用第二复用器121并且切断第二处理器12对共享存储区A1的访问操作。但是，第二处理器12可通过第二端口510来访问共享存储区A1之外的其它存储区。这里，可根据第一和第二处理器的工作负荷来可变地确定存储区的大小或数目。

输入/输出读出放大器和写入驱动器133是构成位于第一端口500与共享存储区组之外的存储区组之间的输入/输出有关电路的部件，并具有与输入/输出读出放大和写入驱动器300相同的结构。类似地，输入/输出读出放大器和写入驱动器134是构成位于第二端口510与共享存储区组之外的存储区组之间的输入/输出有关电路的部件，并具有与输入/输出读出放大器和写入驱动器300相同的结构。此外，列解码器42与共享存储器组之外的存储器组相连。

回来参考图9至11，以下描述MODEM 10将数据写入共享存储器组A1并且AP 12读取数据的示例。

首先参考图9的S91，作为缺省，B端口具有访问许可。因此，图10表示权利的信号AUT示出为“B-master”。此时，即使通过MODEM 10周期性地读取图12所示的内部寄存器50的标志区51，AP 12仍然具有该权利。此时，在与A端口相连的MODEM 10请求访问许可时，如图9的步骤S94所示，将请求权利的数据写入A至B邮箱52。即，在步骤S93中通过检查访问许可而确定端口B具有权利之后，执行步骤S94。在步骤S96中，根据访问请求结果，如图10的箭头A1所示，将DRAM 17的输出信号INTb以低电平施加到AP 12。然后，AP 12的中断控制器15辨认出存在来自处理器10的访问请求。AP 12首先在图10的时间点S1处停止对共享存储区A1的访问操作，并执行预充电，以避免共享存储区A1的存储单元中存储的数据的消失。在步骤S97中，AP 12读取MODEM 10写入数据的A至B邮箱52，并以高电平状态清除DRAM 17的输出信号INTb。因此，如图10的箭头A2所示，波形INTb的电平恢复为高电平。在从图10的R1至R2的时间段期间，AP 12再次恢复预充电和对共享存储区的访问权，然后在时间点R2之后，将指示“B master释放”的数据写入标志区51。在这种情况下，例如，标志区51中表示为“1”的数据改变为“0”，从而MODEM 10可辨认出AP 12被授予访问权。包括标志区51的内部寄存器或缓冲器具有存储单元，例如触发器或锁存器，因此并不需要预充电操作。紧接在时间点R2过去之后完成图9的步骤S98。在图10的时间段a4，周期性地检查标志区51的MODEM 10在时间点R2之后读取标志区51，然后辨认出访问权属于MODEM自身。图10和图11的时序参数是具有脉冲时间4、CAS延迟3和WL1的DRAM的示例，其中WL表示与图10所示的一个时钟周期相对应的时间段a2。图10中的时间段a1、a3、a4、a5、a6和a7表示tRCD、BL/2+tWR、访问许可获取时间段、tRP、tRCD和CL+BL/2。时间段a4与图9的MODEM 10在执行步骤S95中花费的时间相对应。因此，采用图9所有的各个步骤和图10的时序图，根据本发明的一个实施例描述了MODEM 10，其中MODEM 10作为第一处理器，用于从缺省具有访问许可的AP 12获取访问许可。

在下面对图9和图11的数据处理中包含的各个步骤的描述中，MODEM 10获取访问许可并写入数据，然后将所写数据传送到AP 12。

即，通过图9的步骤S98获得了访问许可的MODEM 10按照图9的步骤S100、S101和S102的顺序，执行这些步骤。通过将数据写入DRAM的共享存储区、将消息数据写入相应处理器的邮箱、并释放标志区51，来按照顺序执行步骤S100、S101和S102。在图11中，在整个时间段的前半部分中，指示权利的信号AUT被示为“A-master”，并在整个时间段的后半部分中，指示权利的信号AUT被示为“B-master”。在指示tRP的时间段b1之后的时间段b2内，MODEM 10将传输数据写入共享存储区A1。通过上述多路径访问操作来执行该写操作。在完成了写操作之后，在时间段t3开始之前，MODEM 10将消息数据写入B至A邮箱53。例如，消息数据可以表示如下请求：如果AP 12有时间，则AP 12读取MODEM 10所写的传输数据。然后，MODEM 10在指示时间段b3的结束时间的时间点R3处改变标志区51的许可权数据。

在MODEM 10将消息写入B至A邮箱53时，AP 12接收图11所示的DRAM17的低电平的中断输出信号INTb。因此，AP 12在步骤S104处，在时间点R4处对中断输出信号做出响应。AP 12在步骤S105中读取B至A邮箱53，并以高电平状态清除DRAM 17的输出信号INTb。因此，如图11的箭头A4所示，波形INTb的电平恢复为高电平。AP 12在步骤S106中读取标志区51。在图11的时间点R5处，AP 12再次恢复预充电和对共享存储区A1的访问权。在步骤S107中，AP 12从MODEM中读取写入共享存储区A1的数据。在图11的时间段b5内执行步骤S107。通过B端口，通过上述多路径访问操作，来执行对存储在共享存储区内的数据的读取操作。

在数据传输之后，在步骤S108中，AP 12将消息数据写入邮箱，并且在步骤S109中，AP 12释放标志，以便释放访问权。响应于步骤S108，在步骤S110中，MODEM 10接收从DRAM发送来的中断输出信号，并在步骤S111中，从邮箱读取消息数据。

如上所述，通过DRAM的内部寄存器来执行接口操作，并由另一个相应处理器读取一个处理器写入的数据。

通过邮箱来发送数据的一些优点如下。仅允许获得了对共享存储区的控制权的处理器访问共享存储区，但是两个处理器在任何时间均可以访问邮箱区，与控制权无关。即，两个处理器分配特定比特，因此可向相应处理器发送数据或命令。可接收并存储与邮箱的尺寸相对应的数据，通过邮箱发送数据或命令，不需要浪费时间来请求控制权。

图13是示出了例如图5所示的具有端口和内部缓冲器的可多路径访问DRAM的存储区的另一个实施例的方框图。

如图13所示，该实施例还在接口区中包括检查区，这与图6不同。检查区存储指示在将另一处理器的消息存储在邮箱区中时另一处理器是否已经读取了消息的检查信息。

在图13中，在内部寄存器中，标志区分配有4比特，邮箱A至B区分配有32比特，邮箱B至A区分配有32比特，检查A至B区分配有1比特，检查B至A区分配有1比特，预备区Rvs保留用于其它可能的使用。这些区域共同由特定行地址启用，并根据所施加的列地址而独立被访问/映射。这里，检查A至B区和检查B至A区每一个均可分配有2比特，其中1比特可存储信息，另外1比特用作预备区。作为另一个示例，如图6所示，标志区、邮箱A至B区和邮箱B至A区每个均分配有16比特。

因此，在施加特定行地址1FFF800h～1FFFFFFh时，禁用共享存储区的相应区域部分A2，而启用DRAM内的寄存器，因此给处理器提供DRAM接口。第一处理器10能够在邮箱A至B区中读和写，而第二处理器12仅可在邮箱A至B区中读，而不能够写。相反地，第二处理器2能够在邮箱B至A区中读和写，而第一处理器10仅可在邮箱B至A区中读，而不能够写。

在寄存器中分配的标志区中指示出对共享存储区的控制权，并且将根据预定传输方向而赋予相应处理器的例如权利请求、数据传送、命令传输等的消息写入邮箱区。具体地，为了通过邮箱区将消息传送到相应处理器，使用邮箱写入命令。在产生写入命令时，DRAM创建输出信号(INTa，INTb)，以使预定方向上的相应处理器执行中断处理服务，并且输出信号在硬件上与相应处理器的GPIO或UART相连。

下面结合检查区的接口操作和检查操作的独立管脚，描述可多路径访问半导体存储器件中通过使用上述邮箱区来发送消息的方法。已经在图6-12中描述了共享存储区和标志区的读操作或写操作。

图14示出了具有图13所示DRAM结构的系统中的处理器之间的检查区和邮箱区的接口操作。

如图14所示，在第一处理器10希望发送例如权利请求、数据传送、命令传输等的消息时，第一处理器将该消息写入邮箱A至B区。这里，DRAM 17启用/产生中断信号INTb，以便向第二处理器12通知已经将消息写入邮箱A至B区。在将消息写入邮箱A至B区中时，启用中断信号INTb，并在第二处理器12读取存储在邮箱A至B区中的消息时，禁用中断信号INTb。

接下来，第一处理器10监视检查A至B区，以检查第二处理器12是否已经读取了存储在邮箱A至B区中的消息。检查A至B区中的检查寄存器存储了指示第二处理器12是否读取了消息的信息。检查寄存器可存储具有与中断信号INTb相同相位或者与信号相反相位的信息。例如，在信号具有相同相位情况下的操作如下。在以低电平启用中断信号INTb时，第二处理器12尚未读取存储在邮箱A至B区中的消息。因此，在检查A至B区中存储低电平“数据0”。之后，在以高电平禁用中断信号INTb时，第二处理器12已经读取了存储在邮箱A至B区中的消息。因此，在检查A至B区中存储高电平“数据1”。第一处理器10在邮箱A至B区中存储消息，然后偶尔监视检查A至B区，以便检查第二处理器12是否读取了存储在邮箱A至B区中的消息。

在确定第二处理器12已经读取了存储在邮箱A至B区中的消息时，可在邮箱A至B区中写入另一消息。提供上述检查A至B区避免了改写邮箱A至B区中的消息。

接下来，描述第二处理器12希望向第一处理器10发送例如权利请求、数据传送、命令传输等的消息的操作。在这种情况下，第二处理器12在邮箱B至A区中写入消息。这里，DRAM 17启用/产生中断信号INTa，以便向第一处理器10通知已经在邮箱B至A区中写入了消息。在邮箱B至A区中写入消息时启用中断信号INTa，并在第一处理器10读取存储在邮箱B至A区中的消息时禁用中断信号INTa。

接下来，第二处理器12监视检查B至A区，以检查第一处理器10是否已经读取了存储在邮箱B至A区中的消息。检查B至A区中的检查寄存器存储指示第一处理器10是否已经读取消息的信息。检查寄存器可存储具有与中断信号INTa相同相位或与信号相反相位的信息。

例如，信号具有相同相位的操作如下。在以低的电平启用中断信号INTa时，第一处理器10尚未读取存储在邮箱B至A区中的消息。因此，在检查B至A区中存储低电平“数据0”。之后，在以高电平禁用中断信号INTa时，第一处理器10已经读出了存储在邮箱B至A区中的消息。因此，在检查B至A区中存储高电平“数据1”。第二处理器12在邮箱B至A区中存储消息，然后偶尔监视检查B至A区，以便检查第一处理器10是否已经读取了存储在邮箱B至A去中的消息。

在确定第一处理器10已经读取了存储在邮箱B至A区中的消息时，可在邮箱B至A区中写入另一消息。提供上述检查区B至A区避免了改写邮箱B至A区中的消息。

尽管图14示出了两个处理器，但是本领域普通技术人员可以实现具有其它数目处理器的结构。在这种情况下，可由已经读取了消息的处理器之外的其它处理器来监视检查B至A区和检查A至B区。

图15和16示出了根据本发明另一些实施例，还包括分离的输出管脚，但是不具有图13和14所述的检查区的结构。

图15与图5类似，因此下面仅描述具有不同结构的部分。如图15所示，DRAM 17具有两个独立的端口。这里将具有输出信号INTa、CHb的端口A称为第一端口，并且第一端口与第一处理器10和第二处理器12相连。这里，输入第一处理器10的信号INTa用作中断信号，而输入第二处理器12的信号CHb是指示第一处理器10是否已经读取了存储在邮箱B至A区中的消息的检查信号。

这里将具有输出信号INTb、CHa的端口B称为第二端口，并且第二端口与第一处理器10和第二处理器12相连。这里，输入第二处理器12的信号INTb用作中断信号，而输入第一处理器10的信号Cha是告知第二处理器12是否已经读取了存储在邮箱A至B区中的消息的检查信号。

在图15中，中断信号指示是否已经读取了存储在相应存储器的邮箱区中的消息。图15中的结构使用以下特性：在处理器将消息写入邮箱时，启用中断信号，而在相应处理器已经读取了存储在邮箱中的消息时，禁用中断信号。在这种情况下，检查信号具有与中断信号相同的相位。在启用中断信号时禁用检查信号，而在禁用中断信号时启用检查信号。

结合图16，如下描述该结构的操作。首先，在第一处理器10希望向第二处理器12发送例如权利请求的消息时，第一处理器在邮箱A至B区中写入消息。这里，DRAM 17以低电平启用/产生中断信号INTb，以便向第二处理器12通知已经在邮箱A至B区中写入了消息。在这种情况下，以与中断信号INTb相同的相位保持禁用检查信号CHa。

然后，在第二处理器12读取了存储在邮箱A至B区中的消息时，以高电平禁用中断信号INTb。同时，以高电平启用检查信号CHa，以便向第一处理器10通知已经读取了所存储的消息。在检查信号CHa指示第二处理器12已经读取了存储在邮箱A至B区中的消息时，第一处理器10可在邮箱A至B区中写入另一消息。

接下来，在第二处理器12希望向第一处理器10发送例如权利请求的消息时，第二处理器在邮箱B至A区中写入消息。这里，DRAM 17以低电平启用/产生中断信号INTa，以便向第一处理器10通知已经在邮箱B至A区中写入了消息。在这种情况下，以与中断信号INTa相同的相位保持禁用检查信号CHb。

然后，在第一处理器10读取了存储在邮箱B至A区中的消息时，以高电平禁用中断信号INTa。此时，以高电平启用检查信号CHb，以便向第二处理器12通知已经读取了所存储的消息。在检查信号CHb指示第一处理器10已经读取了存储在邮箱B至A区中的消息时，第二处理器12可在邮箱B至A区中写入另一消息。

图17是示出了可应用于图14或图16的操作的示例实施例的时序图。尽管为了方便而参照图14和图16来示出操作，但是实施例可具有不同的结构，因此其它操作可以不同。例如，图14的实施例具有与图16的使用中断信号的检查寄存器不同的检查寄存器。此外，图17示出了在第一处理器10在邮箱中存储消息以及第二处理器12读取该消息的示例。

如图17所示，第一处理器10通过检查区中的检查寄存器或检查信号，来检查是否可在邮箱中存储消息。在这种情况下，检查寄存器存储数据“1”，或者以高电平启用检查信号，并且第一处理器10在邮箱中写入消息。换言之，存储D0至D3的消息，在邮箱中写入消息之后，第一处理器10持续地监视检查区或检查信号。替代地，第一处理器可仅在希望发送另一消息时进行监视。在第一处理器10在邮箱中存储消息时，DRAM使中断信号INTb低电平启用，并将该信号发送到第二处理器12。此外，检查寄存器存储数据“0”，或者检查信号改变为禁用状态。

相应地，第二处理器12读取存储在邮箱中的消息。检查信息处于禁用状态或者是数据“0”，直到第二处理器12读取所存储的消息为止，从而第一处理器10能够通过检查信息CHa来检查是否在邮箱中写入另一消息。

在通过中断信号INTb被告知所存储的消息的第二处理器12读取所存储的消息时，以高电平禁用中断信号INTb，并且检查信息CHa改变为高电平或数据“1”的启用状态。

然后，第一处理器10通过检查信息在邮箱中存储另一消息。如上所述，发送邮箱中的消息的处理器被告知相应处理器是否读取了该消息，从而避免了任何的消息重复或者对邮箱的改写。

在施加特定行地址时，上述结构也许需要分离电路来禁用与共享存储区相对应的特定字线并启用接口单元。这里，分离电路被称为“寄存器访问电路”。

图18示出了寄存器访问电路的实施例的方框图。

如图18所示，寄存器访问电路R100包括寄存器地址确定单元R110、共享存储区地址确定单元R120、以及寄存器访问信号产生单元R130。

寄存器访问电路R100适用于避免对与特定地址相对应的存储单元的访问，并启用DRAM接口单元。寄存器地址确定单元R110确定所施加的地址是否用于访问接口单元，因此在所施加的地址是特定行地址1FFF800h～1FFFFFFh时，该单元启用第一启用信号(REG_ADD)。换言之，在施加特定行地址1FFF800h～1FFFFFFh之外的行地址时，不产生第一启用信号REG_ADD。

共享存储区地址确定单元R120确定施加用于在存储区B1-B4中选择任意存储区的存储器地址是否是用于选择共享存储区的存储器地址。换言之，在施加用于选择共享存储器地址的存储器地址时，共享存储区地址确定单元R120启用第二启用信号SB。如果共享存储区由一组存储区(例如B组)构成，则用于选择组B2的组地址可以是用于选择共享存储区的存储器地址。将共享存储区的特定行地址1FFF800h～1FFFFFFh称为“寄存器地址”。

第二启用信号SB存在的原因是在每一组存储器中存在特定行地址1FFF800h～1FFFFFFh，因此需要检查该地址是否是共享存储区的地址，以便指定接口单元的寄存器地址。

寄存器地址信号产生单元R130响应于第一启用信号REG_ADD和第二启用信号SB，产生寄存器访问信号REG_ACCESS。

仅在第一启用信号REG_ADD和第二启用信号SB两个均被启用时，才产生寄存器访问信号REG_ACCESS，并且在未启用启用信号中的任何一个时不产生寄存器访问信号。寄存器访问信号REG_ACCESS首先启用接口单元R170。因此启用构成接口单元R170的寄存器。

然后，寄存器访问信号REG_ACCESS使与特定行地址1FFF800h～1FFFFFFh相对应的字线启用。换言之，寄存器访问信号使字线驱动单元R140不产生用于启用字线的信号。这避免了对与对应于特定行地址1FFF800h～1FFFFFFh的字线相连的存储单元的访问。构成字线驱动单元R140的电路可包括子字线驱动器、正常字线启用信号(NWE)产生电路、字线选择信号(PXI)产生电路等。寄存器访问信号REG_ACCESS可控制子字线驱动器、正常字线启用信号(NWE)产生电路、字线选择信号(PXI)产生电路等的操作。换言之，寄存器访问信号REG_ACCESS可使驱动器和电路不工作。因此，寄存器访问信号避免产生用于启用驱动器和电路的启用信号。

然后，寄存器访问信号REG_ACCESS禁用用于读取数据的读出/传递单元R150。读出/传递单元R150包括读取有关电路，读取有关电路包括操作用于读取存储单元中的数据的读出放大器。在施加特定行地址1FFF800h～1FFFFFFh时，产生与读出对应于该地址的存储单元的数据有关的用于启用读出/传递单元R150的信号。相应地，在施加特定行地址信号1FFF800h～1FFFFFFh时，寄存器访问信号可禁用读出/传递单元R150。尽管寄存器访问信号REG_ACCESS禁用读出/传递单元R150，其启用不应该禁用的数据传递单元R160，以便在构成接口单元R170的寄存器中存储信息。如果DRAM具有适用于使读出/传递单元R150和数据传递单元R160同时被启用或禁用的结构，则寄存器访问信号使用于控制单元的启用的控制信号处于禁用状态，并独立地产生用于启用数据传递单元R160的信号。

总而言之，寄存器访问信号REG_ACCESS启用与接口单元的操作有关的电路，并禁用在启用与特定行地址相对应的字线时需要的电路。

如上所述，在DRAM中包括接口单元的可多路径访问半导体存储器件中，在输入启用接口单元的寄存器地址时，禁用与该地址相对应的字线。此外，存储器件可通过禁用与接口操作无关的读出/传递单元，来降低耗电。

尽管结合附图描述了本发明的一些实施例，但是对于本领域技术人员显而易见的是，可在本发明内进行修改和改变，而不会背离本发明的精神或范围。因此，本发明意欲涵盖本发明的这些修改和变化，只要这些修改和变化在所附权利要求及其等同物的范围内。例如，可以在不背离本发明的精神或范围下，以多种方式改变存储器内寄存器或组的配置、或者电路配置和访问方法。

例如，利用四个存储区，一个可指定为共享存储区，另外三个可指定为专有存储区，或者所有四个指定为共享存储区。此外，上面以采用两个处理的系统为例进行了描述，但是在采用三个或更多个处理器的系统中，三个或更多个端口可与一个DRAM相连，并且在特定时间，三个处理器之一可访问确定的共享存储器。此外，在上面的说明中以DRAM为例，但是本发明并不局限于此，本发明的范围可扩展到静态随机存取存储器或非易失性存储器等。

如上所述，在根据本发明一些实施例的半导体存储器件中，通过存储器内部提供了处理器之间的主接口，因此多个处理器可高速访问共享存储区。因此，可提高数据传输和处理速度，可减小系统尺寸，并且可减少存储器数目，极大地降低系统中存储器的成本。

通过为检查操作提供检查寄存器或独立管脚，一个处理器能够辨别出另一个处理器是否已经读取了存储在邮箱中的消息，因此避免了任何的消息重复或邮箱中消息的改写。

在附图和说明书中，公开了本发明的典型实施例，尽管采用了特定术语，但是是以一般化且描述性的意义而不是限制目的来使用这些术语，在所附权利要求中给出了本发明的范围。

Claims

1.一种半导体存储器件，包括：

存储单元阵列，具有在操作上与两个或多个端口相连的共享存储区，所述两个或多个端口可独立地由两个或多个处理器访问；

访问路径形成单元，用于响应于处理器所施加的外部信号，在端口之一和共享存储区之间形成数据访问路径；以及

接口单元，具有共享存储区中可由这两个或多个处理器访问的标志区和邮箱区，以便为这两个或多个处理器之间的通信提供接口功能。

2.根据权利要求1所述的器件，其中，访问路径形成单元包括：

路径判定单元，用于在逻辑上组合外部信号，并产生路径判定信号；

行和列地址复用器，用于响应于路径判定信号，从通过端口施加的行和列地址中分别选择一行和一列地址，并将该地址施加到与共享存储区相连的行解码器和列解码器中的每一个；

第一和第二全局复用器，用于响应于路径判定信号，将共享存储区的全局输入/输出线与第一数据输入/输出线相连，或者将共享存储区的全局输入/输出线与第二数据输入/输出线相连；以及

输入/输出有关路径单元，包括连接在第一全局复用器和第一端口之间的第一输入/输出有关电路以及连接在第二全局复用器和第二端口之间的第二输入/输出有关电路。

3.根据权利要求2所述的器件，其中，第一输入/输出有关电路包括：

数据输出路径电路，包括在操作上与第一全局复用器相连的输入/输出读出放大器、在操作上与输入/输出读出放大器相连的数据复用器、与数据复用器相连的数据输出缓冲器以及与数据输出缓冲器相连以便驱动输出数据的数据输出驱动器；以及

数据输入路径电路，包括第一端口中的数据输入缓冲器、与数据输入缓冲器相连以便主要驱动写入数据的第一输入驱动器、以及与第一输入驱动器相连以便辅助驱动写入数据的第二输入驱动器。

4.根据权利要求3所述的器件，其中，位于共享存储区的行列矩阵中的多个存储单元是动态随机存取存储器即DRAM单元，每一个DRAM单元包括访问晶体管和存储电容器。

5.根据权利要求3所述的器件，其中，共享存储区中设置两个输入/输出读出放大器。

6.根据权利要求3所述的器件，其中，第一和第二全局复用器具有彼此相反的切换操作。

7.根据权利要求4所述的器件，其中，路径判定单元在逻辑上组合通过端口分别施加的行地址选通信号、写入启用信号和组选择地址，并产生路径判定信号。

8.根据权利要求4所述的器件，其中，通过端口，所述两个或多个处理器共享共享存储区的全局输入/输出线、在操作上与全局输入/输出线相连的本地输入/输出线、通过列选择信号在操作上与本地输入/输出线相连的位线、与位线相连以便从位线读出并放大数据的位线读出放大器、以及与访问晶体管相连在位线上形成存储单元的存储单元。

9.根据权利要求1所述的器件，其中，在通过特定地址访问接口单元时，全部禁用与共享存储区的特定字线相连的存储单元。

10.根据权利要求9所述的器件，其中，接口单元包括内部缓冲器，并且在特定地址是行地址时，通过列地址来访问标志区和邮箱区。

11.根据权利要求10所述的器件，其中，标志区和邮箱区每个均具有16比特的存储区。

12.一种便携式通信系统，包括：

第一处理器，用于执行第一确定任务；

第二处理器，用于执行第二确定任务；以及

随机存取存储器，包括存储单元阵列、第一和第二端口、访问路径形成单元和寄存器单元，该存储单元阵列具有可由第一和第二处理器访问的共享存储区和仅可由第一和第二处理器分别访问的第一和第二专有存储区，第一和第二端口每个均与第一和第二处理器的相应总线相连，访问路径形成单元用于响应于第一和第二处理器施加的外部信号，在端口之一和共享存储区之间形成数据访问路径，寄存器单元具有可对立地访问的标志区和邮箱区，以便为第一和第二处理器之间的通信提供接口功能。

13.根据权利要求12所述的系统，其中，标志区和邮箱区对应于共享存储区的特定地址。

14.根据权利要求12所述的系统，其中：

共享存储区仅可由获得了对共享存储区的控制权的一个处理器访问；以及

邮箱区可在任意时间由两个处理器访问，与控制权无关。

15.一种在处理器之间提供主接口的方法，包括：

将处理器与具有共享存储区的可多路径访问半导体存储器件相连；以及

通过具有可由处理器共同访问的标志区和邮箱区的接口单元，在处理器之间执行数据通信。

16.根据权利要求15所述的方法，其中，接口单元映射到共享存储区内的特定地址。

17.根据权利要求15所述的方法，其中：

邮箱区可在任意时间由两个处理器访问，与控制权无关。

18.根据权利要求17所述的方法，其中，第一处理器可通过以下步骤获得对共享存储区的控制权：

将数据写入邮箱区之一；以及

周期性地检查标志区。

19.根据权利要求18所述的方法，其中，第二处理器可将数据写入标志区，以便释放对共享存储区的控制。

20.一种半导体存储器件，包括：

至少一个存储单元阵列，具有在操作上与两个或多个端口相连的共享存储区，这两个或多个端口可独立地由两个或多个处理器访问；以及

接口单元，具有响应于共享存储区的特定地址而独立访问的标志区、邮箱区和检查区，以便为处理器之间的通信提供接口功能。

21.根据权利要求20所述的器件，其中，共享存储区中的存储单元按照矩阵形式设置，并且包括DRAM存储单元，每个单元具有访问晶体管和存储电容器。

22.根据权利要求21所述的器件，其中，在通过特定地址访问接口单元时，禁用与共享存储区的相应字线相连的存储单元。

23.根据权利要求22所述的器件，其中，在施加特定地址时通常启用接口单元，并且响应于独立的列地址而访问标志区、邮箱区和检查区。

24.根据权利要求20所述的器件，其中，为每个端口提供邮箱区和检查区。

25.根据权利要求24所述的器件，其中，每个邮箱区根据预定传输方向存储要从第一处理器发送到第二处理器的例如权利请求或数据/命令传输的消息。

26.根据权利要求25所述的器件，其中，产生中断信号，以向第二处理器通知在邮箱中存储了消息。

27.根据权利要求26所述的器件，其中，在邮箱中写入消息时，启用中断信号，并在第二处理器读取了存储在邮箱中的消息时禁用中断信号。

28.根据权利要求27所述的器件，其中，检查区存储指示第二处理器是否读取了存储在邮箱中的消息的信息。

29.根据权利要求28所述的器件，其中，由第二处理器之外的一个或多个其它处理器监视检查区中存储的信息。

30.根据权利要求20所述的器件，其中，当半导体存储器件具有两个端口时，标志区和每一个邮箱区分别具有16比特的存储区，检查区分别具有1或2比特的存储区。

31.根据权利要求20所述的器件，其中，在半导体存储器件具有两个端口时，标志区具有4比特的存储区，邮箱区分别具有32比特的存储区，检查区分别具有1或2比特的存储区。

32.根据权利要求22所述的器件，还包括：寄存器访问电路，用于避免对与特定地址相对应的存储单元的访问，并启用接口单元。

33.根据权利要求32所述的器件，其中，寄存器访问电路包括：

寄存器地址确定单元，用于确定所施加的地址是否是用于访问接口单元，并在该地址是特定地址时启用第一启用信号；

共享存储区地址确定单元，用于确定用于在存储区中选择任意存储区的存储器地址是否是用于选择共享存储区的存储器地址，在该存储器地址用于选择共享存储器地址时，共享存储区地址确定单元启用第二启用信号；以及

寄存器访问信号产生单元，用于响应于第一启用信号和第二启用信号，产生寄存器访问信号。

34.根据权利要求33所述的器件，其中，寄存器访问信号禁用包括用于启用与特定地址相对应的字线的电路的字线驱动电路，并禁用具有包括用于读取与该字线相连的存储单元中的数据的读出放大器的读取有关电路的读出/传递单元，并启用包括写入有关电路和用于输入/输出数据的输入/输出线的数据传递单元。

35.根据权利要求34所述的器件，其中，字线驱动单元包括子字线驱动器、正常字线启用信号产生电路和字线选择信号产生电路。

36.根据权利要求35所述的器件，其中，寄存器访问信号避免产生用于启用字线驱动单元的启用信号。

37.一种半导体存储器件，包括：

接口单元，具有可独立访问的标志区和邮箱区，以便为处理器之间的通信提供接口功能，其中，接口单元给第一端口提供第一中断信号，而给第二端口提供相应的第一检查信号，并且接口单元给第二端口提供第二中断信号，而给第一端口提供相应的第二检查信号。

38.根据权利要求37所述的器件，其中，检查信号具有与相应中断信号相同的相位。

39.根据权利要求37所述的器件，其中：

在与第二端口相连的处理器在邮箱中写入消息时，启用第一中断信号和第一检查信号；以及

在与第一端口相连的处理器从邮箱中读取消息时，禁用第一中断信号和第一检查信号。