CN108427650A - 存储器系统及其操作方法 - Google Patents

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Abstract

根据本发明构思的示例实施例的存储器系统可以包括存储设备和存储器设备。存储设备包括：被配置为连接到处理器的第一接口电路；以及不同于第一接口电路的第二接口电路。存储器设备包括：被配置为基于DRAM接口连接到处理器的第三接口电路；被配置为不同于第三接口电路并被配置为连接到第二接口电路的第四接口电路；以及被划分为第一存储器区域和第二存储器区域的随机存取存储器。第一存储器区域由处理器通过第三接口电路访问，并且第二存储器区域由存储设备通过第二接口电路和第四接口电路访问。

Description

存储器系统及其操作方法
相关申请的交叉引用
本专利申请要求于2017年2月15日递交的韩国专利申请10-2017-0020634的优先权，其全部内容通过引用合并于此。
背景技术
本发明构思涉及半导体存储器设备，更具体地，涉及存储器系统及其操作方法。
半导体存储器设备可以使用诸如硅Si、锗Ge、砷化镓GaAs、磷化铟InP等的半导体来实现。半导体存储器设备可以分类为易失性存储器设备或非易失性存储器设备。
通常，存储器系统使用具有相对较高速度的存储器设备作为主存储器。存储器系统也可以使用非易失性存储器设备作为存储设备，即使当其电力被中断时，非易失性存储器设备也保存其存储的数据。例如，主存储器可以包括DRAM设备等，存储设备可以包括闪存设备(例如，NAND型闪存、NOR型闪存等)。
随着对具有更高性能和更高效率的存储器系统的需求的增加，正在开发将控制器和闪存设备嵌入在一起的SSD(固态驱动器)、eMMC(嵌入式多媒体卡)等。也正在开发将控制器和DRAM设备嵌入在一起的MDS(受管理的DRAM解决方案)。然而，诸如MDS(受管理的DRAM解决方案)的新型存储器设备可能需要存储器系统使用与现有DRAM接口不同的接口。
发明内容
本发明构思的示例实施例提供了一种包括存储设备和存储器设备的存储器系统。存储设备包括：被配置为连接到处理器的第一接口电路；以及不同于第一接口电路的第二接口电路。存储器设备包括：被配置为基于DRAM接口连接到处理器的第三接口电路；被配置为不同于第三接口电路并被配置为连接到第二接口电路的第四接口电路；以及被划分为第一存储器区域和第二存储器区域的随机存取存储器。第一存储器区域由处理器通过第三接口电路访问，并且第二存储器区域由存储设备通过第二接口电路和第四接口电路访问。
本发明构思的示例实施例提供了一种操作包括存储设备和连接到存储设备的存储器设备的存储器系统的方法。该方法可以包括：由处理器执行与所述存储设备的第一握手操作和与所述存储器设备的第二握手操作；在处理器中，将所述存储器设备划分为第一存储器区域和第二存储器区域；将所述第一存储器区域分配给第一地址；将所述第二存储器区域分配给第二地址；由所述处理器向所述存储设备提供所述第二地址；以及由所述存储设备执行与所述存储器设备的第三握手操作。
示例实施例提供了一种存储器系统，该存储器系统包括：包括第一辅助接口电路的易失性主存储器设备；包括第二辅助接口电路的非易失性存储设备；以及处理器组件，该处理器组件包括被配置为控制所述易失性主存储器设备的操作的主存储器控制器和被配置为控制所述非易失性存储设备的操作的存储控制器。所述易失性主存储器设备和所述非易失性存储设备被配置为经由所述第一辅助接口电路和所述第二辅助接口电路进行通信，而不经过所述处理器组件。
应注意的是，针对一个实施例描述的本发明构思的各方面可以并入不同的实施例中，尽管没有关于此进行具体描述。也就是说，能够用任意方式和/或组合来组合所有实施例和/或任意实施例的特征。在下面阐述的说明书中详细描述了本发明构思的这些和其他方面。
附图说明
下面将参考附图更详细地描述本发明构思的实施例。然而，本发明构思的实施例可以以不同的形式实现，并且不应当被构造为限于在此阐述的实施例。相反，提供这些实施例是为了使本公开透彻和完整，并将本发明构思的范围充分传达给本领域技术人员。相似的数字始终指代相似的元件。
图1是示出了根据本发明构思的示例实施例的存储器系统的框图。
图2是示出了图1所示的主存储器的配置的示例性框图。
图3是示出了包括图2的主存储器的存储器系统的操作的示图。
图4是示出了根据本发明构思的其他示例实施例的图1所示的主存储器的框图。
图5和图6是示出了包括图4的主存储器的存储器系统的操作的示图。
图7是示出了根据本发明构思的其他示例实施例的图1所示的主存储器的框图。
图8是示出了包括图7的主存储器的存储器系统的操作的示图。
图9至图11是示出了连接到图1的主存储器的存储设备的实施例的框图。
图12是示出了图9的存储设备配置的示例性框图。
图13是示出了包括图12的存储设备的存储器系统的操作的示图。
图14和图15是示出了根据本发明构思的其他示例实施例的图1的存储器系统的操作的示图。
图16是示出了集成了图1所示的存储器系统的封装的示图。
图17是示出了包括图1的存储器系统的移动电子设备的框图。
具体实施方式
以下，将更全面地描述本发明构思的示例实施例，使得本领域技术人员能够容易地理解本发明构思。
图1是示出了根据本发明构思的示例实施例的存储器系统的框图。参考图1，存储器系统1000可以包括处理器1100、主存储器1200和存储设备1300。
存储器系统1000包括被组织为使用存储器和操作资源向用户提供特定功能的一组电子设备(处理器、存储器设备等)。存储器系统1000可以被包括在各种设备类型中，包括但不限于包括至少一个处理器的计算设备(例如，个人计算机、外围设备、数码相机、PDA(个人数字助理)、PMP(便携式媒体播放器)、智能电话、平板电脑和可穿戴设备等)。
处理器1100可以执行各种算术运算/逻辑运算来管理和处理存储器系统1000的整体操作。例如，处理器1100可以是包括通用处理器或应用处理器的处理器电路或系统。
处理器1100可以包括存储器控制器1110和存储控制器1120。根据处理器1100的命令，存储器控制器1110管理和处理主存储器1200的整体操作，并且存储控制器1120管理和处理存储设备1300的整体操作。存储器控制器1110通过第一通道CH1连接到主存储器1200。通过第一通道CH1，存储器控制器1110可以从主存储器1200读取数据，或者可以将数据写入主存储器1200中。存储控制器1120通过第二通道CH2连接到存储设备1300。通过第二通道CH2，存储控制器1120可以从存储设备1300读取数据，或者可以将数据写入存储设备1300中。
主存储器1200和存储设备1300中的每一个可以存储从处理器1100提供的数据。主存储器1200和存储设备1300中的每一个可以根据来自处理器1100的请求来读取数据并将读取的数据提供给处理器1100。
主存储器1200可以包括RAM(随机存取存储器)。例如，主存储器1200可以包括DRAM(动态随机存取存储器)、SRAM(静态RAM)、TRAM(晶闸管RAM)等。
主存储器1200可以是基于DRAM的易失性存储器设备。例如，主存储器1200可以包括基于DDR(双倍数据速率)、LDDR(低功率DDR)和/或GDDR(图形DDR)的易失性存储器。在这种情况下，第一通道CH1可以通过基于DRAM的接口(例如，DDR、LPDDR、GDDR等)来实现。在本说明书中，“接口”可以包括硬件方面的实施例(例如，焊盘的数量、焊盘布置、内部通道的数量等)和软件方面的实施例(例如，协议、命令等)。“接口”的实施例可以包括由JEDEC标准定义的标准。
存储设备1300可以包括非易失性存储器。例如，存储设备1300可以包括EEPROM(电可擦除可编程只读存储器)、闪存、MRAM(磁性随机存取存储器)、自旋转移力矩MRAM、CBRAM(导电桥接RAM)、FeRAM(铁电RAM)、被称为双向统一存储器(OUM)的PRAM(相变RAM)、RRAM(电阻性RAM)、纳米管RRAM、PoRAM(聚合物RAM)、NFGM(纳米管浮栅存储器)、全息存储器、分子电子学存储器设备和/或绝缘体电阻变化存储器。一个或多个比特可以存储在非易失性存储器的单位单元中。
存储设备1300可以是基于闪存的非易失性存储器设备。例如，存储设备1300可以包括SSD(固态驱动器)、eMMC(嵌入式多媒体卡)、UFS(通用闪存)卡、嵌入式UFS等。在这种情况下，第二通道CH2可以通过基于UFS、eMCC、SATA(串行高级技术附件)、PCIe(外围组件互连快速)和/或USB(通用串行总线)的接口来实现。然而，上述示例并不限制本发明构思的范围。
以下，为了便于描述，假定主存储器1200包括单个易失性存储器设备，并且存储设备1300可以包括单个非易失性存储器设备。
在根据本发明构思的实施例的存储器系统1000中，主存储器1200和存储设备1300可以通过第三通道CH3相互连接。主存储器1200和存储设备1300可以彼此交换包括数据、命令、地址等在内的信息。主存储器1200和存储设备1300中的每一个可以包括用于驱动第三通道CH3的特定接口(未示出)。
根据本发明构思的不同实施例，第三通道CH3可以以各种类型的接口来实现。例如，第三通道CH3可以通过基于DRAM、UFS、eMMC、SATA、PCIe和/或USB的接口来实现。可选地，第三通道CH3可以通过简化的接口来实现，以仅交换诸如数据、命令和地址的信息。主存储器1200和存储设备1300中包括的特定接口(未示出)可以以各种形式实现。然而，上述示例并不限制本发明构思的范围。
第一至第三通道(CH1至CH3)中的每一个可以包括形成在PCB(印刷电路板)或主板上的导电材料。第一至第三通道(CH1至CH3)中的每一个还可以包括导线图案、迹线图案等。例如，导电材料可以通过导线、迹线、导电板等实现。
主存储器1200是存储被配置为由处理器1100执行的程序和对应程序所使用的数据的存储设备。例如，主存储器1200可以存储从存储设备1300读取的操作系统(OS)、元数据、应用等。存储设备1300是用于补充主存储器1200的有限存储容量的存储设备。存储设备1300可以由非易失性存储器实现，即使其电力被中断时，非易失性存储器也保留其存储的数据。例如，存储设备1300可以存储在它被启动时使用的数据，诸如基本输入输出系统(BIOS)、操作系统等。通常，处理器1100从存储设备1300读取数据并将读取的数据加载到主存储器1200中以对其进行使用。
主存储器1200可以用作存储设备1300的缓存存储器。尽管在图1中未示出，但是存储设备1300可以包括控制器(将在图9中描述)以管理存储设备1300的操作。存储设备1300的缓存存储器可以用于帮助该控制器的操作。例如，存储设备1300的缓存存储器可以暂时存储用于控制器的操作的数据。当主存储器1200被用作存储设备1300的缓存存储器时，存储设备1300的操作效率可以提高。
根据本发明构思的实施例，存储设备1300可以将由处理器1100请求写入或请求读取的数据暂时存储(缓存)在主存储器1200中。备选地，存储设备1300可以将用于管理存储设备1300的元数据加载到主存储器1200中以对其进行使用。元数据可以包括当存储设备1300进行操作并且不被处理器1100访问时所使用的各种数据。例如，元数据可以包括处理器1100中使用的逻辑地址与存储设备1300内使用的物理地址之间的映射信息。存储设备1300可以通过第三通道CH3直接访问主存储器1200。将参考图2至图8描述能够由存储设备1300直接访问的主存储器1200的各种实施例。
根据本发明构思的实施例，主存储器1200可以通过第三通道CH3从存储设备1300接收主存储器1200的元数据。例如，在主存储器包括多个存储器设备的情况下，每个存储器设备可以具有不同的操作特性。为了优化每个存储器设备的操作，处理器1100可以在每个存储器设备被启动(初始化)时或者如果需要时对该存储器设备执行训练。主存储器1200的元数据可以由处理器1100基于训练结果来产生。所产生的元数据被存储在存储设备1300中。
例如，元数据可以包括主存储器1200的针对每个字线或存储器单元(未示出)的每个存储体(bank)的刷新周期、存储器单元电压、输入参考电压等。元数据可以被存储在MRS(模式寄存器组)或MPR(多用途寄存器)中，并且可以包括控制主存储器1200的操作环境的各种数据。当存储器系统1000被启动或初始化时，存储设备1300可以将存储的元数据提供给主存储器1200。
当主存储器1200使用存储在存储设备1300中的主存储器1200的元数据时，可以提高主存储器1200的操作效率。为此，主存储器1200可以通过第三通道CH3直接访问存储设备1300。将参考图9至图13描述能够由主存储器1200直接访问的存储设备1300的各种实施例。
已将存储器系统1000描述为包括通过第三通道CH3相互连接的主存储器1200和存储设备1300。通过该配置，存储器系统1000可以提高主存储器1200和存储设备1300的操作效率和速度。存储器系统1000可以实现主存储器1200和存储设备1300之间的新接口，同时保持处理器1100和主存储器1200之间的现有接口以及处理器1100和存储设备1300之间的现有接口。因此，存储器系统1000可以通过在现有结构中仅添加第三通道CH3来提高主存储器1200和存储设备1300的使用效率。
图2是示出了图1所示的主存储器的配置的示例性框图。参考图2，主存储器1200a可以包括第一存储器单元阵列1210、第二存储器单元阵列1220、存储器控制器接口(MC I/F)1230和辅助接口1240。
第一存储器单元阵列1210可以存储通过第一通道CH1和存储器控制器接口1230从处理器1100提供的数据。存储在第一存储器单元阵列1210中的数据可以通过存储器控制器接口1230和第一通道CH1提供给处理器1100。第一通道CH1和存储器控制器接口1230可以形成第一输入/输出路径I/O Path1。第二存储器单元阵列1220可以存储通过第三通道CH3和辅助接口1240从存储设备1300提供的数据。存储在第二存储器单元阵列1220中的数据可以通过辅助接口1240和第三通道CH3提供给存储设备1300。第三通道CH3和辅助接口1240可以形成第二输入/输出路径I/O Path2。
处理器1100可以通过第一输入/输出路径访问第一存储器单元阵列1210。第一存储器单元阵列1210可以被处理器1100用作主存储器区域。存储设备1300可以通过第二输入/输出路径访问第二存储器单元阵列1220。第二存储器单元阵列1220可以被存储设备1300用作缓存存储器。参考图2，第一存储器单元阵列1210可以与第二存储器单元阵列1220物理地分离。也就是说，在一些实施例中，第一存储器单元阵列1210和第二存储器单元阵列1220可以是独立可替换的。因此，通过第一输入/输出路径的访问可能不会与通过第二输入/输出路径的访问冲突。在其他实施例中，第一存储器单元阵列1210和第二存储器单元阵列1220可以在公共物理存储器阵列中逻辑地分离。
例如，可以在主存储器1220a被制造时决定第一存储器单元阵列1210和第二存储器单元阵列1220的存储空间的大小。第一存储器单元阵列1210和第二存储器单元阵列1220的存储空间的大小可以根据对其的需要被决定为具有各种大小。例如，第一存储器单元阵列1210的存储空间的大小可以被设计为大于第二存储器单元阵列1220的存储空间的大小。
存储器控制器接口1230通过第一通道CH1连接到处理器1100。存储器控制器接口1230可以包括用于驱动第一通道CH1的接口的各种类型的电路。如上所述，存储器控制器接口1230可以将通过第一通道CH1从处理器1100提供的数据发送到第一存储器单元阵列1210。相反，存储器控制器接口1230可以通过第一通道CH1将存储在第一存储器单元阵列1210中的数据发送到处理器1100。
辅助接口1240通过第三通道CH3连接到处理器1100。辅助接口1240可以包括用于驱动第三通道CH3的接口的各种类型的电路。如上所述，辅助接口1240可以将通过第三通道CH3从存储设备1300提供的数据发送到第二存储器单元阵列1220。相反，辅助接口1240通过第三通道CH3将存储在第二存储器单元阵列1220中的数据发送到存储设备1300。
尽管在附图中没有示出，但是主存储器1200a还可以包括用于数据的输入/输出操作的外围电路，诸如DLL(延迟锁定环)、电压发生器、命令解码器、列解码器、行解码器等。第一存储器单元阵列1210和第二存储器单元阵列1220可以共享DLL(延迟锁定环)、电压发生器、命令解码器等。第一存储器单元阵列1210和第二存储器单元阵列1220也可以由共享电路来驱动。例如，输入到第一存储器单元阵列1210和第二存储器单元阵列1220的数据以及从第一存储器单元阵列1210和第二存储器单元阵列1220输出的数据可以通过从共享的DLL产生的时钟信号来同步。因此，主存储器1200a可以使用相同的操作方法(例如，同步方法、信令方法等)来处理通过第一输入/输出路径的访问和通过第二输入/输出路径的访问。
图3是示出了包括图2的主存储器的存储器系统的操作的示图。参考图3，在存储器系统1000a开始启动或初始化之后，示出了存储器系统1000a的操作。
首先，存储器控制器1110与存储器控制器接口1230执行握手1操作，并且存储控制器1120与存储设备1300的存储控制器接口(未示出)执行握手2操作(块①)。例如，存储器控制器1110和存储控制器1120可以分别向主存储器1200a和存储设备1300发送信号，以检查主存储器1200a和存储设备1300是否准备好发送和接收数据。在握手之后，存储器控制器1110识别第一存储器单元阵列1210的存储空间。存储控制器1120识别存储设备1300的存储空间。更具体地，例如，存储器控制器1110和存储控制器1120可以执行主存储器1200a和存储设备1300的片上终结(ODT)操作检查、正在发送和接收的数据或命令/地址的时序检查以及正在发送和接收的数据或命令/地址的偏斜校正。
在主存储器1200a和存储设备1300完成准备操作之后，存储设备1300执行与辅助接口1240的握手3操作(块②)。在握手之后，存储设备1300识别第二存储器单元阵列1220的存储空间。
在图3的实施例中，示出了在握手1操作和握手2操作之后执行握手3操作。然而，这仅是示例，并且本发明构思的范围不限于此。可以在握手1操作和握手2操作之前执行握手3操作。也可以与握手1操作和握手2操作同时执行握手3操作。这些实施例可以等同地应用于下面描述的实施例。即，在图5的实施例中或者在图13的实施例中，可以在握手1和握手2操作之前或同时执行握手3操作。
随后，处理器1100、主存储器1200a和存储设备1300彼此交换数据(块③)。例如，处理器1100通过第一通道CH1与主存储器1200a交换数据。处理器1100通过第二通道CH2与存储设备1300交换数据。例如，存储设备1300可以存储从处理器1100提供的主存储器1200a的元数据。存储设备1300还通过第三通道CH3与主存储器1200a交换数据。如图1所述，主存储器1200a可以被用作存储设备1300的缓存存储器。存储设备1300还可以将所存储的主存储器1200a的元数据提供给主存储器1200a。因为第一存储器单元阵列1210与第二存储器单元阵列1220物理地和/或逻辑地分离，所以通过第一通道CH1的访问不会与通过第三通道CH3的访问相冲突。因此，因为存储设备1300和主存储器1200a被用作存储设备以相互协助，所以存储设备1300和主存储器1200a的使用效率得以提高。
图4是示出了根据本发明构思的其他示例实施例的图1所示的主存储器的框图。参考图1和图4，主存储器1200b可以包括存储器控制器接口1230、辅助接口1240和存储器单元阵列1250。
主存储器1200b包括单个存储器单元阵列，其与图2相比不是物理上划分的存储器单元阵列。存储器控制器接口1230和辅助接口1240的配置与图2中描述的配置相同。因此，省略其描述。
存储器单元阵列1250是单片式存储器设备，并且可以包括第一存储器区域1251和第二存储器区域1252。第一存储器区域1251可以对应于第一地址。第二存储器区域1252可以对应于第二地址。这里，可以将第二地址设置为不包括与第一地址相同的地址。第一地址和第二地址可以由处理器1100分配。
通过控制器接口1230和第一通道CH1从处理器1100提供的数据可以被存储在第一存储器区域1251中。存储在第一存储器区域1251中的数据可以通过存储器控制器接口1230和第一通道CH1提供给处理器1100。通过辅助接口1240和第三通道CH3从存储设备1300提供的数据可以被存储在第二存储器区域1252中。存储在第二存储器区域1252中的数据可以通过辅助接口1240和第三通道CH3提供给存储设备1300。
处理器1100可以通过第一输入/输出路径I/O Path1访问第一存储器区域1251。第一存储器区域1251可以被处理器1100用作主存储器。存储设备1300可以通过第二输入/输出路径I/O Path2访问第二存储器区域1252。第二存储器区域1252可以被存储设备1300用作缓存存储器。在图4的实施例中，第一存储器区域1251可以通过由处理器1100分配的第一地址和第二地址与第二存储器区域1252分离。
主存储器1200b可以被实现为使用存储体交错方法可访问。在这种情况下，第一存储器区域1251可以包括除包括在第二存储器单元区域1252中的存储体之外的存储体。另外，主存储器1200b可以将存储体划分为存储体组。也就是说，包括在第一存储器区域1251中的存储体可以被分配为第一存储体组，并且包括在第二存储器区域1252中的存储体可以被分配为第二存储体组。第一存储体组可以连接到第一输入/输出缓存器(未示出)，并且第二存储体组可以连接到与第一输入/输出缓存器分离的第二输入/输出缓存器(未示出)。第一输入/输出缓存器可以连接到存储器控制器接口1230。第一输入/输出缓存器顺序地将从第一存储体组读取的数据提供给存储器控制器接口1230。第二输入/输出缓存器可以连接到辅助接口1240。第二输入/输出缓存器顺序地将从第二存储体组读取的数据提供给辅助接口1240。通过上述实施例，通过第一输入/输出路径的访问可以不与通过第二输入/输出路径的访问冲突。然而，本发明构思的范围不限于此。
第一存储器区域1251和第二存储器区域1252的存储空间的大小分别由处理器1100分配的第一地址和第二地址确定。根据本发明构思的实施例，第一存储器区域1251和第二存储器区域1252的存储空间可以被确定为具有各种大小。例如，第一存储器区域1251的存储空间的大小可以被分配为大于第二存储器区域1252的存储空间的大小。
所分配的第二地址(或与第一地址一起)可以由处理器1100提供给存储设备1300。在其他实施例中，第二地址(或与第一地址一起)可以被提供给存储器控制器1110或存储控制器1120。例如，存储器控制器1110和存储控制器1120可以检查第二地址的越界(OOB)(以及第一地址(在第一地址被提供的情况下))。
如果需要的话，可以由处理器1100重新分配第一地址和第二地址。例如，当与第一地址相对应的第一存储器区域1251填充有存储数据时，处理器1100和存储设备1300中的至少一个可以产生第一存储器区域1251和第二存储器区域1252的重新分配请求。响应于重新分配请求，处理器1100可以重新分配第一地址，使得第一存储器区域1251的存储空间的大小增加。在重新分配第一地址的同时，处理器1100可以重新分配第二地址，使得第二存储器区域1252的存储空间的大小减小。
重新分配的第二地址(或与第一地址一起)由处理器1100再次提供给存储设备1300。存储设备1300更新重新分配的第二地址(以及第一地址(在第一地址被提供的情况下))。如果需要，可以将重新分配的第二地址(或与第一地址一起)再次提供给存储器控制器1110或存储控制器1120。存储器控制器1110或存储控制器1120可以更新重新分配的第二地址(以及第一地址(在第一地址被提供的情况下))。存储器控制器1110可以访问与重新分配的第一地址相对应的第一存储器区域1251，并且存储设备1300可以访问与重新分配的第二地址相对应的第二存储器区域1252。根据图4的实施例，处理器1100可以使用第一地址和第二地址来调整第一存储器区域1251和第二存储器区域1252的存储空间的大小。因此，处理器1100可以根据操作情况有效地管理第一存储器区域1251和第二存储器区域1252。
图5和图6是示出了包括图4的主存储器的存储器系统的操作的示图。
参考图5，在存储器系统1000b开始启动或初始化之后，示出了包括主存储器1200b的存储器系统1000b的操作。首先，存储器控制器1110与存储器控制器接口1230执行握手1操作，并且存储控制器1120与存储设备1300的存储控制器接口(未示出)执行握手2操作(块①)。
处理器1100分配第一存储器区域1251和第二存储器区域1252(块②)。处理器1100分配第一地址和第二地址以分别与第一存储器区域1251和第二存储器区域1252相对应。如上所述，可以将第二地址设置为不包括与第一地址相同的地址。在一些实施例中，处理器1100可以将分配的第二地址(或与第一地址一起)提供给存储器控制器1110或存储控制器1120。在握手之后，存储器控制器1110识别第一存储器区域1251的存储空间。存储控制器1120也识别存储设备1300的存储空间。
存储控制器1120将第二地址(或与第一地址一起)提供给存储设备1300(块③)。随后，存储设备1300与辅助接口1240执行握手3操作(块④)。在握手之后，存储设备1300识别第二存储器区域1252的存储空间。
在存储器系统1000b中的存储空间被存储器控制器1110识别之后，存储控制器1120、处理器1100、主存储器1200b和存储设备1300彼此交换数据，如图3中所述(块⑤)。由于第一存储器区域1251通过第一地址和第二地址与第二存储器区域1252逻辑地分离，所以通过第一通道CH1的访问不会与通过第三通道CH3的防问冲突。如图4所述，主存储器1200b也可以使用存储体交错方法来访问，并且主存储器1200b中所包括的存储体可以被划分为存储体组。通过这些实施例，通过第一通道CH1的访问不会与通过第三通道CH3的访问冲突。
参考图6，在发生第一存储器区域1251和第二存储器区域1252的重新分配请求之后，示出了存储器系统1000b的操作。首先，可以由处理器1100和存储设备1300中的至少一个产生第一存储器区域1251和第二存储器区域1252的重新分配请求(块①)。
处理器1100重新分配第一存储器区域1251和第二存储器区域1252(块②)。处理器1100重新分配第一地址和第二地址以分别与第一存储器区域1251和第二存储器区域1252相对应。处理器1100将重新分配的第二地址(或与第一地址一起)再次提供给存储设备1300。存储设备1300更新重新分配的第二地址(以及第一地址(在第一地址被提供的情况下))。如果需要，可以将重新分配的第二地址(或与第一地址一起)再次提供给存储器控制器1110或存储控制器1120。存储器控制器1110或存储控制器1120可以更新重新分配的第二地址(以及第一地址(在第一地址被提供的情况下))。
存储设备1300可以访问与重新分配的第二地址相对应的第二存储器区域1252，并且可以与第二存储器区域1252交换数据(块④)。存储器控制器1110也可以访问与重新分配的第一地址相对应的第一存储器区域1251，并且可以与第一存储器区域1251交换数据。
图7是示出了根据本发明构思的其他示例实施例的图1所示的主存储器的框图。参考图2、图4和图7，主存储器1200c可以包括存储器控制器接口1230、辅助接口1240、第一存储器单元阵列1260和第二存储器单元阵列1270。
主存储器1200c与图4相比还包括第二存储器单元阵列1270。存储器控制器接口1230和辅助接口1240的操作和配置与图2和图4中所描述的操作和配置相同。因此，省略其详细描述。
第一存储器单元阵列1260可以包括第一存储器区域1261和第二存储器区域1262。第一存储器单元阵列1260的配置和操作与图4中描述的存储器单元阵列1250类似。也就是说，第一存储器区域1261可以对应于第一地址，并且第二存储器区域1262可以对应于第二地址。第一地址和第二地址可以由处理器1100分配。处理器1100可以通过第一输入/输出路径I/O Path1访问第一存储器区域1261。处理器1100可以通过第二输入/输出路径I/OPath2访问第二存储器区域1262。例如，第二存储器区域1262可以被用作存储设备1300的缓存存储器。
存储设备1300可以通过第三输入/输出路径I/O Path3访问第二存储器单元阵列1270。在图7的实施例中，第二存储器单元阵列1270可以与第一存储器单元阵列1260物理地分离。因此，通过第三输入/输出路径的访问可以不与通过第二输入/输出路径的访问冲突。例如，第二存储器单元阵列1270可以被用作存储设备1300的缓存存储器。
在图7的实施例中，通过第二输入/输出路径的访问比通过第三输入/输出路径的访问具有更低的优先级。也就是说，存储设备1300优先于第二存储器区域1262访问第二存储器单元阵列1270。当第二存储器单元阵列1270填充有存储的数据时，存储设备1300可以访问第二存储器区域1262。例如，在初始状态下，第二存储器区域1262可以不被处理器1100分配。因此，在初始状态下，存储设备1300可以不访问第二存储器区域1262。在这种情况下，处理器1100可以通过来自存储设备1300和处理器1100中的至少一个的请求来分配与第二存储器区域1262相对应的第二地址。当第二地址被分配时，第二地址(或与第一地址一起)可以被提供给存储设备1300。在一些实施例中，分配的第二地址(或与第一地址一起)可以被提供给存储器控制器1110或存储控制器1120。
类似于图4的实施例，如果需要，第一存储器区域1261和第二存储器区域1262可以由处理器1100重新分配。响应于由处理器1100和存储设备1300中的至少一个产生的第一存储器区域1261和第二存储器区域1262的重新分配请求，处理器1100可以重新分配第一地址和第二地址。重新分配的第二地址(或与第一地址一起)由处理器1100提供给存储设备1300。存储设备1300更新重新分配的第二地址(以及第一地址(在第一地址被提供的情况下))。如果需要，可以将重新分配的第二地址(或与第一地址一起)再次提供给存储器控制器1110或存储控制器1120。存储器控制器1110或存储控制器1120可以更新重新分配的第二地址(以及第一地址(在第一地址被提供的情况下))。存储器控制器1110和存储设备1300分别访问与第一地址和第二地址相对应的存储空间。
在图7的实施例中，存储设备1300优先访问与第一存储器单元阵列1260物理地分离的第二存储器单元阵列1270。因此，在初始状态下，处理器1100不在存储设备1300可以访问的主存储器1200c内产生地址。因此，可以减少处理器1100的操作吞吐量。当第二存储器单元阵列1270已满时，存储设备1300访问第二存储器区域1262。如上所述，第二存储器区域1262的存储空间的大小可以由处理器1100来调整。因此，处理器1100可以根据操作情况有效地管理第一存储器区域1261和第二存储器区域1262。
图8是示出了包括图7的主存储器的存储器系统的操作的示图。参考图3、图7和图8，在发生第一存储器区域1261和第二存储器区域1262的重新分配请求之后，示出了包括主存储器1200c的存储器系统1000c的操作。
如上所述，在初始状态下，可以不分配第二存储器区域1262。在发生第一存储器区域1261和第二存储器区域1262的重新分配请求之前，存储设备1300访问第二存储器单元阵列1270。存储器系统1000c从存储器系统1000c开始启动或初始化之后直到发生重新分配请求之前的操作与参考图3描述的相同。因此，省略其详细描述。
在存储器系统1000c的启动或初始化完成之后，存储设备1300与第二存储器单元阵列1270交换必要的数据(块①)。在存储器系统1000c的操作中，可以产生第一存储器区域1261和第二存储器区域1262的重新分配请求(块②)。重新分配请求可以由处理器1100和存储设备1300中的至少一个来产生。处理器1100重新分配第一存储器区域1261和第二存储器区域1262(块③)。处理器1100重新分配第一地址和第二地址以分别与第一存储器区域1261和第二存储器区域1262相对应。
处理器1100将重新分配的第二地址(或与第一地址一起)再次提供给存储设备1300(块④)。存储设备1300更新重新分配的第二地址(以及第一地址(在第一地址被提供的情况下))。如果需要，可以将重新分配的第二地址(或与第一地址一起)再次提供给存储器控制器1110或存储控制器1120。存储器控制器1110或存储控制器1120更新重新分配的第二地址(以及第一地址(在第一地址被提供的情况下))。
存储设备1300可以访问与重新分配的第二地址相对应的第二存储器区域1262，并且可以与第二存储器区域1262交换数据(块⑤)。存储器控制器1110也可以访问与重新分配的第一地址相对应的第一存储器区域1261，并且可以与第一存储器区域1261交换数据。
图9至图11是示出了连接到图1的主存储器的存储设备的实施例的框图。参考图1、图9至图11，主存储器1200可以通过第三通道CH3以各种方式与存储设备1300物理连接。
在图9至图11的实施例中，存储模块(1300a至1300c)可以包括控制器1310和非易失性存储器1320。控制器1310控制非易失性存储器1320的整体操作。控制器1310与处理器1100的存储控制器1120通信。控制器1310可以包括存储控制器接口1311以与存储控制器1120通信。
存储控制器接口1311通过第二通道CH2连接到处理器1100的存储控制器1120。存储控制器接口1311可以包括上述用于驱动第二通道CH2的接口的各种类型的电路。存储控制器接口1311可以将通过第二通道CH2从处理器1100提供的数据发送到非易失性存储器1320，或者可以通过第二通道CH2将从非易失性存储器1320读取的数据发送到处理器1100。非易失性存储器1320可以包括图1中所述的各种非易失性存储器。
存储设备1300可以用eMMC的形式来实现。例如，存储控制器接口1311可以是并行接口(例如，MMC接口)。在其他实施例中，存储控制器接口1311也可以是串行接口(例如，UHS-II、UFS接口)。在其他实施例中，存储控制器接口1311可以是NAND接口。
存储设备1300可以用UFS的形式来实现。例如，以UFS形式实现的存储设备1300可以通过UFS接口与处理器1100通信。在其他实施例中，存储设备1300可以包括桥接器，以通过不是UFS接口的其他接口与处理器1100通信。以可拆卸的UFS卡形式实现的存储设备1300可以通过各种卡接口(例如，UFD、MMC、eMMC SD(安全数字)、迷你SD、微型SD等)与处理器1100通信。
存储设备1300可以用进一步包括单独的高速缓存存储器(未示出)的SSD的形式来实现。在一些实施例中，高速缓存存储器可以由易失性存储器设备(例如，DRAM等)实现。例如，以SSD形式实现的存储设备1300可以通过接口(例如，SATA、mSATA、PCIe等)与处理器1100通信。
参考图9，存储设备1300a的控制器1310可以连接到主存储器1200。在图9的实施例中，控制器1310还可以包括辅助接口1312。存储设备1300a可以通过辅助接口1312和第三通道CH3连接到主存储器1200的辅助接口1240。辅助接口1312可以包括上述用于驱动第三通道CH3的接口的各种类型的电路。辅助接口1312还被配置为与主存储器1200的辅助接口1240兼容。控制器1310可以通过辅助接口1312与主存储器1200交换数据(例如，数据、命令、地址、主存储器1200的元数据等)。
参考图10，存储设备1300b的非易失性存储器1320可以连接到主存储器1200。在图10的实施例中，非易失性存储器1320还可以包括辅助接口1330。存储设备1300b可以通过辅助接口1330和第三通道CH3连接到主存储器1200的辅助接口1240。辅助接口1330的配置和操作与图9的辅助接口1312的配置和操作相同。控制器1310可以通过辅助接口1330与主存储器1200交换必要的数据。
参考图11，存储设备1300c的控制器1310和非易失性存储器1320均可以连接到主存储器1200。在图11的实施例中，控制器1310还可以包括第一辅助接口1312，并且非易失性存储器1320还可以包括第二辅助接口1330。第三通道CH3可以被划分为包括两个通道(CH3_1、CH3_2)。这两个通道(CH3_1、CH3_2)可以以在不改变第三通道CH3的配置(例如，通道的数量、通道的顺序等)的情况下划分第三通道CH3的方式来实现。在第三通道CH3包括第一导线至第十导线的情况下，第三通道CH3_1可以包括第一导线至第八导线，并且第三通道CH3_2可以包括第九导线和第十导线。
控制器1310通过第一辅助接口1312和第三通道CH3_1连接到主存储器1200的辅助接口1240。非易失性存储器1320通过第二辅助接口1330和第三通道CH3_2连接到主存储器1200的辅助接口1240。控制器1310可以通过第一辅助接口1312与主存储器1200交换数据。存储在非易失性存储器1320中的数据也可以在控制器1310的控制下通过第二辅助接口1330提供给主存储器1200。
在图12和图13的实施例中，假定存储设备1300包括图9所示的存储设备1300a的配置。本发明构思还可以分别应用于图10和图11所示的存储组件1300b和1300c的实施例。
图12是示出了图9的存储设备的配置的示例性框图。参考图1和图12，存储设备1300a可以包括控制器1310和非易失性存储器1320。控制器1310可以包括存储控制器接口1311和辅助接口1312。因为已经参考图9描述了控制器1310的配置和操作，所以省略其详细描述。
非易失性存储器1320可以包括第一存储器区域1321和第二存储器区域1322。第一存储器区域1321可以对应于元区域。例如，第一存储器区域1321中可以存储存储设备1300的元数据、FTL(闪存转换层)执行数据、固件等。例如，第一存储器区域1321中还可以存储主存储器1200的元数据。如参考图1所述，可以由处理器1100基于在主存储器1200上执行的训练的结果来产生主存储器1200的元数据。
控制器1310可以将存储在非易失性存储器1320中的主存储器1200的元数据提供给主存储器1200。主存储器1200可以使用所提供的主存储器1200的元数据进行操作。如上所述，例如，元数据可以包括但不限于主存储器1200的针对每个字线的刷新周期、存储器单元(未示出)的单元电压、存储器单元(未示出)的输入参考电压等。主存储器1200可以被设置为处于使用元数据的优化状态。由此，可以提高主存储器1200的操作效率。如图1和图2所述，存储设备1300a可以使用主存储器1200作为缓存存储器。在这种情况下，存储设备1300a可以将存储设备1300a的元数据加载到主存储器1200中以对其进行使用。
第二存储器区域1322可以对应于数据区域。存储控制器1120和控制器1310之间交换的输入/输出数据可以被存储在第二存储器区域1322中。主存储器1200和控制器1310之间交换的输入/输出数据也可以被存储在第二存储器区域1322中。
图13是示出了包括图12的存储设备的存储器系统的操作的示图。参考图13，在包括存储设备1300a的存储器系统1000d开始启动或初始化之后，示出了存储器系统1000d的操作。
首先，存储器控制器1110与存储器控制器接口(未示出)执行握手1操作，并且存储控制器1120与存储控制器接口1311执行握手2操作(块①)。在握手操作之后，存储器控制器1110识别主存储器1200的存储空间。存储控制器1120也识别非易失性存储器1320的第二存储器区域1322的存储空间。
在主存储器1200和存储设备1300a完成准备过程之后，主存储器1200与存储设备1300的辅助接口1312执行握手3操作(块②)。存储设备1300a识别主存储器1200的特定存储空间。例如，由存储设备1300a识别的主存储器1200的存储空间可以不同于由处理器1100识别的主存储器1200的存储空间。
随后，处理器1100执行主存储器1200的训练和存储设备1300a的训练(块③)。例如，训练可以包括用于优化主存储器1200和存储设备1300a的操作的输入/输出训练。处理器1100基于主存储器1200的训练结果来产生主存储器1200的元数据。处理器1100将产生的元数据提供给控制器1310。控制器1310将元数据存储在第一存储器区域1321中。
控制器1310响应于请求来提供存储到主存储器1200的元数据(块④)。可以从存储器控制器1110、存储控制器1120、控制器1310等产生该请求。还可以在处理器1100访问主存储器1200时，在存储器系统1000d被启动或初始化时，或者在主存储器1200的训练被最新执行时产生该请求。主存储器1200存储提供的元数据。
例如，主存储器1200还可以包括模式寄存器1280。模式寄存器1280是存储用于设置主存储器1200的各种功能、操作模式、操作环境等的设置信息的电路(或设备)。在图1至图12中，尽管未示出，但是主存储器(1200a至1200c)还可以包括模式寄存器1280。
主存储器1200可以将包括在元数据中的设置信息存储在模式寄存器1280中。主存储器1200根据存储在模式寄存器1280中的信息来设置操作条件。主存储器1200基于所设置的操作条件执行读取、写入和刷新操作。主存储器1200和存储设备1300a的设置完成，并且处理器1100、主存储器1200和存储设备1300a可以彼此交换数据(块⑤)。具体而言，例如，存储设备1300a可以将存储设备1300a的元数据加载到主存储器1200中以对其进行使用。存储设备1300a还可以将在存储设备1300a与主存储器1200之间交换的输入/输出数据临时存储在主存储器1200中以对其进行使用。
图14和图15是示出了根据本发明构思的其他示例实施例的图1的存储器系统的操作的示图。参考图1和图14，存储设备1300可以使用从处理器1100提供给主存储器1200的命令，作为用于存储设备1300的后台操作的命令。
首先，处理器1100将第一命令CMD1提供给主存储器1200(块①)。例如，当主存储器1200根据第一命令CMD1执行操作时，处理器1100可以不访问主存储器1200。例如，第一命令CMD1可以包括主存储器1200的自刷新命令、用于使主存储器1200进入断电模式的命令等。
主存储器1200将基于第一命令CMD1产生的第二命令CMD2提供给存储设备1300(块②)。第二命令CMD2允许存储设备1300执行后台操作。在主存储器1200根据第一命令CMD1执行操作之前，主存储器1200基于第一命令CMD1产生第二命令CMD2。尽管未示出，但是主存储器1200还可以包括对第一命令CMD1进行解码的命令解码器以及将解码后的命令转换为存储设备1300可以识别的第二命令CMD2的转换电路。
在存储设备1300基于闪存来实现的情况下，在写入数据之前，存储设备1300必须以块为单位执行将写入数据的空间的擦除操作。这是因为与硬盘不同，闪存不支持重写操作。因此，基于闪存的存储设备1300必须根据闪存本身的独特特性来执行后台操作。例如，后台操作可以包括损耗平衡操作、垃圾收集操作等。损耗平衡操作是用于均等地或者更均匀地分配闪存单元的损耗水平的操作。例如，可以通过损耗平衡来执行在具有高损耗水平的存储器单元和具有低损耗水平的存储器单元之间交换数据的交换操作。垃圾收集是将第一块的有效数据移动到第二块，然后删除第一块或使第一块无效的操作。闪存可以通过垃圾收集操作来保护(或布置)无效的空间。也就是说，第二命令CMD2允许存储设备1300执行一个或多个后台操作，诸如损耗平衡、垃圾收集等。
主存储器1200和存储设备1300分别执行第一命令CMD1和第二命令CMD2的操作(块③)。如上所述，当处理器1100不访问主存储器1200时，主存储器1200根据第一命令CMD1执行操作。当主存储器1200根据第一命令CMD1执行操作时，存储设备1300可以同时执行后台操作。主存储器1200和存储设备1300可以分别根据第一命令CMD1和第二命令CMD2同时执行操作。
通常，处理器1100不直接使用存储设备1300的数据。这是因为主存储器1200的操作速度通常高于存储设备1300的操作速度。也就是说，处理器1100将在操作过程中产生的数据写入主存储器1200中以对其进行使用。当处理器1100需要的数据不存在于主存储器1200中时，处理器1100还从存储设备1300读取必要的数据，并将读取的数据写入或加载到主存储器1200中以对其进行使用。因此，当处理器1100不访问主存储器1200时，处理器1100不访问存储设备1300。因此，当处理器1100不访问主存储器1200时，存储设备1300可以执行后台操作。
根据图14的实施例，当主存储器1200执行特定操作时，处理器1100不将用于后台操作的第二命令CMD2提供给存储设备1300。在这种情况下，处理器1100不产生第二命令CMD2，并且不访问存储设备1300。因此，处理器1100的操作负担减小，并且处理器1100的命令效率可以提高。
参考图1和图15，存储设备1300可以通过处理器1100的请求将存储在存储设备1300中的数据直接加载到主存储器1200中。
如图14所述，当处理器1100需要的数据不存在于主存储器1200中时，处理器1100从存储设备1300读取必要的数据，并将读取的数据写入或加载到主存储器1200中以对其进行使用。例如，写入或加载到主存储器1200中的数据可以包括OS启动映像、应用实例等。
与图15所示不同的是，在一些实施例中，存储器系统1000可以不包括第三通道CH3。也就是说，主存储器1200可以不直接连接到存储设备1300。在这种情况下，通过处理器1100的请求，通过处理器1100将从存储设备1300读取的数据写入或加载到主存储器1200中。
如图15所示，相反，主存储器1200可以通过第三通道CH3连接到存储设备1300。在图15的实施例中，通过处理器1100的请求，将从存储设备1300读取的数据通过第三通道CH3直接写入或加载到主存储器1200中。例如，主存储器1200可以包括由处理器1100和存储设备1300共享的共享存储器区域1290。
根据本发明构思的一些实施例的操作存储器系统1000的具体方法如下。首先，处理器1100向存储设备1300发送数据加载请求(块①)。响应于数据加载请求，存储设备1300读取所请求的数据，并通过第三通道CH3将读取的数据提供给主存储器1200(块②)。在这种情况下，存储设备1300可以将读取的数据存储在共享存储器区域1290中。处理器1100通过第一通道CH1访问共享存储器区域1290(块③)。随后，处理器1100读取从共享存储器区域1290请求的数据(块④)。根据图15的实施例，因为数据从存储设备1300直接加载到主存储器1200中，所以从存储设备1300读取的数据被写入或加载到主存储器1200的速度可以增加。
图16是示出了集成了图1所示的存储器系统的封装的示图。在图16中，示出了eMCP(嵌入式多芯片封装)。eMCP 10000可以包括存储器设备11000、存储设备12000、控制器13000、内插器14000和焊球15000。
存储器设备11000可以包括参考图1至图14描述的主存储器(1200a至1200c)中的至少一个。存储器设备11000可以包括辅助接口11100。辅助接口11100可以对应于图1至图8中所示的辅助接口1240。存储设备12000可以包括参考图1至图14所述的非易失性存储器1320。控制器13000可以包括参考图1至图14描述的控制器1310。控制器13000可以包括辅助接口13100。辅助接口13100可以对应于图9至图13中所示的辅助接口1312。
在图16的实施例中，存储器设备11000可以通过辅助接口11100和内插器14000与控制器13000的辅助接口13100通信。例如，存储器设备11000的辅助接口11100可以通过接合线连接到内插器14000。备选地，存储器设备11000的辅助接口11100可以通过TSV(硅通孔)连接到内插器14000。类似于存储器设备11000，存储设备12000和控制器13000中的每一个可以连接到内插器14000。根据图9至图11中的每一个的实施例，存储器设备11000可以连接到存储设备12000和控制器13000中的至少一个。然而，上述示例并不限制本发明构思的范围。存储器设备11000、存储设备12000和控制器13000可以以各种方式彼此连接。
存储器设备11000和控制器13000中的每一个可以通过内插器14000和焊球15000连接到位于eMCP 10000外部的处理器(未示出)。存储器设备11000可以分别通过参考图1至图15描述的方法与存储设备12000和处理器(未示出)通信。类似地，存储设备12000可以通过参考图1至图15描述的方法与存储器设备11000和处理器(未示出)通信。
在图16中，示出了存储器设备11000、存储设备12000和控制器13000被集成在单个封装中的eMCP 10000。然而，这仅是示例，并且本发明构思的范围不限于此。也就是说，本发明构思可以以各种形式来实现，诸如eMCP 10000与处理器芯片集成在一起的ePoP(嵌入式堆叠封装)形式、存储设备12000和控制器13000以eMMC形式被集成并连接到板上的处理器和主存储器的形式等。
图17是示出了包括图1的存储器系统的移动电子设备的框图。参考图17，移动电子设备20000可以包括图像处理器21000、无线通信块22000、音频处理器23000、存储设备24000、主存储器25000、用户接口26000和处理器27000。例如，移动电子设备20000可以是移动通信终端、PDA、PMP、数码相机、智能电话、平板电脑、可穿戴设备等中的一种。
图像处理器21000可以通过镜头21100接收光。包括在图像处理器21000中的图像传感器21200和图像信号处理器21300可以基于接收到的光产生图像。
无线通信块22000可以包括天线22100、收发机22200和调制解调器22300。无线通信块22000可以根据诸如GSM、CDMA、WDCMA、HSPA、EV-D0、LTE、WiMax、WiFi直连、WiBro、RFID、蓝牙、NFC等各种通信协议中的至少一种与移动电子设备20000的外部进行通信。
调制解调器22300可以包括用于处理无线通信协议的通信电路。例如，调制解调器22300可以由通信电路芯片实现，并且可以被安装在移动电子设备20000中。音频处理器23000可以使用音频信号处理器23100来处理音频信号。音频处理器23000可以通过麦克风23200接收音频输入，或者可以通过扬声器23300提供音频输出。
存储设备24000可以存储用于保存的数据而不管是否供电。例如，存储设备24000可以包括闪存、PRAM、MRAM、ReRAM、FRAM等中的至少一个。存储器设备24200可以在存储器控制器24100的控制下存储数据或输出存储的数据。
主存储器25000可以临时存储用于移动电子设备20000的操作的数据。例如，主存储器25000可以被用作移动电子设备20000的工作存储器、操作存储器和/或缓存存储器。主存储器25000可以临时存储已被或将被处理器27000处理的数据。
存储设备24000和主存储器25000可以根据本发明构思的各种实施例进行操作。存储设备24000可以包括参考图1至图15描述的存储设备1300和存储设备12000中的至少一个。主存储器25000可以包括参考图1至图15描述的主存储器1200和存储器设备11000中的至少一个。存储设备24000可以通过通道CH连接到主存储器25000。
用户接口26000可以在处理器27000的控制下处理用户与移动电子设备20000之间的交互(interface)。例如，用户接口26000可以包括输入接口，例如键盘、键区、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器等。例如，用户接口26000可以包括输出接口，诸如显示设备、电机等。例如，显示设备可以包括LCD(液晶显示器)、LED(发光二极管)显示器、OLED(有机LED)显示器、AMOLED(有源矩阵OLED)显示器等中的至少一个。
处理器27000可以控制移动电子设备20000的整体操作。图像处理器21000、无线通信块22000、音频处理器23000、存储设备24000和主存储器25000可以在处理器27000的控制下处理通过用户接口2600提供的用户命令。图像处理器21000、无线通信块22000、音频处理器23000、存储设备24000和主存储器25000可以在处理器27000的控制下通过用户接口26000向用户提供服务。
处理器27000可以用SoC(片上系统)的形式来实现。例如，处理器27000可以包括应用处理器。存储设备24000、主存储器25000和处理器27000可以通过参考图1至图16描述的操作方法来操作。由此，可以提高移动电子设备20000内部的存储器系统的操作效率。
根据本发明构思的存储器系统可以包括彼此连接的主存储器和存储设备。根据本发明构思的示例实施例，主存储器可以将主存储器的元数据存储在存储设备中。主存储器也可以从存储设备读取存储的元数据以对其进行使用。存储设备可以使用主存储器作为缓存存储器。因此，存储器系统可以有效地使用主存储器和存储设备。
上述内容是用于实现本发明构思的具体实施例。本发明构思不仅可以包括上述实施例，而且可以包括能够简单地或容易地改变设计的实施例。本发明构思还可以包括使用实施例实现的容易改变的技术。

Claims (20)

1.一种存储器系统，包括：
存储设备，包括被配置为连接到处理器的第一接口电路和与所述第一接口电路不同的第二接口电路；以及
存储器设备，包括被配置为基于DRAM接口连接到所述处理器的第三接口电路、被配置为不同于所述第三接口电路并被配置为连接到所述第二接口电路的第四接口电路、以及被划分为第一存储器区域和第二存储器区域的随机存取存储器，
其中，所述第一存储器区域由所述处理器通过所述第三接口电路访问，并且所述第二存储器区域由所述存储设备通过所述第二接口电路和所述第四接口电路访问。
2.根据权利要求1所述的存储器系统，其中，所述第一存储器区域对应于所述存储器设备的第一存储器单元阵列，并且所述第二存储器区域对应于所述存储器设备的与所述第一存储器单元阵列物理地分离的第二存储器单元阵列。
3.根据权利要求1所述的存储器系统，其中，所述第一存储器区域对应于从所述处理器分配的第一地址，并且所述第二存储器区域对应于从所述处理器分配的第二地址，所述第二地址不同于所述第一地址。
4.根据权利要求3所述的存储器系统，其中，响应于来自所述处理器和所述存储设备中的至少一个的请求而重新分配所述第一地址和所述第二地址。
5.根据权利要求1所述的存储器系统，其中，所述存储器设备还包括：
第一存储器单元阵列，包括所述第一存储器区域和所述第二存储器区域；以及
第二存储器单元阵列，与所述第一存储器单元阵列物理地分离，
其中，所述第一存储器区域对应于从所述处理器分配的第一地址，并且所述第二存储器区域对应于从所述处理器分配的第二地址，所述第二地址不同于所述第一地址。
6.根据权利要求5所述的存储器系统，其中，所述第二存储器单元阵列被配置为优先于所述第二存储器区域被所述存储设备访问。
7.根据权利要求5所述的存储器系统，其中，响应于来自所述处理器和所述存储设备中的至少一个的请求而重新分配所述第一地址和所述第二地址。
8.根据权利要求1所述的存储器系统，其中，所述存储设备被配置为存储基于所述存储器设备的训练结果而产生的所述存储器设备的元数据。
9.根据权利要求8所述的存储器系统，其中，所述存储设备通过所述第二接口电路和所述第四接口电路向所述存储器设备提供所述元数据。
10.根据权利要求9所述的存储器系统，其中，所述存储器设备还包括用于存储提供的元数据的模式寄存器。
11.根据权利要求1所述的存储器系统，其中，所述存储设备包括控制器，所述控制器包括所述第一接口电路和所述第二接口电路，所述控制器被配置为控制所述存储设备的操作。
12.根据权利要求1所述的存储器系统，其中，所述存储设备包括：
控制器，包括所述第一接口电路；以及
非易失性存储器，包括所述第二接口电路，所述控制器被配置为控制所述非易失性存储器的操作。
13.一种操作存储器系统的方法，所述存储器系统包括存储设备和连接到所述存储设备的存储器设备，所述方法包括：
由处理器执行与所述存储设备的第一握手操作和与所述存储器设备的第二握手操作；
将所述存储器设备划分为第一存储器区域和第二存储器区域；
将所述第一存储器区域分配给第一地址；
将所述第二存储器区域分配给第二地址；
由所述处理器向所述存储设备提供所述第二地址；以及
由所述存储设备执行与所述存储器设备的第三握手操作。
14.根据权利要求13所述的操作存储器系统的方法，还包括：
使用所述处理器访问所述第一存储器区域；以及
使用所述存储设备访问所述第二存储器区域。
15.根据权利要求13所述的操作存储器系统的方法，还包括：
响应于所述处理器和所述存储设备中的至少一个的请求，由所述处理器重新分配所述第一地址和所述第二地址；以及
由所述处理器向所述存储设备提供重新分配的第二地址。
16.一种存储器系统，包括：
易失性主存储器设备，包括第一辅助接口电路；
非易失性存储设备，包括第二辅助接口电路；以及
处理器组件，包括被配置为控制所述易失性主存储器设备的操作的主存储器控制器以及被配置为控制所述非易失性存储设备的操作的存储控制器；
其中，所述易失性主存储器设备和所述非易失性存储设备被配置为经由所述第一辅助接口电路和所述第二辅助接口电路进行通信，而不经过所述处理器组件。
17.根据权利要求16所述的存储器系统，其中，所述易失性主存储器设备包括：
存储器控制器接口电路；以及
第一存储器单元阵列和第二存储器单元阵列；
其中，所述第一存储器单元阵列被配置为能够经由所述存储器控制器接口电路被所述处理器组件访问；以及
其中，所述第二存储器单元阵列被配置为能够经由所述第一辅助接口电路和所述第二辅助接口电路被所述非易失性存储设备访问。
18.根据权利要求17所述的存储器系统，其中，所述第一存储器单元阵列和所述第二存储器单元阵列是能够独立替换的物理地分离的组件。
19.根据权利要求17所述的存储器系统，其中，所述第一存储器单元阵列和所述第二存储器单元阵列分别包括单片式存储器单元阵列设备的第一区域和第二区域；以及
其中，所述处理器组件被配置为将第一地址分配给所述第一存储器单元阵列并被配置为将第二地址分配给所述第二存储器单元阵列，所述第一地址相对于所述第二地址是独特的。
20.根据权利要求19所述的存储器系统，其中，所述易失性主存储器设备还包括：
优先存储器单元阵列，被配置为能够经由所述第一辅助接口电路和所述第二辅助接口电路相对于所述单片式存储器单元阵列设备的所述第二区域优先被所述非易失性存储设备访问。
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