CN103778959A - 数据存储设备、控制器以及数据存储设备的操作方法 - Google Patents

Abstract

本发明提供了数据存储设备、控制器以及数据存储设备的操作方法。非易失性存储器包括：存储单元阵列，包括多个非易失性存储单元；解码器，通过多个字线与存储单元阵列连接；数据输入/输出电路，通过多个位线与存储单元阵列连接；电压检测器，被配置成检测电源电压的变化以输出电压变化信号；以及控制逻辑，被配置成控制解码器和数据输入/输出电路从而响应于电压变化信号使存储在存储单元阵列中的数据无效。

Description

数据存储设备、控制器以及数据存储设备的操作方法

相关申请的交叉引用

本申请要求于2012年10月23日提交到韩国知识产权局的韩国专利申请第10-2012-0118017号的优先权，其全部内容通过引用包括于此。

技术领域

此处公开的本发明构思的示例实施例涉及一种使用半导体存储器作为存储设备的数据存储设备、控制器以及数据存储设备的操作方法。

背景技术

半导体存储器件是使用诸如硅（Si）、锗（Ge）、砷化镓（GaAs）、磷化铟（InP）等等的半导体制造的存储器件。半导体存储器件分类成易失性存储器件和非易失性存储器件。

易失性存储器件在断电时会丢失存储的内容。例如，易失性存储器件包括静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）等等。非易失性存储器件即使在断电时也可以保持存储的内容。例如，非易失性存储器件包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）、快闪存储器件、相变RAM（PRAM）、磁RAM（MRAM）、电阻式RAM（RRAM）、铁电RAM（FRAM）等等。

发明内容

本发明构思的实施例的一方面指向提供一种非易失性存储器，其包括：存储单元阵列，包括多个非易失性存储单元；解码器，通过多个字线与存储单元阵列连接；数据输入/输出电路，通过多个位线与存储单元阵列连接；电压检测器，被配置成检测电源电压的变化以输出电压变化信号；以及控制逻辑，被配置成控制解码器和数据输入/输出电路从而响应于电压变化信号使存储在存储单元阵列中的数据无效。

在示例实施例中，所述电压检测器检测电源电压是否低于预定电平，以根据检测结果输出电压变化信号。

在示例实施例中，所述控制逻辑通过控制解码器和数据输入/输出电路使数据无效，从而利用数据“1”或数据“0”重写存储单元阵列的非易失性存储单元。

在示例实施例中，所述控制逻辑控制解码器和数据输入/输出电路以使得利用数据“1”和数据“0”当中要求更少电力消耗的数据来重写存储单元阵列的非易失性存储单元。

在示例实施例中，所述非易失性存储器还包括被配置成由外部设备设置的寄存器。所述控制逻辑还被配置成根据寄存器中设置的信息响应于电压变化信号确定是否使数据无效以及根据确定结果选择性地对数据执行无效。

在示例实施例中，所述控制逻辑还被配置成根据寄存器的信息在使数据无效时确定是否利用数据“1”或数据“0”来重写非易失性存储单元，以及使用所确定的数据执行重写操作。

在示例实施例中，所述非易失性存储器还包括被配置成响应于控制逻辑的控制生成随机数据的随机数据生成器。所述控制逻辑控制解码器和数据输入/输出电路从而利用来自随机数据生成器的随机数据重写非易失性存储单元。

在示例实施例中，所述存储单元阵列包括存储不同特性的数据的至少两个区域，并且响应于电压变化信号选择性地使存储在所述至少两个区域中的数据无效。

在示例实施例中，所述非易失性还包括被配置成由外部设备设置的寄存器。所述控制逻辑基于寄存器的信息将所述至少两个区域决定为将被无效的区域和不被无效的区域。

在示例实施例中，所述存储单元阵列包括：引导信息区域，被配置成存储引导信息；以及常规区域，被配置成存储用户数据，存储在引导信息区域中的引导信息不通过电压变化信号被无效。

在示例实施例中，所述存储单元阵列包括：安全区域，被配置成存储安全数据；以及非安全区域，被配置成存储非安全数据，通过电压变化信号使存储在安全区域中的安全数据无效并且通过电压变化信号不使存储在非安全区域中的非安全数据无效。

在示例实施例中，所述非易失性存储器还包括被配置成在断电时供应电力的超级电容器。所述控制逻辑还被配置成在断电时使用来自超级电容器的电力使存储在存储单元阵列中的数据无效。

在示例实施例中，所述控制逻辑还被配置成响应来自外部设备的复位命令使存储在存储单元阵列中的数据无效。

在示例实施例中，所述非易失性存储器是随机存取存储器。

在示例实施例中，所述非易失性存储器是磁随机存取存储器（MRAM）。

本发明构思的实施例的另一方面指向提供一种存储系统，其包括：非易失性存储器；以及存储控制器，被配置成控制非易失性存储器，其中所述非易失性存储器包括：存储单元阵列，包括多个非易失性存储单元；解码器，通过多个字线与存储单元阵列连接；数据输入/输出电路，通过多个位线与存储单元阵列连接；电压检测器，被配置成检测电源电压的变化以输出电压变化信号；以及控制逻辑，被配置成控制解码器和数据输入/输出电路从而响应于电压变化信号使存储在存储单元阵列中的数据无效。

本发明构思的实施例的还一方面指向提供一种存储系统，该存储系统包括非易失性主存储器的存储系统和存储控制器，非易失性主存储器包括多个非易失性存储芯片，存储控制器被配置成控制非易失性主存储器，其中所述存储控制器检测电源电压的变化以控制非易失性主存储器，从而使所述多个非易失性存储芯片中的至少一个非易失性存储芯片无效。

在示例实施例中，通过存储控制器预先选择被无效的所述至少一个非易失性存储芯片。

在示例实施例中，所述非易失性主存储器还包括用于在断电时向所述至少一个非易失性存储器供电的超级电容器。

在示例实施例中，所述存储系统还包括超级电容器，其位于非易失性主存储器外部并且被配置成向非易失性主存储芯片供电。在断电时，所述至少一个非易失性存储芯片使用从超级电容器供应的电力对存储的数据执行无效操作。

在示例实施例中，所述至少一个非易失性存储芯片检测电源电压是否低于预定电平并且根据检测结果对存储的数据执行无效操作。

在示例实施例中，所述存储控制器检测断电以向所述至少一个非易失性存储芯片发出复位命令，并且所述至少一个非易失性存储芯片响应于复位命令对存储的数据执行无效操作。

本发明构思的实施例的还一方面指向提供一种包括多个非易失性存储单元的非易失性存储器的操作方法，所述操作方法包括：检测电源电压的变化；以及响应于检测使存储在所述多个非易失性存储单元中的数据无效。

在示例实施例中，所述使存储在所述多个非易失性存储单元中的数据无效包括利用数据重写所述多个非易失性存储单元。

在示例实施例中，所述使存储在所述多个非易失性存储单元中的数据无效包括：读取存储在所述多个非易失性中的数据；基于读取的数据决定数据“1”和数据“0”当中的、对于重写所述多个非易失性存储单元的部分或全部要求更少电力消耗的数据；以及基于决定结果利用所述要求更少电力消耗的数据重写所述多个非易失性存储单元的部分或全部。

在示例实施例中，所述使存储在所述多个非易失性存储单元中的数据无效包括生成随机数据；以及利用所述随机数据重写所述多个非易失性存储单元。

在示例实施例中，所述操作方法还包括接收指示检测到电源电压的变化的复位命令；以及响应于复位命令使存储在所述多个非易失性存储单元中的数据无效。

在示例实施例中，使用存储在超级电容器中的电力执行使存储在所述多个非易失性存储单元无效。

在示例实施例中，根据存储在寄存器中的数据选择性地执行使存储在所述多个非易失性存储单元中的数据无效。

本发明构思的实施例的还一方面指向提供一种计算系统，包括：非易失性主存储器；存储控制器，被配置成控制非易失性主存储器；以及中央处理单元，被配置成经由存储控制器访问非易失性主存储器以及使用非易失性主存储器作为工作存储器，其中所述非易失性主存储器包括：存储单元阵列，包括多个非易失性存储单元；解码器，通过多个字线与存储单元阵列连接；数据输入/输出电路，通过多个位线与存储单元阵列连接；电压检测器，被配置成检测电源电压的变化以输出电压变化信号；以及控制逻辑，被配置成响应于电压变化信号控制解码器和数据输入/输出电路从而使存储在存储单元阵列中的存储无效。

利用本发明构思的实施例，因为非易失性存储器被用作主存储器，所以可以简化主存储器的设计并且可以降低电力消耗。此外，可以通过提供对存储在非易失性主存储器中的数据的无效操作来避免安全数据的泄漏。

根据本发明构思的示例实施例，一种非易失性存储器包括一种存储单元阵列，该存储单元阵列包括：多个非易失性存储单元；电压检测器，被配置成检测供应到非易失性存储器的电源电压的变化并且输出电压变化信号；以及控制器，被配置成响应于电压变化信号在存储单元阵列上执行重写操作，所述重写操作造成利用复位数据重写存储在存储单元阵列中的数据。

所述非易失性存储器还可以包括通过多个字线与存储单元阵列连接的解码器；以及数据接口电路，被配置成向非易失性存储器输入数据，并且从非易失性存储器输出数据，所述数据接口电路通过多个位线与存储单元阵列连接，其中所述控制器被配置从而执行重写操作，该重写操作包括控制解码器和数据接口电路以利用复位数据重写存储在存储单元阵列中的数据。

所述复位数据可以是第一数据值和第二数据值中的一个，与使用第一数据值作为复位数据来执行重写操作相对应的电力消耗可以不同于与使用第二数据值作为复位数据来执行重写操作相对应的电力消耗，并且非易失性存储控制器可以被配置成使用第一数据值和第二数据值当中的与最低电力消耗相对应的数据值作为复位数据来执行重写操作。

所述第一数据值可以是“0”而且第二数据值可以是“1”。

附图说明

通过参考附图详细描述示例实施例，本发明构思的示例实施例的上述及其他特征和优点将变得更加清楚。附图意图描绘本发明构思的示例实施例而不应被解释成限制权利要求的预定范围。除非有明确说明，否则不应将附图看作是按比例绘制的。

图1是示意地示出根据本发明构思的示例实施例的存储系统的框图；

图2是示意地示出根据本发明构思的示例实施例的存储系统的框图；

图3是示意地示出图1或图2的非易失性主存储器的框图；

图4是示出图3中的存储单元阵列的结构的图；

图5是示出根据本发明构思的示例实施例的图3中的存储单元阵列的结构的图；

图6是示出根据本发明构思的示例实施例的存储单元的图；

图7和图8是示出根据存储的数据的可变电阻元件的磁化方向的图；

图9是示出STT-MRAM的写操作的图；

图10是示出根据本发明构思的示例实施例的STT-MRAM的可变电阻元件的图；

图11A是示出图1和图2的存储系统的操作的流程图；

图11B是示出图1和图2的非易失性主存储器的数据无效操作的流程图；

图12是示出根据本发明构思的示例实施例的非易失性主存储器的操作的图；

图13A是示出图12的非易失性主存储器的操作的流程图；

图13B是示出图12的非易失性主存储器的操作的流程图；

图14是示出根据本发明构思的示例实施例的非易失性主存储器的操作的图；

图15A是示出图14的非易失性主存储器的操作的流程图；

图15B是示出图14的非易失性主存储器的操作的流程图；

图16是示出根据本发明构思的示例实施例的非易失性主存储器的操作的图；

图17A是示出图16的非易失性主存储器的操作的流程图；

图17B是示出图16的非易失性主存储器的操作的流程图；

图18是示意地示出根据本发明构思的示例实施例的非易失性主存储器的存储单元阵列的图；

图19是示意地示出根据本发明构思的示例实施例的非易失性主存储器的存储单元阵列的图；

图20是示出图18和图19中描述的非易失性主存储器的操作的流程图；

图21是示意地示出根据本发明构思的示例实施例的存储系统的框图；

图22是示意地示出根据本发明构思的还一示例实施例的存储系统的框图；

图23到图26是示意地示出根据本发明构思的示例实施例的存储系统的结构的框图；以及

图27是示意地示出根据本发明构思的还一示例实施例的存储系统的框图。

具体实施方式

此处公开本发明构思的详细的示例实施例。然而，此处公开的特定结构细节和功能细节仅仅是代表性的，目的在于描述示例实施例。然而，本发明构思的示例实施例可以以许多替换形式来具体实现，并且不应被解释为仅仅局限于此处阐述的实施例。

因此，尽管本发明构思的示例实施例能够具有不同的修改和替换形式，但在附图中以举例的方式示出了其实施例，并且将在此处详细描述实施例。然而，应当理解，并非意图将示例本发明构思的实例实施例局限于公开的具体形式，而是相反地，本发明构思的示例实施例覆盖落入本发明构思的实例实施例范围内的所有修改、等效物以及替换物。遍及附图的描述，相同的附图标记始终指代相同的元件。

将会理解，尽管此处可能使用术语第一、第二等等来描述不同的元件，但这些元件不应受到这些术语的限制。这些术语仅仅用于将一个元件与另一个元件区分开来。例如，第一元件可以被称为第二元件，并且类似地，第二元件也可以被称为第一元件，这样不会偏离示例实施例的范围。如此处使用的，术语“和/或”包括一个或多个相关列出项目中的任意一个以及所有组合。

将会理解，当一个元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到所述另一元件，或者也可以存在居间的元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一元件时，不均在居间的元件。其他用于描述元件之间关系的词语应以类似方式解释（例如，“在...之间”与“直接在...之间”，“邻近”与“直接邻近”等等)。

此处使用的术语仅仅是为了描述特定实施例，并非意图限制本发明构思的示例实施例。如此处使用的，单数形式“一”、“一个”、“该”意图也包括复数形式，除非上下文明确给出相反指示。还将理解，当在此处使用词语“包括”和/或“包含”时，表明存在所描述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

还应注意到，在一些替换实现方式中，所提到的功能/动作可以不按附图中描述的顺序进行。例如，取决于所涉及的功能/动作，两个相继示出的图可能实际上是基本并发地执行的，或者有时可能以相反的次序执行。

I.复位非易失性主存储器的存储系统

图1是示意地示出根据本发明构思的示例实施例的存储系统10的框图。

一般的存储系统可以使用易失性存储器(例如，DRAM）作为主存储器。在这种情况下，由于易失性存储器的数据易失特性，存储在主存储器中的数据可以被周期性地刷新或备份到非易失性存储器。这会导致主存储器的设计复杂性和电力消耗的增加。

另一方面，根据本发明构思的示例实施例的存储系统10可以包括非易失性存储器作为主存储器。因此，相比易失性存储器被用作主存储器的情况，与传统的易失性存储器相比，根据本发明构思的示例实施例的存储系统10可以降低电力消耗并且设计上更容易或困难更少。

如果非易失性存储器被用作主存储器，则在断电以后在主存储器中已处理的数据(或，正在处理的数据)可以被保持。这可以意味着安全数据保持在主存储器中而不考虑用户的意图。因此，如果主存储器从存储系统10拆分然后附加到另一存储系统，则安全数据可能被泄漏。

为了避免安全数据泄漏，根据本发明构思的示例实施例的存储系统10可以在断电时使存储在主存储器中的数据无效。可以通过在断电时使主存储器无效而避免安全数据泄漏。

参照图1，存储系统10可以包括CPU100、存储控制器200、非易失性主存储器300、输入/输出控制器400和存储设备500。

CPU100可以控制存储系统10的总体操作。例如，CPU100可以响应于外部请求控制存储系统10的组件从而执行写操作、读写或算术运算。

存储控制器200可以从CPU100接收写命令，并且可以控制非易失性主存储器300从而写入请求数据(下文中，称为写入数据)通过非易失性主存储器300被存储在存储设备500中。存储控制器200可以从CPU100接收读命令，并且可以通过非易失性主存储器300和输入/输出控制器400控制非易失性主存储器300，从而执行与存储在存储设备500中的数据的读请求数据相对应的读操作。存储控制器200可以包括复位控制单元210。

复位控制单元210可以控制非易失性主存储器300从而使存储在非易失性主存储器300中的数据无效。例如，复位控制单元210可以控制非易失性主存储器300从而在断电时使存储在非易失性主存储器300中的数据无效。作为另一示例，复位控制单元210可以控制非易失性主存储器300从而在断电时选择性地使存储在非易失性主存储器300中的数据的安全数据无效。

非易失性主存储器300可以被用作存储系统10的主存储器。例如，非易失性主存储器300可以存储与运行在存储控制器200中的程序相关联的数据。可替换地，非易失性主存储器300可以存储运行在CPU100上的程序涉及的数据。可替换地，非易失性主存储器300可以存储通过存储控制器200提供给CPU100的写入数据或从存储设备500读取的数据。

非易失性主存储器300可以由诸如MRAM的非易失性存储器件形成。可替换地，非易失性主存储器300可以由使用相变材料的PRAM(相变随机存取存储器)、使用诸如复合金属氧化物的可变电阻材料的RRAM(电阻式随机存取存储器)等等形成。

输入/输出控制器400可以响应于CPU100或存储控制器200的控制来控制存储设备500。例如，输入/输出控制器400可以响应CPU100或存储控制器200的控制来控制存储设备500从而存储在非易失性主存储器300中的写入数据被存储在存储设备500中。可替换地，输入/输出控制器400可以响应CPU100的控制来控制存储设备500从而存储在存储设备500中的写入数据被存储在非易失性主存储器300中。

存储设备500可以存储用户数据。例如，存储设备500可以通过硬盘驱动器(HDD)或使用包括例如快闪存储器的非易失性存储器件的固态驱动器(SSD)实现。

可替换地，存储设备500可以通过使用相变材料的PRAM(相变随机存取存储器)、使用诸如复合金属氧化物的可变电阻材料的RRAM(电阻式随机存取存储器)、或使用铁磁材料的MRAM(磁随机存取存储器)实现。

如参照图1描述的，存储系统10可以在存储系统10的断电时或在移除非易失性主存储器300的电力时使存储在非易失性主存储器300中的数据无效，从而避免安全数据的泄漏。

图2是示意地示出根据本发明构思的示例实施例的存储系统10_1的框图。在图2中，与图1中的组成元件类似的组成元件可以通过类似参考标记标明。

图1的存储系统10可以理解为示出计算机体系结构的一部分。同样，图2的存储系统10_1可以理解为示出图1的存储设备500的结构。

参照图2，存储系统10_1可以包括CPU100_1、存储控制器200_1、非易失性主存储器300_1、主机接口600、存储接口700、以及非易失性存储器800。

非易失性主存储器300_1可以响应于存储控制器200_1的控制操作，并且可以与存储控制器200_1交换数据。非易失性主存储器300_1可以通过例如参照图1描述的MRAM、PRAM或RRAM的非易失性存储器件实现。由于诸如快速读写速度、重写、与DRAM接口的兼容性等的特性，MRAM可以代替DRAM。为了便于描述，假定通过MRAM实现图1和图2的非易失性主存储器300和300_1。

在通过MRAM实现非易失性主存储器300/300_1的情况中，可以使用DRAM接口方式与存储控制器200/200_1交换数据。例如，非易失性主存储器300/300_1可以使用异步DRAM接口方式与存储控制器200/200_1交换数据。可替换地，非易失性主存储器300/300_1可以使用同步DRAM接口方式(例如，诸如DDR1、DDR2、DDR3等等的SDRAM接口）与存储控制器200/200_1交换数据。

复位控制单元210/210_1可以控制非易失性主存储器300/300_1从而在断电时使存储在非易失性主存储器300/300_1中的数据无效。即，在中断来自外部设备的电力的情况中，复位控制单元210/210_1可以复位非易失性主存储器300/300_1。

例如，如果用户请求使存储系统10/10_1断电，则复位控制单元210/210_1可以从CPU100/100_1接收断电信号。可替换地，存储控制器200/200_1可以通过检测来自外部设备的电源电压的电平来内部地生成断电信号。复位控制单元210/210_1可以响应于断电请求向非易失性主存储器300/300_1提供复位命令。非易失性主存储器300/300_1可以响应于复位命令使存储的数据无效。

如图1或图2中所示，图1或图2的复位控制单元210/210_1可以在存储控制器200/200_1中实现。然而，本发明构思不局限于此。例如，复位控制单元210/210_1可以通过独立于存储控制器200/200_1的分离单元实现。

CPU100/100_1可以控制存储控制器200/200_1的总体操作。图2的主机接口600可以提供与主机（未示出）的接口，并且图2的存储接口700可以提供与存储设备800的接口。

如参照图1和图2所示的，可以通过在断电时使存储在非易失性主存储器300和300_1中的数据无效来避免安全数据泄漏。

存储系统10/10_1还可以包括用于在断电时供应无效操作所需的电力的超级电容器。具体来说，可以提供超级电容器以应应付突然断电的发生。这将参照图21更充分地描述。

图3是示意地示出图1或图2的非易失性主存储器300/300_1的框图。参照图3，非易失性主存储器300/300_1可以包括存储单元阵列310、数据输入/输出电路320、解码器330、控制逻辑340和电压检测器350。

存储单元阵列310可以包括多个存储单元。例如，存储单元阵列310可以包括STT-MRAM(自旋转移力矩磁阻随机存取存储器)单元(cell)。在这种情况下，每个存储单元可以包括具有磁性材料的磁性隧道结元件(下文中，称为电阻元件)。将参照图4到图10更充分地描述存储单元阵列310和存储单元阵列310的存储单元。

数据输入/输出电路320可以经由位线BL与存储单元阵列310连接。数据输入/输出电路320可以从外部设备接收数据以将它存储在存储单元阵列310中。数据输入/输出电路320可以从存储单元阵列310读取数据以将其传送到外部设备。

如果存储单元阵列310的存储单元形成为STT-MRAM单元，则数据输入/输出电路320可以被配置成向存储单元提供写电流和读电流。例如，数据输入/输出电路320可以在写操作中向存储单元阵列310提供写电流。数据输入/输出电路320可以在读操作中向存储单元阵列310提供读电流。

数据输入/输出电路320可以被配置成包括多个感测放大器。例如，在读操作中，每个感测放大器可以经由位线接收数据电压以比较输入数据电压与参考电压。每个感测放大器可以输出比较结果作为具有数字电平的数据信号。

解码器330可以经由字线与存储单元阵列310连接。解码器330可以选择与从外部设备输入的地址ADDR相对应的字线。

控制逻辑340可以控制非易失性主存储器300/300_1的总体操作。例如，在写操作中，控制逻辑340可以控制解码器330和数据输入/输出电路320从而使从外部设备输入的数据存储在存储单元阵列310中。在读操作中，控制逻辑340可以控制解码器330和数据输入/输出电路320从而从存储单元阵列310读取读请求数据。

在示例实施例中，如果从用户接收到断电请求，则控制逻辑340可以从存储控制器200/200_1的复位控制单元200/200_1接收复位命令RS_CMD。控制逻辑340可以响应于复位命令RS_CMD生成内部断电信号IPOS以向解码器330和数据输入/输出电路320发出该信号。解码器330和数据输入/输出电路320可以响应于内部断电信号IPOS对存储在存储单元阵列310中的数据执行无效操作。

在其他示例实施例中，如果中断供应到非易失性主存储器300/300_1的电源电压，则对存储在非易失性主存储器300/300_1中的数据执行无效操作。非易失性主存储器300/300_1可以包括电压检测器350。

电压检测器350可以检测电源电压是否低于预定电平，并且可以向控制逻辑340传送电压降低信号VDS作为检测结果。类似接收复位命令RS_CMD的情况，控制逻辑340可以响应电压降低信号VDS控制解码器330和数据输入/输出电路320从而使存储在存储单元阵列310中的数据无效。在通电时，电压检测器350可以检测电源电压的变化以生成电压升高信号VIS。

控制逻辑340可以包括寄存器341。寄存器341可以存储指示是否支持非易失性主存储器300/300_1的数据无效操作的信息。

存储控制器200/200_1可以向非易失性主存储器300/300_1发出用于设置数据无效模式的命令和用于设置数据无效模式的数据。此时，可以利用用于设置数据无效模式的信息设置寄存器341。

如果设置了数据无效模式，则非易失性主存储器300/300_1可以在断电时对存储在非易失性单元中的数据执行无效操作。如果未设置数据无效模式，则非易失性主存储器300/300_1可以甚至在断电时保持存储在非易失性存储单元中的数据。

可以以多种方式执行本发明构思的示例实施例的无效操作。例如，控制逻辑340可以通过利用数据“0”或“1”重写存储单元阵列310的全部存储单元来执行无效操作。在这种情况下，控制逻辑340可以控制数据输入/输出电路320从而选择在重写操作中要求更少电力消耗的数据。这将参照图12、图13A和图13B更充分地描述。

在其他示例实施例中，控制逻辑340可以通过利用数据“0”或“1”重写存储单元阵列310中被选存储单元来执行无效操作。例如，在利用数据“1”重写被选存储单元的情况中，控制逻辑340可以执行无效操作以控制解码器330和数据输入/输出电路320，从而利用数据“1”重写具有数据“0”的存储单元。可以通过使存储单元阵列310的存储单元的被选存储单元无效来降低在无效操作中的电力消耗。这将参照图14、图15A和图15B更充分地描述。

在还一示例实施例中，控制逻辑340可以通过生成随机数据并且利用该随机数据重写存储单元阵列310的存储单元来执行无效操作。这将参照图16、图17A和图17B更充分地描述。

在还一其他示例实施例中，控制逻辑340可以将存储单元阵列310划分成为至少两个区域并且在被选区域中的存储单元上执行无效操作。可以通过使存储单元阵列310的存储单元当中包括在被选区域中的存储单元无效来降低在无效操作中消耗的电力。这将参照图18到图21更充分地描述。

如参照图3描述的，可以通过在断电时使存储在存储单元阵列310中的数据无效来避免安全数据泄漏。

图4是示出图3中的存储单元阵列310的结构的图。参照图4，存储单元阵列310可以包括多个存储单元MC。每个存储单元MC可以包括可变电阻元件VR和单元晶体管CT。

可变电阻元件VR的电阻值可以根据电流(或电压)电平和方向变化。虽然电流(或，电压)被阻断，但是可变电阻元件VR可以保持电阻值。即，可变电阻元件VR可以具有非易失性特性。

可变电阻元件VR可以通过各种元件实现。例如，可变电阻元件VR可以通过STT-MRAM元件实现。作为另一示例，可变电阻元件VR可以通过使用相变材料的相变随机存取存储器(PRAM)、使用复合金属氧化物的可变电阻材料的电阻式随机存取存储器(RRAM)、或使用铁磁材料的磁随机存取存储器(MRAM)实现。

单元晶体管CT的栅极可以与字线连接。单元晶体管CT可以通过经由字线提供的信号导通或截止。单元晶体管CT的漏极可以连接到可变电阻元件VR并且其源极可以连接到源极线SL。

例如，存储单元MC的单元晶体管CT的全部源极可以与相同的源极线连接。作为另一示例，存储单元MC的单元晶体管CT的源极可以与不同的源极线连接。

图5是示出根据本发明构思的示例实施例的图3中的存储单元阵列310的结构的图。

如图5中所示，可以配置存储单元阵列310从而四个不同的存储单元MC共享源极线SL。除了上面描述的差异之外，图5中的存储单元阵列310的结构可以类似于图4中的那些，并且因此省略其描述。

图6是示出根据本发明构思的示例实施例的存储单元的图。在图6中，示出通过STT-MRAM单元实现存储单元MC的示例。

存储单元MC可以包括可变电阻元件VR和单元晶体管CT。单元晶体管CT的栅极可以与字线(例如，第一字线WL1)连接。单元晶体管CT的一个电极可以经由可变电阻元件VR与位线(例如，第一位线BL1)连接，并且单元晶体管CT的其他电极可以与源极线(例如，第一源极线SL1)连接。

可变电阻元件VR可以包括钉扎层13、自由层11和插在钉扎层13和自由层11之间的隧道层12。钉扎层13的磁化方向可以固定，并且自由层11的磁化方向可以根据条件等于钉扎层13的磁化方向或与钉扎层13的磁化方向相反。例如，还可以提供反铁磁层（未示出）以固定钉扎层13的磁化方向。

可以根据在偏置条件下测量的电阻值确定存储在可变电阻元件VR中的数据，在该条件中逻辑高电压施加到字线WL1以导通单元晶体管CT并且沿从位线BL1到源极线的方向提供读电流。

为了运行STT-MRAM的写操作，逻辑高电压可以施加到字线WL1以导通单元晶体管CT，并且可以在位线BL1和源极线之间提供写电流。

图7和图8是示出根据存储的数据的可变电阻元件的磁化方向的图。

可变电阻元件VR的电阻值可以根据自由层11的磁化方向变化。如果读电流I提供给可变电阻元件VR，则可以输出与可变电阻元件VR的电阻值相对应的数据电压。因为读电流I的电平小于写电流的电平，所以自由层11的磁化方向可以不因读电流I而变化。

参照图7，自由层11的磁化方向可以平行于钉扎层13的磁化方向，或与钉扎层13的磁化方向相同。在这种情况下，可变电阻元件VR可以具有指示数据“0”的小电阻值。

参照图8，自由层11的磁化方向可以与钉扎层13的磁化方向反向平行，或与钉扎层13的磁化方向相反。在这种情况下，可变电阻元件VR可以具有指示数据“1”的大电阻值。

在图7和图8中，MTJ单元的自由层11和钉扎层13示出为水平的磁元件。然而，本发明构思不局限于此。作为另一示例，可以使用垂直的磁元件实现自由层11和钉扎层13。

图9是示出STT-MRAM的写操作的图。

参照图9，自由层11的磁化方向可以根据写电流WC1和WC2的方向决定。例如，如果提供了第一写电流WC1，则具有与钉扎层13相同自旋方向的自由电子可以向自由层11施加转矩。在这种情况下，自由层11可以被磁化为平行于钉扎层13。

如果提供第二写电流WC2，则具有与钉扎层13相反自旋方向的自由电子可以向自由层11施加转矩。在这种情况下，自由层11可以被磁化为与钉扎层13反向平行。即，自由层11的磁化方向可以通过自旋转移矩(STT)改变。

图10是示出根据本发明构思的还一示例实施例的STT-MRAM的可变电阻元件的图。在磁化方向彼此垂直的可变电阻元件中，电流方向和易磁化轴（easy axis）可以实质上彼此平行。参照图10，可变电阻元件VR可以包括自由层41、钉扎层43和隧道层42。

当自由层41的磁化方向和钉扎层43的磁化方向平行时电阻值可以变小，而当自由层41的磁化方向和钉扎层43的磁化方向反向平行时电阻值可以变大。可以根据电阻值存储数据。

为了实现磁化方向垂直的可变电阻元件VR，所希望的是使用具有大的磁各向异性能量的材料形成自由层41和钉扎层43。具有大的磁各向异性能量的材料可以包括非晶态稀土元素合金，诸如(Co/Pt)n或(Fe/Pt)n的多层薄膜，以及具有L10晶体结构的材料。

例如，自由层41可以是有序合金，并且可以包括Fe、Co、Ni、Pa或Pt中的至少一个。例如，自由层41可以包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、或Co-Ni-Pt合金中的至少一个。合金可以是Fe50Pt50,Fe50Pd50,Co50Pd50,Co50Pt50,Fe30Ni20Pt50,Co30Fe20Pt50,或Co30Ni20Pt50。

钉扎层43可以是有序合金，并且可以包括Fe、Co、Ni、Pa或Pt中的至少一个。例如，钉扎层43可以包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、或Co-Ni-Pt合金中的至少一个。合金可以是Fe50Pt50,Fe50Pd50,Co50Pd50,Co50Pt50,Fe30Ni20Pt50,Co30Fe20Pt50,或Co30Ni20Pt50。

如参照图4到图10描述的，可以使用STT-MRAM实现非易失性主存储器300/300_1。类似DRAM，STT-MRAM可以支持重写操作，以便非易失性主存储器300/300_1以等于或类似于DRAM的速度操作。STT-MRAM可以根据流向单元的电流方向被编程以指示数据“0”或数据“1”。此时，利用数据“1”或数据“0”编程STT-MRAM单元所需的电流的电平可以根据STT-MRAM单元的材料或制造工艺条件变化。本发明构思的示例实施例可以在用于无效的STT-MRAM单元的编程中利用要求更少电力消耗的数据来复位存储在STT-MRAM单元中的数据。

图11A是示出图1的存储系统10和图2的存储系统10_1的操作的流程图。

在操作S111中，可以从CPU100/100_1向存储控制器200/200_1发出断电信号POS。然而，本发明构思不局限于此。例如，存储控制器200/200_1可以内部地检测断电状态以生成相应于检测结果的信号。

在操作S112中，复位控制单元210/210_1可以响应于断电信号POS或相应于断电检测结果的信号向非易失性主存储器300/300_1提供复位命令RS_CMD。

在操作S113中，控制逻辑340(参照图3)可以响应于复位命令RS_CMD对存储在存储单元阵列310中的数据执行无效操作。控制逻辑340可以响应于复位命令RS_CMD生成内部断电信号IPOS以向解码器330和数据输入/输出电路320发出该信号。解码器330和数据输入/输出电路320可以响应于内部断电信号IPOS将存储在存储单元阵列中的数据复位。

图11B是示出图1/图2的非易失性主存储器300/300_1的数据无效操作的流程图。

在操作S121中，非易失性主存储器300/300_1的电压检测器350可以检测电源电压VDD的电压电平。例如，电压检测器350可以实时检测电源电压VDD的电压电平。可替换地，电压检测器350可以周期性地检测电源电压VDD的电压电平。

在操作S122中，电压检测器350可以比较电源电压VDD的电压电平与参考电压Vref。

如果电源电压VDD的电压电平等于或低于参考电压Vref，则在操作S123中，电压检测器350可以生成控制信号VDS以向控制逻辑340发出控制信号VDS。

在操作S124中，控制逻辑340可以响应于控制信号VDS对存储在非易失性主存储器300/300_1中的数据执行无效操作。例如，控制逻辑340可以响应于控制信号VDS生成内部断电信号IPOS以向解码器330和数据输入/输出电路320发出内部断电信号IPOS。解码器330和数据输入/输出电路320可以响应于内部断电信号IPOS复位存储在存储单元阵列310中的数据。

如上所述，存储系统10/10_1可以包括通过非易失性存储器元件实现的主存储器。这可以使简化主存储器的设计和降低电力消耗成为可能。此外，存储系统10/10_1可以通过在断电时对存储在非易失性主存储器中的数据执行无效操作来避免安全数据泄漏。

此外，存储系统10/10_1可以在存储系统10/10_1的正常断电时响应于来自存储控制器200/200_1的复位命令RS_CMD使非易失性主存储器300/300_1的数据无效。

非易失性主存储器300/300_1可以内部地检测电源电压的电平以基于检测结果使存储的数据无效。如果非易失性主存储器300/300_1由可拆分的模块或卡形成，则当非易失性主存储器300/300_1从存储系统10/10_1拆分时可以通过使数据无效来保持安全。

在示例实施例中，可以对存储在非易失性主存储器300/300_1中的数据不同地执行无效操作。下面，将参照附图更充分地描述对存储在非易失性主存储器300/300_1中的数据的无效操作。

II.利用更少电力执行重写操作的非易失性主存储器

图12是示出根据本发明构思的示例实施例的非易失性主存储器的操作的图。在图12中，示出其中使用相同数据运行无效操作的示例。在这种情况下，可以以执行无效操作消耗的电力更少的方式运行用于避免安全数据泄漏的无效操作。

为了便于描述，假定数据“1”写入存储单元阵列310的存储单元中。此外，假定存储单元阵列310包括第一存储单元MC1到第六存储单元MC6并且数据“1”或“0”分别存储在第一存储单元MC1到第六存储单元MC6中。图12的非易失性主存储器可以与图3的非易失性主存储器300/300_1相同或实质上相同，并且可以省略重复的描述。

参照图12，控制逻辑340可以从复位控制单元210/210_1接收复位命令RS_CMD。可替换地，控制逻辑340可以从电压检测器350接收电压降低信号VDS。控制逻辑340可以响应于复位命令RS_CMD或电压降低信号VDS生成内部断电信号IPOS，并且可以向解码器330和数据输入/输出电路320发出内部断电信号IPOS。解码器330和数据输入/输出电路320可以响应于内部断电信号IPOS生成复位数据，并且可以向位线提供相应于复位数据的电压。

在示例实施例中，控制逻辑340可以控制数据输入/输出电路320从而执行要求更少电流消耗的重写操作。例如，假定将存储在STT-MRAM单元中的数据从“0”改变为“1”需要的电流小于将存储在STT-MRAM单元中的数据从“1”改变为“0”需要的电流。在这种情况下，控制逻辑340可以控制数据输入/输出电路320以便生成复位数据“1”。

在示例实施例中，当制造非易失性存储器时可以根据单元特性决定生成数据“0”还是数据“1”。例如，当制造时可以根据STT-MRAM特性决定重写数据“0”需要的电流是否小于重写数据“1”需要的电流。当图3的寄存器被设置为指示是否支持无效模式时，可以一起设置数据“1”和数据“0”中将要重写的数据。

生成的数据“1”可以响应于控制逻辑340的控制存储在存储单元阵列310的存储单元MC1到MC6中。在这种情况下，因为STT-MRAM支持重写操作，所以可以在存储单元阵列310的存储单元MC1到MC6中重写数据“1”。

图13A是示出图12的非易失性主存储器的操作的流程图。在图13A中，描述了当接收到复位命令RS_CMD时非易失性主存储器的操作。

在操作S211中，存储控制器200/200_1可以从CPU100/100_1接收断电信号POS。

在操作S212中，复位控制单元210/210_1可以响应于断电信号POS生成复位命令RS_CMD，并且可以向非易失性主存储器300/300_1发出复位命令RS_CMD。

在操作213中，控制逻辑340可以响应于复位命令RS_CMD生成复位数据。即，控制逻辑340可以响应于复位命令RS_CMD生成内部断电信号IPOS，并且数据输入/输出电路320可以响应于内部断电信号IPOS生成要求更少电流消耗的复位数据。

在操作S214中，例如，可以通过利用复位数据重写当前存储在非易失性主存储器中的数据来在非易失性主存储器中重写复位数据。

图13B是示出图12的非易失性主存储器的操作的流程图。在图13B中，描述了其中非易失性主存储器内部地检测电源电压VDD的电压电平的示例。

在操作S221中，电压检测器350可以检测电源电压VDD的电压电平，并且可以比较检测到的电压电平与参考电压Vref。

如果检测到的电压电平等于或低于参考电压Vref，则在操作S222中，电压检测器350可以生成电压降低信号VDS。

在操作S223中，控制逻辑340可以响应于电压降低信号VDS生成复位数据。即，控制逻辑340可以响应于电压降低信号VDS生成内部断电信号IPOS，并且数据输入/输出电路320可以响应于内部断电信号IPOS生成要求更少电流消耗的复位数据。

在操作S224中，例如，可以通过利用复位数据重写当前存储在非易失性主存储器中的数据来在非易失性主存储器中重写复位数据。

如参照图12、图13A和图13B描述的，根据本发明构思的示例实施例的存储系统可以在断电时通过使存储在非易失性主存储器中的数据无效来避免安全数据泄漏。此外，在无效操作中，可以通过使用要求更少电力消耗的数据执行重写操作来降低或，可替换地，最小化电力。

III.执行选择性重写操作的非易失性存储器

图14是示出根据本发明构思的示例实施例的非易失性主存储器的操作的图。在图14中，示出了在具有不同于复位数据的数据的存储单元上运行的无效操作的示例。

为了便于描述，假定生成数据“1”作为复位数据。即，假定将数据从“0”改变为“1”需要的电流小于将数据从“1”改变为“0”需要的电流。此外，假定存储单元阵列310包括第一存储单元MC1到第六存储单元MC6，并且数据“1”或“0”分别地存储在第一存储单元MC1到第六存储单元MC6中。

参照图14，控制逻辑340可以从复位控制单元210/210_1接收复位命令RS_CMD。可替换地，控制逻辑340可以从电压检测器350接收电压降低信号VDS。控制逻辑340可以响应于复位命令RS_CMD或电压降低信号VDS控制数据输入/输出电路320从而生成复位数据“1”。

控制逻辑340可以在存储单元MC1到MC6当中具有与复位数据不同的数据的存储单元上执行重写操作。例如，如图14中所示的，第三存储单元MC3和第四存储单元MC4可以具有数据“0”。因此，控制逻辑340可以在第一存储单元MC1到第六存储单元MC6中的第三存储单元MC3和第四存储单元MC4上执行重写操作。

在这种情况下，控制逻辑340可以通过在第一存储单元MC1到第六存储单元MC6上执行读操作并且比较第一存储单元MC1到第六存储单元MC6的数据与复位数据而决定将被重写的存储单元(例如，MC3和MC4)。为了便于描述，此操作可以被称为数据比较写入(DCW)操作。

利用此DCW操作，根据示例实施例的非易失性主存储器可以在降低无效操作中消耗的电力的情况下避免安全数据的泄漏。

图15A是示出图14的非易失性主存储器的操作的流程图。在图15A中，描述了当接收到复位命令RS_CMD时非易失性主存储器的操作。

在操作S311中，存储控制器200/200_1可以从CPU100/100_1接收断电信号POS。

在操作S312中，复位控制单元210/210_1可以响应于断电信号POS生成复位命令RS_CMD，并且可以向非易失性主存储器300/300_1发出复位命令RS_CMD。

在操作S313中，控制逻辑340可以响应于复位命令RS_CMD生成复位数据。即，控制逻辑340可以响应于复位命令RS_CMD生成内部断电信号IPOS，并且数据输入/输出电路320可以响应于内部断电信号IPOS生成要求更少电流消耗的复位数据。

在操作S314中，可以选择将利用复位数据被重写的存储单元。例如，控制逻辑340可以通过执行DCW操作选择将利用复位数据被重写的存储单元。

在操作S315中，可以在被选存储单元上执行重写操作。可以通过在被选存储单元上运行重写操作使存储在非易失性主存储器中的数据无效。

图15B是示出图14的非易失性主存储器的操作的流程图。在图15B中，描述了其中非易失性主存储器内部地检测电源电压VDD的电压电平的示例。

在操作S321中，电压检测器350可以检测电源电压VDD的电压电平，并且可以比较检测到的电压电平与参考电压Vref。

如果检测到的电压电平等于或低于参考电压Vref，则在操作S322中，电压检测器350可以生成电压降低信号VDS。

在操作S323中，控制逻辑340可以响应于电压降低信号VDS生成复位数据。即，控制逻辑340可以响应于电压降低信号VDS生成内部断电信号IPOS，并且数据输入/输出电路320可以响应于内部断电信号IPOS生成要求更少电流消耗的复位数据。

在操作S324中，可以选择将利用复位数据被重写的存储单元。例如，控制逻辑340可以通过执行DCW操作选择将利用复位数据被重写的存储单元。

在操作S325中，可以在被选存储单元上执行重写操作。可以通过在被选存储单元上运行重写操作使存储在非易失性主存储器中的数据无效。

如参照图14、图15A和图15B描述的，根据本发明构思的示例实施例的存储系统可以在断电时通过使存储在非易失性主存储器中的数据无效来避免安全数据泄漏。在这种情况下，可以通过执行数据比较写入操作降低或，可替换地，最小化在无效操作中消耗的电力。

IV.使用随机数据执行无效操作的非易失性主存储器

图16是示出根据本发明构思的示例实施例的非易失性主存储器的操作的图。在图16中，示出使用随机数据运行无效操作的示例。

为了便于描述，假定存储单元阵列310包括第一存储单元MC1到第六存储单元MC6。图16的非易失性主存储器可以与图2的非易失性主存储器300/300_1相同或实质上相同，并且可以省略重复的描述。图16的非易失性主存储器还可以包括随机数据生成器360。

参照图16，控制逻辑340可以从复位控制单元210/210_1接收复位命令RS_CMD。可替换地，控制逻辑340可以从电压检测器350接收电压降低信号VDS。

控制逻辑340可以响应于复位命令RS_CMD或电压降低信号VDS控制随机数据生成器360以便生成随机数据。为了便于描述，假定在图16中示出了示例中随机数据生成器360随机地生成数据“1”、“0”、“1”、“1”、“0”和“1”。

然后，随机数据生成器360可以向数据输入/输出电路320输出随机数据。数据输入/输出电路320可以利用随机数据重写存储单元。

根据本发明构思的示例实施例的非易失性主存储器可以通过生成随机数据并使用该随机数据执行重写操作来避免安全数据泄漏。

图17A是示出图16的非易失性主存储器的操作的流程图。在图17A中，描述了当接收到复位命令RS_CMD时非易失性主存储器的操作。

在操作S411中，存储控制器200/200_1可以从CPU100/100_1接收断电信号POS。

在操作S412中，复位控制单元210/210_1可以响应于断电信号POS生成复位命令RS_CMD，并且可以向非易失性主存储器300/300_1发出复位命令RS_CMD。

在操作S413中，控制逻辑340可以响应于复位命令RS_CMD控制随机数据生成器360以便生成随机数据。在控制逻辑340的控制下，随机数据生成器360可以生成随机数据以向数据输入/输出电路320输出该随机数据。

在操作S414中，可以在存储单元阵列310的存储单元中重写随机数据。

图17B是示出图16的非易失性主存储器的操作的流程图。在图17B中，描述了其中非易失性主存储器内部地检测电源电压VDD的电压电平的示例。

在操作S421中，电压检测器350可以检测电源电压VDD的电压电平，并且可以比较检测到的电压电平与参考电压Vref。

如果检测到的电压电平等于或低于参考电压Vref，则在操作S422中，电压检测器350可以生成电压降低信号VDS。

在操作S423中，控制逻辑340可以响应于电压降低信号VDS控制随机数据生成器360以便生成随机数据。在控制逻辑340的控制下，随机数据生成器360可以生成随机数据以向数据输入/输出电路320输出该随机数据。

在操作S424中，可以在存储单元阵列310的存储单元中重写随机数据。

如参照图16、图17A和图17B描述的，根据本发明构思的的存储系统可以通过使用随机数据执行重写操作来避免安全数据泄漏。

V.支持根据数据的分区功能的非易失性主存储器

下面，将参照图18到图19描述根据本发明构思的示例实施例的存储单元阵列310的结构。

图18是示意地示出根据本发明构思的示例实施例的非易失性主存储器的存储单元阵列的图。在图18中，示出了其中存储单元阵列310被划分成引导信息区域310_1和常规区域310_2的示例。

参照图18，存储单元阵列310可以包括引导信息区域310_1和常规区域310_2。

引导信息区域310_1可以用于存储引导存储系统10/10_1需要的信息(下文中，称为引导信息)。例如，引导信息区域310_1可以用于存储引导存储系统10/10_1需要的OS映像（image）。

常规区域310_2可以用作存储系统10/10_1的主存储器。例如，常规区域310_2可以存储与运行在存储控制器200(或，CPU100)上的程序相关联的数据。可替换地，常规区域310_2可以存储从主机（未示出）接收到的写入数据或从存储设备500/800读取的数据。

根据本发明构思的示例实施例的存储系统10/10_1可以在非易失性主存储器300/300_1的引导信息区域310_1中存储引导信息。可以通过在非易失性主存储器300/300_1的引导信息区域310_1中存储引导信息来迅速地执行存储系统10/10_1的引导操作。

通常，在易失性存储器被用作主存储器的存储系统中，主存储器的数据可能在断电时丢失。因此，引导需要的信息(例如，OS映像)可以再次加载到主存储器上以再次驱动存储系统。在这种情况下，执行引导操作花费的时间可以变得更长。引导时间可能变成存储系统的关键性能指标。

另一方面，根据本发明构思的示例实施例的存储系统10/10_1可以在非易失性主存储器300/300_1的引导信息区域310_1中存储引导信息。存储在常规区域310_2中的数据可以在断电时复位(或，被无效)，而存储在引导信息区域310_1中的引导信息可以不被复位(或，被无效)。在重新引导时，存储系统10/10_1可以使用存储在引导信息区域310_1中的引导信息来执行引导操作。因此，存储系统10/10_1可以迅速地执行引导操作。

此外，存储系统10/10_1可以在断电时不对存储在引导信息区域310_1中的数据执行无效操作。即，存储系统10/10_1可以在断电时仅仅对存储在常规区域310_2中的数据执行无效操作。

图19是示意地示出根据本发明构思的示例实施例的非易失性主存储器的存储单元阵列的图。在图19中，示出了其中存储单元阵列310被划分成安全区域310_3和非安全区域310_4的示例。

图19的非易失性主存储器可以类似于图3的非易失性主存储器。因此，可以通过类似参考标记标明类似组成元件，并且可以省略重复描述。参照图19，存储单元阵列310可以包括安全区域310_3和非安全区域310_4。

安全区域310_3可以用于存储安全数据。例如，由用户指定的安全数据或具有预定文件扩展名的安全数据可以存储在安全区域310_3中。

在示例实施例中，用户可以将经过处理的文件设置为安全数据。例如，当用户请求将经过处理的文件存储为安全数据时，经过处理的数据可以设置为安全数据。在这种情况下，可以在存储单元阵列310的安全区域310_3中编辑设置为安全数据的文件。

在其他示例实施例中，可以将具有参考文件扩展名，或，可替换地，预定文件扩展名的数据设置为安全数据。例如，可以预先决定相应于安全数据的文件扩展名。例如，可以在引导操作中决定相应于安全数据的文件扩展名。

非安全数据310_4可以用于存储非安全数据。例如，非安全数据可以是未由用户指定的数据。可替换地，非安全数据可以是具有参考文件扩展名，或，可替换地，预定文件扩展名的数据。还可替换地，非安全数据可以是由用户指定的数据。

存储系统10/10_1可以在断电时对存储在安全区域310_3中的数据执行无效操作。即，存储系统10/10_1可以在断电时不对存储在非安全区域310_4中的数据执行无效操作。

存储系统10/10_1可以通过将非易失性主存储器300/300_1划分成为安全区域310_3和非安全区域310_4并且仅仅在安全区域310_3上执行无效操作来避免安全数据泄漏。可以通过不在非安全数据上执行无效操作来降低使非安全数据无效消耗的电力。

图20是示出图18和图19中描述的非易失性主存储器的操作的流程图。

在操作S510中，存储系统10/10_1可以通电。在这种情况下，可以运行存储系统10/10_1上的引导操作。

在操作S520中，可以执行分区操作。即，当执行引导操作时，可以执行用于分区非易失性主存储器300/300_1的操作。可以通过存储单元阵列的存储体或块单元来执行分区操作。此外，可以通过使用存储控制器200的模式设置操作利用分区信息设置寄存器341来实现分区操作。

如参照图18描述的，非易失性主存储器可以被划分成引导信息区域310_1和常规区域310_2。可替换地，如参照图19描述的，非易失性主存储器可以被划分成安全区域310_3和非安全区域310_4。然而，本发明构思不局限于此。例如，非易失性主存储器可以划分成为引导信息区域310_1、常规区域310_2、安全区域310_3和非安全区域310_4。

在操作S530中，CPU100/100_1可以向存储控制器200/200_1发出断电信号POS。

在操作S540中，复位控制单元210/210_1可以响应于断电信号POS向非易失性主存储器300/300_1发出复位命令RS_CMD。

在操作S550中，可以在分区的区域当中要求复位操作的区域上执行无效操作。例如，如参照图18描述的，可以在除了引导信息区域310_1之外的常规区域310_2上执行无效操作。可替换地，如参照图19描述的，可以在除了非安全区域310_4之外的安全区域310_3上执行无效操作。

类似于参照图13B、图15B和图17B描述的情况，根据本发明构思的示例实施例的非易失性主存储器可以检测电源电压VDD的电压电平。在这种情况下，操作S530和操作S540可以替换为检测电源电压VDD的电压电平和将电压降低信号VDS传送到控制逻辑340的操作。此时，可以以同样方式执行操作S510、S520和S550。

如参照图18到图20描述的，根据本发明构思的示例实施例的存储系统10/10_1可以支持分区非易失性主存储器30/300_1的功能。当非易失性主存储器30/300_1被分区并且在常规区域或要求安全的区域上执行无效操作时，存储系统10/10_1可以在降低无效操作消耗的电力的情况下避免安全数据的泄漏。

同时，以上描述可以是示例性的，并且本发明构思的示例实施例不局限于此。下面，将描述根据本发明构思的示例实施例的多种实施例。

VI.包括超级电容器的控制器

图21是示意地示出根据本发明构思的示例实施例的存储系统10_2的框图。

图21的存储系统10_2可以类似于图1的存储系统10。因此，可以通过类似或相同的参考标记标明类似或相同组件。此外，为了便于描述，将省略重复的描述。

与图1的存储系统10相比，图21的存储系统10_2还可以包括超级电容器900。当外部供电中断时，超级电容器900可以用于供应在非易失性主存储器的无效操作中消耗的电力。

例如，在突然断电时，从外部供应的电力可能在无效操作运行之前中断。在这种情况下，存储系统10_2可以使用存储在超级电容器900中的电力在非易失性主存储器300上执行无效操作。

如参照图21描述的，存储系统10_2可以使用超级电容器900在非易失性主存储器300上稳定地执行无效操作。

VII.包括电力检测单元的控制器

图22是示意地示出根据本发明构思还一示例实施例的存储系统10_2的框图。

图22的存储系统10_3可以类似于图2/图21的存储系统10_2/10_3。因此，可以通过类似或相同的参考标记标明类似或相同组件。此外，为了便于描述，将省略重复的描述。

除了还包括电力检测单元210_2之外，图22的存储系统10_3可以类似于图2/图21的存储系统10_2/10_3。

电力检测单元210_2可以实时或周期性地检测外部供电是否中断。如果外部供电中断，则电力检测单元210_2可以向复位控制单元210_1传送指示电力中断的断电信号POS。

复位控制单元210_1可以响应于来自电力检测单元210_2的断电信号POS向非易失性主存储器300_1发出复位命令。非易失性主存储器300_1可以响应于复位命令执行无效操作。因此，存储系统10_3甚至可以在突然断电时执行无效操作。

在示例实施例中，断电信号POS可以提供自外部设备或可以内部地生成。可以不限制生成断电信号POS的组件。

VIII.包括存储芯片的非易失性主存储器

图23到图26是示意地示出根据本发明构思的示例实施例的存储系统10_4到10_7的结构的框图。在图23到图26中，每个存储系统10_4到10_7可以包括由存储模块形成的非易失性主存储器。

图23到图26的存储系统10_4到10_7可以类似于上面描述的存储系统。因此，可以通过类似或相同的参考标记标明类似或相同组件。此外，为了便于描述，将省略重复的描述。

参照图23，存储系统10_4可以包括非易失性主存储器模块300_2。非易失性主存储器模块300_2可以包括多个存储芯片300_2a到300_2n。假定非易失性主存储器模块300_2的存储芯片300_2a到300_2n由MRAM形成。

在示例实施例中，存储系统10_4可以在断电时在非易失性主存储器模块300_2的存储芯片300_2a到300_2n上执行无效操作。因此，有可能避免安全数据泄漏。

非易失性主存储器模块300_2的存储芯片300_2a到300_2n可以并行地执行写操作。因此，可能需要很大电力在非易失性主存储器模块300_2的存储芯片300_2a到300_2n上执行无效操作。

为了降低电力消耗，存储系统10_4可以在存储芯片300_2a到300_2n的预定存储芯片上执行无效操作。因此，存储系统10_4可以降低在无效操作中消耗的电力。在这种情况下，可以通过存储控制器的模式设置决定在断电时将要被无效的存储芯片。例如，这可以以与参照图19的存储区域310_3和310_4描述的方式相同的方式执行，并且因此省略其描述。

在示例实施例中，存储系统10_4可以在非易失性主存储器模块300_2的存储芯片300_2a到300_2n的预定存储芯片中存储引导信息。存储引导信息的存储芯片可以不被无效。此外，非易失性主存储器模块300_2可以通过使用存储在预定存储芯片中的引导信息执行引导操作来支持快速引导操作。这可以类似于参照图18描述的那些，并且因此省略其描述。

参照图24，与图23的存储系统10_4相比，存储系统10_5还可以包括超级电容器900。超级电容器900可以包括在非易失性主存储器模块300_2中，并且可以在断电时向非易失性主存储器模块300_2供应用于无效操作的电力。存储系统10_5可以使用超级电容器900稳定地执行无效操作。这可以类似于参照图21描述的那些，并且因此省略其描述。

在图24中，示出了其中超级电容器900包括在非易失性主存储器模块300_2中的示例。然而，本发明构思的示例实施例不局限于此。例如，如图25中示出的，存储系统10_6可以包括位于非易失性主存储器模块300_2外部的超级电容器900。

参照图26，与图25的存储系统10_6相比，存储系统10_7还可以包括电力检测单元220。电力检测单元220可以实时或周期性地检测外部供电是否中断。

如参照图23到图26描述的，本发明构思的示例实施例的存储系统可以包括具有作为主存储器的非易失性存储芯片的存储模块，从而避免存储在存储模块中的安全数据泄漏。

IX.包括非易失性存储器和易失性存储器的混合主存储器

图27是示意地示出根据本发明构思的示例实施例的存储系统10_8的框图。图27的存储系统10_8可以类似于图1的存储系统10。因此，可以通过类似或相同的参考标记标明类似或相同组件。此外，为了便于描述，可以省略重复的描述。

参照图27，存储系统10_8可以包括混合主存储器300_3而不是图1的非易失性主存储器300。

混合主存储器300_3可以包括易失性存储器和非易失性存储器。为了便于描述，假定混合主存储器300_3包括DRAM和MRAM。然而，本发明构思不局限于此。

复位控制单元210可以响应于断电信号POS使混合主存储器300_3的MRAM300_3b无效。例如，如果安全数据存储在MRAM300_3b中，则可以通过使MRAM300_3b无效来避免安全数据泄漏。然而，本发明构思不局限于此。例如，安全数据可以存储在DRAM300_3a中，而且非安全数据可以存储在MRAM300_3b中。此外，引导信息可以存储在MRAM300_3b中。在这种情况下，存储系统10_8可以不使MRAM300_3b无效。

MRAM300_3b和DRAM300_3a可以使用DRAM接口方式与存储控制器130交换数据。

可以描述关于非易失性存储器和存储系统的多种实施例。本发明构思的示例实施例的精神应用于的存储系统可以是使用非易失性存储器作为主存储器的计算机系统、使用非易失性存储器作为非易失性存储器存储设备的缓冲存储器的固态存储设备、使用非易失性存储器作为硬盘驱动器的缓冲存储器的硬盘存储设备、或包括在嵌入了非易失性存储器的存储控制器的存储卡。

描述了根据检测到的断电状态使数据无效的示例。然而，本发明构思的示例实施例不局限于此。本发明构思的示例实施例可以被改变或修改从而在通电时使数据无效。在这种情况下，在通电时，图3中的非易失性主存储器300的电压检测器350可以检测电源电压的变化以生成电压升高信号VIS。响应于电压升高信号VIS，控制逻辑340可以控制非易失性主存储器从而使数据无效。此外，本发明构思的示例实施例的存储系统可以被配置成甚至在通电时生成在断电时生成的信号POS。响应于信号POS，存储控制器可以向非易失性主存储器输出复位命令。响应于复位命令，非易失性主存储器可以使数据无效。即，本发明构思的示例实施例的精神可以应用于在通电或断电时使数据无效的结构。

已经对本发明构思的示例实施例进行了描述，很显然，可以以许多方式对示例实施例进行改变。这样的改变不应被看作脱离本发明构思的示例实施例的预期精神和范围，并且对本领域技术人员而言显而易见的所有这样的修改都意图包括在所附权利要求的范围之内。

Claims (34)

1.一种非易失性存储器，包括：

存储单元阵列，包括多个非易失性存储单元；

解码器，通过多个字线与存储单元阵列连接；

数据输入/输出电路，通过多个位线与存储单元阵列连接；

电压检测器，被配置成检测电源电压的变化以输出电压变化信号；以及

控制逻辑，被配置成响应于电压变化信号控制解码器和数据输入/输出电路从而使存储在存储单元阵列中的数据无效。

2.如权利要求1所述的非易失性存储器，其中所述电压检测器被配置成检测电源电压是否低于阈值电平，以及根据检测结果输出电压变化信号。

3.如权利要求1所述的非易失性存储器，其中所述控制逻辑被配置成通过控制解码器和数据输入/输出电路使数据无效从而利用数据“1”或数据“0”重写存储单元阵列的非易失性存储单元。

4.如权利要求3所述的非易失性存储器，其中所述控制逻辑被配置成控制解码器和数据输入/输出电路，从而利用数据“1”和数据“0”当中相对于重写要求最少电力消耗的数据来重写存储单元阵列的非易失性存储单元。

5.如权利要求3所述的非易失性存储器，还包括：

寄存器，被配置成由外部设备设置，

其中所述控制逻辑还被配置成，

根据寄存器中设置的信息响应于电压变化信号确定是否使存储在存储单元阵列中的数据无效，以及

根据确定结果选择性地对数据执行无效。

6.如权利要求4所述的非易失性存储器，其中所述控制逻辑还被配置成，

在使数据无效时根据寄存器的信息确定利用数据“1”还是数据“0”重写非易失性存储单元，以及

使用确定的数据执行重写操作。

7.如权利要求2所述的非易失性存储器，还包括：

随机数据生成器，被配置成响应于控制逻辑的控制生成随机数据，

其中所述控制逻辑被配置成控制解码器和数据输入/输出电路从而利用来自随机数据生成器的随机数据重写非易失性存储单元。

8.如权利要求1所述的非易失性存储器，其中所述存储单元阵列包括存储不同特性的数据的至少两个区域，并且响应于电压变化信号选择性地使存储在所述至少两个区域中的数据无效。

9.如权利要求8所述的非易失性存储器，还包括：

寄存器，被配置成由外部设备设置，

其中所述控制逻辑被配置成基于寄存器的信息决定所述至少两个区域中的第一区域是将被无效的区域并且所述至少两个区域中的第二区域是不被无效的区域。

10.如权利要求1所述的非易失性存储器，其中，所述存储单元阵列包括：

引导信息区域，被配置成存储引导信息；以及

常规区域，被配置成存储用户数据，以及

其中所述非易失性存储器被配置，从而响应于电压变化信号使存储在常规区域中的用户数据无效并且响应于电压变化信号不使存储在引导信息区域中的引导信息无效。

11.如权利要求1所述的非易失性存储器，其中，所述存储单元阵列包括：

安全区域，被配置成存储安全数据；以及

非安全区域，被配置成存储非安全数据，以及

其中所述非易失性存储器被配置，从而响应于电压变化信号使存储在安全区域中的安全数据无效并且响应于电压变化信号不使存储在非安全区域中的非安全数据无效。

12.如权利要求1所述的非易失性存储器，还包括：

超级电容器，被配置成在断电时供应电力，以及

其中所述控制逻辑还被配置成在断电时使用来自超级电容器的电力使存储在存储单元阵列中的数据无效，断电是外部地提供给非易失性存储器的电力被切断的状态。

13.如权利要求1所述的非易失性存储器，其中所述控制逻辑还被配置成响应于来自外部设备的复位命令使存储在存储单元阵列中的数据无效。

14.如权利要求1所述的非易失性存储器，其中所述非易失性存储器是随机存取存储器。

15.如权利要求1所述的非易失性存储器，其中所述非易失性存储器是磁随机存取存储器（MRAM）。

16.一种存储系统，包括：

非易失性存储器；以及

存储控制器，被配置成控制非易失性存储器，

其中所述非易失性存储器包括，

存储单元阵列，包括多个非易失性存储单元；

解码器，通过多个字线与存储单元阵列连接；

数据输入/输出电路，通过多个位线与存储单元阵列连接；

电压检测器，被配置成检测电源电压的变化以输出电压变化信号；以及

控制逻辑，被配置成响应于电压变化信号控制解码器和数据输入/输出电路从而使存储在存储单元阵列中的数据无效。

17.一种存储系统，包括：

非易失性主存储器，包括多个非易失性存储芯片；以及

存储控制器，被配置成控制非易失性主存储器，

其中所述存储控制器被配置成检测电源电压的变化并且控制非易失性主存储器从而基于检测到的变化使所述多个非易失性存储芯片中的至少一个非易失性存储芯片无效。

18.如权利要求17所述的存储系统，其中由存储控制器预先选择所述至少一个被无效的非易失性存储芯片。

19.如权利要求17所述的存储系统，其中，所述非易失性主存储器还包括：

超级电容器，被配置成在断电时向所述至少一个非易失性存储芯片供电，断电是外部地提供给存储系统的电力被切断的状态。

20.如权利要求17所述的存储系统，还包括：

超级电容器，位于非易失性主存储器外部并且被配置成向非易失性主存储器供电，以及

其中所述非易失性主存储器被配置，从而在断电时，所述至少一个非易失性存储芯片使用从超级电容器供应的电力对存储的数据执行无效操作，断电是外部地提供给存储系统的电力被切断的状态。

21.如权利要求17所述的存储系统，其中所述非易失性主存储器被配置，从而所述至少一个非易失性存储芯片检测电源电压是否低于预定电平，并且根据检测结果对存储的数据执行无效操作。

22.如权利要求17所述的存储系统，其中所述存储控制器被配置成检测断电并且基于检测到的断电向所述至少一个非易失性存储芯片发出复位命令，并且所述非易失性存储器被配置，从而所述至少一个非易失性存储芯片响应于复位命令对存储的数据执行无效操作。

23.一种包括多个非易失性存储单元的非易失性存储器的操作方法，包括：

检测电源电压的变化；以及

响应于该检测使存储在所述多个非易失性存储单元中的数据无效。

24.如权利要求23所述的操作方法，其中使存储在所述多个非易失性存储单元中的数据无效包括：

利用数据重写所述多个非易失性存储单元。

25.如权利要求23所述的操作方法，其中使存储在所述多个非易失性存储单元中的数据无效包括：

读取存储在所述多个非易失性存储单元中的数据；

基于读取的数据决定数据“1”和“0”当中哪个数据对于重写所述多个非易失性存储单元的一部分或全部要求更少电力消耗；以及

利用被决定为要求更少电力消耗的数据来重写所述多个非易失性存储单元的一部分或全部。

26.如权利要求23所述的操作方法，其中使存储在所述多个非易失性存储单元中的数据无效包括：

生成随机数据；以及

利用所述随机数据重写所述多个非易失性存储单元。

27.如权利要求23所述的操作方法，还包括：

接收指示检测到电源电压的变化的复位命令；以及

响应于该复位命令使存储在所述多个非易失性存储单元中的数据无效。

28.如权利要求23所述的操作方法，其中使用存储在超级电容器中的电力执行使存储在所述多个非易失性存储单元中的数据无效。

29.如权利要求23所述的操作方法，其中根据存储在寄存器中的数据选择性地执行使存储在所述多个非易失性存储单元中的数据无效。

30.一种计算系统，包括：

非易失性主存储器；

存储控制器，被配置成控制非易失性主存储器；以及

中央处理单元，被配置成经由存储控制器访问非易失性主存储器并且使用非易失性主存储器作为工作存储器，

其中所述非易失性主存储器包括，

存储单元阵列，包括多个非易失性存储单元，

解码器，通过多个字线与存储单元阵列连接，

数据输入/输出电路，通过多个位线与存储单元阵列连接，

电压检测器，被配置成检测电源电压的变化以输出电压变化信号，以及

控制逻辑，被配置成响应于电压变化信号控制解码器和数据输入/输出电路从而使存储在存储单元阵列中的数据无效。

31.一种非易失性存储器，包括：

存储单元阵列，包括多个非易失性存储单元；

电压检测器，被配置成检测供应到非易失性存储器的电源电压的变化并且输出电压变化信号；以及

控制器，被配置成响应于电压变化信号对存储单元阵列执行重写操作，所述重写操作使得利用复位数据重写存储在存储单元阵列中的数据。

32.如权利要求31所述的非易失性存储器，还包括：

解码器，通过多个字线与存储单元阵列连接；以及

数据接口电路，被配置成向非易失性存储器输入数据以及从非易失性存储器输出数据，所述数据接口电路通过多个位线与存储单元阵列连接，

其中所述控制器被配置，从而执行重写操作包括控制解码器和数据接口电路以利用复位数据重写存储在存储单元阵列中的数据。

33.如权利要求31所述的非易失性存储器，其中，

所述复位数据是第一数据值和第二数据值中的一个，

与使用第一数据值作为复位数据执行重写操作相对应的电力消耗不同于与使用第二数据值作为复位数据执行重写操作相对应的电力消耗，以及

所述非易失性存储控制器被配置成使用第一数据值和第二数据值当中与最低电力消耗相对应的数据值作为复位数据来执行重写操作。

34.如权利要求33所述的非易失性存储器，其中所述第一数据值是“0”而且所述第二数据值是“1”。

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