CN105550127A - 一种基于stt-mram的读写缓存分离的ssd控制器 - Google Patents

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Abstract

本发明属于计算机存储设备技术领域，具体涉及一种基于STT-MRAM的读写缓存分离的SSD控制器，包括：控制逻辑模块，读写缓存模块，纠错模块、读写驱动模块，读写缓存模块包括STT-MRAM存储器和DRAM存储器，STT-MRAM存储器缓存所有需要写入FLASH存储阵列的数据以及LBA修改增量表，DRAM存储器缓存所有需要从FLASH存储阵列中读出的数据、LBA映射表、控制器程序和用户配置。本发明的有益效果在于：采用STT-MRAM作为SSD控制器内的写缓存，利用STT-MRAM的高速读写性能和掉电非易失性能，解决SSD控制器中掉电后数据保护不足的问题，移除控制器中原有的掉电保护电容和掉电检测电路，增加系统可靠性，简化系统设计复杂度。

Description

一种基于STT-MRAM的读写缓存分离的SSD控制器
技术领域
本发明属于计算机存储设备技术领域，具体涉及一种基于STT-MRAM的读写缓存分离的SSD控制器。
背景技术
计算机外部存储器目前主要有两种，磁盘(HDD)和固态硬盘(SSD)。SSD中的主要存储介质为闪存(FLASHMEMORY)，相比HDD，SSD的读写速度更快，随机访问性能更优秀，读写功耗更低，因此随着FLASHMEMORY制造工艺的提升和成本降低，SSD得到了越来越广泛的应用。
目前商用的SSD中的存储介质FLASH主要有两种结构：NOR和NAND。相比NORFLASH，NANDFLASH具有更高的存储密度，更低的成本，是目前SSD的主流存储介质。但无论是NANDFLASH还是NORFLASH，其存储介质的读、擦写速度分别在微秒级和毫秒级，无法与纳秒级的主机端处理器(HOSTCPU)直接通信，因此，每一个SSD都包含存储介质阵列(NANDFLASH或NORFLASH)和控制器两个部分，由控制器负责协助FLASH存储阵列与主机端处理器通信。如图1所示，其中SSD控制器3负责FLASH存储阵列4与主机端处理器2的所有通信和数据读写，承担了包括控制信号解析，地址解析，数据缓存，纠错，存储介质读写驱动等任务，对于SSD1的存储和数据读写性能有极其重要的作用。SSD1与主机端处理器2之间通过主机端通信接口5连接，SSD控制器3与FLASH存储阵列4之间通过FLASHMEMORY颗粒厂商规定的通信接口6连接。
如图2所示，传统的SSD控制器3主要包含以下几个模块：控制逻辑模块7，读写缓存模块8，纠错模块9，读写驱动模块10。其中控制逻辑模块7主要完成以下功能，包括主机端处理器2控制信号解析，地址解析，接口协议解析，磨损均衡，垃圾回收等。读写缓存模块8通常由以下3部分组成：DRAM存储器11，掉电保护电容12和掉电检测电路13。DRAM存储器11的读写时延可以达到纳秒级，因此可以作为FLASH存储阵列4的前端高速读写缓存，协助SSD控制器3与主机端处理器2通信。DRAM存储器11与控制逻辑模块7之间的通信接口为DRAM接口，可以是DDR、DDR2、DDR3、LPDDR3、DDR4、LPDDR4等。作为SSD控制器3中的读写缓存，DRAM存储器11主要负责以下3个功能：写缓存功能——缓存所有从主机端处理器2发送过来的需要写入FLASH存储阵列4的数据，读缓存功能——缓存所有从FLASH存储阵列4中读出的数据，地址缓存功能——逻辑地址映射表(LBA)、存储控制器程序和用户配置；掉电保护电容12的作用是，当掉电检测电路13检测到系统掉电发生时，保护电容12继续提供电量给SSD控制器3，在控制逻辑模块7的控制下，将DRAM存储器11中的写缓存数据全部回写至FLASH存储阵列4中。纠错模块9负责对FLASH存储阵列4中读出的数据进行纠错，同时对主机端处理器2写入FLASH存储阵列4中的数据进行编码。读写驱动模块10负责与FLASH存储阵列4通信，驱动FLASHMEMORY介质读写。
为了尽可能的提高SSD的写带宽，SSD往往采取多通道并发的写策略，写通道数随着SSD容量的增加而逐渐增多。由于每一条写通道均需要写缓存，因此DRAM存储器11中的写缓存的总体容量也随着SSD存储容量增加而增加。另一方面，为了尽可能提升SSD存储介质的容量，目前主流的SSD都采用MLCNANDFLASH和TLCNANDFLASH，这两种FLASH介质的写操作均分为快页和慢页先后进行，因此当SSD在写快页数据时，DRAM存储器11中必须可靠缓存大量慢页数据，等待快页写完之后再将这些数据写入NANDFLASH中，这也对DRAM存储器11中的写缓存容量提出了更大的需求。为了保证所有写缓存中的数据在掉电发生时能够全部成功写回FLASH存储阵列4，掉电保护电容12的电量也必须随着DRAM存储器11中的写缓存容量增大而增大。由于SSD控制器3中留给掉电保护电容12的板卡面积有限，保护电容的容量难以随着SSD存储容量的快速增长而增大，SSD掉电数据丢失问题越来越严重。同时，掉电保护电容12的电量还会随着其使用次数的增加而降低，无法继续有效保护全部DRAM存储器11中的写缓存数据顺利写回FLASH存储阵列4，使得SSD使用寿命后期的掉电数据保护更加困难。另一方面，掉电保护电容12还会因为其漏液、爆炸等风险而降低系统可靠性。
STT-MRAM(SpinTransferTorqueMagneticRandomAccessMemory)是一种新型高速高可靠的存储器，具备纳秒级的读写速度，可以兼容各类DRAM接口协议，具备1015级别的擦写寿命，而且掉电不丢失数据。STT-MRAM的主要结构可参见论文“‘Current-drivenexcitationofmagneticmultilayers’,J.C.Slonczewski,JournalofMagnetismandMagneticMaterials,159(1996),L1-L7”、“‘Spinangularmomentumtransferincurrentperpendicularnanomagneticjunctions’,J.Z.Sun,IBMJ.RES.&DEV.VOL.50NO.1JANUARY2006”。
发明内容
本发明为克服上述的不足之处，目的在于提供一种基于STT-MRAM的读写缓存分离的SSD控制器，利用STT-MRAM的高速读写性能和掉电非易失性能，解决SSD控制器中掉电后数据保护不足的问题，增加系统可靠性，简化系统设计复杂度。
本发明是通过以下技术方案达到上述目的：一种基于STT-MRAM的读写缓存分离的SSD控制器，包括：控制逻辑模块，读写缓存模块，纠错模块、读写驱动模块，读写缓存模块包括STT-MRAM存储器和DRAM存储器，STT-MRAM存储器缓存所有需要写入FLASH存储阵列的数据以及LBA修改增量表，DRAM存储器缓存所有需要从FLASH存储阵列中读出的数据、LBA映射表、控制器程序和用户配置。
作为优选，读写缓存模块与控制逻辑模块之间通过DRAM接口进行通信。
作为优选，所述DRAM接口为DDR或DDR2或DDR3或LPDDR3或DDR4或LPDDR4。
本发明的有益效果在于：采用STT-MRAM作为SSD控制器内的写缓存，利用STT-MRAM的高速读写性能和掉电非易失性能，解决SSD控制器中掉电后数据保护不足的问题，移除控制器中原有的掉电保护电容和掉电检测电路，增加系统可靠性，简化系统设计复杂度。
附图说明
图1是通过SSD控制器连接主机端控制器与FLASH存储阵列通信示意图；
图2是传统SSD控制器的结构示意图；
图3是本发明基于STT-MRAM的读写缓存分离的SSD控制器的结构示意图；
图4是基于图3所示的STT-MRAM作为写缓存的SSD写流程图；
图中：1、SSD；2、主机端处理器；3、SSD控制器；4、FLASH存储阵列；5、主机端通信接口；6、通信接口；7、控制逻辑模块；8、读写缓存模块；9、纠错模块；10、读写驱动模块；11、DRAM存储器；12、掉电保护电容；13、掉电检测电路；14、STT-MRAM存储器。
具体实施方式
下面结合具体实施例对本发明进行进一步描述，但本发明的保护范围并不仅限于此：
实施例1：如图3所示，SSD控制器3负责控制FLASH存储阵列4与主机端处理器2之间的数据传输。读写缓存模块8负责缓存所有需要写入FLASH存储阵列4的数据，所有需要从FLASH存储阵列4中读出的数据，逻辑地址(LBA)映射表，LBA修改增量表，存储控制器程序和用户配置等信息，其中STT-MRAM存储器14负责缓存所有需要写入FLASH存储阵列4的数据以及LBA修改增量表；DRAM存储器11负责缓存所有需要从FLASH存储阵列4中读出的数据，LBA映射表，控制器程序和用户配置。读写缓存模块8与控制逻辑模块7之间的通信接口为DRAM接口，可以是DDR、DDR2、DDR3、LPDDR3、DDR4、LPDDR4接口中的任意一种。控制器3通过主机端接口(HOSTInterface)与主机端处理器2通信，主机端接口可以是DDR3、LPDDR3、DDR4、LPDDR4、PCIe、SAS或SATA接口中的任意一种。控制器3通过FLASH接口(FLASHInterface)与FLASH存储阵列4通信，FLASH接口可以是FLASHMemory颗粒厂商规定的读写接口中的任意一种。控制逻辑模块7主要完成以下功能，包括主机端处理器2控制信号解析，地址解析，接口协议解析，磨损均衡，垃圾回收等。纠错模块9负责对FLASH存储阵列4中读出的数据进行纠错，同时对主机端处理器2写入FLASH存储阵列4中的数据进行编码。读写驱动模块10负责驱动FLASH存储阵列4读写。
按照图3中的SSD控制器结构，相应的SSD写流程如图4所示。当主机端处理器2需要写入数据时，首先通过主机端接口电路向SSD控制器3中的控制逻辑模块7发送写命令，控制逻辑模块7查询STT-MRAM存储器14中是否还有剩余存储空间，如果有，则将主机端处理器2发过来的数据存入STT-MRAM存储器14中，同时将该数据的逻辑地址以及对应STT-MRAM中的物理地址存入STT-MRAM存储器14的LBA修改增量表中，以上操作全部完成之后，返回写入成功的信号给主机端处理器2；如果STT-MRAM存储器14中没有剩余存储空间，则首先将STT-MRAM存储器14中存入时间最长的数据回写至FLASH存储阵列4中，然后将STT-MRAM存储器14中该数据块的位置标记为空数据块，并将该数据的逻辑地址和对应FLASH存储阵列4中的物理地址存入LBA修改增量表中，然后接收主机端处理器2发过来的数据，存入STT-MRAM存储器14中，同时将该数据的逻辑地址以及对应STT-MRAM存储器14中的物理地址存入LBA修改增量表中，以上操作全部完成之后，返回写入成功的信号给主机端处理器2。
在这种新型SSD控制器3中，由于所有主机端处理器2需要写入的数据及其对应的LBA修改增量表都缓存在了STT-MRAM存储器14中，而STT-MRAM存储器14即使在掉电状态下也能可靠存储数据，因此整个写入过程无需任何电容保护。系统意外掉电之后，也无需任何电容支持DRAM存储器11中的数据搬移回FLASH存储阵列4的过程，SSD控制器3固件设计更加简单。一旦系统恢复供电，只需要将STT-MRAM存储器14中存储的LBA修改增量表刷新至DRAM存储器11中，更新DRAM存储器11中原本存储的LBA映射表的对应内容，主机端处理器2即可从DRAM存储器11中获取最新数据。
以上的所述乃是本发明的具体实施例及所运用的技术原理，若依本发明的构想所作的改变，其所产生的功能作用仍未超出说明书及附图所涵盖的精神时，仍应属本发明的保护范围。

Claims (3)

1.一种基于STT-MRAM的读写缓存分离的SSD控制器，包括：控制逻辑模块，读写缓存模块，纠错模块、读写驱动模块，其特征在于：读写缓存模块包括STT-MRAM存储器和DRAM存储器，STT-MRAM存储器缓存所有需要写入FLASH存储阵列的数据以及LBA修改增量表，DRAM存储器缓存所有需要从FLASH存储阵列中读出的数据、LBA映射表、控制器程序和用户配置。
2.根据权利要求1所述的一种基于STT-MRAM的读写缓存分离的SSD控制器，其特征在于，读写缓存模块与控制逻辑模块之间通过DRAM接口进行通信。
3.根据权利要求2所述的一种基于STT-MRAM的读写缓存分离的SSD控制器，其特征在于，所述DRAM接口为DDR或DDR2或DDR3或LPDDR3或DDR4或LPDDR4。
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