CN104871248A - 集成mram高速缓存模块 - Google Patents

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Abstract

用于集成式磁阻随机存取存储器(MRAM)模块的系统和方法。集成电路包括集成在第一芯片上的没有末级高速缓存的处理器、集成在第二芯片上的包括MRAM末级高速缓存和MRAM主存储器的MRAM模块，其中该MRAM模块是制造为单片封装或多个封装的统一结构。第二封装进一步包括存储器控制器逻辑。简化的接口结构配置成耦合第一和第二封装。该MRAM模块设计成实现高速度、高数据保持性、MRAM末级高速缓存与MRAM主存储器之间的进取式预取、改进的页处置、以及改进的可伸缩性。

Description

集成MRAM高速缓存模块
公开领域
所公开的实施例针对磁阻随机存取存储器(MRAM)。更具体而言，示例性实施例针对包括存储器元件(诸如MRAM末级高速缓存、MRAM主存储器、和存储器控制器)的集成MRAM模块。
背景技术
可以用对存储器子系统的高效设计来改进处理系统的性能和能量效率。存储器子系统的常规架构包括非易失性存储器(诸如静态随机存取存储器(SRAM))和易失性存储器(诸如，动态随机存取存储器(DRAM))的组合。SRAM和DRAM技术在本领域中是熟知的。
SRAM单元通常比DRAM单元更快速，但是也比DRAM单元要大。尽管SRAM的面积消耗很大，但是因为其较高的速度和性能特性，SRAM仍然在寄存器堆和高速缓存中找到片上的一席之地。但是，SRAM单元往往本质上是有泄漏的，并且随着设备技术越缩越小，SRAM单元的泄漏问题会加剧。
在另一方面，DRAM单元以较低速度为代价提供了小尺寸或高密度的优势。DRAM常规上被用于可位于片外的主存储器中。DRAM成本也较低并且可很好地适从于堆叠式架构，以用于创建大的低成本片外存储方案。然而，DRAM也遭受对于越缩越小的设备技术而言可伸缩性有限的不利影响，特别是在亚10nm范围中。DRAM的另一公认的缺点是其易失性本质，这要求不断的刷新，并且由此招致与刷新功率相关联的不期望的成本。
相应地，采用面向性能的SRAM用于片上高速缓存并且采用面向密度的DRAM用于片外存储器的常规存储器子系统设计遭受限制。处理系统设计中的最近趋势对片上末级高速缓存(LLC)造成了高要求。由此，SRAM LLC趋向于占用片上较大的面积，其中可用的台面空间由于不断增加的组件和缩减的总体表面积而不断缩减。另一方面，具有较高数据访问要求的应用也对主存储器中采用的片外DRAM造成额外的压力。然而，如以上所讨论的，DRAM并不很适用于投放此类较高带宽。进一步，片上处理器与片外存储器之间的片外互连为了满足增长的带宽需求也承受更严重的压力，并且这也导致增加的功耗。
相应地，本领域中存在对于克服与常规设计相关联的前述问题的存储器子系统的需要。
概述
本发明的示例性实施例针对包括存储器元件(诸如MRAM末级高速缓存和MRAM主存储器)的集成MRAM模块的系统和方法。
例如，一示例性实施例针对一种集成电路，包括：处理器；包括MRAM末级高速缓存和MRAM主存储器的磁阻随机存取存储器(MRAM)模块；以及耦合所述处理器和所述MRAM模块的接口。
另一示例性实施例涉及一种形成集成电路的方法，所述方法包括：在第一封装上形成没有末级高速缓存的处理芯片，以及在第二封装中形成包括MRAM末级高速缓存和MRAM主存储器的MRAM模块。
另一示例性实施例针对一种系统，包括：形成在第一封装上的没有末级高速缓存的处理装置，以及形成在第二封装中的包括末级高速缓存和主存储器的磁阻随机存取存储器(MRAM)存储器装置。
又一示例性实施例针对一种形成集成电路的方法，所述方法包括：用于在第一封装上形成没有末级高速缓存的处理芯片的步骤，以及用于在第二封装中形成包括MRAM末级高速缓存和MRAM主存储器的MRAM模块的步骤。
附图简述
给出附图以帮助对本发明实施例进行描述，且提供附图仅用于解说实施例而非对其进行限定。
图1解说了包括常规处理系统100的集成电路。
图2解说了包括根据示例性实施例配置的示例性处理系统200和存储器模块218的集成电路。
图3是包括示例性MRAM模块318的示例性处理系统300的示意图。
图4A-C解说了示例性MRAM模块的物理实现。
图5解说了根据示例性实施例的形成包括处理器和MRAM模块的集成电路的方法的流程图。
图6解说了其中可有利地采用本公开的实施例的示例性无线通信系统600。
详细描述
本发明的各方面在以下针对本发明具体实施例的描述和有关附图中被公开。可以设计替换实施例而不会脱离本发明的范围。另外，本发明中众所周知的元素将不被详细描述或将被省去以免湮没本发明的相关细节。
措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何实施例不必被解释为优于或胜过其他实施例。同样，术语“本发明的各实施例”并不要求本发明的所有实施例都包括所讨论的特征、优点、或工作模式。
本文中所使用的术语仅出于描述特定实施例的目的，而并不旨在限定本发明的实施例。如本文所使用的，单数形式的“一”、“某”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将理解，术语“包括”、“具有”、“包含”和/或“含有”在本文中使用时指明所陈述的特征、整数、步骤、操作、元素、和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、元素、组件和/或其群组的存在或添加。
此外，许多实施例是根据将由例如计算设备的元件执行的动作序列来描述的。将认识到，本文描述的各种动作能由专用电路(例如，专用集成电路(ASIC))、由正被一个或多个处理器执行的程序指令、或由这两者的组合来执行。另外，本文描述的这些动作序列可被认为是完全体现在任何形式的计算机可读存储介质内，其内存储有一经执行就将使相关联的处理器执行本文所描述的功能性的相应计算机指令集。因此，本发明的各种方面可以用数种不同形式来体现，所有这些形式都已被构想落在所要求保护的主题内容的范围内。另外，对于本文描述的每个实施例，任何此类实施例的对应形式可在本文中被描述为例如“被配置成执行所描述的动作的逻辑”。
示例性实施例认识到与包括用SRAM设计的片上高速缓存、用DRAM设计的片外存储器的、在片上处理组件与片外存储器之间有昂贵并且高耗电的互连的常规存储器架构相关联的问题。实施例用本文中将进一步详细描述的示例性磁阻随机存取存储器(MRAM)模块来减轻这些问题。
MRAM是非易失性存储器技术，其特征是高速度以及小尺寸和低成本。与诸如SRAM和DRAM之类的将数据存储为电荷或电流的常规RAM技术形成对比，MRAM使用磁性元件。在MRAM中，磁隧道结(MTJ)存储元件可由两个各自能保持磁场的由隧道势垒层或类似物分开的磁层形成。这两个磁层中的一个(通常被称为“固定层”)被设置成特定极性。另一磁层(通常被称为“自由层”)的极性自由改变以匹配可能被施加的外部场的极性。自由层极性的改变将改变MTJ存储元件的电阻。相应地，当这两个磁层的极性对准时，存在低电阻状态，其可被指定为第一逻辑状态，诸如逻辑“0”。当这些极性不对准时，存在高电阻状态，其可被指定为第二逻辑状态，诸如逻辑“1”。以此方式，MRAM可以基于这两个磁层的相对极性来存储二进制数据。对于读操作，可使电流通过MTJ存储元件，并且可测量电阻以确定所存储的值是“0”还是“1”。对于写操作，可通过传播电流以建立磁场来写数据。本领域普通技术人员将会理解与MRAM相关联的进一步的实现和变型。
可以看到，MRAM具有使其成为通用存储器的候选者的若干可取特征。这些可取特征包括高速度、高密度或即小位单元尺寸、低功耗、以及不随时间降格。常规MRAM的变型可进一步在此类可取方面作出改进。例如，自旋转移矩MRAM(STT-MRAM)使用在通过起到自旋过滤器作用的薄膜时变得自旋极化的电子。STT-MRAM被认为比常规MRAM更加可伸缩，并且也可以更简单的电路设计为特征。STT-MRAM也被称为自旋转移矩RAM(STT-RAM)、自旋矩转移磁化切换RAM(Spin-RAM)、和自旋动量转移(SMTRAM)。
示例性实施例将参考MRAM来描述。然而，将会理解，该说明书是解说性的并且并不旨在作为限定。相应地，将会理解，实施例可被扩展至MRAM技术的任何合适变型(诸如STT-MRAM)而不脱离本公开的范围。
此外，将会理解，术语“集成电路”、“芯片”、“封装”、“管芯”等可以参考实施例可互换地使用。对于“片上”组件的引用可指示该组件是集成在与处理器、应用处理器(AP)、处理核等相同的芯片上的，其并不包括主存储器。相应地，“片外”组件可以指没有集成在片上的组件。对于“封装”的引用可一般地指示可使用系统级封装(SiP)、三维(3D)穿硅通孔(TSV)、和/或其他技术被封装在一起的一个或多个半导体管芯。对于“单片”封装或管芯的引用可被用于传达组件被集成或制造为芯片上、管芯上或封装上的统一块。
现在参见图1，解说了包括常规处理系统100的集成电路。如所示的，处理系统100可包括其上可集成处理元件的处理芯片116以及可专用于存储器的处理器芯片118。更具体地，应用处理器(AP)或者处理芯片116可包括片上元件，诸如一个或多个处理器或中央处理单元(CPU)102a-d、一个或多个共享二级(或即L2)高速缓存104a-b、包括将L2高速缓存104a-b耦合到一个或多个三级/末级(或即L3)高速缓存108a-b(可从诸如SRAM之类的非易失性存储器来设计)的互连的网络(诸如片上网络(NoC)106)。如所示的，L3高速缓存108a-b可耦合到一个或多个存储器控制器110a-b。处理芯片116中的这些片上元件的操作在本领域中是公知的，并且为了简洁起见，其架构和操作的详细解释不会于此赘述。处理芯片116可与主存储器112(其可由非易失性存储器(诸如DRAM)来形成)对接。主存储器112可集成在存储器芯片118上。相应地，主存储器112是片外的，或者换句话说，集成在不同于处理芯片116的芯片或管芯上的。接口114包括将处理芯片116与存储器芯片118对接的互连及其他组件。常规处理系统100遭受利用SRAM和DRAM技术的前述缺陷以及接口(诸如接口114)的限制的不利影响。现在将描述克服常规处理系统100的这些缺陷和限制的示例性实施例。
参见图2，解说了包括示例性处理系统200的集成电路。示例性处理系统200在若干方面不同于常规处理系统100。例如，示例性处理系统200重定义了处理芯片216与存储器模块218之间的接口214。示例性处理系统200还针对全然包括诸相同或相似存储器单元的存储器模块218。例如，在一个实施例中，存储器模块218可全然由诸MRAM单元形成。进一步，存储器模块218可被制造为单片管芯或单片封装，其中封装可包括单个管芯或使用先进封装技术(诸如SiP和/或3D TSV)耦合在一起的多个管芯。更具体地，存储器模块218可包括形成为统一块的一个或多个末级或L3高速缓存208a-b、一个或多个存储器控制器210a-b、以及主存储器212，并且其中L3高速缓存208a-b和主存储器212的所有存储器单元均是MRAM单元。换句话说，常规L3高速缓存108a-b中使用的诸SRAM单元以及常规主存储器112中使用的诸DRAM单元全都由存储器模块218中的诸MRAM来替换。再一次，示例性处理系统200的各种以上提及的功能和存储器元件的操作细节将于此省略，因为技术人员将能够根据特定需求设计示例性处理系统200而不会脱离示例性实施例的范围。
现在将描述示例性处理系统200的进一步方面。在一个相关方面，将会看到与常规处理系统100的接口114比较而言，示例性接口214的复杂度可被显著地降低。例如，与使处理芯片116与存储器芯片118对接所要求的复杂接口114形成对比的是，接口214可被简化为仅包括与配置成将L2高速缓存204a-b与L3高速缓存208a-b对接的网络NoC 206有关的互连和组件。
在另一有关方面，与常规技术形成对比的是，示例性实现可支持增加的灵活性，例如就LLC的扩展而言。在一示例中，可看到附加LLC(诸如16MB L3高速缓存)可被集成在包括4GB主存储器212的存储器模块218中，而在面积和硬件方面仅有小幅增加。由此，可达成存储器架构和设计中的灵活性，以适于特定需要。另一方面，常规实现不能提供类似的灵活性。例如，在处理芯片112中类似地添加16MB L3高速缓存将会招致管芯面积的显著激增，因为其上集成了处理芯片116的管芯的大小将会很大程度上为适应片上存储器元件(诸如L2高速缓存104a-b和L3高速缓存110a-b)的大小而定制。相应地，在常规处理器芯片116上无法以相同的容易程度来达成16MB LLC的添加，因为此类添加(即便若可能)将会要求对处理器芯片116的显著的重新设计，而在示例性存储器218的情形中，此类添加将会仅需面积上的小幅增加，这能很容易地被现有管芯所承担。现在将提供具有基于MRAM的存储器模块(下文称“MRAM模块”)的示例性处理系统的进一步详细实现和有利方面。
现在参考图3，示出了示例性处理系统300的示意性解说。如所示的，应用处理器(AP)可制造在第一管芯或封装“处理芯片”316上，其可包括处理元件和片上高速缓存，但是不包括末级高速缓存(LLC)。互连或高速缓存总线314可将AP 316耦合到MRAM模块318。在所解说的实施例中，可达成对MRAM模块318的诸组件的高效集成。如所示的，包括MRAM阵列312的主存储器可以用包括两个或更多个主存储器堆栈的堆叠式配置来形成。一个或多个MRAM LLC 308a-b可同样被划分成两个或更多LLC堆栈，并且形成为主存储器堆栈的扩展。逻辑块310a-b可包括访问MRAM主存储器312的存储器控制器和访问逻辑。附加高速缓存控制逻辑320a-b也可被包括以用于访问MRAM L3高速缓存308a-b。
相应地，示例性处理系统300中的MRAM模块318的诸方面可针对通过以在主存储器设计上覆盖增量制造工艺和资源的方式设计LLC来简化MRAM模块318的制造。本实施例的附加方面可涉及完全在MRAM模块318内部处置存储器页操作，因为末级高速缓存和主存储器(它们常规上被用于存储器页操作)二者均出现在具有集成逻辑310a-b和320a-b的MRAM模块318的统一结构内。图3中具体解说的堆叠式结构也可促进MRAM LLC 308a-b与MRAM主存储器312之间的进取式预取。此外，MRAM LLC 308a-b与MRAM主存储器312之间的存储器总线或其他通信基础设施不需要遵循JEDEC标准，并且设计者可选取非JEDEC实现。还可以看出，基于MRAM单元本身的可伸缩本质以及MRAM模块318的示例性架构两者，相较于常规处理系统100，诸实施例都有利地适从于改进的可伸缩性。
参见图4A-C，示意性解说了示例性MRAM模块的物理实现。如图4A中所示，MRAM模块418a可被实现为二维(2D)设计。逻辑层410a(其可包括存储器控制器逻辑和高速缓存控制器逻辑二者)和MRAM LLC 408a可沿着形成在中央部分的MRAM主存储器418a的外边沿布置。
图4B解说了MRAM模块418b作为三维(3D)同质架构的替换性物理实现。逻辑层410b可以被设计在逻辑层平面上，并且MRAM主存储器412b的一个或多个层可被形成在并行于该逻辑层平面的诸主存储器平面上。为了易于制造和设计，MRAM LLC 408b可沿着MRAM主存储器412b的每层在与MRAM主存储器412b相同的平面上形成。
图4C解说了MRAM模块418c作为3D异质架构的又一物理实现。逻辑层410c和MRAM LLC 408c可以被设计在异质平面上，并且MRAM主存储器412b的一个或多个层可被形成在并行于该异质平面的诸主存储器平面上。在该架构中，逻辑层410c和MRAM LLC 408c可被添附或添加在现有MRAM主存储器块412b上，以形成MRAM模块418c。
相应地，基于特定设计需要，设计者可以从各种物理实现(可包括但不限于诸如MRAM模块418a-c之类的结构)中选取合适的实现。此外，如之前所提及的，诸实施例可被扩展至其他存储器单元技术(诸如STT-MRAM)而不脱离以上所描述的实施例的范围。
相应地，可以看到示例性实施例能通过重定义处理元件和存储器单元之间的边界并且形成与处理元件具有改进的接口的统一存储器模块来克服常规处理系统的缺陷。该统一存储器模块可包括LLC、存储器控制器和高速缓存控制器逻辑、以及主存储器，其中LLC和主存储器可由MRAM或STT-MRAM形成，由此克服了与LLC和主存储器的常规SRAM/DRAM组合相关联的问题。
将领会，各实施例包括用于执行本文中所公开的过程、功能和/或算法的各种方法。例如，如图5所解说的，一实施例可包括一种形成集成电路(例如，示例性处理系统200)的方法，该方法包括：在第一封装上形成没有末级高速缓存的处理芯片——框502；以及在第二封装中形成包括MRAM末级高速缓存和MRAM主存储器的MRAM模块——框504。一些实施例可进一步包括用接口来耦合第一封装和第二封装——框506。附加地，诸实施例还可包括在第二封装中形成存储器控制器和高速缓存控制器逻辑。
本领域技术人员将领会，信息和信号可使用各种不同技术和技艺中的任何一种来表示。例如，贯穿上面描述始终可能被述及的数据、指令、命令、信息、信号、位(比特)、码元、和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。
此外，本领域技术人员将领会，结合本文中所公开的实施例描述的各种解说性逻辑块、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、和步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员对于每种特定应用可用不同的方式来实现所描述的功能性，但这样的实现决策不应被解读成导致脱离了本发明的范围。
结合本文中所公开的实施例描述的方法、序列和/或算法可直接在硬件中、在由处理器执行的软件模块中、或者在这两者的组合中体现。软件模块可驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM、或者本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读写信息。替换地，存储介质可以被整合到处理器。
相应地，本发明的实施例可包括体现用于形成包括MRAM末级高速缓存和MRAM主存储器的MRAM模块的方法的计算机可读介质，该MRAM模块制造成单片封装。相应地，本发明并不限于所解说的示例且任何用于执行文本所描述的功能性的手段均被包括在本发明的实施例中。
图6解说了其中可有利地采用本公开的实施例的示例性无线通信系统600。出于解说目的，图6示出了三个远程单元620、630和650以及两个基站640。在图6中，远程单元620被示为移动电话，远程单元630被示为便携式计算机，而远程单元650被示为无线本地环路系统中的位置固定的远程单元。例如，这些远程单元可以是移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用GPS的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、位置固定的数据单元(诸如仪表读数装备)、或者存储或检索数据或计算机指令的任何其他设备，或者其任何组合。尽管图6解说了根据本公开的教导的远程单元，但本公开并不限于这些所解说的示例性单元。本公开的各实施例可适于用在包括有源集成电路系统(包括存储器和用于测试和表征的片上电路系统)的任何设备中。
上述公开的设备和方法通常被设计并被配置在存储在计算机可读介质上的GDSII和GERBER计算机文件中。这些文件进而被提供给制造处理者，这些制造处理者基于这些文件来制造器件。结果得到的产品是半导体晶片，其随后被切割为半导体管芯并被封装成半导体芯片。这些芯片随后被用在以上描述的设备中。
尽管上述公开示出了本发明的解说性实施例，但是应当注意到，在其中可作出各种更换和改动而不会脱离如所附权利要求定义的本发明的范围。根据本文中所描述的本发明实施例的方法权利要求的功能、步骤和/或动作不必按任何特定次序来执行。此外，尽管本发明的要素可能是以单数来描述或主张权利的，但是复数也是已构想了的，除非显式地声明了限定于单数。

Claims (28)

1.一种集成电路，包括：
处理器；
磁阻随机存取存储器(MRAM)模块，其包括MRAM末级高速缓存和MRAM主存储器；以及
接口，其耦合所述处理器与所述MRAM模块。
2.如权利要求1所述的集成电路，其特征在于，所述处理器集成在第一芯片上，并且所述MRAM模块集成在第二芯片中，并且所述接口位于所述第一芯片与所述第二芯片之间的边界上。
3.如权利要求1所述的集成电路，其特征在于，所述MRAM模块进一步包括存储器控制器逻辑。
4.如权利要求1所述的集成电路，其特征在于，所述MRAM模块被制造为单片封装。
5.如权利要求1所述的集成电路，其特征在于，所述MRAM模块被制造为多个封装。
6.如权利要求1所述的集成电路，其特征在于，所述MRAM末级高速缓存和所述MRAM主存储器包括自旋转移矩MRAM(STT-MRAM)位单元。
7.如权利要求1所述的集成电路，其特征在于，所述MRAM主存储器被划分成两个或更多个主存储器堆栈，并且其中所述MRAM末级高速缓存被划分为两个或更多个末级高速缓存堆栈，并且其中所述两个或更多个末级高速缓存堆栈被形成为所述两个或更多个主存储器堆栈的扩展。
8.如权利要求1所述的集成电路，其特征在于，所述MRAM模块被形成为在中央部分包括所述MRAM主存储器的二维(2D)架构，并且所述MRAM末级高速缓存被形成在所述MRAM主存储器的第一外边沿。
9.如权利要求8所述的集成电路，其特征在于，进一步包括形成在所述MRAM主存储器的第二外边沿的逻辑层。
10.如权利要求1所述的集成电路，其特征在于，所述MRAM模块被形成为三维(3D)同质架构，其包括形成在一个或多个主存储器平面上的所述MRAM主存储器，并且所述MRAM末级高速缓存被集成在所述一个或多个主存储器平面上。
11.如权利要求8所述的集成电路，其特征在于，进一步包括形成在并行于所述一个或多个主存储器平面的逻辑层平面中的逻辑层。
12.如权利要求1所述的集成电路，其特征在于，所述MRAM模块被形成为三维(3D)异质架构，其包括形成在一个或多个主存储器平面上的所述MRAM主存储器，并且所述MRAM末级高速缓存和逻辑层被集成在并行于所述一个或多个主存储器平面的异质平面上。
13.如权利要求1所述的集成电路，其特征在于，其被集成到从下组中选择的设备中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
14.一种形成集成电路的方法，所述方法包括：
在第一封装上形成没有末级高速缓存的处理芯片；以及
在第二封装中形成包括MRAM末级高速缓存和MRAM主存储器的MRAM模块。
15.如权利要求14所述的方法，其特征在于，进一步包括用接口耦合所述第一封装和所述第二封装。
16.如权利要求14所述的方法，其特征在于，进一步包括在所述第二封装中形成存储器控制器和高速缓存控制器逻辑。
17.如权利要求14所述的方法，其特征在于，所述MRAM末级高速缓存和所述MRAM主存储器包括自旋转移矩MRAM(STT-MRAM)位单元。
18.如权利要求14所述的方法，其特征在于，包括将所述MRAM模块制造为单片封装。
19.如权利要求14所述的方法，其特征在于，包括将所述MRAM模块制造为多个封装。
20.一种系统，包括：
形成在第一封装上的没有末级高速缓存的处理装置；以及
形成在第二封装中的包括末级高速缓存和主存储器的磁阻随机存取存储器(MRAM)存储器装置。
21.如权利要求20所述的系统，其特征在于，进一步包括用于对接所述第一封装和所述第二封装的装置。
22.如权利要求20所述的系统，其特征在于，所述第二封装进一步包括存储器控制器装置。
23.一种形成集成电路的方法，所述方法包括：
用于在第一封装上形成没有末级高速缓存的处理芯片的步骤；以及
用于在第二封装中形成包括MRAM末级高速缓存和MRAM主存储器的MRAM模块的步骤。
24.如权利要求23所述的方法，其特征在于，进一步包括用于用接口来耦合所述第一封装和所述第二封装的步骤。
25.如权利要求23所述的方法，其特征在于，进一步包括用于在所述第二封装中形成存储器控制器和高速缓存控制器逻辑的步骤。
26.如权利要求23所述的方法，其特征在于，所述MRAM末级高速缓存和所述MRAM主存储器包括自旋转移矩MRAM(STT-MRAM)位单元。
27.如权利要求23所述的方法，其特征在于，包括用于将所述MRAM模块制造为单片封装的步骤。
28.如权利要求23所述的方法，其特征在于，包括用于将所述MRAM模块制造为多个封装的步骤。
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