以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本明細書等において、金属酸化物(metal oxide)とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体を含む)、酸化物半導体(Oxide Semiconductorともいう)などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも1つを有する場合、当該金属酸化物を、金属酸化物半導体(metal oxide semiconductor)と呼ぶことができる。以下、チャネル形成領域に金属酸化物を含むトランジスタを、osトランジスタとも表記する。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。金属酸化物の詳細については後述する。
また、本明細書等において、XとYとが接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
XとYとが直接的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に接続されていない場合であり、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)を介さずに、XとYとが、接続されている場合である。
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、オン状態、又は、オフ状態になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、XとYとが電気的に接続されている場合は、XとYとが直接的に接続されている場合を含むものとする。
XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。なお、XとYとが機能的に接続されている場合は、XとYとが直接的に接続されている場合と、XとYとが電気的に接続されている場合とを含むものとする。
なお、XとYとが電気的に接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
また、本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」(又は第1電極、又は第1端子)と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」(又は第2電極、又は第2端子)と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の2つの端子を第1端子、第2端子と呼ぶ場合や、第3端子、第4端子と呼ぶ場合がある。なお、本明細書等において、チャネル形成領域はチャネルが形成される領域を指し、ゲートに電位を印加することでこの領域が形成されて、ソース‐ドレイン間に電流を流すことができる。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等に記載するトランジスタが2つ以上のゲートを有するとき、それらのゲートを第1ゲート、第2ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位(接地電位)とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも0Vを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
(実施の形態1)
本実施の形態では、本発明の一態様に係るGPU、及び当該GPUを備えたコンピュータの構成例について説明する。本発明の一態様に係るGPU及びコンピュータは、グラフィック処理の他、人工知能の演算にも用いることができる。
人工知能とは、人間の知能を模した計算機の総称である。本明細書等において、人工知能には人工ニューラルネットワーク(ANN:Artificial Neural Network)が含まれる。人工ニューラルネットワークは、ニューロンとシナプスで構成される神経網を模した回路である。本明細書等において「ニューラルネットワーク」と記載する場合、特に人工ニューラルネットワークを指す。また、本明細書等において、osトランジスタを用いて構成された人工知能を、osAIと表記する。
<コンピュータの構成例>
図1に、本発明の一態様に係るコンピュータ10の構成例を示す。コンピュータ10は、CPU(中央演算処理装置)11、GPU12、及び主記憶装置13などのハードウェアを有する。また、コンピュータ10は、アプリケーション21、アプリケーション22、ミドルウェア23、及びオペレーティングシステム24などのソフトウェアを有する。なお、オペレーティングシステム24にはデバイスドライバ25が含まれる。
CPU11は、各種演算やプログラムの実行など、汎用の処理を行う機能を有するプロセッサである。GPU12は、並列演算を行う機能を有するプロセッサである。GPU12は例えば、グラフィック処理における行列計算の並列処理、ニューラルネットワークの積和演算の並列処理などを行うことができる。主記憶装置13は、CPU11の処理に用いられるデータやプログラムなどを記憶する機能を有する。
CPU11、GPU12、及び主記憶装置13は、半導体装置によって構成することができる。そのため、CPU11、GPU12、及び主記憶装置13を半導体装置と呼ぶこともできる。また、コンピュータ10を半導体装置と呼ぶこともできる。
アプリケーション21は、CPU11によって実行されるアプリケーションである。アプリケーション22は、GPU12によって実行されるアプリケーションである。ミドルウェア23は、アプリケーション21とオペレーティングシステム24の間の階層に位置し、所定のアプリケーション21に共通する機能又は処理を行う機能を有する。オペレーティングシステム24は、コンピュータ10の全体を管理し、アプリケーション21及びアプリケーション22に共通する利用環境を提供する基本プログラムである。デバイスドライバ25は、GPU12をオペレーティングシステム24によって制御するためのソフトウェアである。
また、コンピュータ10は制御ソフトウェア26を有する。制御ソフトウェア26は、GPU12の動作を制御する機能を有する。具体的には、制御ソフトウェア26は、コンピュータ10によって実行されるタスクをCPU11又はGPU12に振り分ける機能、GPU12による演算、データの読み書き、又はプログラムの実行などを制御する機能、GPU12への電力の供給を制御する機能などを有する。
なお、アプリケーション21、アプリケーション22、ミドルウェア23、オペレーティングシステム24、デバイスドライバ25、及び制御ソフトウェア26は、主記憶装置13などの、非一時的コンピュータ可読記憶媒体に格納することができる。
図1に示すコンピュータ10において電力の消費を伴う要素は、ハードウェアであるCPU11、GPU12、及び主記憶装置13である。そして、コンピュータ10の全体の消費電力に対する、GPU12の消費電力の割合は比較的大きい。特に、ディープニューラルネットワークの学習(深層学習)などの膨大な演算がGPU12によって行われる場合、コンピュータ10の消費電力は著しく増大する。そのため、GPU12の消費電力は可能な限り低減することが好ましい。
ここで、本発明の一態様に係るGPU12にはメモリが内蔵されている。そして、当該メモリには、GPU12によって実行されるプログラム(カーネルプログラム)、GPU12の演算に用いられるデータなど、GPU12による処理に用いられる各種データが格納される。これにより、GPU12が処理を行う際、外部のメモリへのアクセスが不要となり、処理速度の向上及び消費電力の低減を図ることができる。
さらに、GPU12に内蔵されるメモリとして、osトランジスタを用いて構成されたメモリ(以下、osメモリともいう)を用いることができる。osメモリは、電力の供給が停止された状態においてもデータを保持することができる。そして、GPU12がosメモリを備えることにより、GPU12のパワーゲーティングが可能となり、消費電力の大幅な低減を図ることができる。
図1には、osメモリの一例を示している。図1に示すosメモリは、トランジスタTr1、トランジスタTr2、及び容量素子C1を有する。なお、トランジスタTr1はosトランジスタである。このように、osトランジスタを用いたゲインセルによって構成されるosメモリを、本明細書等ではNOSRAM(Nonvolatile Oxide Semiconductor Random Access Memory)と呼ぶ。なお、トランジスタTr2は特に限定されない。例えば、osトランジスタであってもよいし、チャネル形成領域にシリコン(単結晶シリコンなど)を含むトランジスタ(以下、Siトランジスタともいう)であってもよい。
トランジスタTr1のゲートはノードa1と接続され、ソース又はドレインの一方はトランジスタTr2のゲート、及び容量素子C1の一方の電極と接続され、ソース又はドレインの他方はノードa3と接続されている。トランジスタTr2のソース又はドレインの一方はノードa4と接続され、ソース又はドレインの他方はノードa5と接続されている。容量素子C1の他方の電極は、ノードa2と接続されている。トランジスタTr1のソース又はドレインの一方、トランジスタTr2のゲート、及び容量素子C1の一方の電極と接続されたノードを、ノードFNとする。
データの書き込み時は、osメモリに書き込むデータに対応する電位(以下、書き込み電位ともいう)をノードa3に供給する。また、ノードa1にハイレベルの電位を供給することにより、トランジスタTr1をオン状態にする。これにより、書き込み電位がノードFNに供給される。その後、ノードa1にローレベルの電位を供給することにより、トランジスタTr1をオフ状態にする。これにより、ノードFNがフローティング状態となり、書き込み電位が保持される。
データの読み出し時は、osメモリに格納されたデータに対応する電位(以下、読み出し電位ともいう)がノードa4に出力される。例えば、ノードa5の電位を固定し、ノードa4をプリチャージした後フローティング状態にする。このとき、トランジスタTr2にはノードFNの電位に応じた電流が流れる。そのため、ノードa4の電位がノードFNの電位に応じて決定される。なお、ノードa2に所定の電位を供給することにより、容量素子C1の容量結合を利用してノードFNの電位を制御し、データの読み出しのタイミングを制御することができる。
前述の通り、トランジスタTr1はosトランジスタである。酸化物半導体のバンドギャップは2.5eV以上であるため、osトランジスタは熱励起によるリーク電流が小さく、オフ電流が極めて小さい。なお、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。そのため、電力の供給が停止された期間においても、ノードFNの電位は極めて長期間に渡って保持される。すなわち、NOSRAMは、電力が供給されていない期間においてもデータを保持することができるメモリであり、不揮発性の特性を持つ。
また、NOSRAMは容量素子C1の充放電によってデータの書き換えを行うため、原理的には書き換え回数に制約はなく、かつ、低消費電力でデータの書き込み及び読み出しが可能である。また、回路構成が単純であるため、集積化が容易である。
GPU12は、NOSRAMなどのosメモリを有することにより、後述の通りパワーゲーティングを効率的に行うことができる。なお、osメモリのより具体的な構成例、及び他の構成例については、実施の形態2で説明する。
図2(A)に、コンピュータ10の具体例を示す。図2(A)に示すGPU12は、記憶回路MMと、複数のブロックBLKを有する。また、複数のブロックBLKはそれぞれ、記憶回路CMと、複数の演算部APを有する。そして、複数の演算部APはそれぞれ、レジスタRS及び演算回路ACを有する。
記憶回路MMは、GPU12による処理に用いられるデータ(カーネルプログラム、演算データなど)を格納し、複数のブロックBLKに出力する機能を有する。また、記憶回路MMは、複数のブロックBLKから出力されたデータを格納する機能を有する。このように、記憶回路MMがGPU12に内蔵されているため、GPU12は外部のメモリにアクセスすることなくタスクを処理することができる。
なお、CPU11は、記憶回路MMにアクセスし、記憶回路MMへのデータの書き込み及び記憶回路MMからのデータの読み出し行う機能を有する。そのため、主記憶装置13と記憶回路MM間のデータの送受信は、CPU11によって行うことができる。
記憶回路CMは、記憶回路MMに格納されたデータの一部を格納する機能を有する。すなわち、記憶回路CMはGPU12のキャッシュメモリとしての機能を有する。記憶回路CMに格納されるデータは、記憶回路MMに格納されたデータの空間的局所性、又は時間的局所性に基づいて決定することができ、アクセス頻度が高いデータが記憶回路CMに格納される。
演算部APは、GPU12の演算を行う機能を有する。具体的には、演算部APは、演算に用いられるデータを格納する機能を有するレジスタRSと、レジスタRSに格納されたデータを用いて演算(例えば、積和演算)を行う機能を有する演算回路ACを有する。
ここで、記憶回路CMは、記憶回路MMよりも演算部APに近い位置に設けられている。すなわち、演算部APから記憶回路CMへのアクセス経路は、演算部APから記憶回路MMへのアクセス経路よりも短い。そのため、演算部APから記憶回路CMへのアクセス速度は、演算部APから記憶回路MMへのアクセス速度よりも速い。また、演算部APから記憶回路CMへのアクセスに要する消費電力は、演算部APから記憶回路MMへのアクセスに要する消費電力よりも小さい。
そして、演算部APによる演算には、記憶回路CMに格納されたデータが用いられる。具体的には、演算が行われる際、演算部APはまず記憶回路CMにアクセスし、演算に必要なデータが記憶回路CMに格納されている場合(キャッシュヒット)は、記憶回路CMからデータを読み出す。一方、演算に必要なデータが記憶回路CMに格納されていない場合(キャッシュミスヒット)は、演算部APは記憶回路MMにアクセスし、記憶回路MMからデータを読み出す。このように、記憶回路CMをキャッシュメモリとして用いることにより、GPU12の演算速度の向上及び消費電力の低減を図ることができる。
なお、図2(A)においては、記憶回路CMがブロックBLKの内部にそれぞれ設けられている構成例を示しているが、記憶回路CMを共有化し、複数のブロックBLKが一の記憶回路CMを共有していてもよい。この場合、共有化された記憶回路CMは、記憶回路MMよりも複数のブロックBLKに近い位置に配置される。
GPU12に内蔵された記憶回路の階層構造を、図2(B)に示す。記憶回路MMは下位階層に位置し、記憶回路CMは中位階層に位置し、レジスタRSは上位階層に位置する。このように、GPU12に内蔵されたメモリに階層構造を適用することにより、GPU12の演算速度とコストの両立を図ることができる。
ここで、記憶回路MM及び記憶回路CMは、NOSRAMなどのosメモリによって構成される。そのため、GPU12への電力の供給が停止された期間においても、記憶回路MM及び記憶回路CMに格納されたデータを保持することができる。また、記憶回路MMを構成するosトランジスタと、記憶回路CMを構成するosトランジスタは、同一の層に同一工程で形成することができる。これにより、製造コストを削減することができる。
また、レジスタRS及び演算回路ACも、osトランジスタを用いて形成することができる。そして、当該osトランジスタは、記憶回路MM及び記憶回路CMが有するosトランジスタと同一工程で形成することができる。なお、osトランジスタを用いた演算部APの具体的な構成例については、実施の形態3において詳述する。osトランジスタを用いた演算部APによって人工知能の演算が行われる場合、GPU12をosAIと呼ぶことができる。
また、osトランジスタは他のトランジスタの上に積層することもできる。例えば、図1に示すトランジスタTr1及びTr2としてosトランジスタを用いた単極性のosメモリによって記憶回路MM及び記憶回路CMを構成し、演算部APの上方に積層することができる(図3)。これにより、GPU12の面積を縮小することができる。また、記憶回路MM及び記憶回路CMを演算部APの近傍に配置することができるため、動作速度の向上、及び消費電力の低減を図ることができる。なお、図3にはおいては、演算部APの上方に記憶回路CMと記憶回路MMが順に積層されており、演算部APから記憶回路CMへのアクセス経路は、演算部APから記憶回路MMへのアクセス経路よりも短い。
以上のように、GPU12にosメモリを内蔵することにより、コンピュータ10の動作速度の向上、及び消費電力の低減を図ることができる。
<パワーゲーティング>
次に、コンピュータ10のパワーゲーティングについて説明する。GPU12の消費電力は、コンピュータ10の全体の消費電力に大きく影響する。そのため、GPU12の消費電力を低減することにより、コンピュータ10全体の低消費電力化を図ることができる。ここで、GPU12は上述の通りosメモリによって構成された記憶装置MM及び記憶装置MCを有するため、演算が行われない期間において電力の供給を停止するパワーゲーティングを効率的に行うことができる。以下、パワーゲーティングの詳細を説明する。
[GPUのパワーゲーティング]
図4(A)(B)に、GPU12のパワーゲーティングの例を示す。図4(A)は、GPU12にタスクが割り振られ、GPU12による演算が行われるときのコンピュータ10の動作例を示す。また、図4(B)は、GPU12にタスクが割り振られず、GPU12による演算が行われないときのコンピュータ10の動作を示す。
制御ソフトウェア26によってGPU12にタスクが割り振られると、CPU11はGPU12及び主記憶装置13にアクセスし、所定の処理を行う。また、制御ソフトウェア26は、記憶回路MM及び複数のブロックBLKに電力を供給する処理を実行し、記憶回路MM及び複数のブロックBLKをオン状態にする。そして、GPU12は、CPU11の命令に従って所定の並列処理(積和演算など)を行う(図4(A))。
一方、GPU12にタスクが割り振られない場合は、制御ソフトウェア26は記憶回路MM及び複数のブロックBLKへの電力の供給を停止する処理を実行し、記憶回路MM及び複数のブロックBLKをオフ状態にする(図4(B))。これにより、GPU12の消費電力を大幅に低減することができる。
ここで、osメモリによって構成された記憶回路MMは、電力の供給が停止された期間においてもデータを保持することができる。そのため、電力供給の停止時に、記憶回路MMに格納されたデータを退避させる動作を省略することができる。また、電力供給の再開時に、記憶回路MMのデータの復帰動作を省略することができる。このように、GPU12にosメモリを内蔵することにより、GPU12のパワーゲーティングを効率的に行うことができる。
[ブロックBLKのパワーゲーティング]
図4(A)(B)には、GPU12のパワーゲーティングの例を示したが、本発明の一態様においては、記憶回路CMもosメモリによって構成されているため、ブロックBLKごとにパワーゲーティングを行うこともできる。これにより、GPU12の細粒度パワーゲーティングが可能となり、GPU12の消費電力をさらに低減することができる。図5に、ブロックBLKのパワーゲーティングの例を示す。
図5(A)は、一部のブロックBLKによって演算が行われる際のコンピュータ10の動作例を示す。制御ソフトウェア26によってGPU12にタスクが割り振られると、CPU11はGPU12及び主記憶装置13にアクセスし、所定の処理を行う。また、制御ソフトウェア26は、記憶回路MM及び複数のブロックBLKへの電力の供給を制御する。具体的には、制御ソフトウェア26は、記憶回路MM、及び演算を行うブロックBLKをオン状態とし、演算を行わないブロックBLKをオフ状態にする。そして、GPU12は、CPU11の命令に従って所定の並列処理を行う。図5(B-1)に演算を行うブロックBLKを、図5(B-2)に演算を行わないブロックBLKを、それぞれ示す。
図5(B-1)に示すように、演算を行うブロックBLKにおいて、記憶回路CM及び複数の演算部APは電力が供給され、オン状態になる。一方、図5(B-2)に示すように、演算を行わないブロックBLKにおいて、記憶回路CM及び複数の演算部APは電力の供給が停止され、オフ状態になる。このように、電力の供給をブロックBLKごとに制御することにより、細粒度のパワーゲーティングが実現される。なお、記憶回路CM及び複数の演算部APへの電力の供給は、制御ソフトウェア26によって制御される。
ここで、記憶回路CMはosメモリによって構成されており、電力の供給が停止された期間においてもデータを保持することができる。そのため、パワーゲーティング時に、記憶回路CMから記憶回路MMへのデータの転送(データの退避)、及び、記憶回路MMから記憶回路CMへのデータの転送(データの復帰)が不要となり、ブロックBLKのパワーゲーティングを効率的に行うことができる。
以上のように、記憶回路MM及び記憶回路CMにosメモリを用いることにより、2段階の高効率なパワーゲーティングを実現することができ、GPU12の消費電力を低減することができる。
<データ整理>
上記の通り、GPU12はブロックBLKごとにパワーゲーティングを行うことができる。しかしながら、アクセス頻度が高いデータが複数のブロックBLK全体に散在していると、ブロックBLKのパワーゲーティングの効率が低下する。
図6(A)に、アクセス頻度が高いデータが散在している様子を示す。図中のハッチングは、ブロックBLKが有する記憶回路CMに格納されたデータのうち、他の回路からのアクセス頻度が所定値以上のデータを示す。このような状態においては、複数のブロックBLK全体に対して頻繁にアクセスが発生するため、ブロックBLKへの電力の供給を停止できる期間が短くなる。そのため、制御ソフトウェア26は、GPU12に散在するアクセス頻度の高いデータを整理する機能を有することが好ましい。
具体的には、制御ソフトウェア26はCPU11に対してGPU12のデータの整理を命令する機能を有する。そして、CPU11はGPU12に対し、GPU12に散在するアクセス頻度の高いデータを、一部のブロックBLKに再配置する命令を出力する(図6(B))。これにより、アクセス頻度の高いデータが所定の領域(図6(B)における領域A)内のブロックBLKに集約される。
データの再配置後は、アクセス頻度が高いデータが格納されていないブロックBLKを含む領域(図6(B)における領域B)が存在する。この領域内のブロックBLKに対してパワーゲーティングを行うことにより(図6(C))、長期間の電力供給の停止が可能となる。
上記のように、ブロックBLKに格納されたデータを、アクセス頻度に応じて整理することにより、パワーゲーティングの効率を向上させることができる。
なお、データの整理を行うタイミングは自由に設定することができる。例えば、GPU12が所定のタスクを完了した際に行ってもよいし、CPU11からGPU12へのアクセスがあった際、又は、アクセス回数が所定値に達した際に行ってもよい。
<コンピュータアーキテクチャ>
次に、コンピュータ10のアーキテクチャについて説明する。図7は、コンピュータ10の動作例を示すフローチャートである。
まず、制御ソフトウェア26がCPU11及びGPU12にタスクを振り分ける(ステップS1)。そして、GPU12にタスクが振り分けられず、GPU12による演算が必要とされない場合は(ステップS2においてYES)、図4(B)に示すようにGPU12への電力の供給が停止され(ステップS3)、CPU11による演算が実行される(ステップS4)。
一方、GPU12にタスクが振り分けられ、GPU12による演算が行われる場合は(ステップS2でNO)、データ整理の要否が判別され(ステップS11)、必要に応じてデータ整理が実行される(ステップS12)。その後、GPU12のタスク処理において、演算を行わないブロックBLKの存否が判別される(ステップS13)。
演算を行わないブロックBLKがある場合(ステップS13でYES)、制御ソフトウェア26は、図5(A)、(B-1)に示すように、記憶回路MM及び演算を行うブロックBLKに電力を供給する処理を実行する。また、制御ソフトウェア26は、図5(A)、(B-2)に示すように、演算を行わないブロックBLKへの電力の供給を停止する処理を実行する。このようにして、ブロックBLKごとにパワーゲーティングが行われる(ステップS14)。一方、全てのブロックBLKが演算を行う場合(ステップS13でNO)、制御ソフトウェア26は、図4(A)に示すように、記憶回路MM及び全てのブロックBLKに電力を供給する処理を実行する。
なお、前述の通り、記憶回路MM及び記憶回路CMにはosメモリが用いられている。そのため、パワーゲーティングの際にデータの退避動作及び復帰動作が不要となり、パワーゲーティングを効率的に行うことができる。
その後、CPU11及び/又はGPU12によって演算が実行される(ステップS16)。そして、処理すべき他のタスクがある場合(ステップS20でNO)、コンピュータ10は上記の動作を繰り返す。
以上の動作により、GPU12の効率的なパワーゲーティングを行うことができる。なお、ここではステップS11においてデータの整理の要否を判別しているが、データの整理は他のステップで行ってもよいし、省略してもよい。
本実施の形態で述べた通り、本発明の一態様に係るGPU12は、記憶回路MM及び記憶回路CMを有する。これにより、GPU12の動作速度の向上及び消費電力の削減を図ることができる。また、記憶回路MM及び記憶回路CMをosメモリによって構成することにより、GPU12の効率的なパワーゲーティングが可能となり、GPU12の更なる低消費電力化を図ることができる。さらに、制御ソフトウェア26によってGPU12に格納されたデータを整理することにより、パワーゲーティングの更なる効率化を図ることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
(実施の形態2)
本実施の形態では、上記実施の形態で説明したosメモリの具体的な構成例について説明する。
<記憶装置の構成例>
図8にosメモリの構成の一例を示す。記憶装置500は、周辺回路511、およびメモリセルアレイ400を有する。周辺回路511は、ローデコーダ521、ワード線ドライバ回路522、ビット線ドライバ回路530、出力回路540、コントロールロジック回路560を有する。
ビット線ドライバ回路530は、カラムデコーダ531、プリチャージ回路532、センスアンプ533、および書き込み回路534を有する。プリチャージ回路532は、配線SLおよび配線CLなどをプリチャージする機能を有する。センスアンプ533は、配線RBLから読み出されたデータ信号を増幅する機能を有する。なお、配線SL、配線CL、及び配線RBLは、メモリセルアレイ400が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路540を介して、デジタルのデータ信号RDATAとして記憶装置500の外部に出力される。
記憶装置500には、外部から電源電圧として低電源電圧(VSS)、周辺回路511用の高電源電圧(VDD)、メモリセルアレイ400用の高電源電圧(VIL)が供給される。
また、記憶装置500には、制御信号(CE、WE、RE)、アドレス信号ADDR、データ信号WDATAが外部から入力される。アドレス信号ADDRは、ローデコーダ521およびカラムデコーダ531に入力され、WDATAは書き込み回路534に入力される。
コントロールロジック回路560は、外部からの入力信号(CE、WE、RE)を処理して、ローデコーダ521、カラムデコーダ531の制御信号を生成する。CEは、チップイネーブル信号であり、WEは、書き込みイネーブル信号であり、REは、読み出しイネーブル信号である。コントロールロジック回路560が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
メモリセルアレイ400だけでなく、周辺回路511もosトランジスタで構成することが好ましい。そうすることによって、周辺回路511とメモリセルアレイ400を、同一の製造工程で作製することが可能になり、記憶装置500の製造コストを低く抑えることができる。
<メモリセルアレイの構成例>
図9にメモリセルアレイ400の詳細を記載する。メモリセルアレイ400は、一列にm(mは1以上の整数である。)個、一行にn(nは1以上の整数である。)個、計m×n個のメモリセルMCを有し、メモリセルMCは行列状に配置されている。図9では、メモリセルMCのアドレスも併せて表記しており、[1,1]、[m,1]、[i,j]、[1,n]、[m,n](iは、1以上m以下の整数であり、jは、1以上n以下の整数である。)のアドレスに位置しているメモリセルを図示している。なお、メモリセルアレイ400とワード線ドライバ回路522とを接続している配線の数は、メモリセルMCの構成、一列に有するメモリセルMCの数などによって決まる。また、メモリセルアレイ400とビット線ドライバ回路530とを接続している配線の数は、メモリセルMCの構成、一行に有するメモリセルMCの数などによって決まる。
なお、メモリセルアレイ400は、図9では、メモリセルMCを2次元に配置されている構成としているが、図10に示すように3次元で配置されている構成としてもよい。
<メモリセルの構成例>
図11及び図12に上述のメモリセルMCに適用できるメモリセルの構成例について説明する。
[DOSRAM]
図11(A)に、DRAMのメモリセルの回路構成例を示す。本明細書等において、osトランジスタを用いたDRAMを、DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)と呼ぶ。メモリセル410は、トランジスタM1と、容量素子CAと、を有する。なお、トランジスタM1は、フロントゲート(単にゲートと呼ぶ場合がある。)、及びバックゲートを有する。
トランジスタM1の第1端子は、容量素子CAの第1端子と接続され、トランジスタM1の第2端子は、配線BILと接続され、トランジスタM1のゲートは、配線WOLと接続され、トランジスタM1のバックゲートは、配線BGLと接続されている。容量素子CAの第2端子は、配線CALと接続されている。
配線BILは、ビット線として機能し、配線WOLは、ワード線として機能する。配線CALは、容量素子CAの第2端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線CALには、低レベル電位(基準電位という場合がある。)を印加するのが好ましい。
配線BGLは、トランジスタM1のバックゲートに電位を印加するための配線として機能する。配線BGLに任意の電位を印加することによって、トランジスタM1のしきい値電圧を増減することができる。
データの書き込み及び読み出しは、配線WOLに高レベル電位を印加し、トランジスタM1を導通状態にし、配線BILと容量素子CAの第1端子を接続することによって行われる。
また、上述した記憶装置500が有するメモリセルは、メモリセル410に限定されず、回路構成の変更を行うことができる。
例えば、上述した記憶装置500が有するメモリセルは、図11(B)に示すようなメモリセルの構成でもよい。メモリセル420は、トランジスタM1のバックゲートが、配線BGLでなく、配線WOLと接続される構成となっている。このような構成にすることによって、トランジスタM1のバックゲートに、トランジスタM1のゲートと同じ電位を印加することができるため、トランジスタM1が導通状態のときにおいて、トランジスタM1に流れる電流を増加することができる。
また、例えば、上述した記憶装置500が有するメモリセルは、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタM1で構成されたメモリセルとしてもよい。そのメモリセルの回路構成例を図11(C)に示す。メモリセル430は、メモリセル410のトランジスタM1からバックゲートを除いた構成となっている。なお、記憶装置500にメモリセル430を適用することによって、トランジスタM1はバックゲートを有さないため、記憶装置500の作製工程をメモリセル410、及びメモリセル420よりも短縮することができる。
なお、トランジスタM1のチャネル形成領域には、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、またはスズ)、亜鉛のいずれか一を有する酸化物半導体を用いることができる。つまり、トランジスタM1としてosトランジスタを適用することができる。特に、インジウム、ガリウム、亜鉛からなる酸化物半導体であることが好ましい。インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したosトランジスタは、オフ電流が極めて小さいという特性を有しているので、トランジスタM1としてosトランジスタを用いることによって、トランジスタM1のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタM1によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル410、メモリセル420、メモリセル430に対して多値データ、又はアナログデータを保持することができる。
トランジスタM1としてosトランジスタを適用することにより、DOSRAMを構成することができる。
[NOSRAM]
図11(D)に、2トランジスタ1容量素子のゲインセル型のメモリセルの回路構成例を示す。メモリセル440は、トランジスタM2と、トランジスタM3と、容量素子CBと、を有する。なお、トランジスタM2は、フロントゲート(単にゲートと呼ぶ場合がある。)、及びバックゲートを有する。
トランジスタM2の第1端子は、容量素子CBの第1端子と接続され、トランジスタM2の第2端子は、配線WBLと接続され、トランジスタM2のゲートは、配線WOLと接続され、トランジスタM2のバックゲートは、配線BGLと接続されている。容量素子CBの第2端子は、配線CALと接続されている。トランジスタM3の第1端子は、配線RBLと接続され、トランジスタM3の第2端子は、配線SLと接続され、トランジスタM3のゲートは、容量素子CBの第1端子と接続されている。
配線WBLは、書き込みビット線として機能し、配線RBLは、読み出しビット線として機能し、配線WOLは、ワード線として機能する。配線CALは、容量素子CBの第2端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線CALには、低レベル電位(基準電位という場合がある)を印加するのが好ましい。
配線BGLは、トランジスタM2のバックゲートに電位を印加するための配線として機能する。配線BGLに任意の電位を印加することによって、トランジスタM2のしきい値電圧を増減することができる。
データの書き込みは、配線WOLに高レベル電位を印加し、トランジスタM2を導通状態にし、配線WBLと容量素子CBの第1端子を接続することによって行われる。具体的には、トランジスタM2が導通状態のときに、配線WBLに記録する情報に対応する電位を印加し、容量素子CBの第1端子、及びトランジスタM3のゲートに該電位を書き込む。その後、配線WOLに低レベル電位を印加し、トランジスタM2を非導通状態にすることによって、容量素子CBの第1端子の電位、及びトランジスタM3のゲートの電位を保持する。
データの読み出しは、配線SLに所定の電位を印加することによって行われる。トランジスタM3のソース-ドレイン間に流れる電流、及びトランジスタM3の第1端子の電位は、トランジスタM3のゲートの電位、及びトランジスタM3の第2端子の電位によって決まるので、トランジスタM3の第1端子に接続されている配線RBLの電位を読み出すことによって、容量素子CBの第1端子(又はトランジスタM3のゲート)に保持されている電位を読み出すことができる。つまり、容量素子CBの第1端子(又はトランジスタM3のゲート)に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。
また、上述した記憶装置500が有するメモリセルは、メモリセル440に限定されず、回路の構成を適宜変更することができる。
例えば、上述した記憶装置500が有するメモリセルは、図11(E)に示すようなメモリセルの構成でもよい。メモリセル450は、図11(B)のメモリセル420が有するトランジスタM1と同様に、トランジスタM2のバックゲートが、配線BGLでなく、配線WOLと接続される構成となっている。このような構成にすることによって、トランジスタM2のバックゲートに、トランジスタM2のゲートと同じ電位を印加することができるため、トランジスタM2が導通状態のときにおいて、トランジスタM2に流れる電流を増加することができる。
また、例えば、上述した記憶装置500が有するメモリセルは、バックゲートを有さないトランジスタM2で構成されたメモリセルであってもよい。そのメモリセルの回路構成例を図11(F)に示す。メモリセル460は、メモリセル440のトランジスタM2からバックゲートを除いた構成となっている。なお、記憶装置500にメモリセル460を適用することによって、トランジスタM2はバックゲートを有さないため、記憶装置500の作製工程をメモリセル460、及びメモリセル450よりも短縮することができる。
また、例えば、配線WBLと配線RBLを一本の配線BILとしてまとめた構成であってもよい。そのメモリセルの回路構成例を図11(G)に示す。メモリセル470は、メモリセル440の配線WBLと配線RBLを一本の配線BILとして、トランジスタM2の第2端子、及びトランジスタM3の第1端子が、配線BILと接続されている構成となっている。つまり、メモリセル470は、書き込みビット線と、読み出しビット線と、を1本の配線BILとして動作する構成となっている。
なお、トランジスタM2、及び/又はトランジスタM3のチャネル形成領域には、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、またはスズ)、亜鉛のいずれか一を有する酸化物半導体を用いることができる。つまり、トランジスタM2、及び/又はトランジスタM3としてosトランジスタを適用することができる。特に、インジウム、ガリウム、亜鉛からなる酸化物半導体であることが好ましい。インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したOSトランジスタは、オフ電流が極めて小さいという特性を有しているので、トランジスタM2、及び/又はトランジスタM3としてOSトランジスタを用いることによって、トランジスタM2、及び/又はトランジスタM3のリーク電流を非常に低くすることができる。特に、書き込んだデータをトランジスタM2によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル440、メモリセル450、メモリセル460、メモリセル470に対して多値データ、又はアナログデータを保持することができる。
トランジスタM2としてosトランジスタを適用したメモリセル440、メモリセル450、メモリセル460、及びメモリセル470は、前述したNOSRAMの一態様である。
なお、トランジスタM3のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコン(LTPS:Low Temperature Poly-Silicon)などとすることができる(以後、Siトランジスタと呼称する。)。Siトランジスタは、osトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタとして、Siトランジスタを適用するのは好適といえる。
また、トランジスタM3としてosトランジスタを用いた場合、メモリセルを単極性回路によって構成することができる。
また、図12(A)に3トランジスタ1容量素子のゲインセル型のメモリセルを示す。メモリセル480は、トランジスタM4乃至トランジスタM6と、容量素子CCと、を有する。なお、トランジスタM4は、フロントゲート(単にゲートと呼ぶ場合がある。)、及びバックゲートを有する。
トランジスタM4の第1端子は、容量素子CCの第1端子と接続され、トランジスタM4の第2端子は、配線BILと接続され、トランジスタM4のゲートは、配線WWLと接続され、トランジスタM4のバックゲートは、配線BGLと電気的に接続されている。容量素子CCの第2端子は、トランジスタM5の第1端子と、配線GNDLと、に電気的に接続されている。トランジスタM5の第2端子は、トランジスタM6の第1端子と接続され、トランジスタM5のゲートは、容量素子CCの第1端子と接続されている。トランジスタM6の第2端子は、配線BILと接続され、トランジスタM6のゲートは配線RWLと接続されている。
配線BILは、ビット線として機能し、配線WWLは、書き込みワード線として機能し、配線RWLは、読み出しワード線として機能する。
配線BGLは、トランジスタM4のバックゲートに電位を印加するための配線として機能する。配線BGLに任意の電位を印加することによって、トランジスタM4のしきい値電圧を増減することができる。
配線GNDLは、低レベル電位を与える配線である。
データの書き込みは、配線WWLに高レベル電位を印加し、トランジスタM4を導通状態にし、配線BILと容量素子CCの第1端子を接続することによって行われる。具体的には、トランジスタM4が導通状態のときに、配線BILに記録する情報に対応する電位を印加し、容量素子CCの第1端子、及びトランジスタM5のゲートに該電位を書き込む。その後、配線WWLに低レベル電位を印加し、トランジスタM4を非導通状態にすることによって、容量素子CCの第1端子の電位、及びトランジスタM5のゲートの電位を保持する。
データの読み出しは、配線BILに所定の電位をプリチャージして、その後配線BILを電気的に浮遊状態にし、かつ配線RWLに高レベル電位を印加することによって行われる。配線RWLが高レベル電位となるので、トランジスタM6は導通状態となり、配線BILとトランジスタM5の第2端子が電気的に接続状態となる。このとき、トランジスタM5の第2端子には、配線BILの電位が印加されることになるが、容量素子CCの第1端子(又はトランジスタM5のゲート)に保持されている電位に応じて、トランジスタM5の第2端子の電位、及び配線BILの電位が変化する。ここで、配線BILの電位を読み出すことによって、容量素子CCの第1端子(又はトランジスタM5のゲート)に保持されている電位を読み出すことができる。つまり、容量素子CCの第1端子(又はトランジスタM5のゲート)に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。
また、上述した記憶装置500が有するメモリセルは、メモリセル480に限定されず、回路の構成を適宜変更することができる。例えば、図11(B)に示すメモリセル420のトランジスタM1、及び図11(E)に示すメモリセル450のトランジスタM2のように、メモリセル480は、トランジスタM4のバックゲートを、配線BGLでなく、トランジスタM4のゲートに接続する構成であってもよい(図示しない。)。このような構成にすることによって、トランジスタM4のバックゲートに、トランジスタM4のゲートと同じ電位を印加することができるため、トランジスタM4が導通状態のときにおいて、トランジスタM4に流れる電流を増加することができる。また、例えば、図11(C)に示すメモリセル430のトランジスタM1、及び図11(F)に示すメモリセル460のトランジスタM2のように、メモリセル480は、トランジスタM4がバックゲートを有さない構成であってもよい(図示しない。)。このような構成にすることによって、トランジスタM4はバックゲートを有さない分、記憶装置500の作製工程を短縮することができる。
なお、トランジスタM4乃至トランジスタM6のチャネル形成領域には、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、またはスズ)、亜鉛のいずれか一を有する酸化物半導体を用いることができる。つまり、トランジスタM4乃至トランジスタM6としてosトランジスタを適用することができる。特に、インジウム、ガリウム、亜鉛からなる酸化物半導体であることが好ましい。インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したOSトランジスタは、オフ電流が極めて小さいという特性を有しているので、トランジスタM4乃至トランジスタM6としてosトランジスタを用いることによって、トランジスタM4乃至トランジスタM6のリーク電流を非常に低くすることができる。特に、書き込んだデータをトランジスタM4によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。
トランジスタM4としてosトランジスタを適用したメモリセル480は、前述したNOSRAMの一態様である。
なお、本実施の形態で説明したトランジスタM5及びM6のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコンなどとすることができる。Siトランジスタは、osトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタとして、Siトランジスタを適用するのは好適といえる。
また、トランジスタM5及びM6としてosトランジスタを用いた場合、メモリセルを単極性回路によって構成することができる。
[osSRAM]
図12(B)に、osトランジスタを用いたSRAM(Static Random Access Memory)の一例を示す。本明細書等において、osトランジスタを用いたSRAMを、osSRAMと呼ぶ。なお、図12(B)に示すメモリセル490は、バックアップ可能なSRAMのメモリセルである。
メモリセル490は、トランジスタM7乃至トランジスタM10と、トランジスタMS1乃至トランジスタMS4と、容量素子CD1と、容量素子CD2と、有する。なお、トランジスタM7乃至トランジスタM10は、ゲート、及びバックゲートを有する。なお、トランジスタMS1、及びトランジスタMS2は、pチャネル型トランジスタであり、トランジスタMS3、及びトランジスタMS4は、nチャネル型トランジスタである。
トランジスタM7の第1端子は、配線BILと電気的に接続され、トランジスタM7の第2端子は、トランジスタMS1の第1端子と、トランジスタMS3の第1端子と、トランジスタMS2のゲートと、トランジスタMS4のゲートと、トランジスタM10の第1端子と、に電気的に接続されている。トランジスタM7のゲートは、配線WOLと電気的に接続され、トランジスタM7のバックゲートは、配線BGL1と電気的に接続されている。トランジスタM8の第1端子は、配線BILBと電気的に接続され、トランジスタM8の第2端子は、トランジスタMS2の第1端子と、トランジスタMS4の第1端子と、トランジスタMS1のゲートと、トランジスタMS3のゲートと、トランジスタM9の第1端子と、に電気的に接続されている。トランジスタM8のゲートは、配線WOLと電気的に接続され、トランジスタM8のバックゲートは、配線BGL2と電気的に接続されている。
トランジスタMS1の第2端子は、配線VDLと電気的に接続されている。トランジスタMS2の第2端子は、配線VDLと電気的に接続されている。トランジスタMS3の第2端子は、配線GNDLと電気的に接続されている。トランジスタMS4の第2端子は、配線GNDLと電気的に接続されている。
トランジスタM9の第2端子は、容量素子CD1の第1端子と電気的に接続され、トランジスタM9のゲートは、配線BRLと電気的に接続され、トランジスタM9のバックゲートは、配線BGL3と電気的に接続されている。トランジスタM10の第2端子は、容量素子CD2の第1端子と電気的に接続され、トランジスタM10のゲートは、配線BRLと電気的に接続され、トランジスタM10のバックゲートは、配線BGL4と電気的に接続されている。
容量素子CD1の第2端子は、配線GNDLと電気的に接続され、容量素子CD2の第2端子は、配線GNDLと電気的に接続されている。
配線BIL及び配線BILBは、ビット線として機能し、配線WOLは、ワード線として機能し、配線BRLは、トランジスタM9、及びトランジスタM10の導通状態、非導通状態を制御する配線である。
配線BGL1乃至配線BGL4は、それぞれトランジスタM7乃至トランジスタM10のバックゲートに電位を印加するための配線として機能する。配線BGL1乃至配線BGL4に任意の電位を印加することによって、それぞれトランジスタM7乃至トランジスタM10のしきい値電圧を増減することができる。
配線VDLは、高レベル電位を与える配線であり、配線GNDLは、低レベル電位を与える配線である。
データの書き込みは、配線WOLに高レベル電位を印加し、かつ配線BRLに高レベル電位を印加することによって行われる。具体的には、トランジスタM10が導通状態のときに、配線BILに記録する情報に対応する電位を印加し、トランジスタM10の第2端子側に該電位を書き込む。
ところで、メモリセル490は、トランジスタMS1乃至トランジスタMS4によってインバータループを構成しているので、トランジスタM8の第2端子側に、該電位に対応するデータ信号の反転信号が入力される。トランジスタM8が導通状態であるため、配線BILBには、配線BILに入力されている信号の反転信号が出力される。また、トランジスタM9、及びトランジスタM10が導通状態であるため、トランジスタM7の第2端子の電位、及びトランジスタM8の第2端子の電位は、それぞれ容量素子CD2の第1端子、及び容量素子CD1の第1端子に保持される。その後、配線WOLに低レベル電位を印加し、かつ配線BRLに低レベル電位を印加し、トランジスタM7乃至トランジスタM10を非導通状態にすることによって、容量素子CD1の第1端子、及び容量素子CD2の第1端子を保持する。
データの読み出しは、あらかじめ配線BIL及び配線BILBを所定の電位にプリチャージして、かつ電気的に浮遊状態にした後に、配線WOLに高レベル電位を印加し、配線BRLに高レベル電位を印加することによって、容量素子CD1の第1端子の電位が、メモリセル490のインバータループによってリフレッシュされ、配線BILBに出力される。また、容量素子CD2の第1端子の電位が、メモリセル490のインバータループによってリフレッシュされ、配線BILに出力される。配線BIL及び配線BILBでは、それぞれプリチャージされた電位から容量素子CD2の第1端子の電位、及び容量素子CD1の第1端子の電位に変動するため、配線BIL又は配線BILBの電位から、メモリセルに保持された電位を読み出すことができる。
なお、トランジスタM7乃至トランジスタM10のチャネル形成領域には、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、またはスズ)、亜鉛のいずれか一を有する酸化物半導体を用いることができる。つまり、トランジスタM7乃至トランジスタM10としてosトランジスタを適用することができる。特に、インジウム、ガリウム、亜鉛からなる酸化物半導体であることが好ましい。インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したOSトランジスタは、オフ電流が極めて小さいという特性を有しているので、トランジスタM7乃至トランジスタM10としてOSトランジスタを用いることによって、トランジスタM7乃至トランジスタM10のリーク電流を非常に低くすることができる。特に、書き込んだデータをトランジスタM7乃至トランジスタM10によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル480に対して多値データ、又はアナログデータを保持することができる。
トランジスタM7乃至トランジスタM10としてosトランジスタを用いることにより、osSRAMを構成することができる。
なお、トランジスタMS1乃至トランジスタMS4のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコンなどとすることができる。Siトランジスタは、osトランジスタよりも電界効果移動度が高くなる場合があるため、インバータに含まれるトランジスタとして、Siトランジスタを適用するのは好適といえる。
本実施の形態で説明した記憶装置は、実施の形態1における記憶回路MM及び記憶回路CMなどに用いることができる。また、本実施の形態で説明した記憶装置は、図1における主記憶装置13に用いることもできる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
(実施の形態3)
本実施の形態では、上記実施の形態で説明した示したコンピュータに設けることができる演算回路の構成例について説明する。ここでは特に、積和演算を行う機能を有する演算回路について説明する。以下で説明する演算回路は、例えば実施の形態1における演算部APに用いることができる。
<演算回路の構成例>
図13は、演算回路の構成例を示している。図13に示す演算回路MACは、後述するメモリセルに保持された第1データと、入力された第2データと、の積和演算を行う回路であり、該積和演算の結果に応じた活性化関数の値を出力する回路である。なお、第1データ、及び第2データは、アナログデータ、又は多値のデータ(離散的なデータ)とすることができる。
図13に示す演算回路MACは、電流源回路CSと、カレントミラー回路CURと、回路WDDと、回路WLDと、回路CLDと、オフセット回路OFSTと、活性化関数回路ACTVと、メモリセルアレイMAを有する。
メモリセルアレイMAは、メモリセルAM[1]と、メモリセルAM[2]と、メモリセルAMref[1]と、メモリセルAMref[2]と、を有する。メモリセルAM[1]、及びメモリセルAM[2]は、第1データを保持する役割を有し、メモリセルAMref[1]、及びメモリセルAMref[2]は、積和演算を行うために必要とする参照データを保持する機能を有する。なお、参照データも、第1データ、及び第2データと同様に、アナログデータ、又は多値のデータ(離散的なデータ)とすることができる。
なお、図13のメモリセルアレイMAは、メモリセルが行方向に2個、列方向に2個、マトリクス状に配置されているが、メモリセルアレイMAは、メモリセルが行方向に3個以上、列方向に3個以上、マトリクス状に配置されている構成としてもよい。また、積和演算でなく乗算を行う場合、メモリセルアレイMAは、メモリセルが行方向に1個、列方向に2個以上、マトリクス状に配置されている構成としてもよい。
メモリセルAM[1]と、メモリセルAM[2]と、メモリセルAMref[1]と、メモリセルAMref[2]と、は、それぞれトランジスタTr11と、トランジスタTr12と、容量素子CPを有する。
なお、トランジスタTr11は、osトランジスタであることが好ましい。加えて、トランジスタTr11のチャネル形成領域は、インジウム、元素M(元素Mとしては、アルミニウム、ガリウム、イットリウム、スズなどが挙げられる。)、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
トランジスタTr11として、osトランジスタを用いることにより、トランジスタTr11のリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタTr11として、osトランジスタを用いることにより、トランジスタTr11が非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。
また、トランジスタTr12に対しても、osトランジスタを用いることで、トランジスタTr11と同時に作製することができるため、演算回路の作製工程を短縮することができる場合がある。また、トランジスタTr12のチャネル形成領域を、酸化物でなく、非晶質シリコン、多結晶シリコン、低温ポリシリコンなどとしてもよい。
メモリセルAM[1]と、メモリセルAM[2]と、メモリセルAMref[1]と、メモリセルAMref[2]と、のそれぞれにおいて、トランジスタTr11の第1端子は、トランジスタTr12のゲートと接続されている。トランジスタTr12の第1端子は、配線VR0と接続されている。容量素子CPの第1端子は、トランジスタTr12のゲートと接続されている。
つまり、メモリセルAM[1]と、メモリセルAM[2]と、メモリセルAMref[1]と、メモリセルAMref[2]と、のそれぞれの構成は、上記実施の形態で説明したNOSRAMと同様の構成を適用することができる。
メモリセルAM[1]において、トランジスタTr11の第2端子は、配線WDと接続され、トランジスタTr11のゲートは、配線WL[1]と接続されている。トランジスタTr12の第2端子は、配線BLと接続され、容量素子CPの第2端子は、配線CL[1]と接続されている。なお、図13では、メモリセルAM[1]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、の接続箇所をノードNM[1]としている。加えて、配線BLからトランジスタTr12の第2端子に流れる電流をIAM[1]とする。
メモリセルAM[2]において、トランジスタTr11の第2端子は、配線WDと接続され、トランジスタTr11のゲートは、配線WL[2]と接続されている。トランジスタTr12の第2端子は、配線BLと接続され、容量素子CPの第2端子は、配線CL[2]と接続されている。なお、図13では、メモリセルAM[2]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、の接続箇所をノードNM[2]としている。加えて、配線BLからトランジスタTr12の第2端子に流れる電流をIAM[2]とする。
メモリセルAMref[1]において、トランジスタTr11の第2端子は、配線WDrefと接続され、トランジスタTr11のゲートは、配線WL[1]と接続されている。トランジスタTr12の第2端子は、配線BLrefと接続され、容量素子CPの第2端子は、配線CL[1]と接続されている。なお、図13では、メモリセルAMref[1]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、の接続箇所をノードNMref[1]としている。加えて、配線BLrefからトランジスタTr12の第2端子に流れる電流をIAMref[1]とする。
メモリセルAMref[2]において、トランジスタTr11の第2端子は、配線WDrefと接続され、トランジスタTr11のゲートは、配線WL[2]と接続されている。トランジスタTr12の第2端子は、配線BLrefと接続され、容量素子CPの第2端子は、配線CL[2]と接続されている。なお、図13では、メモリセルAMref[2]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、の接続箇所をノードNMref[2]としている。加えて、配線BLrefからトランジスタTr12の第2端子に流れる電流をIAMref[2]とする。
上述したノードNM[1]、ノードNM[2]、ノードNMref[1]、及びノードNMref[2]は、それぞれのメモリセルの保持ノードとして機能する。
配線VR0は、メモリセルAM[1]、メモリセルAM[2]、メモリセルAMref[1]、及びメモリセルAMref[2]のそれぞれのトランジスタTr12の第1端子‐第2端子間に電流を流すための配線である。そのため、配線VR0は、所定の電位を与えるための配線として機能する。例えば、配線VR0が与える電位は、基準電位、又は基準電位よりも低い電位とすることができる。
電流源回路CSは、配線BLと、配線BLrefと、に接続されている。電流源回路CSは、配線BL及び配線BLrefに対して電流を供給する機能を有する。なお、配線BL、配線BLrefのそれぞれに対して供給する電流量は、互いに異なっていてもよい。本構成例では、電流源回路CSから配線BLに流れる電流をICとし、電流源回路CSから配線BLrefに流れる電流をICrefとしている。
カレントミラー回路CURは、配線ILと、配線ILrefと、を有する。配線ILは、配線BLと接続され、図13では、配線ILと配線BLの接続箇所をノードNPとして図示している。配線ILrefは、配線BLrefと接続され、図13では、配線ILと配線BLの接続箇所をノードNPrefとして図示している。カレントミラー回路CURは、ノードNPrefの電位に応じた電流を、配線BLrefのノードNPrefから配線ILrefに排出し、且つ当該電流と同じ量の電流を配線BLのノードNPから配線ILに排出する機能を有する。なお、図13では、ノードNPから配線ILに排出する電流、及びノードNPrefから配線ILrefに排出する電流をICMと記している。加えて、配線BLにおいて、カレントミラー回路CURからメモリセルアレイMAに流れる電流をIBと記し、配線BLrefにおいて、カレントミラー回路CURからメモリセルアレイMAに流れる電流をIBrefと記す。
回路WDDは、配線WDと、配線WDrefと、に接続されている。回路WDDは、メモリセルアレイMAが有するそれぞれのメモリセルに格納するための第1データを送信する機能を有する。
回路WLDは、配線WL[1]と、配線WL[2]と、に接続されている。回路WLDは、メモリセルアレイMAが有するメモリセルに第1データを書き込む際に、第1データの書き込み先となるメモリセルを選択する機能を有する。
回路CLDは、配線CL[1]と、配線CL[2]と、に接続されている。回路CLDは、メモリセルアレイMAが有するそれぞれの容量素子CPの第2端子に対して、第2データに応じた電位を印加する機能を有する。
回路OFSTは、配線BLと、配線OLと、に接続されている。回路OFSTは、配線BLから回路OFSTに流れる電流量、及び/又は配線BLから回路OFSTに流れる電流の変化量をサンプリングする機能を有する。加えて、回路OFSTは、当該サンプリングに基づいたデータを配線OLに出力する機能を有する。なお、当該データとしては、電流としてもよいし、電圧としてもよい。なお、図13では、配線BLから回路OFSTに流れる電流をIαと記している。
例えば、回路OFSTは、図14に示す構成とすることができる。図14において、回路OFSTは、電流Iαの変化量をサンプリングして、当該変化量に応じた電位を配線OLに出力する回路である。回路OFSTは、トランジスタTr21と、トランジスタTr22と、トランジスタTr23と、容量素子Cofstと、抵抗素子R1と、を有する。
容量素子Cofstの第1端子は、配線BLと接続され、抵抗素子R1の第1端子は、配線BLと接続されている。容量素子Cofstの第2端子は、トランジスタTr21の第1端子と接続され、トランジスタTr21の第1端子は、トランジスタTr22のゲートと接続されている。トランジスタTr22の第1端子は、トランジスタTr23の第1端子と接続され、トランジスタTr23の第1端子は、配線OLと接続されている。なお、容量素子Cofstの第1端子と、抵抗素子R1の第1端子と、の電気的接続点をノードNaとし、容量素子Cofstの第2端子と、トランジスタTr21の第1端子と、トランジスタTr22のゲートと、の電気的接続点をノードNbとする。
抵抗素子R1の第2端子は、配線VrefLと接続されている。トランジスタTr21の第2端子は、配線VaLと接続され、トランジスタTr21のゲートは、配線RSTと接続されている。トランジスタTr22の第2端子は、配線VDDLと接続されている。トランジスタTr23の第2端子は、配線VSSLと接続され、トランジスタTr23のゲートは、配線VbLと接続されている。
配線VrefLは、電位Vrefを与える配線であり、配線VaLは、電位Vaを与える配線であり、配線VbLは、電位Vbを与える配線である。配線VDDLは、電位VDDを与える配線であり、配線VSSLは、電位VSSを与える配線である。特に、ここでの回路OFSTの構成例では、電位VDDを高レベル電位とし、電位VSSを低レベル電位としている。配線RSTは、トランジスタTr21の導通状態、非導通状態を切り替えるための電位を与える配線である。
図14に示す回路OFSTより、トランジスタTr22と、トランジスタTr23と、配線VDDLと、配線VSSLと、配線VbLと、によって、ソースフォロワ回路が構成されている。
図14に示す回路OFSTより、抵抗素子R1と、配線VrefLと、によって、ノードNaには、配線BLから流れてくる電流、及び抵抗素子R1の抵抗に応じた電位が与えられる。
図14に示す回路OFSTの動作例について説明する。配線BLから1回目の電流(以後、第1電流と呼称する。)が流れたとき、抵抗素子R1と、配線VrefLと、により、ノードNaに第1電流と抵抗素子R1の抵抗とに応じた電位が与えられる。また、このとき、トランジスタTr21を導通状態として、ノードNbに電位Vaを与える。その後、トランジスタTr21を非導通状態とする。
次に、配線BLから2回目の電流(以後、第2電流と呼称する。)が流れたとき、第1電流が流れたときと同様に、抵抗素子R1と、配線VrefLと、により、ノードNaに第2電流と抵抗素子R1の抵抗とに応じた電位が与えられる。このとき、ノードNbはフローティング状態となっているので、ノードNaの電位が変化したことで、容量結合によって、ノードNbの電位も変化する。ノードNaの電位の変化をΔVNaとし、容量結合係数をKとしたとき、ノードNbの電位はVa+K・ΔVNaとなる。トランジスタTr22のしきい値電圧をVthとしたとき、配線OLから電位Va+K・ΔVNa-Vthが出力される。ここで、電位Vaをしきい値電圧Vthとすることで、配線OLから電位K・ΔVNaを出力することができる。
ところで、容量結合係数Kは、トランジスタTr22のゲート容量、ノードNb周りの配線材料、寄生抵抗などによって定まる。つまり、配線OLから出力された電位K・ΔVNaをKで除算することで、ノードVaの電位の変化量ΔVNaを求めることができる。また、電位ΔVNaは、第1電流から第2電流への変化量と、抵抗素子R1と、電位Vrefと、に応じて定まる。そのため、図14に示す回路OFSTから出力された電位の変化量ΔVNaと、抵抗素子R1と、電位Vrefと、によって、配線BLに流れる電流の変化量を求めることができる。
活性化関数回路ACTVは、配線OLと、配線NILと、に接続されている。活性化関数回路ACTVには、配線OLを介して、回路OFSTから出力された電位が入力される。活性化関数回路ACTVは、当該結果に対して、あらかじめ定義された関数系に従った演算を行う回路である。当該関数系としては、例えば、シグモイド関数、tanh関数、ソフトマックス関数、ReLU(Rectified Linear Unit)関数、しきい値関数などを用いることができ、これらの関数は、ニューラルネットワークにおける活性化関数として適用される。活性化関数回路ACTVによって変換された電位は、配線NILに出力される。
具体的な動作例については後述するが、メモリセルAM[1]のノードNM[1]、メモリセルAM[2]のノードNM[2]に第1データに応じた電位を供給し、かつ配線CL[1]、配線CL[2]に第2データに応じた電位を印加することで、第1データと第2データの積和演算を行うことができる。
<演算回路の動作例>
次に、上述した演算回路MACで行うことができる積和演算の動作例について説明する。
図15に演算回路MACの動作例のタイミングチャートを示す。図15のタイミングチャートは、時刻T01乃至時刻T09における、配線WL[1]、配線WL[2]、配線WD、配線WDref、ノードNM[1]、ノードNM[2]、ノードNMref[1]、ノードNMref[2]、配線CL[1]、及び配線CL[2]の電位の変動を示し、電流IB-Iα、及び電流IBrefの大きさの変動を示している。特に、電流IB-Iαは、配線BLから、メモリセルアレイMAのメモリセルAM[1]、及びメモリセルAM[2]に流れる電流の総和を示している。
[時刻T01から時刻T02まで]
時刻T01から時刻T02までの間において、配線WL[1]に高レベル電位(図15ではHighと表記している。)が印加され、配線WL[2]に低レベル電位(図15ではLowと表記している。)が印加されている。加えて、配線WDには接地電位(図15ではGNDと表記している。)よりもVPR-VW[1]大きい電位が印加され、配線WDrefには接地電位よりもVPR大きい電位が印加されている。更に、配線CL[1]、及び配線CL[2]にはそれぞれ基準電位(図15ではREFPと表記している。)が印加されている。
なお、電位VW[1]は、第1データの一に対応する電位である。また、電位VPRは、参照データに対応する電位である。
このとき、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれのトランジスタTr11のゲートに高レベル電位が印加されるため、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれのトランジスタTr11は、導通状態となる。そのため、メモリセルAM[1]において、配線WDとノードNM[1]とが電気的に接続されるため、ノードNM[1]の電位は、VPR-VW[1]となる。同様に、メモリセルAMref[1]において、配線WDrefとノードNMref[1]とが電気的に接続されるため、ノードNMref[1]の電位は、VPRとなる。
ここで、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれのトランジスタTr12の第2端子から第1端子に流れる電流を考える。配線BLからメモリセルAM[1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAM[1],0としたとき、IAM[1],0は次の式で表すことができる。
kは、トランジスタTr12のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Vthは、トランジスタTr12のしきい値電圧である。
配線BLrefからメモリセルAMref[1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAMref[1],0としたとき、同様に、IAMref[1],0は次の式で表すことができる。
なお、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11のゲートに低レベル電位が印加されるため、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11は、非導通状態となる。このため、ノードNM[2]、及びノードNMref[2]への電位の保持は行われない。
[時刻T02から時刻T03まで]
時刻T02から時刻T03までの間において、配線WL[1]に低レベル電位が印加される。このとき、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれのトランジスタTr11のゲートに低レベル電位が印加されるため、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれのトランジスタTr11は非導通状態となる。
また、配線WL[2]には、時刻T02以前から引き続き、低レベル電位が印加されている。このため、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11は、時刻T02以前から非導通状態となっている。
上述のとおり、メモリセルAM[1]、メモリセルAM[2]、メモリセルAMref[1]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11は非導通状態となっているため、時刻T02から時刻T03までの間では、それぞれのメモリセルが有する容量素子CPによって、ノードNM[1]、ノードNM[2]、ノードNMref[1]、及びノードNMref[2]のそれぞれの電位が保持される。
特に、演算回路MACの回路構成の説明で述べたとおり、メモリセルAM[1]、メモリセルAM[2]、メモリセルAMref[1]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11にosトランジスタを適用することによって、トランジスタTr11の第1端子‐第2端子間に流れるリーク電流を小さくすることができるため、それぞれのノードの電位を長時間保持することができる。
また、時刻T02から時刻T03までの間において、配線WD、及び配線WDrefには接地電位が印加されている。メモリセルAM[1]、メモリセルAM[2]、メモリセルAMref[1]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11は、非導通状態となっているため、配線WD、及び配線WDrefからの電位の印加によって、メモリセルAM[1]、メモリセルAM[2]、メモリセルAMref[1]、及びメモリセルAMref[2]のそれぞれのノードに保持されている電位が書き換えられることは無い。
[時刻T03から時刻T04まで]
時刻T03から時刻T04までの間において、配線WL[1]に低レベル電位が印加され、配線WL[2]に高レベル電位が印加されている。加えて、配線WDには接地電位よりもVPR-VW[2]大きい電位が印加され、配線WDrefには接地電位よりもVPR大きい電位が印加されている。更に、時刻T02から引き続き、配線CL[1]、及び配線CL[2]には、それぞれ基準電位が印加されている。
なお、電位VW[2]は、第1データの一に対応する電位である。
このとき、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11のゲートに高レベル電位が印加されるため、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11は、導通状態となる。そのため、メモリセルAM[2]において、配線WDとノードNM[2]とが接続されるため、ノードNM[2]の電位は、VPR-VW[2]となる。同様に、メモリセルAMref[2]において、配線WDrefとノードNMref[2]とが接続されるため、ノードNMref[2]の電位は、VPRとなる。
ここで、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれのトランジスタTr12の第2端子から第1端子に流れる電流を考える。配線BLからメモリセルAM[2]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAM[2],0としたとき、IAM[2],0は次の式で表すことができる。
配線BLrefからメモリセルAMref[2]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAMref[2],0としたとき、同様に、IAMref[2],0は次の式で表すことができる。
[時刻T04から時刻T05まで]
時刻T04から時刻T05までの間において、配線WL[2]に低レベル電位が印加される。このとき、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11のゲートに低レベル電位が印加されるため、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11は非導通状態となる。
また、配線WL[1]には、時刻T04以前から引き続き、低レベル電位が印加されている。このため、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれのトランジスタTr11は、時刻T02より先から時刻T04まで非導通状態となっている。
時刻T04から時刻T05までの間では、時刻T02から時刻T03までの間と同様に、メモリセルAM[1]、メモリセルAM[2]、メモリセルAMref[1]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11は非導通状態となっているため、それぞれのメモリセルが有する容量素子CPによって、ノードNM[1]、ノードNM[2]、ノードNMref[1]、及びノードNMref[2]のそれぞれの電位が保持される。
また、時刻T04から時刻T05までの間では、時刻T02から時刻T03までの間と同様に、配線WD、及び配線WDrefには接地電位が印加されている。メモリセルAM[1]、メモリセルAM[2]、メモリセルAMref[1]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11は非導通状態となっているため、配線WD、及び配線WDrefからの電位の印加によって、メモリセルAM[1]、メモリセルAM[2]、メモリセルAMref[1]、及びメモリセルAMref[2]のそれぞれのノードに保持されている電位が書き換えられることは無い。
ここで、時刻T04から時刻T05までの間における、配線BL及び配線BLrefに流れる電流について説明する。
配線BLrefには、電流源回路CSからの電流が供給される。加えて、配線BLrefには、カレントミラー回路CUR、メモリセルAMref[1]、及びメモリセルAMref[2]によって電流が排出される。配線BLrefにおいて、電流源回路CSから供給される電流をICrefとし、カレントミラー回路CURによって排出される電流をICM,0としたとき、キルヒホッフの法則により次の式が成り立つ。
配線BLには、電流源回路CSからの電流が供給される。加えて、配線BLには、カレントミラー回路CUR、メモリセルAM[1]、メモリセルAM[2]によって電流が排出される。さらに、配線BLから回路OFSTにも電流が流れる。配線BLにおいて、電流源回路CSから供給される電流をICとし、配線BLから回路OFSTに流れる電流をIα,0としたとき、キルヒホッフの法則により次の式が成り立つ。
[時刻T05から時刻T06まで]
時刻T05から時刻T06までの間において、配線CL[1]に基準電位よりもVX[1]高い電位が印加される。このとき、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれの容量素子CPの第2端子に電位VX[1]が印加されるため、トランジスタTr12のゲートの電位が変化する。これにより、トランジスタTr12の第1端子‐第2端子間に流れる電流量が変動する。
なお、電位Vx[1]は、第2データの一に対応する電位である。
ところで、トランジスタTr12のゲートの電位の変化量は、配線CL[1]の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量素子CPの容量、トランジスタTr12のゲート容量、寄生抵抗などによって算出される。本動作例では、容量結合係数をhとして説明する。つまり、トランジスタTr12のゲート電位の変化量をΔVthとしたとき、ΔVthは次の式で求めることができる。
メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれの容量素子CPの第2端子に、電位VX[1]が印加されることによって、トランジスタTr12のゲート電位は、それぞれhVX[1]上昇する。換言すれば、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれの容量素子CPの第2端子に、電位VX[1]が印加されることによって、ノードNM[1]及びノードNMref[1]の電位がそれぞれhVX[1]上昇する。
ここで、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれのトランジスタTr12の第2端子から第1端子に流れる電流を考える。配線BLからメモリセルAM[1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAM[1],1としたとき、IAM[1],1は次の式で表すことができる。
つまり、配線CL[1]に電位VX[1]を印加することによって、配線BLからメモリセルAM[1]のトランジスタTr12の第2端子を介して第1端子に流れる電流は、IAM[1],1-IAM[1],0(図15では、ΔIAM[1]と表記する。)増加する。
同様に、配線BLrefからメモリセルAMref[1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAMref[1],1としたとき、IAMref[1],1は次の式で表すことができる。
つまり、配線CL[1]に電位VX[1]を印加することによって、配線BLrefからメモリセルAMref[1]のトランジスタTr12の第2端子を介して第1端子に流れる電流は、IAMref[1],1-IAMref[1],0(図15では、ΔIAMref[1]と表記する。)増加する。
ここで、配線BL及び配線BLrefに流れる電流について説明する。
配線BLrefには、時刻T04から時刻T05までの間と同様に、電流源回路CSからの電流ICrefが供給される。一方、配線BLrefには、カレントミラー回路CUR、メモリセルAMref[1]、及びメモリセルAMref[2]によって電流が排出される。配線BLrefにおいて、カレントミラー回路CURによって排出される電流をICM,1としたとき、キルヒホッフの法則により次の式が成り立つ。
配線BLには、時刻T04から時刻T05までの間と同様に、電流源回路CSからの電流ICが供給される。一方、配線BLには、カレントミラー回路CUR、メモリセルAM[1]、メモリセルAM[2]によって電流が排出される。さらに、配線BLから回路OFSTにも電流が流れる。配線BLにおいて、配線BLから回路OFSTに流れる電流をIα,1としたとき、キルヒホッフの法則により次の式が成り立つ。
時刻T04から時刻T05までの間における、配線BLから回路OFSTに流れる電流Iα,0と、時刻T05から時刻T06までの間における、配線BLから回路OFSTに流れる電流Iα,1と、の差をΔIαとする。以後、ΔIαを、演算回路MACにおける、差分電流と呼称する。差分電流ΔIαは、式(E1)乃至式(E6)、式(E8)乃至式(E11)用いて、次の式のとおりに表すことができる。
[時刻T06から時刻T07まで]
時刻T06から時刻T07までの間において、配線CL[1]には接地電位が印加されている。このとき、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれの容量素子CPの第2端子に、接地電位が印加されるため、トランジスタTr12のゲートの電位(ノードNM[1]及びノードNMref[1]のそれぞれの電位)は、それぞれ時刻T04から時刻T05までの間の電位に戻る。
[時刻T07から時刻T08まで]
時刻T07から時刻T08までの間において、配線CL[1]に基準電位よりもVX[1]高い電位が印加され、配線CL[2]に基準電位よりもVX[2]高い電位が印加される。このとき、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれの容量素子CPの第2端子に電位VX[1]が印加され、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれの容量素子CPの第2端子に電位VX[2]が印加される。このため、メモリセルAM[1]、メモリセルAM[2]、メモリセルAMref[1]、及びメモリセルAMref[2]のそれぞれのトランジスタTr12のゲートの電位が変動する。換言すると、ノードNM[1]、ノードNM[2]、ノードNMref[1]、及びノードNMref[2]の電位が変動する。
ノードNM[1]、及びノードNMref[1]のそれぞれの電位の変化は、時刻T05から時刻T06までの間の動作を参酌する。また、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれの電位の変化は、ノードNM[1]、及びノードNMref[1]と同様に、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれの容量結合係数をhとして説明する。
容量結合係数をhとしているため、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれの容量素子CPの第2端子に、電位VX[2]が印加されることによって、トランジスタTr12のゲートの電位は、それぞれhVX[2]上昇する。換言すると、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれの容量素子CPの第2端子に、電位VX[2]が印加されることによって、ノードNM[2]、及びノードNMref[2]の電位がそれぞれhVX[2]上昇する。
ここで、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれのトランジスタTr12の第2端子から第1端子に流れる電流を考える。配線BLからメモリセルAM[1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAM[2],1としたとき、IAM[2],1は次の式で表すことができる。
つまり、配線CL[2]に電位VX[2]を印加することによって、配線BLからメモリセルAM[2]のトランジスタTr12の第2端子を介して第1端子に流れる電流は、IAM[2],1-IAM[2],0(図15では、ΔIAM[2]と表記する。)増加する。
同様に、配線BLrefからメモリセルAMref[2]のトランジスタTr12の第2端子を介して第1端子に流れる電流をIAMref[2],1としたとき、IAMref[2],1は次の式で表すことができる。
つまり、配線CL[2]に電位VX[2]を印加することによって、配線BLrefからメモリセルAMref[2]のトランジスタTr12の第2端子を介して第1端子に流れる電流は、IAMref[2],1-IAMref[2],0(図15では、ΔIAMref[2]と表記する。)増加する。
ここで、配線BL及び配線BLrefに流れる電流について説明する。
配線BLrefには、時刻T04から時刻T05までの間と同様に、電流源回路CSからの電流ICrefが供給される。一方、配線BLrefには、カレントミラー回路CUR、メモリセルAMref[1]、及びメモリセルAMref[2]によって電流が排出される。配線BLrefにおいて、カレントミラー回路CURによって排出される電流をICM,2としたとき、キルヒホッフの法則により次の式が成り立つ。
配線BLには、時刻T04から時刻T05までの間と同様に、電流源回路CSからの電流ICが供給される。一方、配線BLには、カレントミラー回路CUR、メモリセルAM[1]、メモリセルAM[2]によって電流が排出される。さらに、配線BLから回路OFSTにも電流が流れる。配線BLにおいて、配線BLから回路OFSTに流れる電流をIα,3としたとき、キルヒホッフの法則により次の式が成り立つ。
時刻T04から時刻T05までの間における、配線BLから回路OFSTに流れる電流Iα,0と、時刻T07から時刻T08までの間における、配線BLから回路OFSTに流れる電流Iα,3と、の差となる差分電流ΔIαは、式(E1)乃至式(E6)、式(E8)、式(E9)、式(E13)乃至式(E16)用いて、次の式のとおりに表すことができる。
式(E12)、式(E17)に示すとおり、回路OFSTに入力される差分電流ΔIαは、複数の第1データである電位VXと、複数の第2データである電位VWと、の積の和に応じた値となる。つまり、差分電流ΔIαを回路OFSTで計測することによって、第1データと第2データとの積和の値を求めることができる。
[時刻T08から時刻T09まで]
時刻T08から時刻T09までの間において、配線CL[1]、及び配線CL[2]には接地電位が印加されている。このとき、メモリセルAM[1]、メモリセルAM[2]、メモリセルAMref[1]、及びメモリセルAMref[2]のそれぞれの容量素子CPの第2端子に、接地電位が印加されるため、トランジスタTr12のゲートの電位(ノードNM[1]、ノードNM[2]、ノードNMref[1]、ノードNMref[2]のそれぞれの電位)は、それぞれ時刻T06から時刻T07までの間のゲートの電位に戻る。
時刻T05から時刻T06までの間において、配線CL[1]にVW[1]を印加し、時刻T07から時刻T08までの間において、配線CL[1]及び配線CL[2]にそれぞれVW[1]、VW[2]を印加したが、配線CL[1]及び配線CL[2]に印加する電位は、基準電位REFPよりも低くてもよい。配線CL[1]、及び/又は配線CL[2]に、基準電位REFPよりも低い電位を印加した場合、配線CL[1]、及び/又は配線CL[2]に接続されているトランジスタTr12のゲートの電位を低くすることができる。これにより、積和演算において、第1データと、負の値である第2データの一との積を行うことができる。例えば、時刻T07から時刻T08までの間において、配線CL[2]に、VW[2]でなく-VW[2]を印加した場合、差分電流ΔIαは、次の式の通りに表すことができる。
なお、本動作例では、2行2列のマトリクス状に配置されているメモリセルを有するメモリセルアレイMAについて扱ったが、1行、且つ2列以上のメモリセルアレイ、又は3行以上、且つ3列以上のメモリセルアレイについても同様に、積和演算を行うことができる。この場合のメモリセルアレイは、複数列のうち1列を、参照データ(電位VPR)を保持するメモリセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。また、行数を増やすことによって、積和演算における、足し合わせる項数を増やすことができる。行数を増やした場合の、差分電流ΔIαは、次の式で表すことができる。
本実施の形態で述べた演算回路は、例えば、階層型のニューラルネットワークに用いることができる。具体的には、階層型のニューラルネットワークにおける第(K-1)層(Kは2以上の整数とする。)が有する全てのニューロンから第K層が有する複数のニューロンの一に信号が与えられるとき、上述の第1データを重み係数、上述の第2データを第(K-1)層から出力される信号の強度とすることで、第(K-1)層から出力される信号の強度と重み係数の積和を計算することができる。更に当該積和の結果を活性化関数回路ACTVに入力することで、活性化関数の値を求めることができる。この活性化関数の値が、第K層が有するニューロンの一に有力される信号とすることができる。
ところで、本実施の形態で述べた演算回路のメモリセルアレイMAでは、メモリセルアレイMAの行数が前層のニューロンの数となる。換言すると、メモリセルAMの行数は、次層の1つのニューロンへ入力される前層のニューロンの出力信号の数に対応する。そして、メモリセルアレイMAの列数が、次層のニューロンの数となる。換言すると、メモリセルアレイMAの列数は、次層のニューロンから出力される出力信号の数に対応する。つまり、前層、次層のそれぞれのニューロンの個数によって、演算回路のメモリセルアレイMAの行数、及び列数が定まるため、構成したいニューラルネットワークに応じて、メモリセルアレイの行数、及び列数を定めて、設計すればよい。
本実施の形態で説明したように、メモリセルAM及びメモリセルAMrefは、積和演算を行う機能と、データを記憶する機能とを備えており、且つ、少ないトランジスタ数で構成されている。そのため、図2におけるレジスタRS及び演算回路ACの両方の機能を、少ないトランジスタ数で実現することができる。そのため、演算回路MACをGPU12に用いることにより、GPU12の高集積化を図ることができる。
また、本実施の形態で説明した演算回路MACのメモリセルは、NOSRAMのメモリセルと同様の構成を有する。そのため、実施の形態1で説明したコンピュータ10に、osメモリとしてNOSRAMを搭載し、演算部ACとして演算回路MACを搭載する場合、演算回路MACのメモリセルと演算回路MACのメモリセルを同一工程で同時に形成することができる。これにより、GPU12の製造工程を簡略化し、コストを削減することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
(実施の形態4)
本実施の形態では、上記実施の形態で説明したGPU又はコンピュータに用いることが可能な半導体装置、及び当該半導体装置に用いることが可能なosトランジスタの構成例について説明する。
<半導体装置の構成例>
図16に示す半導体装置は、トランジスタ300と、トランジスタ200、および容量素子100を有している。図17(A)はトランジスタ200のチャネル長方向の断面図であり、図17(B)はトランジスタ200のチャネル幅方向の断面図であり、図17(C)はトランジスタ300のチャネル幅方向の断面図である。
トランジスタ200は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ200は、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。
図16に示す半導体装置において、配線1001はトランジスタ300のソースおよびドレインの一方と接続され、配線1002はトランジスタ300のソースおよびドレインの他方と接続されている。また、配線1003はトランジスタ200のソースおよびドレインの一方と接続され、配線1004はトランジスタ200のトップゲートと接続され、配線1006はトランジスタ200のボトムゲートと接続されている。そして、トランジスタ300のゲート、およびトランジスタ200のソースおよびドレインの他方は、容量素子100の電極の一方と接続され、配線1005は容量素子100の電極の他方と接続されている。
ここで、実施の形態2に示すosメモリに、本実施の形態に示す半導体装置を用いる場合、トランジスタM3はトランジスタ300に、トランジスタM2はトランジスタ200に、容量素子CBは容量素子100に対応する。また、配線SLは、配線1001に、配線RBLは、配線1002に、配線WBLは、配線1003に、配線WOLは、配線1004に、配線CALは、配線1005に、配線BGLは、配線1006に対応する。
また、実施の形態3に示す演算回路に、本実施の形態に示す半導体装置を用いる場合、トランジスタTr12はトランジスタ300に、トランジスタTr11はトランジスタ200に、容量素子CPは容量素子100に対応する。また、配線VR0は、配線1001に、配線BLは、配線1002に、配線WDは、配線1003に、配線WLは、配線1004に、配線CLは、配線1005に対応する。
また、osメモリと演算回路の両方に、本実施の形態に示す半導体装置を用いる場合、トランジスタM3とトランジスタTr12、トランジスタM2とトランジスタTr11、容量素子CBと容量素子CPは、それぞれ同一工程で形成することができる。これにより、製造工程を簡略化し、コストを削減することができる。
本発明の一態様の半導体装置は、図16に示すようにトランジスタ300、トランジスタ200、容量素子100を有する。トランジスタ200はトランジスタ300の上方に設けられ、容量素子100はトランジスタ300、およびトランジスタ200の上方に設けられている。
トランジスタ300は、基板311上に設けられ、導電体316、絶縁体315、基板311の一部からなる半導体領域313、およびソース領域またはドレイン領域として機能する低抵抗領域314a、および低抵抗領域314bを有する。
トランジスタ300は、図17(C)に示すように、半導体領域313の上面およびチャネル幅方向の側面が絶縁体315を介して導電体316に覆われている。このように、トランジスタ300をFin型とすることにより、実効上のチャネル幅が増大することによりトランジスタ300のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ300のオフ特性を向上させることができる。
なお、トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。
半導体領域313のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域314a、および低抵抗領域314bなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ge(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAs(ガリウムヒ素)、GaAlAs(ガリウムアルミニウムヒ素)などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはGaAsとGaAlAs等を用いることで、トランジスタ300をHEMT(High Electron Mobility Transistor)としてもよい。
低抵抗領域314a、および低抵抗領域314bは、半導体領域313に適用される半導体材料に加え、ヒ素、リンなどのn型の導電性を付与する元素、またはホウ素などのp型の導電性を付与する元素を含む。
ゲート電極として機能する導電体316は、ヒ素、リンなどのn型の導電性を付与する元素、もしくはホウ素などのp型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、トランジスタのVthを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図16に示すトランジスタ300は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、トランジスタ200と同様に、トランジスタ300に酸化物半導体を用いる構成にしてもよい。
トランジスタ300を覆って、絶縁体320、絶縁体322、絶縁体324、および絶縁体326が順に積層して設けられている。
絶縁体320、絶縁体322、絶縁体324、および絶縁体326として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体322は、その下方に設けられるトランジスタ300などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体322の上面は、平坦性を高めるために化学機械研磨(CMP)法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体324には、基板311、またはトランジスタ300などから、トランジスタ200が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ200等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ200と、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法(TDS)などを用いて分析することができる。例えば、絶縁体324の水素の脱離量は、TDS分析において、膜の表面温度が50℃から500℃の範囲において、水素原子に換算した脱離量が、絶縁体324の面積当たりに換算して、10×1015atoms/cm2以下、好ましくは5×1015atoms/cm2以下であればよい。
なお、絶縁体326は、絶縁体324よりも誘電率が低いことが好ましい。例えば、絶縁体326の比誘電率は4未満が好ましく、3未満がより好ましい。また例えば、絶縁体326の比誘電率は、絶縁体324の比誘電率の0.7倍以下が好ましく、0.6倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体320、絶縁体322、絶縁体324、および絶縁体326には容量素子100、またはトランジスタ200と接続する導電体328、および導電体330等が埋め込まれている。なお、導電体328、および導電体330はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線(導電体328、および導電体330等)の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体326、および導電体330上に、配線層を設けてもよい。例えば、図16において、絶縁体350、絶縁体352、および絶縁体354が順に積層して設けられている。また、絶縁体350、絶縁体352、および絶縁体354には、導電体356が形成されている。導電体356は、トランジスタ300と接続するプラグ、または配線としての機能を有する。なお導電体356は、導電体328、および導電体330と同様の材料を用いて設けることができる。
なお、例えば、絶縁体350は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体356は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体350が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200とは、バリア層により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ300からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体350と接する構造であることが好ましい。
絶縁体354、および導電体356上に、配線層を設けてもよい。例えば、図16において、絶縁体360、絶縁体362、および絶縁体364が順に積層して設けられている。また、絶縁体360、絶縁体362、および絶縁体364には、導電体366が形成されている。導電体366は、プラグ、または配線としての機能を有する。なお導電体366は、導電体328、および導電体330と同様の材料を用いて設けることができる。
なお、例えば、絶縁体360は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体366は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体360が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200とは、バリア層により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。
絶縁体364、および導電体366上に、配線層を設けてもよい。例えば、図16において、絶縁体370、絶縁体372、および絶縁体374が順に積層して設けられている。また、絶縁体370、絶縁体372、および絶縁体374には、導電体376が形成されている。導電体376は、プラグ、または配線としての機能を有する。なお導電体376は、導電体328、および導電体330と同様の材料を用いて設けることができる。
なお、例えば、絶縁体370は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体376は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体370が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200とは、バリア層により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。
絶縁体374、および導電体376上に、配線層を設けてもよい。例えば、図16において、絶縁体380、絶縁体382、および絶縁体384が順に積層して設けられている。また、絶縁体380、絶縁体382、および絶縁体384には、導電体386が形成されている。導電体386は、プラグ、または配線としての機能を有する。なお導電体386は、導電体328、および導電体330と同様の材料を用いて設けることができる。
なお、例えば、絶縁体380は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体386は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体380が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200とは、バリア層により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。
上記において、導電体356を含む配線層、導電体366を含む配線層、導電体376を含む配線層、および導電体386を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体356を含む配線層と同様の配線層を3層以下にしてもよいし、導電体356を含む配線層と同様の配線層を5層以上にしてもよい。
絶縁体384上には絶縁体210、絶縁体212、絶縁体214、および絶縁体216が、順に積層して設けられている。絶縁体210、絶縁体212、絶縁体214、および絶縁体216のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体210、および絶縁体214には、例えば、基板311、またはトランジスタ300を設ける領域などから、トランジスタ200を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体324と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ200等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ200と、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体210、および絶縁体214には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ200への混入を防止することができる。また、トランジスタ200を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ200に対する保護膜として用いることに適している。
また、例えば、絶縁体212、および絶縁体216には、絶縁体320と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体212、および絶縁体216として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体210、絶縁体212、絶縁体214、および絶縁体216には、導電体218、およびトランジスタ200を構成する導電体(導電体203)等が埋め込まれている。なお、導電体218は、容量素子100、またはトランジスタ300と接続するプラグ、または配線としての機能を有する。導電体218は、導電体328、および導電体330と同様の材料を用いて設けることができる。
特に、絶縁体210、および絶縁体214と接する領域の導電体218は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ300とトランジスタ200とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。
絶縁体216の上方には、トランジスタ200が設けられている。
図17(A)、(B)に示すように、トランジスタ200は、絶縁体214および絶縁体216に埋め込まれるように配置された導電体203と、絶縁体216と導電体203の上に配置された絶縁体220と、絶縁体220の上に配置された絶縁体222と、絶縁体222の上に配置された絶縁体224と、絶縁体224の上に配置された酸化物230aと、酸化物230aの上に配置された酸化物230bと、酸化物230b上に、互いに離して配置された導電体242a、および導電体242bと、導電体242aおよび導電体242b上に配置され、導電体242aと導電体242bの間に重畳して開口が形成された絶縁体280と、開口の中に配置された導電体260と、酸化物230b、導電体242a、導電体242b、および絶縁体280と、導電体260と、の間に配置された絶縁体250と、酸化物230b、導電体242a、導電体242b、および絶縁体280と、絶縁体250と、の間に配置された酸化物230cと、を有する。また、図17(A)、(B)に示すように、酸化物230a、酸化物230b、導電体242a、および導電体242bと、絶縁体280との間に絶縁体244が配置されることが好ましい。また、図17(A)、(B)に示すように、導電体260は、絶縁体250の内側に設けられた導電体260aと、導電体260aの内側に埋め込まれるように設けられた導電体260bと、を有することが好ましい。また、図17(A)、(B)に示すように、絶縁体280、導電体260、および絶縁体250の上に絶縁体274が配置されることが好ましい。
なお、以下において、酸化物230a、酸化物230b、および酸化物230cをまとめて酸化物230という場合がある。また、導電体242aおよび導電体242bをまとめて導電体242という場合がある。
なお、トランジスタ200では、チャネルが形成される領域と、その近傍において、酸化物230a、酸化物230b、および酸化物230cの3層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物230bの単層、酸化物230bと酸化物230aの2層構造、酸化物230bと酸化物230cの2層構造、または4層以上の積層構造を設ける構成にしてもよい。また、トランジスタ200では、導電体260を2層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体260が、単層構造であってもよいし、3層以上の積層構造であってもよい。また、図16、図17(A)(B)に示すトランジスタ200は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体260は、トランジスタのゲート電極として機能し、導電体242aおよび導電体242bは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体260は、絶縁体280の開口、および導電体242aと導電体242bに挟まれた領域に埋め込まれるように形成される。導電体260、導電体242aおよび導電体242bの配置は、絶縁体280の開口に対して、自己整合的に選択される。つまり、トランジスタ200において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体260を位置合わせのマージンを設けることなく形成することができるので、トランジスタ200の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体260が、導電体242aと導電体242bの間の領域に自己整合的に形成されるので、導電体260は、導電体242aまたは導電体242bと重畳する領域を有さない。これにより、導電体260と導電体242aおよび導電体242bとの間に形成される寄生容量を低減することができる。よって、トランジスタ200のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体260は、第1のゲート(トップゲートともいう。)電極として機能する場合がある。また、導電体203は、第2のゲート(ボトムゲートともいう。)電極として機能する場合がある。その場合、導電体203に印加する電位を、導電体260に印加する電位と、連動させず、独立して変化させることで、トランジスタ200のVthを制御することができる。特に、導電体203に負の電位を印加することにより、トランジスタ200のVthを0Vより大きくし、オフ電流を低減することが可能となる。したがって、導電体203に負の電位を印加したほうが、印加しない場合よりも、導電体260に印加する電位が0Vのときのドレイン電流を小さくすることができる。
導電体203は、酸化物230、および導電体260と、重なるように配置する。これにより、導電体260、および導電体203に電位を印加した場合、導電体260から生じる電界と、導電体203から生じる電界と、がつながり、酸化物230に形成されるチャネル形成領域を覆うことができる。本明細書において、第1のゲート電極、および第2のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、surrounded channel(S-channel)構造とよぶ。
また、導電体203は、導電体218と同様の構成であり、絶縁体214および絶縁体216の開口の内壁に接して導電体203aが形成され、さらに内側に導電体203bが形成されている。
絶縁体220、絶縁体222、絶縁体224、および絶縁体250は、ゲート絶縁体としての機能を有する。
ここで、酸化物230と接する絶縁体224は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体224には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物230に接して設けることにより、酸化物230中の酸素欠損を低減し、トランジスタ200の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、TDS(Thermal Desorption Spectroscopy)分析にて、酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm3以上、好ましくは1.0×1019atoms/cm3以上、さらに好ましくは2.0×1019atoms/cm3、または3.0×1020atoms/cm3以上である酸化物膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下、または100℃以上400℃以下の範囲が好ましい。
また、絶縁体224が、過剰酸素領域を有する場合、絶縁体222は、酸素(例えば、酸素原子、酸素分子など)の少なくとも一の拡散を抑制する機能を有する(上記酸素が透過しにくい。)ことが好ましい。
絶縁体222が、酸素や不純物の拡散を抑制する機能を有することで、酸化物230が有する酸素は、絶縁体220側へ拡散することがなく、好ましい。また、導電体203が、絶縁体224や、酸化物230が有する酸素と反応することを抑制することができる。
絶縁体222は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO3)または(Ba,Sr)TiO3(BST)などのいわゆるhigh-k材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にhigh-k材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、および酸素などの拡散を抑制する機能を有する(上記酸素が透過しにくい。)絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。このような材料を用いて絶縁体222を形成した場合、絶縁体222は、酸化物230からの酸素の放出や、トランジスタ200の周辺部から酸化物230への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体220は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、high-k材料の絶縁体と絶縁体220とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
なお、絶縁体220、絶縁体222、および絶縁体224が、2層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ200は、チャネル形成領域を含む酸化物230に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物230として、In-M-Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種)等の金属酸化物を用いるとよい。また、酸化物230として、In-Ga酸化物、In-Zn酸化物を用いてもよい。
酸化物230においてチャネル形成領域にとして機能する金属酸化物は、バンドギャップが2eV以上、好ましくは2.5eV以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物230は、酸化物230b下に酸化物230aを有することで、酸化物230aよりも下方に形成された構造物から、酸化物230bへの不純物の拡散を抑制することができる。また、酸化物230b上に酸化物230cを有することで、酸化物230cよりも上方に形成された構造物から、酸化物230bへの不純物の拡散を抑制することができる。
なお、酸化物230は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物230aに用いる金属酸化物において、構成元素中の元素Mの原子数比が、酸化物230bに用いる金属酸化物における、構成元素中の元素Mの原子数比より、大きいことが好ましい。また、酸化物230aに用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物230bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、酸化物230bに用いる金属酸化物において、元素Mに対するInの原子数比が、酸化物230aに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。また、酸化物230cは、酸化物230aまたは酸化物230bに用いることができる金属酸化物を、用いることができる。
また、酸化物230aおよび酸化物230cの伝導帯下端のエネルギーが、酸化物230bの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物230aおよび酸化物230cの電子親和力が、酸化物230bの電子親和力より小さいことが好ましい。
ここで、酸化物230a、酸化物230b、および酸化物230cの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物230a、酸化物230b、および酸化物230cの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物230aと酸化物230bとの界面、および酸化物230bと酸化物230cとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物230aと酸化物230b、酸化物230bと酸化物230cが、酸素以外に共通の元素を有する(主成分とする。)ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物230bがIn-Ga-Zn酸化物の場合、酸化物230aおよび酸化物230cとして、In-Ga-Zn酸化物、Ga-Zn酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物230bとなる。酸化物230a、酸化物230cを上述の構成とすることで、酸化物230aと酸化物230bとの界面、および酸化物230bと酸化物230cとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ200は高いオン電流を得られる。
酸化物230b上には、ソース電極、およびドレイン電極として機能する導電体242(導電体242a、および導電体242b)が設けられる。導電体242としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
また、図17(A)に示すように、酸化物230の、導電体242との界面とその近傍には、低抵抗領域として、領域243(領域243a、および領域243b)が形成される場合がある。このとき、領域243aはソース領域またはドレイン領域の一方として機能し、領域243bはソース領域またはドレイン領域の他方として機能する。また、領域243aと領域243bに挟まれる領域にチャネル形成領域が形成される。
酸化物230と接するように上記導電体242を設けることで、領域243の酸素濃度が低減する場合がある。また、領域243に導電体242に含まれる金属と、酸化物230の成分とを含む金属化合物層が形成される場合がある。このような場合、領域243のキャリア密度が増加し、領域243は、低抵抗領域となる。
絶縁体244は、導電体242を覆うように設けられ、導電体242の酸化を抑制する。このとき、絶縁体244は、酸化物230の側面を覆い、絶縁体224と接するように設けられてもよい。
絶縁体244として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、絶縁体244として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結晶化しにくいため好ましい。なお、導電体242が耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない場合、絶縁体244は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体250は、ゲート絶縁体として機能する。絶縁体250は、酸化物230cの内側(上面および側面)接して配置することが好ましい。絶縁体250は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析(TDS分析)にて、酸素分子に換算しての酸素の脱離量が1.0×1018atoms/cm3以上、好ましくは1.0×1019atoms/cm3以上、さらに好ましくは2.0×1019atoms/cm3、または3.0×1020atoms/cm3である酸化物膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下の範囲が好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体250として、酸化物230cの上面に接して設けることにより、絶縁体250から、酸化物230cを通じて、酸化物230bのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体224と同様に、絶縁体250中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体250の膜厚は、1nm以上20nm以下とするのが好ましい。
また、絶縁体250が有する過剰酸素を、効率的に酸化物230へ供給するために、絶縁体250と導電体260との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体250から導電体260への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体250から導電体260への過剰酸素の拡散が抑制される。つまり、酸化物230へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体260の酸化を抑制することができる。当該金属酸化物としては、絶縁体244に用いることができる材料を用いればよい。
第1のゲート電極として機能する導電体260は、図17(A)、(B)では2層構造として示しているが、単層構造でもよいし、3層以上の積層構造であってもよい。
導電体260aは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子など)の少なくとも一の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体260aが酸素の拡散を抑制する機能を持つことにより、絶縁体250に含まれる酸素により、導電体260bが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体260bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体260bは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体260bは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体280は、絶縁体244を介して、導電体242上に設けられる。絶縁体280は、過剰酸素領域を有することが好ましい。例えば、絶縁体280として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体280は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体280を、酸化物230cと接して設けることで、絶縁体280中の酸素を、酸化物230cを通じて、酸化物230の領域234へと効率良く供給することができる。なお、絶縁体280中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体280の開口は、導電体242aと導電体242bの間の領域に重畳して形成される。これにより、導電体260は、絶縁体280の開口、および導電体242aと導電体242bに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体260の導電性が下がらないようにする必要がある。そのために導電体260の膜厚を大きくすると、導電体260はアスペクト比が高い形状となりうる。本実施の形態では、導電体260を絶縁体280の開口に埋め込むように設けるため、導電体260をアスペクト比の高い形状にしても、工程中に導電体260を倒壊させることなく、形成することができる。
絶縁体274は、絶縁体280の上面、導電体260の上面、および絶縁体250の上面に接して設けられることが好ましい。絶縁体274をスパッタリング法で成膜することで、絶縁体250および絶縁体280へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物230中に酸素を供給することができる。
例えば、絶縁体274として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、0.5nm以上3.0nm以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体274の上に、層間膜として機能する絶縁体281を設けることが好ましい。絶縁体281は、絶縁体224などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体281、絶縁体274、絶縁体280、および絶縁体244に形成された開口に、導電体240aおよび導電体240bを配置する。導電体240aおよび導電体240bは、導電体260を挟んで対向して設ける。導電体240aおよび導電体240bは、後述する導電体246および導電体248と同様の構成である。
絶縁体281上には、絶縁体282が設けられている。絶縁体282は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体282には、絶縁体214と同様の材料を用いることができる。例えば、絶縁体282には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ200への混入を防止することができる。また、トランジスタ200を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ200に対する保護膜として用いることに適している。
また、絶縁体282上には、絶縁体286が設けられている。絶縁体286は、絶縁体320と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体286として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体220、絶縁体222、絶縁体224、絶縁体244、絶縁体280、絶縁体274、絶縁体281、絶縁体282、および絶縁体286には、導電体246、および導電体248等が埋め込まれている。
導電体246、および導電体248は、容量素子100、トランジスタ200、またはトランジスタ300と接続するプラグ、または配線としての機能を有する。導電体246、および導電体248は、導電体328、および導電体330と同様の材料を用いて設けることができる。
続いて、トランジスタ200の上方には、容量素子100が設けられている。容量素子100は、導電体110と、導電体120、絶縁体130とを有する。
また、導電体246、および導電体248上に、導電体112を設けてもよい。導電体112は、トランジスタ200と接続するプラグ、または配線としての機能を有する。導電体110は、容量素子100の電極としての機能を有する。なお、導電体112、および導電体110は、同時に形成することができる。
導電体112、および導電体110には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図16では、導電体112、および導電体110は単層構造を示したが、当該構成に限定されず、2層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体130を介して、導電体110と重畳するように、導電体120を設ける。なお、導電体120は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるCu(銅)やAl(アルミニウム)等を用いればよい。
導電体120、および絶縁体130上には、絶縁体150が設けられている。絶縁体150は、絶縁体320と同様の材料を用いて設けることができる。また、絶縁体150は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
<トランジスタの構成例1>
図16及び図17では、ソース電極またはドレイン電極として機能する導電体242(導電体a及び導電体242b)が、酸化物230に接して形成されている構成例について説明したが、osトランジスタの構成はこれに限られない。例えば、導電体242を設けず、酸化物230を選択的に低抵抗化することで、酸化物230bにソース領域またはドレイン領域が設けられた構成を用いることもできる。このようなトランジスタの構成例を、図18に示す。
図18(A)はトランジスタ200のチャネル長方向の断面図であり、図18(B)はトランジスタ200のチャネル幅方向の断面図である。なお、図18に示すトランジスタ200Aは図17に示すトランジスタ200の変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ200と異なる点について説明する。
トランジスタ200Aは、トランジスタ200と同様に、チャネル形成領域を含む酸化物230に、酸化物半導体として機能する金属酸化物を用いることができる。
酸化物230は、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで、キャリア密度が増大し、低抵抗化する場合がある。酸化物230を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス元素等を用いてもよい。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。
なお、上記元素の濃度は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)などを用いて測定すればよい。
特に、ホウ素、及びリンを添加する工程は、アモルファスシリコン、低温ポリシリコン、単結晶シリコンなどの製造ラインの装置によって行うことができる。そのため、当該製造ラインの装置を転用することができ、設備投資を抑制することができる。
図18に示す、領域243(領域243a、および領域243b)は、酸化物230bに上記の元素が添加された領域である。領域243は、例えば、ダミーゲートを用いることで形成することができる。
例えば、酸化物230b上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記酸化物230bを低抵抗化する元素を添加するとよい。つまり、酸化物230が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域243が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
また、ダミーゲートを設けた後に、酸化物230bを低抵抗化する元素を酸化物230bに添加することで、酸化物230bとダミーゲートとが重畳する領域の一部も低抵抗化される場合がある。具体的には、酸化物230bとダミーゲートとが重畳していない領域に、当該元素が添加されたとき、酸化物230bの内部において、当該元素の一部が酸化物230bとダミーゲートとが重畳する領域に入ることがある。これによって、図18に示すとおり、領域243の一部が、酸化物230cの一部と、絶縁体250の一部と、に重畳する領域を設けることができる。
次に、酸化物230c、絶縁体250、導電体260のそれぞれの形成方法について説明する。絶縁体245上に絶縁体280となる絶縁膜を設けた後、絶縁体280にCMP(Chemical Mechanical Polishing)処理を行うことで、絶縁体280の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、絶縁体245の一部、及びダミーゲートと接する絶縁体244の一部も除去するとよい。従って、絶縁体280に設けられた開口部の側面には、絶縁体245、および絶縁体244が露出し、当該開口部の底面には、酸化物230bに設けられた領域243の一部が露出する。次に、当該開口部に酸化物230cとなる酸化膜、絶縁体250となる絶縁膜、および導電体260となる導電膜を順に成膜した後、絶縁体280が露出するまでCMP処理などにより、酸化物230c、絶縁体250、および導電体260のそれぞれの一部を除去することで、図18に示すトランジスタを形成することができる。
なお、絶縁体244、および絶縁体245は必須の構成ではない。設計者が所望するトランジスタ特性に応じて、適宜設計すればよい。
図18に示すトランジスタ200Aは、既存の装置を転用することができ、さらに、トランジスタ200と異なり導電体242を設けないため、コストの低減を図ることができる。
<トランジスタの構成例2>
図16及び図17では、ゲートとしての機能を機能する導電体260が、絶縁体280の開口の内部に形成されている構成例について説明したが、osトランジスタの構成はこれに限られない。例えば、当該導電体の上方に、当該絶縁体が設けられた構成を用いることもできる。このようなトランジスタの構成例を、図19、図20に示す。
図19(A)はトランジスタの上面図であり、図19(B)はトランジスタの斜視図である。また、図19(A)におけるX1-X2の断面図を図20(A)に示し、Y1-Y2の断面図を図20(B)に示す。
図19、図20に示すトランジスタは、バックゲートとしての機能を有する導電体BGEと、ゲート絶縁膜としての機能を有する絶縁体BGIと、酸化物半導体Sと、ゲート絶縁膜としての機能を有する絶縁体FGIと、フロントゲートとしての機能を有する導電体FGEと、配線としての機能を有する導電体WEと、を有する。また、導電体PEは、導電体WEと、酸化物S、導電体BGE、又は導電体FGEと、を接続するためのプラグとしての機能を有する。なお、ここでは、酸化物半導体Sが、3層の酸化物S1、S2、S3によって構成されている例を示している。
<トランジスタの電気特性>
次に、osトランジスタの電気特性について説明する。以下では一例として、第1のゲート及び第2のゲートを有するトランジスタについて説明する。第1のゲート及び第2のゲートを有するトランジスタは、第1のゲートと第2のゲートに異なる電位を印加することで、閾値電圧を制御することができる。例えば、第2のゲートに負の電位を印加することにより、トランジスタの閾値電圧を0Vより大きくし、オフ電流を低減することができる。つまり、第2のゲートに負の電位を印加することにより、第1の電極に印加する電位が0Vのときのドレイン電流を小さくすることができる。
また、酸化物半導体は、水素などの不純物が添加されると、キャリア密度が増加する場合がある。例えば、酸化物半導体は、水素が添加されると、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリア密度が増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、水素などの不純物が添加された酸化物半導体は、n型となり、低抵抗化される。
したがって、酸化物半導体を選択的に低抵抗化することができる。つまり、酸化物半導体に、キャリア密度が低く、チャネル形成領域として機能する半導体として機能する領域と、キャリア密度が高く、ソース領域、またはドレイン領域として機能する低抵抗化した領域と、を設けることができる。
ここで、第1のゲートと第2のゲートに異なる電位を印加する場合、酸化物半導体に設ける低抵抗領域、および高抵抗領域の構成が、トランジスタの電気特性に与える影響を評価する。
[トランジスタ構造]
図21(A)および図21(C)は、電気特性の評価に用いたトランジスタの断面図である。なお、図21(A)および図21(C)では、図の明瞭化のために一部の要素を省いて図示している。
図21(A)および図21(C)に示すトランジスタは、第1のゲートとして機能する導電体FGEと、第1のゲート絶縁膜として機能する絶縁体TGIと、第1のゲートの側面に設けられたサイドウォールとして機能する絶縁体SWと、酸化物半導体Sと、第2のゲートとして機能する導電体BGEと、第2のゲート絶縁体として機能する絶縁体BGIと、を有する。絶縁体BGIは、導電体BGEと接する第1層、第1層上の第2層、第2層上の第3層、からなる3層構造とする。なお、第3層は酸化物半導体Sと接する。
ここで、図21(A)に記載のトランジスタが有する酸化物半導体Sは、n+領域と、導電体FGEと重畳するi領域を有する。一方、図21(C)に記載のトランジスタが有する酸化物半導体Sは、n+領域と、導電体FGEと重畳するi領域と、n+領域とi領域との間のn-領域と、を有する。
なお、n+領域は、ソース領域またはドレイン領域として機能し、キャリア密度が高い、低抵抗化した領域である。また、i領域は、チャネル形成領域として機能し、n+領域よりもキャリア密度が低い高抵抗領域である。また、n-領域は、n+領域よりもキャリア密度が低い、かつ、i領域よりもキャリア密度が高い領域である。
また、図示しないが、酸化物半導体Sのn+領域は、ソースまたはドレインとして機能するS/D電極と接する構造である。
[電気特性の評価結果]
図21(A)に示すトランジスタ、および図21(C)に示すトランジスタにおいて、Id-Vg特性を計算し、トランジスタの電気特性を評価した。
ここで、トランジスタの電気特性の指標として、トランジスタのしきい値電圧(以下、Vshともいう)の変化量(以下、ΔVshともいう)を用いた。なお、Vshとは、Id-Vg特性において、Id=1.0×10-12[A]の時のVgの値と定義する。
なお、Id-Vg特性とは、トランジスタの第1のゲートとして機能する導電体FGEに印加する電位(以下、ゲート電位(Vg)ともいう)を、第1の値から第2の値まで変化させたときの、ソースとドレインとの間の電流(以下、ドレイン電流(Id)ともいう)の変動特性である。
ここでは、ソースとドレインとの間の電位(以下、ドレイン電位Vdともいう)を+0.1Vとし、ソースと、第1のゲートとして機能する導電体FGEとの間の電位を-1Vから+4Vまで変化させたときのドレイン電流(Id)の変動を評価した。
また、計算は、Silvaco社デバイスシミュレータATLASを用いた。また、下表には、計算に用いたパラメータを示す。なお、Egはエネルギーギャップ、Ncは伝導帯の実効状態密度、Nvは価電子帯の実効状態密度を示す。
図21(A)に示すトランジスタは、片側のn+領域を700nmとし、片側のn-領域を0nmと設定した。また、図21(C)に示すトランジスタは、片側のn+領域を655nmとし、片側のn-領域を45nmと設定した。また、図21(A)に示すトランジスタ、および図21(C)に示すトランジスタにおいて、第2のゲートは、i領域よりも大きい構造とした。なお、本評価においては、第2のゲートとして機能する導電体BGEの電位(以下、バックゲート電位(Vbg)ともいう)を、0.00V、-3.00V、または-6.00Vと設定した。
図21(B)に、図21(A)に示すトランジスタの計算によって得られたId-Vg特性の結果を示す。バックゲート電位を-3.00Vとした場合、0.00Vとした時と比較して、トランジスタのしきい値電圧の変動量(ΔVsh)は、+1.2Vであった。また、バックゲート電位を-6.00Vとした場合、0.00Vとした時と比較して、トランジスタのしきい値電圧の変動量(ΔVsh)は、+2.3Vであった。つまり、バックゲート電位を-6.00Vとした場合、-3.00Vとした時と比較して、トランジスタのしきい値電圧の変動量(ΔVsh)は、+1.1Vであった。従って、第2のゲートとして機能する導電体BGEの電位を大きくしても、トランジスタの閾値電圧の変動量はほとんど変化しなかった。また、バックゲート電位を大きくしても、立ち上がり特性に変化は見られなかった。
図21(D)に、図21(C)に示すトランジスタの計算によって得られたId-Vg特性の結果を示す。バックゲート電位を-3.00Vとした場合、0.00Vとした時と比較して、トランジスタのしきい値電圧の変動量(ΔVsh)は、+1.2Vであった。また、バックゲート電位を-6.00Vとした場合、0.00Vとした時と比較して、トランジスタのしきい値電圧の変動量(ΔVsh)は、+3.5Vであった。つまり、バックゲート電位を-6.00Vとした場合、-3.00Vとした時と比較して、トランジスタのしきい値電圧の変動量(ΔVsh)は、+1.1Vであった。従って、第2のゲートとして機能する導電体BGEの電位を大きくするほど、トランジスタの閾値電圧の変動量が大きくなった。一方、バックゲート電位を大きくするほど、立ち上がり特性が悪化した。
上記より、図21(C)に示すトランジスタは、第2のゲートとして機能する導電体BGEの電位を大きくするほど、トランジスタの閾値電圧の変動量が大きくなることがわかった。一方で、図21(A)に示すトランジスタは、第2のゲートとして機能する導電体BGEの電位を大きくしても、トランジスタの閾値電圧の変動量の変化は見られなかった。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
(実施の形態5)
本実施の形態では、上記の実施の形態で説明したosトランジスタに用いることができる金属酸化物の構成について説明する。
<金属酸化物の構成>
明細書等において、CAAC(c-axis aligned crystal)、及びCAC(Cloud-Aligned Composite)と記載する場合がある。なお、CAACは結晶構造の一例を表し、CACは機能、または材料の構成の一例を表す。
CAC-OSまたはCAC-metal oxideとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC-OSまたはCAC-metal oxideを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子(またはホール)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC-OSまたはCAC-metal oxideに付与することができる。CAC-OSまたはCAC-metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、CAC-OSまたはCAC-metal oxideは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、CAC-OSまたはCAC-metal oxideにおいて、導電性領域と、絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3nm以下のサイズで材料中に分散している場合がある。
また、CAC-OSまたはCAC-metal oxideは、異なるバンドギャップを有する成分により構成される。例えば、CAC-OSまたはCAC-metal oxideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記CAC-OSまたはCAC-metal oxideをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、CAC-OSまたはCAC-metal oxideは、マトリックス複合材(matrix composite)、または金属マトリックス複合材(metal matrix composite)と呼称することもできる。
<金属酸化物の構造>
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc-OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a-like OS:amorphous-like oxide semiconductor)および非晶質酸化物半導体などがある。
CAAC-OSは、c軸配向性を有し、かつa-b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、CAAC-OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリーともいう)を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC-OSが、a-b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、CAAC-OSは、インジウム、および酸素を有する層(以下、In層)と、元素M、亜鉛、および酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,M)層と表すこともできる。
CAAC-OSは結晶性の高い酸化物半導体である。一方、CAAC-OSは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC-OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。従って、CAAC-OSを有する酸化物半導体は、物理的性質が安定する。そのため、CAAC-OSを有する酸化物半導体は熱に強く、信頼性が高い。また、CAAC-OSは、製造工程における高い温度(所謂サーマルバジェット)に対しても安定である。したがって、osトランジスタにCAAC-OSを用いると、製造工程の自由度を広げることが可能となる。
nc-OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc-OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc-OSは、分析方法によっては、a-like OSや非晶質酸化物半導体と区別が付かない場合がある。
a-like OSは、nc-OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a-like OSは、鬆または低密度領域を有する。即ち、a-like OSは、nc-OSおよびCAAC-OSと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a-like OS、nc-OS、CAAC-OSのうち、二種以上を有していてもよい。
<酸化物半導体を有するトランジスタ>
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が8×1011/cm3未満、好ましくは1×1011/cm3未満、さらに好ましくは1×1010/cm3未満であり、1×10-9/cm3以上とすればよい。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
<不純物>
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第14族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる濃度)を、2×1018atoms/cm3以下、好ましくは2×1017atoms/cm3以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、1×1018atoms/cm3以下、好ましくは2×1016atoms/cm3以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、SIMSにおいて、5×1019atoms/cm3未満、好ましくは5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×1017atoms/cm3以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、SIMSにより得られる水素濃度を、1×1020atoms/cm3未満、好ましくは1×1019atoms/cm3未満、より好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
(実施の形態6)
本実施の形態では、上記実施の形態で説明したGPU又はコンピュータを適用することができる電子機器等について説明する。
<電子機器・システム>
本発明の一態様に係るGPU又はコンピュータは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ(Digital Signage:電子看板)、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る集積回路又はコンピュータを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの)を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報(静止画、動画、テキスト画像など)を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア(プログラム)を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図22に、電子機器の例を示す。
[携帯電話]
図22(A)には、情報端末の一種である携帯電話(スマートフォン)が図示されている。情報端末5500は、筐体5510と、表示部5511と、を有しており、入力用インターフェースとして、タッチパネルが表示部5511に備えられ、ボタンが筐体5510に備えられている。
情報端末5500は、本発明の一態様のコンピュータを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部5511に表示するアプリケーション、表示部5511に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部5511に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
[情報端末1]
図22(B)には、デスクトップ型情報端末5300が図示されている。デスクトップ型情報端末5300は、情報端末の本体5301と、ディスプレイ5302と、キーボード5303と、を有する。
デスクトップ型情報端末5300は、先述した情報端末5500と同様に、本発明の一態様のコンピュータを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末5300を用いることで、新規の人工知能の開発を行うことができる。
なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図22(A)、(B)に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、PDA(Personal Digital Assistant)、ノート型情報端末、ワークステーションなどが挙げられる。
[電化製品]
図22(C)は、電化製品の一例である電気冷凍冷蔵庫5800を示している。電気冷凍冷蔵庫5800は、筐体5801、冷蔵室用扉5802、冷凍室用扉5803等を有する。
電気冷凍冷蔵庫5800に本発明の一態様のコンピュータを適用することによって、人工知能を有する電気冷凍冷蔵庫5800を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫5800は、電気冷凍冷蔵庫5800に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫5800に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、IH調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
[ゲーム機]
図22(D)は、ゲーム機の一例である携帯ゲーム機5200を示している。携帯ゲーム機は、筐体5201、表示部5202、ボタン5203等を有する。
携帯ゲーム機5200に本発明の一態様のGPU又はコンピュータを適用することによって、低消費電力の携帯ゲーム機5200を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機5200に本発明の一態様のGPU又はコンピュータを適用することによって、人工知能を有する携帯ゲーム機5200を実現することができる。
本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機5200に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
また、携帯ゲーム機5200で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、1人でもゲームを行うことができる。
図22(D)では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様のGPU又はコンピュータを適用するゲーム機はこれに限定されない。本発明の一態様のGPU又はコンピュータを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設(ゲームセンター、遊園地など)に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
[移動体]
本発明の一態様のGPU又はコンピュータは、移動体である自動車、及び自動車の運転席周辺に適用することができる。
図22(E1)は移動体の一例である自動車5700を示し、図22(E2)は、自動車の室内におけるフロントガラス周辺を示す図である。図22(E1)では、ダッシュボードに取り付けられた表示パネル5701、表示パネル5702、表示パネル5703の他、ピラーに取り付けられた表示パネル5704を図示している。
表示パネル5701乃至表示パネル5703は、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル5701乃至表示パネル5703は、照明装置として用いることも可能である。
表示パネル5704には、自動車5700に設けられた撮像装置(図示しない。)からの映像を映し出すことによって、ピラーで遮られた視界(死角)を補完することができる。すなわち、自動車5700の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル5704は、照明装置として用いることもできる。
本発明の一態様のGPU又はコンピュータは人工知能の構成要素として適用できるため、例えば、当該コンピュータを自動車5700の自動運転システムに用いることができる。また、当該コンピュータを道路案内、危険予測などを行うシステムに用いることができる。表示パネル5701乃至表示パネル5704には、道路案内、危険予測などの情報を表示する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体(ヘリコプター、無人航空機(ドローン)、飛行機、ロケット)なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
[放送システム]
本発明の一態様のGPU又はコンピュータは、放送システムに適用することができる。
図22(F)は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図22(F)は、放送局5680から送信された電波(放送信号)が、各家庭のテレビジョン受信装置(TV)5600に届くまでの経路を示している。TV5600は、受信装置を備え(図示しない。)、アンテナ5650で受信された放送信号は、当該受信装置を介して、TV5600に送信される。
図22(F)では、アンテナ5650は、UHF(Ultra High Frequency)アンテナを図示しているが、アンテナ5650としては、BS・110°CSアンテナ、CSアンテナなども適用できる。
電波5675A、電波5675Bは地上波放送用の放送信号であり、電波塔5670は受信した電波5675Aを増幅して、電波5675Bの送信を行う。各家庭では、アンテナ5650で電波5675Bを受信することで、TV5600で地上波TV放送を視聴することができる。なお、放送システムは、図22(F)に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
上述した放送システムは、本発明の一態様のコンピュータを適用して、人工知能を利用した放送システムとしてもよい。放送局5680から各家庭のTV5600に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ5650が当該放送データを受信したとき、TV5600に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いTV5600で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン(UHDTV:4K、8K)放送に対して好適である。
また、TV5600側における人工知能の応用として、例えば、TV5600に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
[情報端末2]
図23に、情報端末7000の一例を示す。図23(A)に示すように、情報端末7000は、筐体7010、モニタ部7012、キーボード7013、ポート7015を有する。キーボード7013、ポート7015は筐体7010に設けられている。ポート7015としては、例えば、USBポート、LANポート、HDMI(High-Definition Multimedia Interface)(登録商標)ポートなどがある。
モニタ部7012は、開閉可能に筐体7010に取り付けられている。図23(A)には、モニタ部7012が開いている状態が示され、図23(B)には、モニタ部7012が閉じている状態を示す。例えば、モニタ部7012の最大開角度は135°程度である。
図23(B)に示すように、筐体7010には開閉可能なカバー7011が設けられている。筐体7010内部には、複数のGPU12が着脱可能に組み込まれている。筐体7010の内部には、GPU12を冷却する装置、または放熱する装置が設けられていてもよい。カバー7011を開けて、GPU12を交換することができるので、情報端末7000の拡張性は高い。情報端末7000に複数のGPU12を組み込むことで、様々なグラフィック処理及び人工知能の演算を高速に行うことが可能になる。
<並列計算機>
本発明の一態様のコンピュータを複数用いてクラスターを組むことで、並列計算機を構成することができる。
図24(A)には、大型の並列計算機5400が図示されている。並列計算機5400には、ラック5410にラックマウント型の計算機5420が複数格納されている。
計算機5420は、例えば、図24(B)に示す斜視図の構成とすることができる。図24(B)において、計算機5420は、マザーボード5430を有し、マザーボードは、複数のスロット5431、複数の接続端子5432、複数の接続端子5433を有する。スロット5431には、PCカード5421が挿されている。加えて、PCカード5421は、接続端子5423、接続端子5424、接続端子5425を有し、それぞれ、マザーボード5430に接続されている。
PCカード5421は、実施の形態1で説明した、CPU、GPU、記憶装置などを備えた処理ボードである。例えば、図24(C)では、PCカード5421が、ボード5422を有し、ボード5422が、接続端子5423、接続端子5424、接続端子5425と、チップ5426と、チップ5427と、接続端子5428と、を有する構成を示している。なお、図24(C)には、チップ5426、及びチップ5427以外のチップを図示しているが、それらのチップについては、以下に記載するチップ5426、及びチップ5427の説明を参酌する。
接続端子5428は、マザーボード5430のスロット5431に挿すことができる形状を有しており、接続端子5428は、PCカード5421とマザーボード5430とを接続するためのインターフェースとして機能する。接続端子5428の規格としては、例えば、PCIeなどが挙げられる。
接続端子5423、接続端子5424、接続端子5425は、例えば、PCカード5421に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、PCカード5421によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子5423、接続端子5424、接続端子5425のそれぞれの規格としては、例えば、USB(Universal Serial Bus)、SATA(Serial ATA)、SCSI(Small Computer System Interface)などが挙げられる。また、接続端子5423、接続端子5424、接続端子5425から映像信号を出力する場合、それぞれの規格としては、HDMI(登録商標)などが挙げられる。
チップ5426は、信号の入出力を行う端子(図示しない。)を有しており、当該端子をPCカード5421が備えるソケット(図示しない。)に対して差し込むことで、チップ5426とPCカード5421とを電気的に接続することができる。チップ5426としては、例えば、上記実施の形態で説明したGPU12とすることができる。
チップ5427は、複数の端子を有しており、当該端子をPCカード5421が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、チップ5427とPCカード5421とを電気的に接続することができる。チップ5427としては、例えば、記憶装置、FPGA(Field Programmable Gate Array)、CPUなどが挙げられる。
本発明の一態様のコンピュータを、図24(A)に示す並列計算機5400の計算機5420に適用することで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
<サーバ、及びサーバを含むシステム>
本発明の一態様のコンピュータは、例えば、ネットワーク上で機能するサーバに適用することができる。また、これにより当該サーバを含むシステムを構成することができる。
図25(A)は、一例として、本発明の一態様のコンピュータを適用したサーバ5100と、上記で説明した情報端末5500、及びデスクトップ型情報端末5300と、の間で通信を行う様子を模式的に示している。なお、図25(A)では、通信を行う様子として、通信5110を図示している。
このような形態を構成することにより、ユーザは、情報端末5500、デスクトップ型情報端末5300などからサーバ5100に対してアクセスすることができる。そして、ユーザは、インターネットを介した通信5110によって、サーバ5100の管理者が提供するサービスを受けることができる。当該サービスとしては、例えば、電子メール、SNS(Social Networking Service)、オンラインソフトウェア、クラウドストレージ、ナビゲーションシステム、翻訳システム、インターネットゲーム、オンラインショッピング、株・為替・債権などの金融取引、公共施設・商業施設・宿泊施設・病院などの予約、インターネット番組・講演・講義などの動画の視聴などが挙げられる。
特に、本発明の一態様のコンピュータをサーバ5100に適用することによって、上述したサービスにおいて、人工知能を利用することができる場合がある。例えば、ナビゲーションシステムに人工知能を導入することによって、当該システムは、道路の混雑状況、電車の運行情報などに応じて臨機応変に目的地まで案内することができる場合がある。また、例えば、翻訳システムに人工知能を導入することによって、当該システムは、方言・スラングなど独特の言い回しを適切に翻訳することができる場合がある。また、例えば、病院などの予約のシステムに人工知能を利用することによって、当該システムは、ユーザの症状・怪我の度合いなどから判断して適切な病院・診察所などを紹介することができる場合がある。
また、ユーザが人工知能の開発を行いたい場合、インターネットを介してサーバ5100にアクセスして、サーバ5100上で当該開発を行うことができる。これは、ユーザの手元にある情報端末5500、デスクトップ型情報端末5300などでは処理能力が足りない場合、情報端末5500、デスクトップ型情報端末5300などで開発環境を構築できない場合などに好適である。
図25(A)では、サーバを含むシステムとして、情報端末とサーバ5100とによって構成されるシステムの一例を示しているが、別の一例として、情報端末以外の電子機器とサーバ5100とによって構成されるシステムであってもよい。つまり、電子機器をインターネットに接続したIoT(Internet of Things)の形態としてもよい。
図25(B)は、一例として、図22で説明した電子機器(電気冷凍冷蔵庫5800、携帯ゲーム機5200、自動車5700、TV5600)とサーバ5100との間で通信を行う様子を模式的に示している。なお、図25(B)では、通信を行う様子として、通信5110を図示している。
図22で説明したそれぞれの電子機器に人工知能を適用する場合、図25(B)に示すとおり、当該人工知能を動作するために必要な演算をサーバ5100で実行することができる。例えば、演算に必要な入力データが、通信5110によって、それぞれの電子機器の一からサーバ5100に送信されることで、サーバ5100が有する人工知能によって当該入力データを基に出力データが算出され、当該出力データは通信5110によってサーバ5100から電子機器の一に送信される。これにより、電子機器の一は、人工知能が出力したデータに基づいた動作を行うことができる。
図25(B)に示す電子機器は一例であり、図25(B)に図示していない電子機器をサーバ5100に接続して、上述と同様に、相互に通信を行う構成としてもよい。
本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。